DE2929450A1

DE2929450A1 - Schnelle transistorschaltung mit geringer leistungsaufnahme

Info

Publication number: DE2929450A1
Application number: DE19792929450
Authority: DE
Inventors: Hiroshi Iguchi; Yoichi Miyagawa; Jiro Shimada
Original assignee: Nippon Electric Co Ltd
Current assignee: NEC Corp
Priority date: 1978-07-20
Filing date: 1979-07-20
Publication date: 1980-03-20
Also published as: JPS6161295B2; DE2929450C2; JPS5516539A; US4305009A

Description

Die Erfindung betrifft eine mit hoher Geschwindigkeit und geinger Leistungsaufnahme arbeitende Transistorschaltung, die für eine integrierte Halbleiterschaltung geeignet ist.

5 Als eine mit geringer Leistungsaufnahme arbeitende Grundschaltung in einer integrierten Halbleiterschaltung wurde bisher eine Komplementär-MOS-FET-Schaltung (CMOS-Schaltung) verwendet, bei der ein P-Kanal-Feldeffektransistor (P-Kanal-FET) und ein N-Kanal-Feldeffektortran-10 sistor (N-Kanal-FET) in Reihe geschaltet sind. Als eine diese CMOS-Schaltung verwendende Transistorschaltung ist beispielsweise eine Pegelverschiebeschaltung zum Umwandeln einer Bezugsspannung oder eines Ausgangspegels bekannt. Bei der bisher

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bekannten Pegelverschiebeschaltung werden zwei der oben genannten CMOS-Schaltungen in Parallelschaltung verwendet, wobei die Sourceelektroden der entsprechenden P-Kanal-FET's miteinander und mit einer positiven Spannungsquelle mit der positiven Spannung V_DD und die Sourceelektroden der entsprechenden N-Kanal-FET's mit einer negativen Spannungsquelle mit der negativen Spannung Vgop verbunden sind. Dabei wird ein Eingangssignal mit einem hohen Pegel, der Spannung Vqq, und einem niedrigen Pegel, der Spannung Vg_Si» über eine Eingangsklemme der Gateelektrode des P-Kanal-FET's in der ersten CMOS-Schaltung zugeführt. Dieses Eingangssignal wird gleichzeitig über einen Inverter invertiert und dann der Galeelektrode des P-Kanal-FET · s der zweiten CMOS-Schaltung zugeführt. Der Inverter wird von positiven und negativen Spannungsquellen betrieben, die jeweils eine positive Spannung V₀^ bzw. eine negative Spannung Vgg^ aufweisen. Der Verbindungspunkt der Drainelektroden der entsprechenden CMOSJ-Schaltungen ist dabei jeweils mit den Gateelektroden der N-Kanal-FET·s der anderen CMOS-Schaltung verbunden. Vom Verbindungspunkt der Drainelektroden der zweiten CMOS-Schaltung wird dabei über eine Ausgangsklemme ein Ausgangssignal abgegeben, das einen niedrigeren Pegel aufweist, der von der Spannung Vgg1 zur Spannung Vgoo verschoben ist.

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Beim Betrieb einer derartigen Pegelverschiebeschaltung, wenn beispielsweise ein Eingangssignal mit dem Potentialpegel V_DD der Eingangsklemme zugeführt wird, so sperrt der P-Kanal-FET der ersten CMOS-Schaltung und der P-Kanal-FET der zweiten CMOS-Schaltung wird durch das invertrierte Ausgangssignal des Inverters leitend. Damit werden die entsprechenden N-Kanal-FET's in der ersten und zweiten CMOS-Schaltung bezüglich ihrer leitenden und nichtleitenden ZuStands gesteuert. Damit wird der positive Potentialpegel der Spannung V_QD an der Ausgangsklemme abgegeben. Wenn nun der Potentialpegel des Eingangssignals sich in den Potentialpegel der negativen Spannung Vg₃₁ ändert, so findet zum oben beschriebenen Voigang inverser Vorgang statt und es wird an der Ausgangsklemme ein Ausgangs signal erhalten, dessen Pegel zum Potentialpegel der negativen Spannung Vggp verschoben ist.

Wenn damit sich das Eingangssignal vom positiven Potentialpegel Vßp zum negativen Potentialpegel Vgo,. ändert, so ändert der P-Kanal-FET in der ersten CMOS-Schaltung seinen Betriebszustand vom nichtleitenden zum leitenden Zustand. Zu diesem Zeitpunkt wird das Eingangssignal durch den Inverter invertiert und dann der Gateelektrode des P-Kanal-FET's in der zweiten CMOS-Schaltung zugeführt. Da der Zustand des P-Kanal-FET's in der zweiten CMOS-Schaltung

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durch das invertrierte Eingangssignal gesteuert wird, wird ein an der Drainelektrode des P-Kanal-FET's in der zweiten CMOS-Schaltung auftretendes Signal der Gateelektrode des N-Kanal-FET's in der ersten CMOS-Schaltung zugeführt und es ändert dessen Zustand vom leitenden zum nichtleitenden Zustand. Da jedoch die Änderung im Betriebszustand des N-Kanal-FET's in der ersten CMOS-Schaltung durch die Änderung des Eingangssignals verzögert wird, kommen während dieser Verzögerungszeit sowohl der P-Kanal-FET als auch der N-Kanal-FET in der ersten CMOS-Schaltung in den leitenden Zustand, was zur Folge hat, daß ein großer Strom von der positiven zur negativen Spannungsquelle über diese beiden FET ¹S fließt und die Leistungsaufnahme bzw. der Leistungsverbrauch erhöht wird. Zusätzlich dazu kann in Folge dieser Verzögerungszeit ein rasches Ansprechverhalten nicht erreicht werden. Die große Leistungsaufnahme und das langsame Ansprechverhalten werden noch durch eine Streukapazität verstärkt, die durch die Gatekapazitäten der N-Kanal-FET's in der CMOS-Schaltung und die Streukapazität der Verdrahtung bedingt sind. Im übrigen treten dann, wenn das Eingangssignal in umgekehrter Richtung geändert wird, die oben beschriebenen Nachteil bei der zweiten CMOS-Schaltung auf. Es ist daher bei der bekannten Schaltung schwierig, eine mit hoher Geschwindigkeit und geringer Leistungsaufnahme arbeitende Pegelverschiebeschaltungen zu erhalten.

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Demgegenüber besteht die Aufgabe der Erfindung darin, eine Transistorschaltung zu schaffen, die mit geringer Leistungsaufnahme und mit hoher Geschwindigkeit arbeitet.

Die erfindungsgemäße Transistorschaltung weist ein erstes und ein zweites veränderliches Impedanzelement, Eingangs- und Ausgangsklemmen und eine Differenziervorrichtung für das Eingangssignal auf. Das erste veränderliche Impedanzelement ist mit seinem einen Ende mit einer positiven Spannungquelle V™-* verbunden und ändert seine Impedanz in Abhängigkeit von einem Eingangssignal. Das zweite veränderliche Impedanzelement ist mit seinem einen Ende mit einer negativen Spannungsquelle Vggo verbunden und und ändert seine Impedanz in Abhängigkeit von dem Eingangssignal. Die anderen Enden der beiden Impedanzelemente sind miteinander und mit einer Ausgangsklemme verbunden, so daß das erste und zweite Impedanzelement in Reihe zueinander geschaltet sind. Zwischen der Eingangsklemme und der Ausgangsklemme ist eine Einrichtung zur Differenzierung des Eingangssignals geschaltet.

Bei der erfindungsgemäßen Transistorschaltung ist das eine Ende der Reihenschaltung aus den beiden veränderlichen Impedanzelementen mit einer positiven Spannuijequelle ^VDD ^un<^ ^{das andere} Ende mit einer negativen Spannungsquelle VgO₂ verbunden. Ein Eingangssignal wird den beiden veränderliehen Impedanzelementen und der Differenzierschaltung über eine Eingangsklemme direkt zugeführt. Ee werden daher die

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Impedanzen der beiden veränderlichen Impedanzelemente gleichzeitig durch das Eingangssignal direkt gesteuert, so daß eines der beiden veränderlichen Impedanzelemente schnell nichtleitend wird, was eine Verminderung des durch die Reihenschaltung fließenden Stroms zur Folge hat. Damit kann die Leistungsaufnahme im Vergleich zu den bekannten Schaltungen beträchtlich vermindert werden. Da darüber hinaus ein durch die Differenziereinrichtung differenziertes Signal des Eingangssignals dem an der Ausgangsklemme durch die Betriebsweise der Reihenschaltung erhaltenen Signal überlagert wird, kann der Potentialpegel an der Ausgangsklemme schnell in die Nähe eines gewünschten Potentialpegels gebracht werden. Damit kann die Verzögerungszeit selbst dann, wenn die Anstiegszeit oder Abfallzeit des an der Ausgangsklemme durch die Betriebsweise der Reihenschaltung erhaltenen Ausgangssignals verzögert wird, gut durch das differenzierte Ausgangssignal der Differen zierschaltung kompensiert werden, so daß mit hoher Geschwindigkeit ein vom Eingangssignal abhängiges Ausgangsignal erhalten wird.

Ausführungsformen der Erfindung werden anhand der Zeichnungen näher beschrfe ben. Es zeigen:

Fi.g 1 ein Schaltungsdiagramm einer bekannten Pegelverschiebeschaltung;

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Fig. 2 ein Schaltungsdiagramm einer bevorzugten Ausführungsform der Erfindung;

Fig. 3> Schaltungsdiagramroe von weiteren bevorzugten 4 und 5

Ausführungsformen der Erfindung und

Fig. 6a Ablaufdiagramme der Betriebsweise der Pegel- und 6b

Verschiebeschaltungen nach Fig. 1 und 2.

Fig. 1 zeigt eine als Pegelverschiebeschaltung ver ■ wendete bekannte Transistorschaltung, bei der eine erste Komplementär-FET-Schaltung aus ekier Reihenschaltung eines P-Kanal-FET's T₁ und eines N-Kanal-FET's T_x sowie eine zweite Komplementär-FET-Schaltung aus einer Reihenschaltung eines P-Kanal-FET's T₂ und eines N-Kanal-FET's T^ verwendet werden. Dabei ist eine Spannungsquelle Vq_D zur Zuführung eines positiven Potentials V^ mit den Sourceelektroden der beiden P-Kanal-FET · s T₁ und T₂ und die Sourceelektroden der beiden N-Kanal-FET^f s T, und T. sind mit einer Spannungsquelle V₅₅₂ zur Zuführung eines negativen Potentials Vg₃₂ verbunden, auf das ein Eingangssignal in seinem Pegel verschoben werden soll. Die gemeinsamen Drainverbindungen in den entsprechenden Komplementär-FET-Schaltungen sind mit den Gateelektroden des N-Kanal-FET'β Τ, bzw. T^ der anderen Komplementär-FET-Schaltungen verbun den. Ein Eingangssignal mit einem höheren Pegel, dea Potential V_DD, und einem niedrigeren Pegel, dem Potential Vg₃₁ wird über eine Eingangsklemme IN der Gateelektrode

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des P-Kanal-FET's T₁ direkt zugeführt. Dieses Eingangssignal wird jedoch der Gateelektrode des N-Kanal-FET·s T, nicht zugeführt. Dieses Eingangssignal wird nun nach einer Inversion durch einen Inverter INV.,, der durch die Spannungsquelle ν,-,ρ und eine negative Spannungsquelle Vco« mit einem vorbestimmten negativen Potential Vgo-i betrieben wird, der Gateelektrode des P-Kanal-FET's T₂ zugeführt und es wird dann ein Signal an der Drainelektrode des P-Kanal-FET'S Tp der Gateelektrode des N-Kanal-FET's T, zugeführt. Das an der Drainelektrode des N-Kanal-FET^fS Τ-, anliegende Signal wird der Gatelektrode eines N-Kanal-FET ¹S T. zugeführt. Der Ausgangsignalpegel wird bestimmt durch den Potentialpegel am Verbindungspunkt der Drainelektroden, der durch den P-Kanal-FET T₂ und den N-Kanal-FET T₄ gebildeten CMOS-Schaltung.

Die bisher bekannte Pegelverschiebeschaltung nach Fig. verwendet im Prinzip die P-Kanal-FET's T₁ und T₂ als aktive Elemente und die N-Kanal-FET's T, und T^ als Lastelemente. Der durch den N-Kanal-FET T^ gegebene Lastwiderstand wird durch das Drainpotential des P-Kanal-FET's T₁ und der durch den N-Kanal-FET T, gegebene Lastwiderstand wird durch das Drainpotential des P-Kanal-FET·s T₂ gesteuert.

Bei der bekannten Pegelverschiebeschaltung nach Fig. wird bei einem Eingangssignal mit niedrigem Pegel, also

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dem Potential V₅₃₁, ein Ausgangssignal mit einem auf das Potential V₃₃₂ verschobenen niedrigen Pegel geliefert. Wenn ein positiver Potentialpegel Vj-.^ an die Eingangsklemme IN als Eingangssignal angelegt wird, so erhält man an der Ausgangsklemme OUT., den positiven Potentialpegel V als Ausgangssignal. Wenn ein erster negativer Potentialpegel V„_s1 an die Eingangsklemme IN angelegt wird, so erhält man ein Ausgangssignal mit einem zweiten negativen Potentialpegel Vggp· Damit wird der niedrige Pegel des Ausgaigssignals vom ersten negativen Potentialpegel V₃₃₁ zum zweiten negativen Potentialpegel Vggp verschoben.

Es wird nun anhand von Fig. 6a die Betriebsweise der bekannten Pegelverschiebeschaltung nach Fig. 1 beschrieben. Dabei stellt die Kurvenform I₁ das der Eingangsklemme IN in Fig. 1 zugeführte Eingangssignal und die Kurvenform O₁ das von der Ausgangsklemme OUT₁ in Fig. 1 abgenommene Ausgangssignal dar.

Wenn sich das über die Eingangsklemme IN an die Gateelektrode des P-Kanal-FET's T₁ angelegte Potential des Eingangssignals I₁ auf dem positiven Potentialpegel V_DD (Zeitdauer A in Fig. 6) befindet, so befindet sich das an der Gatelektrode des P-Kanal-FET's T₂ anliegende Potential auf einem durch den Inverter INV₁ invertierten negativen Potentialpegel VgO₁ Damit wird der P-Kanal-FET

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Tp leitend und der an der Ausgang ski einme OUT₁ anliegende Potentialpegel des Ausgangssignals O₁ befindet sich auf einem positiven Potentialpegel V_Dr)·

Wenn sich andererseits der Potentialpegel des Eingangssignals I₁ auf einem ersten negativen Potentialpegel V-o-i (Zeitdauer B in Fig. 6a) befindet, so wird der P-Kanal-FEI T₁ leitend und der P-Kanal-FET T₂ nach einer Versjgerungzeit T₁ nichtleitend. Damit werden die N-Kanal-FET's T, und T, leitend bzw. nichtleitend, so daß ein Ausgangssignal CL mit einem zweiten negativen Potentialpegel Vqq? ^^er Ausgangsklemme OUT-, zugeführt wird. Damit kann das Eingangssignal I₁,dessen Pegel sich auf dem niedrigen Pegel des ersten negativen Potentialpegels V₃₃₁ befindet, in seinem Pegel auf das Ausgangssignal O₁ verschoben werden,' das einen niedrigen Pegel mit dem zweiten negativen Potentialpegel Vg₅₂ aufweist.

Die in Fig. 1 dargestellte Pegelverschiebeschaltung, die den oben beschriebenen Pegelverschiebevorgang durchführen kann, nimmt jedoch während der Zeiträume T₁ und T₂ die folgenden Zwischenzustände an.

Wenn der Potentialpegel des Eingangssignals I. sich auf dem positiven Potentialpegel V^ befindet, so werden der P-Kanal-FET T₁ und dei$-Kanal-FET T₄ nichtleitend, wohingegen der P-Kanal-FET T₂ und der N-Kanal-FET T, leitend werden. Wenn nun der Potentialpegel des Eingangssig-

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nals I₁ auf den niedrigen Pegel des ersten negativen Potentials Vgo-j verändert wird, so mit das an der Gatelektrode des P-Kanal-FET·s T₂ anliegende Potential einen positiven Potentialpegel V_QD an, und zwar nach einer gewissen Verzögerung, und die P-Kanal-FET T₁ und Tp werden leitend bzw. nichtleitend. Nach dieser Änderung im Potentialpegel des Eingangssignals I₁ treten jedoch, aufgrund der in den Streukapazitäten C₁ und C₂, die in Fig. 1 mit gestrichelten Linien zwischen den entsprechenden Source- und Drain-Elektroden der N-Kanal-FET's T^ und T^ eingezeichnet sind , gespeicherten Ladungen, die Zustandsänderungen der N-Kanal-FET·s T, und T^ nicht gleichzeitig mit den Zustandsänderungen der P-Kanal-FET·s T₁ und T₂ auf und es werden für eine Weile die vorhergehenden Zustände beibehalten.

Insbesondere, wenn der P-Kanal-FET T₁ entsprechend dem Eingangssignal I₁ in den leitenden Zustand gebracht wurde, behält der N-Kanal-FET Tv seinen vorhergehenden leitenden Zustand aufgrund der Streukapazität C₁ für eine Weile bei.

Nachdem dann das Drainpotential des P-Kanal-FET · s T« nach Beendigung der Aufladung der Streukapazität C₁ auf das positive Potential V_DD angestiegen ist, wird der N-Kanal-FET T^ leitend und das Drainpotential des P-Kanal-FET's T₂ erreicht dadurch das zweite negative Potential Vg₃₂* Diese Übergangsdauer ist die mit T₁ in Fig. 1 gekennzeichnet«

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Zeitdauer, während der vorübergehend ein Leitungsweg zwischen den positiven und negativen Spannungsquellen über den P-Kanal-FET»s T₁ und den K-Kanal-FET T₃ gebildet wird, so daß ein Strom hindurchfließt und die Leistungsaufnahme der Transistorschaltung dadurch erhöht wird, Wenn das an der Eingangsklemme IM anliegende Eingangssignal einer entgegengesetzten Änderung unterzogen wird, d.h. vom Potentialpegel Vg_S1 zum Potentialpegel V_DQ geändert wird, so fließt der Strom zwischen den positiven und negativen Spannungsquellen V_DD und Vg₃₂ während der Zeitdauer T₂ durch den P-Kanal-FET T₂ und den N-Kanal-FET T^. Wenn damit die Zyklen des Eingangssignals verkürzt werden, so wird der Zeitabschnitt, während dem der Strom durch die FET's fließt, verlängert, was zu einer beträchtlichen Zunahme des Leistungsverbrauchs führt, insbesondere bei einer mit hoher Geschwindigkeit und niedriger Leistungsaufnahme arbeitenden integrierten Halbleiterschaltung, so daß derartige Pegelverschiebeschaltungen nicht verwendet werden können. Darüber hinaus wird das Eingangssignal I₁ nicht direkt der Gateelektrode des N-Kanal-FET¹S T₅, sondern über den Inverter INV₁ der Gateelektrode des P-Kanal-FET's T₂ zugeführt und es wird dann das an der Drainelektrode des P-Kanal-FET^fs T₂ erhaltene Signal an die Gateelektrode des N-Kanal-FET·s T₃ angelegt. Damit kann das Eingangssignal I₁ nicht direkt den N-Kanal-FET T₃ steuern, so daß die Steuerung des N-Kanal-FET·s T, nicht schnell gemacht werden kann. Bei einer derartigen

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Pegelv.erschiebeschaltung wird der Potentialpegel des Ausgangssignals nicht gleichzeitig mit der Änderung des Eingangssignals bestimmt. Es kann danat kein Hochgeschwindigkeit s-Pegelverschiebevorgang erzielt werden.

Eine bevorzugte Ausführungsform der erfindungsgemäßen Transistorschaltung ist in Fig. 2 dargestellt. Die folgende Beschreibung bezieht sich auf die Transistorschaltung in ihrer Anwendung auf eine Pegelverschiebeschaltung.

Die Pegelverschiebeschaltung nach Fig. 2 weist einen P-Kanal-FET T₅ und einen N-Kanal-FET T₆ auf, die in Reihe geschaltet sind. Die Souce des P-Kanal-FET·s T₅ ist über einen Widerstand R^ von beispielsweise 100 K</i» mit einer positiven Spannungsquelle mit dem Potentialpegel V^j. und die Source des N-Kanal-FET's T₆ über einen Widerstand R₂ von beispielsweise 100 K/l» mit einer negativen Spannungsquelle mit dem negativen Potentialpegel Vco? verbunden. Darüber hinaus ist ein Verbindungspunkt der Drainelektroden des P-Kanal-FET's T₅ und des N-Kanal-FET's T₆ mit dem einen Anschluß eines Kondensators C, verbunden, dessen anderer Anschluß mit dem Ausgang eines Inverters INV₂ verbunden ist. Einer positiven Potentialzuführungsklemme des Inverters INV₂ wird das positive Potential V^q zugeführt, während dessen negativer Potentialzuführungsklemme ein negatives Potential V₃₃₁ zugeführt wird, das ein der vorhergehenden Schaltungsstufe zugeführtes negatives Potential oder irgendein vorbestimmtes negatives Potential sein kann. Im nach-

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folgenden wird das negative Potential V₃₃^ als erstes negatives Potential V₃₃-J und das negative Potential V₃₃₂ als zweites negatives Potential V₃₃₂ bezeichnet. Nun wird das erste negative Potential V₃₃^ ^so eingestellt, daß es in seinem Absolutwert kleiner ist als das zweite negative Potential V₃₃₂. Die Eingangsklemme IN, an der das Eingangssignal anliegt, ist sowohl mit dem Eingang des Inverters als auch mit den Gatelektroden des P-Kanal-FET¹s T

₅ und des N-Kanal-FET's T^ verbunden, während der Verbindungspunkt der Drainelektroden des P-Kanal-FET·s T₅ und des N-Kanal-FET's T^ mit einer Ausgangsklemme OUT₂ verbunden ist. Die Kapazität des Kondensators CU beträgt vorzugsweise 5pF oder mehr. Diese Kapazität ist in geeigneter Weise entsprechend den Lastimpedanzen und den Sättigungswiderstanden in der FET's ausgewählt und eine für eine integrierte Halbleiterschaltung geeignete Kapazität beträgt höchstens etwa 50 pF.

Bei dieser Ausführungsform der Pegelverschiebeschaltung bilden der P-Kanal-FET T- und der N-Kanal-FET Tg eine CMOS-Schaltung und der Inverter INV₂ un der Kondensator C, bilden eine Differenzierschaltung.

Eine Grundoperation der Pegelverschiebeschaltung besteht darin, zwei Arten von Ausgangspegeln an der Ausgangsklemme OUT₂ in Abhängigkeit vom Eingangssignal zu

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liefern. Der eine Ausgangspegel ist das positive Potential V_DD und der andere Ausgangspegel ist das zweite negative Potential Vqq?· Venn nun&in Eingangssignal mit dem positiven Potential V^₀ an die Eingangsklemme IN angelegt wird, so wird der N-Kanal-FET Tr leitend und an der Ausgangsklemme OUTp wird ein Ausgangssignal mit dem zweiten negativen Potential Vggp abgenommen. Wenn andererseits ein Eingangssignal mit dem ersten negativen Potential V„_sder Eingangsklemme IN zugeführt wird, so wird der P-Kanal-FET Tc leitend und an der Ausgangsklemme OUTp wird ein Ausgangssignal mit dem positiven Potential V_DD abgenommen. In diesem Fall wird das Eingangsignal mit positiven Pegel auf ein Ausgangssignal mit dem zweiten negativen Pegel und das Eingangssignal mit dem ersten negativen Pegel auf das Ausgangssignal mit dem positiven Pegel verschoben.

Eine charakteristische Wirkung der oben beschriebenen Pegelverschiebeschaltung tritt zu einem Zeitpunkt auf, wenn der eine Potentialpegel des Eingangsignals in den anderen Potentialpegel verändert wird. Dies wird nun anhand von Fig. 6 näher beschrieben.

Zuerst, wenn sich das Eingangsignal vom ersten negativen Potentialpegel V__oi zum positiven Potentialpegel V_nn ändert, so wird der P-Kanal-FET T₅ in den nichtleitenden Zustand und der N-Kanal-FET Tg gle !zeitig in den leitenden Zustand gebracht. Damit tritt an der Ausgangsklemme OUT₂ (während

der Zeitdauer D in Fig. 6b) das zweite negative Potential

auf. Zu diesem Zeitpunkt wird jedoch das dem Inverter ₂ zugeführte Eingangssignal I₂ durch diesen schnell invertriert, das invertrierte Signal durch den nachfolgenden Kondensator C, differenziert und das differenzierte, ins negative gehende Signal bringt die Ausgangsklemme rupt in die Nähe des ersten negativen Potentials (während der Zeitdauer T, in Fig. 6b). Danach kann das Potential an der Ausgangsklemme OUTp allmählich in die Nähe des gewünschten negativen Potentials VgQ₂ (während der Zeitdauer T^ in Fig. 6b) gebracht werden. Damit wird die gesamte Verzögerung auf die Summe der^eitabschnitte T^ und T, verkürzt, so daß ein Hochgeschwindigkeits-Pegelverschiebevorgang möglich ist. Da die Summe der Zeitabschnitte T, und T^ viel kleiner ist als die der Zeitabschnitte T₁ oder T₂ in Fig. 6a, wird die Zeitdauer, während der ein Strom durch den P-Kanal-FET T₁- und den N-Kanal-FET Tg fließt minimisiert, wodtarch der Leisbungsverbrauch während der Übergangszeitdauer beträchtlich vermindert werden kann.

Da das Eingangsignal beiden Gatelektroden des P-Kanal-FET 's T₅ und des N-Kanal-FET·s T₆ direkt zugeführt wird, kann die Änderung in den leitenden Zustand der komplementären FET's T^ und Tg mit höherer Geschwindigkeit erreicht

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werden als bei der bekannten Pegelverschiebeschaltung nach Fig. 1. Damit kann die Zeitdauer, während der ein Strom durch die FET's T,- und Tg fließt, weiter vermindert werden. Darüber hinaus ändern sich während der Übergangszeitdauer, bei Änderung des Eingangssignalspegels,die Gatepotentiale der entsprechenden FET's Tc und Tg kontinuierlich und es wird zwangsläufig ein Strom durch die beiden FET's geleitet. Da jedoch bei der oben beschriebenen Ausführungsform zwischen den Spannungsquellen und den in Reihe geschalteten P-Kanal-FET T₅ und N-Kanal-FET T₆ Widerstände R₁ und R₂ geschaltet sind, kann die Größe des zwischen den Spannungsquellen fließenden Stromes klein gemacht werden. Damit kann bei dieser Pegelverschiebeschaltung der Leistungsverbrauch wirkungsvoll vermindert werden.

Wenn nun das an der Eingangsklemme IN anliegende Eingangssignal vom höheren Pegel zum niedrigeren Pegel verändert wird, so wird der P-Kanal-FET T₁- leitend, während der N-Kanal-FET Tg nichtleitend wird. Gleichzeitig nimmt der Ausgang des Inverters INVp das dem höheren Pegel entsprechende Potential V_DD an , so daß das Potential an der Ausgangsklemme OUT₂ aufgrund der Differenzierwirkung des Kondensators C-, (während der Zeitdauer Tc + Tg in Fig. 6b) schnell in die Nähe des Potentials V_ßD gebracht wird. Da damit die Verzögerung im Anstieg des Ausgangssignals O₂ sehr kurz ist und auch der N-Kanal-FET Tg fast gleich-

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zeitig mit der Änderung des Eingangssignalspegels in den nichtleitenden Zustand kommt ,ist die Größe des zwischen der positiven und negativen Spannungsquelle V^^ und Vo₂₂ fließenden Stromes klein. Er wird noch durch die ¥iderstände FLj und R^ weiter vermindert, so daß der Leistungsverbrauch reduziert werden kann. Bevor sich der FET vom leitenden Zustand in den nichtleitenden Zustand ändert, behält er für eine Weile aufgrund seiner Gatekapazität den leitenden Zustand bei, da die Schwellwertspannungen der entsprechenden FET's durch die Widerstände ft, und R₂ angehoben werden, so daß der Betrag des zwischen den Spannungsquellen fließenden Stromes aufweinen kleinen Betrag begrenzt wird und damit der Leistungsverbrauch vermindert werden kanu.

Wie bereits oben beschrieben wurde, wird bei dieser Ausführungsform der Erfindung ein zwischen den beiden Spannungsquellen fließender Strom durch das Einfügen von Impedanzen zwischen den Spannungsquellen und den Sourceelektroden der FET¹S begrenzt, und zwar aufgrund von äquivalent hohen Schwellwertspannungen der Feldeffekttransistoren. Darüber hinaus wird ein Anstieg oder Abfall des Ausgangssignals Op durch Einlegen eines differenzierten Signals von der Differenzierschaltung beschleunigt, was den Vorteil hat, daß ein zwischen den Spannutquellen fließender Strom vermindert und das Frequenzverhalten bzw. Ansprechverhalten verbessert werden kann.

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üei der oben beschriebenen Ausführungsform der erfindungsgemäßen Pegelverschiebeschaltung wird das Eingangssignal mit dem positiven Potential zum zweiten negativen Potential und das Eingangssignal mit dem ersten negativen Potential zum positiven Potential vesschoben. Insbesondere wird die Phase des Ausgangssignals gegenüber der des Eingangssignals verändert bzw. umgekehrt. Wenn jedoch lediglich eine Inverterschaltung vor der Eingangsklemme IN oder nach der Ausgangsklemme OUT₉ eingefügt wird,

* die so kann ein Ausgangssignal mit der gleichen Phase wie'des Eingangssignals erhalten werden.Außerdem können die FET¹S Tc und Tg miteinander vertauscht werden, etwa als N-Kanal-FET Tc¹ und P-Kanal-FET T^¹. Bei dieser veränderten Ausführungsform sollte eine zweite Gateelektrode oder eine Substratelektrode des N-Kanal-FET·s T₅ mit der zweiten negativen Spannungsquelle V₃₃₂ und die des P-Kanal-FET's T,-' mit der positiven Spannungs quelle V_DD verbunden werden. Bei dieser veränderten Ausführungs__form einer Pegelverschiebeschaltung erhält man ein Ausgangssignal mit keiner Phasenumkehr. Dabei sollte jedoch anstelle des Inverters INVp ein Widerstand oder ein nichtleitender Verstärker verwendet werden. Bei derartigen Pegelverschiebeschaltungen können die Vorteile und Wirkungen der Erfindung in ausreichender Weise erreicht\erden.

Die Erfindung ist jedoch nicht auf die oben beschriebene bevorzugte Ausführungsforra beschränkt, sondern kann auf

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verschiedene Weise verändert werden. So können anstelle der als Impedanzelemente in der oben beschriebenen ersten Ausführungsform nach Fig. 2 verwendeten Widerstände R₁ und R^ aktive Elemente, wie etwa ein P-Kanal-FET T₇ und ein N-Kanal-FET T₁₀, deren Widerstände in Abhängigkeit von ihrem Eingangspotential verändert werden, anstelle der Widerstände R₁ und R, verwendet werden, wie es in Fig. 3 dargestellt ist. Da bei dieser veränderten Ausführungsfoxm der Widerstandwert des N-Kanal-FET's T₁₀ aufweinen hohen Wert eingestellt v/erden sollte, ergibt sich der Vorteil, daß der zwischen den Spannungsquellen fließende Strom unterdrückt und der Anstieg des Ausgangssignals O₂ beschleunigt werden kann.

Alternativ dazu kann, wie in Fig. 4 dargestellt, eine Impedanz Z₁ aus einem V/iderstand R, und einem Kondensator Cc und eine Impedanz Zp aus einer Parallelschaltung eines Widerstands R. und eines Kondensators CV anstelle der Widerstände R₁ bzw. Rp in der ersten Ausführungsform nach Fig. 2 verwendet werden. Wenn sich bei dieser Ausführungsform das Ausgangspotential an der Ausgangsklemme ändert, so kann es auf_grund der Kondensatoren C,- und Cg noch schneller auf das Potential einer Spannungsquellen verändert werden, so daß der Anstieg bzw. Abfall des Ausgangssignals beschleunigt wird.

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Bei einer weiteren Ausführungsform der Erfindung, die in Fig. 5 dargestellt ist, ist ein N-Kanal-FET T^κ zwischen der negativen Spannungszuführungsklemme des Inverters INV₂ und der zweiten negativen Spannungsquelle Vgeo eingefügt, um das Potential der negativen Spannungsquelle für den Inverter INV₂ in die Nähe des Potentials V^ zu bringen, wenn das Potential des an der Eingangsklemme IN anliegenden Eingangssignals sich auf dem Potential V₃₃^ befindet, bzw. um das Potential der negativen Spannungsquelle in die Nähe des Potentials V₃₃₁ zu bringen, wenn das Potential des Eingangssignals das Potential V_QD ist. Dadurch kann der im Inverter INVq verbrauchte Strom reduziert und die Pegelveränderung an der Ausgangsklemme OUT₂ aufgrund der Veränderung des Eingangssignals groß gemacht werden und außerdem der Anstieg bzw. Abfall im Potential an der Ausgangskleinme OUT₂ beschleunigt werden.

Andererseits können auch anstelle der Lastimpedanzen aktive Lasten, wie etwa KonstantStromquellen verwendet werden, bei denen ein Feldeffekttransistor so geschaltet ist, daß er eine Konstanbtromquelle bildet.

Die erfindungsgemäße Transistorschaltung ist für inte grierte Halbleiterschaltungen für Hochgeschwindigkeitsimpulse bzw. Hochgeschwindigkeitsumschaltungen sowie für geringen Leistungsverbrauch verwendbar. Selbst wenn die

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erfindungsgemäße Transistcr schaltung für eine Pegelverschiebeschaltung, wie in den oben beschriebenen Ausführungsformen verwendet wird, so kann eine ausreichend hohe Geschwindigkeit ebenso wie ein ausreichend geringer Leistungsverbrauch erreicht werden.

Wenn andererseits das Potential der ersten negativen Spannungsquelle V55-1 und das Potential der zweiten negativen Spannungsquelle V₃₃₂ auf das gleiche negative Potential eingestellt werden, so kann die Schaltung für verschiedene Transistorschaltungen verwendet werden, wie etwa Wellenformerschaltungen oder Inverterschaltungen für ein Eingangssignal, Signaldetektorschaltungen oder dgl. In all diesen Transistorschaltungen kann in gleicher Weise eine Hochgeschwindigkeitsverarbeitung und ein geringer Leistungsverbrauch erreicht werden.

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Claims

GLAWE, DELFS, MOLL & PARTNERPATLNTANWALTEKLAUS DELFSDIPL-ING.2929450ZUGELASSENE VERTRETER BEIM EUROPÄISCHEN PATENTAMTULRICH MENGDEHL DIPL.-CHEM. DR. REB. NAT.HEINRICH NIEBUHRRICHARD GLAWEDiPL-PHYS. DR. PHIL. HABILNippon Electric Company,DR-ING.Limited, 33-1, Shiba Gochome,WALTER MOLL2000 HAMBURG 13Minato-ku, Tokyo, JapanDIPL.-PHYS. DR. RER. NAT.POSTFACH 25 70Nippon Electric EngineeringOFF. BEST DOLMETSCHERROTHENBAUM- CHAUSSEE 58Company, Limited, 20-4,TEL (040) 4 10 20 08Nishishinbashi Sanchome,8000 MÜNCHEN 26TELEX 21 29 21 SPEZMinato-ku, Tokyo, JapanPOSTFACH 37LiEBHERRSTR. 20TEL (089) 22 65 48"Schnelle TransistorschaltungTELEX 52 25 05 SPEZmit geringer Leistungsaufnahme"MÜNCHENA 37 Patentansprüche

1. Transistorschaltung, gekennzeichnet durch ein erstes veränderliches Impedanzelement (T₅, R₁, T₇ ΖΛ dessen Impedanz in Abhängigkeit von einem Eingangssignal verändert wird,

ein zweites veränderliches Impedanzelement (Tg, R₂, T-jq» ΖΛ dessen Impedanz in Abhängigkeit vom Eingangssignal verändert wird und das in Reihe mit dem ersten veränderlichen Impedanzelement geschaltet ist, wobei die Impedanzänderung des zweiten Impedanzelements bezüglich des Eingangssignals entgegengesetzt zu der des ersten Impedanzelements ist,

eine das Eingangssignal empfangende Eingangsklemme (IN), die mit dem ersten und zweiten Impedanzelement verbunden ist, um deren Impedanzen zu ändern,

- 1 030012/0603

BANK: DRESDNER BANK. HAMBURG, 4 030 448 (BLZ 200 800 00) - POSTSCHECK: HAMBURG 1476 07-200 (BLZ 200 100 20) - TELEGRAMM: SPECHTZIES

eine ein Ausgangssignal in Abhängigkeit vom Eingangssignal abgebende Ausgangsklenune (OUT 2) die mit einer Verbindungseinrichtung des ersten mit dem zweiten Impedanzelement verbunden ist, und

eine zwischen Eingangs- und Ausgangsklenune (IN, OUT 2) geschaltete Differenziereinrichtung (INV2, C₅) zur Differenzierung des Eingangssignals.

2. Transistorschaltung nach Anspruch 1, dadurch ge kennzeichnet , daß die Differenzierschaltung eine Inverterschaltung (INV2) und einen ersten Kondensator (C3) aufweist, die in Reihe miteinander geschaltet sind.

3. Transistorschaltung nach Anspruch 1, dadurch ge kennzeichnet , daß das erste veränderliche Impedanzelement ein erstes Transistorelement (Tc) des einen Leitungstyps und einen ersten Widerstand (R^) und daß das zweite veränderliche Impedanzelement ein zweites Transistorelement (Tg) des anderen Leitungstyps und einen zweiten Widerstand (R₂) aufweist.

4. Transistorschaltung nach Anspruch 1, dadurch gekennzeichnet , daß das erste veränderliche Impedanzelement mehrere, in Reihe geschaltete erste Transitoren (T₅, Ty), die alle vom gleichen Leitungstyp sind und deren Eingangselektrode Jeweils mit der Eingangs-

klemme (IN) verbunden sind, und das zweite veränderliche Impedanzelement mehrere, in Reihe geschaltete zweite Transistoren (Tg, T₁₀) des anderen Leitungstyps aufweist, deren Eingangselektroden mit der Eingangsklemme (IN) verbunden sind.

5. Transistorschaltung nach Anspruch 3, dadurch gekennzeichnet , daß sie einen parallel zum ersten Widerstand (R,) geschalteten zweiten Kondensator (Tc) und einen parallel zum zweiten Widerstand (R^) geschalteten dritten Kondensator (Cg) aufweist.

6. Transistorschaltung nach Anspruch 1, dadurch gekennzeichnet , daß die Inverterschaltung (INVp) eine erste und zweite Spannungszuführungsklemme aufweist, von denen die erste mit einer ersten Spannung (^VDD^ "¹^ ^{die ζνΓβ1ΐβ} ro** ^der Ausgangselektrode eines drit ten Transistors (T₁₅) verbunden ist, der eine zweite Spannung (Vggp) empfangende gemeinsame Elektrode und eine mit der Eingangsklemme (IN) verbundene Eingangselektrode aufweist.

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ORIGINAL INSPECTED