DE2614000C2

DE2614000C2 - Diagnoseeinrichtung zur Prüfung von Funktionseinheiten

Info

Publication number: DE2614000C2
Application number: DE2614000A
Authority: DE
Inventors: Robert John Stewartville Minn. Woessner
Original assignee: International Business Machines Corp
Current assignee: International Business Machines Corp
Priority date: 1975-04-14
Filing date: 1976-04-01
Publication date: 1983-06-30
Also published as: US4023142A; DE2614000A1; IT1064170B; FR2308142B1; JPS548056B2; FR2308142A1; JPS51123535A; CA1056458A; GB1485257A

Description

Die Erfindung betrifft eine Diagnoseeinrichtung zur Prüfung von Funktionseinheiten einer elektronischen Datenverarbeitungsanlage während des Betriebs nach dem Oberbegriff des Hauptanspruchs.

Herkömmliche Anordnungen zum Prüfen von Funktionseinheiten innerhalb elektronischer Datenverarbeitungsanlagen, wie sie beispielsweise im IBM Technical Disclosure Bulletin, Vol. 12, Nr. 12 vom März 1970, Seite 1614 beschrieben sind, verfügen nicht über eine direkte Adressierung der einzelnen zu prüfenden Einheiten und sie brauchen Simulationsschaltkreise. Einige herkömmliche Anordnungen, wie sie beispielsweise in der US-PS 38 06 878 beschrieben sind, verlangen die Benutzung einer Fehlersuchinstruktion und haben keine separate Prüf-(RAS)-Sammelschiene.

Weitere bekannte Systeme (vgl. US-PS 38 25 901) haben keinen direkten Zugriff zu allen Triggern, Registern und anderen Elementen des Computersystems. Auch diese Systeme sind nicht in der Lage, die ausgefallene Einheit durch ein Prüfmuster zu prüfen, das den Betrieb einzelner logischer Elemente prüfen kann, sondern sie arbeiten mit Funktionspriifmustern und lassen die einzelne zu prüfende Funktionseinheit wie beispielsweise eine arithmetische und logische Einheit ALU, laufen, um festzustellen, ob sie in der vorgesehenen Weise arbeitet Ein Funktionsprüfmuster wird beispielsweise an die ALU gesendet um festzustellen, ob sie beispielsweise im Addierbetrieb richtig arbeitet Es gibt keine Möglichkeit, das Arbeiten einzelner logischer Elemente ohne Rücksicht auf die Betriebsart der geprüften Einheit zu prüfen.

Die bekannten Systeme, wie beispielsweise eines in der US-PS 36 41 505 beschrieben ist, weisen zwar einen Systemsteueradapter auf, der für Diagnosezwecke über eine gemeinsame Sammelleitung mit sämtlichen zu prüfenden Funktionseinheiten verbindbar ist, sie sind jedoch nicht in der Lage, den Diagnosebetrieb einer zu prüfenden Funktionseinheit gleichzeitig zum normalen Betrieb des Systems durchzuführen, weil sie die ausfallende Funktionseinheit nicht adressieren können und keine Spezialsystemtakte für die ausfallende Funktionseinheit vorsehen.

Die Aufgabe der Erfindung besteht somit darin, eine verbesserte Diagnoseeinrichtung zur Prüfung von Funktionseinheiten in einer Datenverarbeitungsanlage zu schaffen, die:

a) Zugang zu allen internen Speicherelementen auf einem LSI-Chip oder einer austauschbaren Einheit

hat,

b) separat jede Funktionseinheit der Datenverarbeitungsanlage adressieren kann und

c) die adressierte Funktionseinheit ohne Benutzung der Schaltkreise der Zentraleinheit (CPU) durchlaufen lassen kann, und so den gleichzeitigen Betrieb der CPU im Normaibetrieb und den Betrieb der ausgefallenen Einheit im Prüfbetrieb ermöglicht

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Die Aufgabe der Erfindung wird gelöst durch die im Hauptanspruch angegebenen Merkmale.

Vorteilhafte Weiterbildungen und Ausgestaltungen der Erfindung sind den Unteransprüchen zu entnehmen.

Die vorliegende Erfindung hat also den Vorteil, daß is sie besonders für Datenverarbeitungsanlagen geeignet ist, die aus Funktionseinheiten aufgebaut ist Eine ausfallende Funktionseinheit kann geprüft werden, während der Rest des Systems im Normalbetrieb weiterläuft Das ist besonders vorteilhaft gegenüber herkömmlichen Lösungen dort, wo das gesamte System in den Prüfbetrieb geschaltet ist

Ein Aüsführungsbeispiel der Erfindung ist in den Zeichnungen dargestellt und wird anschließend näher beschrieben. Es zeigt

F i g. 1 in einem Blockdiagramm ein die vorliegende Erfindung enthaltendes Computersystem,
F i g. 2 einen Lageplan der F i g. 2a, 2b und 2c,
F i g. 2a, 2b u. 2c zus.genommen gem. F i g. 2 in einem Blockdiagramm den Systemsteueradapter der F i g. 1 und die die gemeinsame RAS-Sammelleitung bildenden Leitungen,

F i g. 3a das Instruktionsformat einer Instruktion im ROM zum Arbeiten im harten Kernbetrieb,

F i g. 3b das Instruktionsformat von Instruktionen im ROM oder RAM zum Arbeiten im IOC-Betrieb,

Fig.4 in einem Logikdiagramm diejenigen Elemente des Systemsteueradapters, die zur Signallieferung für die gemeinsame RAS-Sammelschiene gehören, und eine typische Funktionseinheit einschließlich der Logik zum Abtrennen der Funktionseinheit und der Logik zum Steuern des Anlegens von Taktimpulsen an die Funktionseinheit einschließlich der Darstellung der in einen Schieberegisterring geschalteten Logik der Funktionseinheit,

F i g. 5 schematisch eine typische Verriegelung des in einer typischen Funktionseinheit, wie sie in Fig.4 gezeigt ist, verwendeten Typs,

Fig.6 in einem schematischen Logikdiagramm die Verbindung von Verriegelungen einer typischen Funktionseinheit für den Normalbetrieb und in der Konfiguration eines Schieberegisterringes für Diagnosezweckt,

F i g. 7 in einem schematischen Logikdiagramm die Taktsteuerlogik A, Bim Systemsteueradapter,

F i g. 8 im einem Zeitdiagramm die Signale der F i g. 7 und die Art, wie einem Takt B ein Takt A und einem Takt A ein Takt B folgen kann,

F i g. 9 in einem schematischen Logikdiagramm die Taktsteuerung Cl, C2 und die Verteilerlogik,

Fig. 10 in einem Zeitdiagramm die Steuerung der Taktsignale Cl, C2 für eine Stopfolge und eine anschließende Schritterlaubnistaktfolge Cl, C2,

Fig. 11 in einem Zeitdiagramrn die Steuerung der Taktsignale Cl, C2 für eine Stopfolge und für anschließende Takte Cl, C2 für eine Maschinenzyklus· folge und

Fig. 12 in einem Ldtdiagramrn die Steuerung der Taktsignale Cl₁ C2 for eine Stopfolge, gafolgt von den Takten Cl, C2 für eine Instruktionszyklusfolge,

In F i g. 1 ist ein Ausführungsbeispie! der Erfindung in einem Computersystem mit gespeichertem Programm dargestellt, das einen konventionellen Hauptspeicher 10 zum Speichern von Daten enthält Der Speicher 10 wird unter Steuerung einer Hauptspeichersteuereinheit 15 adressiert, die sich in der Zentraleinheit (CPU) 2ü befindet Der Datenweg zwischen der CPU 20 und dem Speicher 10 ist durch die Sammelleitung 11 dargestellt, während die Adreßbahn durch die Sammelleitung 12 wiedergegeben ist

Obwohl der Speicher 10 Instruktionen und Daten enthalten könnte, sind die Instruktionen in einem konventionellen Steuerspeicher 25 gespeichert, der über die Steuerspeichersteuerung 30 und die CPU 20 adressiert wird. Der Adreßweg ist durch die Sammelleitung 26 und der Datenweg durch die Sammelleitung 27 dargestellt Die CPU 20 steht mit einem Kanal 40 über eine bidirektionale Sammelleitung 35 in Verbindung. Der Kanal 40 ist ein konventionel¹':; Kanal und enthält Register zum Puffern von Datenübertragungen zwischen der CPU 20 und einem Ein-/Ausgabe-Untersystem (E/A-Untersystem).

Das E/A-Untersystem enthält einen Plattenspeicherantrieb 50, der Programme und Daten für das System und das Untersystem speichert- Programme und Daten können in das System eingegeben oder aus diesem über die Ladeeinheit 60 entnommen werden. Diese Einheit ist konventionell und hat im allgemeinen die Form eines Plattenspeicherlaufwerkes mit einer oder mehreren herausnehmbaren Platten oder die Form einer Magnetbandeinheit

Andere E/A-Geräte sind über die E/A-Steuergeräte (IOC) 70 und 80 an das System angeschlossen. Die IOCs 70 und 80 sind als kleine Steuerrechner ausgelegt und enthalten Speicher und eine zentrale Verarbeitungseinheit.

Der Plattenspeicherantrieb 50, die LadeeinheU60 und die IOC's 70 und 80 sind mit dem Kanal 40 über eine bidirektionale Sammelleitung 45 verbunden. Das IOC 70 s-euert die E/A-Geräte einschließlich einer Tastatur (KBD) und eines Bildschirmes (CRT), die durch den Block 76 dargestellt sind, sowie einen Drucker 77 und einen Systemsteueradapter 100, der über die Sammelleitungen 75 und 78 angeschlossen ist Das IOC 80 steuert die Kommunikationsgeräte, die durch den Block 90 dargestellt und über die bidirektionale Sammelleitung 85 an das IOC 80 angeschlossen sind.

Funktionseinheiten des Systems, d.h. die Hauptspeichersteuerung 15, die CPU 20, die Steuerspeichersteuerung 30, der Kanal 40, der Plattenspeicherantrieb 50, die Ladeeinheit 60 und die IOCs 70 und 80 sind an eine gemeinsame Leitung (RAS) 110 für die Zwecke der Fehlerprüfung, Diagnose und Wartung angeschlossen, die auch mit dem Systemsteueradapter 100 verbunden ist.

Der Systemsteueradapter 100 ist in Fig.2 im einzelnen gezeigt und wie ein kleiner Steuercomputer aufgebaut, jedc<;h enthält er keine Rechen- und Logikeinheit (ALU). Für solche Funktionen ist er vom IOC 70 und 80 abhängig. Wenn das Compu'ersystem keine IOCs hat, kann der Systemsteueradapter 100 eine eigene ALU haben, andernfalls braucht er bestimmte Komponenten der CPU 20. Ohne eigene CPU-Komponenten würde niciit der gleichzeitige Betrieb des Systems und des Systemsteueradapters 100 möglich sein.

Der Systemsteueradapter 100 enthält den Taktgeber für das Computersystem. Der Oszillator 101 ist ein konventioneller Quarzoszillator und liefert Impulse an die Taktlogik 102. Die Taktlogik 102 enthält Verstärker und Impulsformer zum Formen der Taktimpulse Cl 5 und C2, die der Taktsteuerungs- und Verteilungslogik 103 zugeführt werden. Hier genügt die Feststellung, daß es die Taktsieuerungs- und Verteilungslogik 103 dem Systemsteueradapter ermöglicht, Taktimpulse für eine Einheit wahlweise zu sperren und danach Taktimpulse C1 und C2 für eine Taktschrittfolge, eine Maschinenzyklusfolge oder eine !nstruktionszyklusfolge zu liefern. Der Systemsteueradapter 100 kann auch die Takte A CLK und 3 CLK für Schiebeoperationen liefern, die enter Piogrammsteuerung innerhalb des Systemsteueradapters stehen und mit einer durch das Programm festgelegten Rate auftreten können.

Die Taktleitungen 111 und 112 sind repräsentativ für die Takte Cl und C2 für jede Funktionseinheit innerhalb de5 Computersystems, d. h.. es gibt ein Paar Taktleitungen für die Takte Cl und C2 »ür jede Funktionseinheit, und die Taktleitungen ill und 112 sind ein Teil der Fehlerprüf-, Diagnose- und Wartungseinheit (RAS). Die Bus-Leitung 110 zur RAS enthält auch die Leitungen 113 und 114 für die Takte A CLK 2^ und BCLK. die Leitung I ί6 für ein Testsignal, die Leitung 117. die eigentlich aus einer Gruppe von ■ 6 Leitungen für die Adressen der Funktionseinheit, z. B X in F i g. 4. oder des Schieberegisters (170) besteht, die Leitung 118, die eine serielle Datenausgabeleitung ist, und die Leitung 119, die eine serielle Dateneingabeleitung ist. Die aus den 16 Leitern bestehende Leitung 117, liefert eine diskrete Adresse zur Adressierung einer jeden Funktionseinheit oder eines jeden Schieberegisters einer jeden Funktionseinheit innerhalb eines H Computersystemes für Diagnosezwecke. Diese Adressiereinrichtung ist von der Adressierung einer Funktionseinheil im Coniputersystem bei der Ausführung des Programmes in der CPU 20 unabhängig.

Die Takte A CLK und B CLK auf den Leitungen 113 -»o bzw. 114 werden für Diagnosezwecke benutzt und ihre spezielle Funktion wird später beschrieben. Hier genügt die Feststellung, daß die Takte A CLK und B CLK unter Programmsteuerung, die in dem später noch zu beschreibenden Block 104 enthalten ist. auftreten. Die ^J5 Takte A CLK und B CLK stammen von einem Register 120 für die Betriebsart 1, das unter Programmsteuerung geladen wird. Die das Programm für den Systemstsueradapter 100 bildenden Instruktionen stehen in einem Festwertspeicher (ROM) 130 und in einem Randomspei- M eher (RAM) 140. Die Instruktionen im ROM 130 liefern die Basisinstruktionen für das Laden von Instruktionen in den RAM 140. so daß der Systensteueradapter 100 betriebsbereit gemach, wird. d. h., bestimmte Kerninstruktionen im ROM 130 sind ihrer Art nach sehr " grundlegend und dienen dazu, den Sysieinsteueradapter mit den Funktionen starten zu lassen, den Systtnisteueradapter zu initialisieren, die Kommunikation mit einem IOC festzulegen und den RAM 140 mit Instruktionen vom Plauenspeicherantrieb 50 oder von der Ladeeinheit 60 über das IOC zu laden.

Der ROM 130 wird unter Steuerung des Adreßregisters (CSABi 131 adressiert, das am Anfang geladen oder unter Steuerung eines Signales INIT CSAB auf der Leitung 132. das von der Laufsteuerung 150 kommt auf eine feste Adresse gezwungen wird. Das Signal INITCSAB resultiert in einem Fall aus einer Stromeinschaltfolge des Computersystems. Die Kerninstruktion im ROM 130 ist im einzelnen in Fig. 3a gezeigt und besteht aus 16 Bits. Bit O ist ein Datenfluß- oder Verzweigungsbil. Die Bits 1 bis einschließlich 4 definieren ein Operationsfeld oder die auszuführende Verzweigungsoperation (BR), wenn BitO eine Verzweigungsoperation anzeigt. Bei einer Datenflußoperation definieren die Bits 5 bis einschließlich 7 die Bestimmung (Ziel), die Quelle oder das Steuerfeld, das in den Bits 8 bis einschließlich 15 enthalten ist. Wenn es sich um eine Verzweigungsoperation handelt, enthalten die Bits 5 bis einschließlich 15 die Adresse derjenigen Instruktion, zu der zu verzweigen ist.

Die Instruktionen im ROM 130 werden durch den Logikblock 135 decodiert, der eine Logikschaltung zur Bestimmung des Typs der auszuführenden Operation enthält, d. h., eine Datenflußoperation oder eine Verzweigungsoperation; weite^rhin enthält er eine Logik zur Interpretation des Operationsfeldes oder der Verzweigungsoperationsbedingung. eine Logikschaltung zur Erkennung der Bestimmung (des Ziels), der Quelle oder des Steuerfeldes und eine Logikschaltung zur Bildung der Verzweigungszieladresse.

Das Adreßregister 131 wird auch zur Adressierung des RAM 140 benutzt. Die Auswahlleitungen 136 und 141 von der CS- und WRT-Steuerung 160 bestimmen, ob der ROM 130 oder der RAM 140 adressiert werden. Die CS- und WRT-Steuerung 160 empfängt Eingangssignair von den Registern (CSl) 161, \CS2) 162 und (WRT) 163. Das Register 161 wird mit Adreßdaten von IOC 70 über die Sammelleitung 75 geladen. Die Sammelleitung 75 besteht eigentlich aus Datenleitungen und Adreßleitungen. Ob sie beid·: Leitungstypen enthält, hängt von der jeweiligen Implementierung ab. Der ROM 130 und der RAM 140 können z. B. im IOC 70 enthalten sein, und dann würde die Sammelleitung 75 keine Adreßleitungen enthalten.

Die drei werthöchsten Bits der Adresse auf der Sammelleitung 75 werden in das Register 161 eingegeben Diese drei Bits werden in diesem speziellen Fall zur Entwicklung der Auswahlsignale für den ROM und den RAM benutzt

Der RAM 140 wird durch die Ausführung einer IOC-Instruktion vom ROM 130 mit Instruktionen geladen. In diesem Fall wird die Instruktion im ROM 130 nicht durch den Logikblock 135 decodiert, sondern durch die Torschaltungen 79 an das IOC 70 über die Sammelleitung 78 weitergeleitet und die Instruktion vom ROM 130 wird im IOC 70 decodiert. Wenn Instruktionen vom ROM 130 durch den Logikblock 135 decodiert werden, ist das als Kernbetrieb definiert und dient, wie oben gesagt, zur Initialisierung des C/stemsteueradapters 100, des IOC 70, des Plattenspeicherantriebs 50 und der Ladeeinheit 60.

Nachdem die Kernoperation abgeschlossen ist, schaltei der Systemsteueradapter in den IOC-Betrieb um, worin Instruktionen vom ROM 130 und vom RAM 140 ir> IOC 70 decodiert werden. Somit wird die Instruktion vom ROM 130 im IOC 70 decodiert, und dadurch sendet das IOC 70 eine Adresse über die Sammelleitung 75 an das Adreßregister (CSAB) 131. Die werthohen Bits der Adresse werden ia bekanntlich in das Register 161 gesetzt, wodurch die CS- und WRT-Steuerung 160 Auswahlsignale (SEL) entwickelt, und in diesem Fall wird ein RAM-Auswahlsignal SEL RAM auf der Leitung 141 zum Auswählen des RAM 140 entwickelt Das IOC 70 liefert dann Daten auf die Sammelleitung 75 und zum (DBO-)Register 142. Diese Daten werden über die Tore 143 in das

Schieberegister 170 geleitet, das entweder seriell oder parallel arbeiten kann und in diesem Fall parallel arbeitet, wodurch die Daten vom Register 170 über die Sammelleitung J71 in den RAM 140 laufen. In den RAM 140 wird somit unter Steuerung eines Schreibsignales WR auf der Leitung 144 ein Datenbyte eingeschrieben. Es gibt ein Schreibsignal zum Schreiben eines niedrigen Byte und ein Schreibsignal zum Schreiben eines hohen Byte, d. h., der RAM 140 ist 2 Bytes groß. Das niedrige Byte wird zuerst eingeschrieben. In einem weiteren Zyklus wird dann das hohe Byte eingeschrieben. Somit läuft ein weiterer Operationszyklus zum Schreiben des hohen Byte ab. Wiederholte Zyklen dienen zum Schreiben niedriger und hoher Bytes in den RAM 140, bis dieser komplett geladen ist. Instruktionen zur Operationssteuerung des Systemsteueradapters werden dann aus dem RAM 140 gelesen. Der RAM 140 läuft im Les'^betrieb, wenn kein Schreibsignal WR auf der

Im IOC-Betrieb haben die Instruktionen das in 2η F i g. 3b dargestellte Format. Das Format für die ROM- und RAM-Instruktionen ist im IOC-Betrieb dasselbe, d.h., die ROM-Instruktion besteht im IOC-Betrieb aus 17 Bits, der ROM 130 ist 18 Bits groß. Diese 18 Bits bestehen im Kernbetrieb aus 16 Instruktionsbits und zwei Paritätsbits. Im IOC-Betrieb bestehen diese 18 Bits aus 17 Instruktionsbits und einem Paritätsbit. Der RAM 140 ist gleicherweise 18 Bits groß, und diese 18 Bits enthalten im wesentlichen zwei Datenbytes plus zwei Paritätsbits. Im IOC-Betrieb werden die 18 Bits jedoch so alt instruktionsbits benutzt; ein Bit dient als Paritäisbit. Im IOC-Betrieb brauchen die 17 Bits drei Operationszyklen, d. h., einen Zyklus zum Schreiben des niedrigen Byte, einen zum Schreiben des hohen Byte und einen Zyklus zum Schreiben des 17ten Bits und des Paritätsbits. Das vorliegende Ausführungsbeispiel ist natürlich nicht auf eine Instruktion von 17 Bits Größe beschränkt, obwohl das IOC 70 in dieser speziellen Ausführung jedoch mit einer Instruktion von 17 Bits arbeitet. Die wichtigen Gesichtspunkte der Anordnung betreffen jedoch den gleichzeitigen Betrieb des Systems vw\ der fehlerhaften Funktionseinheit.

Zum vollen Verständnis des Ablaufs und der Anordnung muß man nicht nur die Arbeitsweise des Systemsteuer?dapters 100 kennen, sondern auch berücksichtigen, daß dis Elemente einer jeden Funktionseinheit als Schieberegister so verbunden sind, wie es in der US-Patentschrift 38 06 891 beschrieben ist Eine typische Funktionseinheit 200 ist in F i g. 4 gezeigt, wo die Trigger und Register dieser Einheit darstellungsge- so maß in der Konfiguration des Schieberegisters 210 verbunden sind. Die Trigger und Register der Funktionseinheit arbeiten nur im Diagnosebetrieb als langes Schieberegister. Fig.5 zeigt eine typische Verriegelungsschaltung der Funktionseinheit 200 einmal im Normalbetrieb und einmal als Schieberegister. Die Verriegelungsschaltung 215 kann irgendeine VerriegelungsschaltLng in der Funktionseinheit 200 zur Übernahme einer typischen Verriegelungsfunktion sein. Im Normalbetrieb wird die Verriegelungsschaltung 215 durch die Takte Cl und C2 verriegelt und entriegelt. Der Takt Cl wird an die Leitung 216 angelegt, die den Inverter (N) 217 und den UND-Inverterblock (AI) 220 speist der einen Teil L1 der Verrie^elungsschaltung 215 bildet Die Ausgabe des Inverters 217 speist den UND-Inverterblock 218, der ebenfalls den Dateneingang O(DO) empfängt

Der UND-Inverterblock 219 wird für die serielle Schiebeoperation benutzt und durch ein Signal +SERIAL DATO und den Ausgang des Inverters 221 gespeist. Der Inverter 221 wird durch ein Taktsignal A CLK gespeist, das auch an die UND-Inverrterschaltung 220 angelegt wird. Die Ausgänge der UND-Inverterschaltungen 218, 219 und 220 werden ODER-verknüpft und liefern einen Ausgang mit negativem Pegel auf die Leitung 222. Der positive Pegel auf der Leitung 224 wird vom Inverter 223 abgenommen, der durch den ODER-Ausgang der UND-Inverterschaltungen 218,219 und 220 gespeist wird. Der Ausgang des Inverters 223 wird ebenfalls auf die UND-Inverterschaltung 220 und die UND-Inverterschaltung 228 des L 2-Teiles der Verriegelungsschaltung 215 zurückgeführt. Die 1IND-Inverterschaltung 228 wird auch durch den Ausgang des Inverters 227 gespeist, der einen Eingang vom ODER-Glied 226 empfängt. Das ODER-Glied 226 empfängt die Taktsignaie C 2 und B CLK. Der Ausgang des OPER-GlieHp«: 226 wird aurh an die I JND-Inverterschaltung 229 angelegt. Die Ausgänge der UND-Inverterschaltungen 228 und 229 werden ODER-verknüpft, wodurch der negative Ausgangspegel vom L2-Teil der Verriegelungsschaltung 215 auf der Leitung 230 genommen wird. Der positive Pegel erscheint auf der Leitung 232, die an den Ausgang des Inverters 231 angeschlossen ist, der durch den ODER-Ausgang der UND-Inverterschaltungen 228 und 229 gespeist wird. Die Ausgabe des Inverters 231 wird auch auf die UND-Inverterschaltung 229 zurückgeführt.

Die Vernegelungsschaltung 215 besteht im wesentlichen aus den beiden Teilen LX und L2, die ohne Steuerleitungen miteinander verbunden sind. Die Daten in L 1 und L 2 sind nach Anlegen der Takte Cl und C2 an die Verriegelungsschaltung 215 identisch. Wenn die Verriegelungsschaltung 215 jedoch als ein Element oder eine Position eines Schieberinges betrieben wird, werden nicht die Takte Cl und C2, sondern der Takt A CLK angelegt, um Daten in den Teil L1 der Verriegelungsschaltung 215 zu schieben. Der Takt B CLK wird angelegt, um die Daten vom Teil L 1 in den Teil L 2 zu übertragen.

In Fig.6 ist im einzelnen die Verbindung von vier Verriegelungsschaltungen 215 zu einem Schieberegisterring gezeigt. Der Ausgang des Inverters 231 der Verriegelungsschaltung 215 für die Position 1 ist mit dem Eingang SERIAL DAT des UND-Inverterblockes 219 der Verriegelungsschaltung 215 für Position 2 verbunden. In ähnlicher Weise ist der Ausgang des Inverters 231 der Verriegelungsschaltung 215 für Position 2 mit dem Eingang SERIAL DAT des UND-Inverterblockes 219 der Vernegelungsschaltung 215 für die Position 3 verbunden und die Ausgabe des Inverters 231 für diese Verriegelungsposition wird an den Eingang SERIAL DAT des UND-Inverterblockes 219 der Vernegelungsschaltung 215 für Position 4 angelegt Das Signal SERIALDAT kommt vom Systenisteueradapter 100 über die Leitung 118 der Sammelschiene (RAS-Bus) 110. Die auf der Leitung 232 erscheinenden Datensignale SERIAL DAT I werden an den Systemsteueradapter über die Leitung 119 der Sammelschiene (RAS-Bus) 110 zurückgeleitet

Der für die vorliegende Anordnung besonders wichtige Teil des Systemsteueradapters 100 ist in F i g. 4 dargestellt Das Diagnoseadreßregister 175 ist ein 8 Bit großes Register, dessen Ausgänge durch die hoch- und niedrigstelligen Tore 176 und 177, die durch die Signale HL und LL geschaltet werden, auf 16 Leitungen zur diskreten Adressierung einer beliebigen von 16 Funk-

tionseinheiten codiert werden. Das Signal SH R ADR auf der Adreßleitung 117 zusammen mit anderen Signalen vom Systemsteueradapter 100 wird dazu benutzt, die Funktionseinheit aus dem System herauszuschalten und das Taktsignal B CLKL an die adressierte Funktionseinheit zu geben.

Die Taktsignale A CLKL und B CLKL kommen vom Betriebsartenregister 120. Die an die Λ-ß-Taktsteuerung 104 angelegten Signale sind im einzelnen in F i g. 7 gezeigt. Die Taktsignale A CLKL und B CLKL werden ι ο den ODER-Gliedern 113/4 bzw. 114ß direkt zugeführt. Diese Schaltung ermöglicht die Erzeugung der Taktsignale A CLK und B CLK und der Programmsteuerung durch wiederholtes Einschalten und Rückstellen des Registers 120. Das Taktsignal A CLK kann auch über ii die UND-Glieder 105 und 106 erzeugt werden. Diese UND-Glieder werden vorbereitet durch ein Zulassungssignal + A/B CLKZ, das vom Betriebsartensteuerregister 190 in Fig.2 kommt. Die Erscheinungsreihenfolge

UCl lälM3lgllälC A LLH UMU ti CLlV ΑίΓϋ SCStiMMiii 2C.

durch Schalten der A/B L-Position des Betriebsartensteuerregisters 190. Die Signalausgabe dieser Position wird über den Inverter 191 an das UND-Glied 105 angelegt. Der andere Eingang zum UND-Glied 105 ist das Taktsignal Cl. Der Eingang des UND-Gliedes 106 >ϊ ist direkt mit dem Ausgang A/B L des Registers 190 verbunden und ein Eingang dient zum Empfang des Taktsignales C2. Wenn also die A/B L-Position des Betriebsartensteuerregisters 190 verriegelt ist, dann wird ein A CLK-/V-Tatksignal durch ein Taktsignal C2 erzeugt, wogegen bei Entriegelung dieser Position das A CLK-Taktsignal durch das Taktsignal Cl erzeugt wird.

Das B CLK-Taktsignal kann auch über die UND-Glieder 107 und 108 ähnlich erzeugt werden wie das j5 A CLK-Taktsignal über die UND-Glieder 105 und 106. Das UND-Glied 107 wird durch das A/B L-Signal vom Betriebsartensteuerregister 190 vorbereitet, wogegen das UND-Glied 108 durch die Ausgabe des Inverters 191 vorbereitet wird. Das Taktsignal Cl erzeugt ein B CLK-Taktsignal über das UND-Glied 107, wenn A/B L verriegelt ist. Das C2-Signal erzeugt das S CLK-Taktsignal über das UND-Glied 108, wenn A/B L entriegelt ist. Wenn also A/B L verriegelt ist, erzeugt der Takt Cl das B CLK-Taktsignal und der Takt C2 das A CLK-Taktsignal. Dadurch wird also zuerst das B CLK-Taktsignal und dann das A CLK-Taktsignal erzeugt. Wenn A/B L entriegelt ist, erzeugt das Cl-Taktsignal den A CLK-Takt und das C2-Taktsignal den B CLK-Takt, so daß das A CLK-Taktsignal zuerst auftritt. Dann kommt das B CLK-Taktsigiial. Die verschiedenen Signalfolgen für den A CLK-Takt und den B CLK-Takt sind im Zeitdiagramm der F i g. 8 dargestellt Die Taktsignale A CLK und B CLK auf den Leitungen 113 und 114 werden, wie oben gesagt, zur seriellen Eingabe und zum Auslesen von Prvfdaten aus den Triggern und Registern benutzt, die als Schieberegister 210 in der Funktionseinheit 200 geschaltet sind.

Einzelheiten der Cl-C2-Taktsteuerungs- und Verteilerlogik 103, F i g. 2 und 4, für die Taktsignale C1 und C2 sind in F i g. 9 dargestellt Allgemein gesprochen, bietet die Cl-C2-Taktsteuerungs- und Verteilerlogik 103 die Möglichkeit, die Taktsignale Cl und C 2 bezüglich der adressierten Funktionseinheit zu stoppen und danach die adressierte Funktionseinheit wahlweise die Taktsignale Cl und C2 empfangen zu lassen. Die Taktsteuerung- und Verteilerlogik 103 enthält ein sechsstelliges Register 300. Die erste Stelle des Registers 300 ist die Stelle oder Position 301, die ein Signal STOP zum Stoppen der Takte C1 und C2 für die jeweils adressierte Funktionseinheit liefert. Die Position 301 wird durch das Taktsteuersignal GT CLK C vom Decodieier 195 in Fig. 2 und das DBO-0-Bit der Sammelleitung 75 gesteuert. Die Taktsignale Cl und C2 von der Taktlogikschaltung 102 (Fig.2a) speisen direkt jeden Funktionseinheitentaktsteuerblock 310 der Taktsteuerungs- und Verteilerlogik 103, die so viele Funktionseinheitentaktsteuerblocks 310 enthält, wie adressierbare Schieberegister vorhanden sind, d. h., mindestens einen für jede Funktionseinheit.

Abhängig von der Stellung der. Bits DBO 2 liefert die Position 302 des Registers 300 ein Signal MA CY. Das Signal MA CVwird an den Funktionseinheitentatksteuerblock 310 über das UND-Glied 311 und das ODER-Glied 312 angelegt. Das UND-Glied 311 vird vorbereitet durch die Ausgabe des Inverters 313, die von L 0 der Position 303 geliefert wird. L 1 der Position 303 ■*ird durch das Signa! MA CY und das Taktsignal C2 gespeist. Das Taktsignal Cl speist das L 2 der Position 303, während für alle anderen Positionen des Registers 300 das Taktsignal C1 das L 1 der betreffenden Position speist. Somit ist das Signal MA CY während eines Taktsignales Cl und eines Taktsignales C 2 vorhanden und fällt mit dem nächsten Taktsignal Cl ab, weil der Inverter 313 dann das UND-Glied 311 abschaltet.

Die Position 304 des Registers 300 wird durch das Bit DBO 3 eingeschaltet und liefert in diesem Zustand das Signal INST STEP, das an das UND-Glied 314 angelegt wird, welches das ODER-Glied 312 speist. Das Signal INST STEP speist auch einen Instruktionsschrittzähler 316, der von den DBO-Bits 0 bis 2 unter Steuerung eines Signales L CO von der Decodierlogik 135 in Fig. 2c geladen wird. Der Zähler 316 wird durch die Taktsignale Cl und C2 heruntergezählt, wenn das Signal INST STEP von der Position 304 verfügbar ist. Die Ausgänge des Zählers 316 speisen das ODER-Glied 317, und seine Ausgabe v/ird an das UND-Glied 314 angelegt, das durch ein Signal vom ODER-Glied 317 vorbereitet wird, sobald der Zähler 316 einen von Null verschiedenen Wert enthält. Wenn der Z/hler 316 Null enthält, ist das UND-Glied 314 gesperrt. Somit wird das Signal INST STEP durch das UND-Glied 314 an das ODER-Glied 312 so lange geleitet, wie der Zähler 316 auf einem von Null verschiedenen Wert steht.

Die Position 305 des Registers 300 wird durch das DBO 4 Bit geschaltet und liefert ein Signal BLOCK C2, das den Inverter 318 speist. Die Ausgabe des Inverters 318 speist das UND-Glied 331 der Funktionseinheitentaktsteuerblocks 310. Die Position 306 des Registers 300 wird durch das DBO 5 Bit geschaltet und liefert ein Signal BLOCKCl an den Inverter 319. Die Ausgabe des Inverters 319 wird direkt auf das UND-Glied 336 der Funktionseinheitentaktsteuerblocks 310 gegeben.

Jeder der Funktionseinheitentaktsteuerblöcke 310 hat den gleichen Aufbau und es gibt, wie bereits gesagt, mindestens so viele Blocks 310 wie Funktionseinheiten. Jeder Funktionseinheitentaktsteuerblock 310 hat somit dieselben Eingänge mit Ausnahme der Eingangsleitung117 für das Signal SH RADR. Der Funktionseinheitentaktsteuerblock 310 mit dem Signal SH R ADR wird zur Adressierung der Funktionseinheit 200 entsprechend der Detaildarstellung benutzt Der Funktionseinheitentaktsteuerblock 310 enthält das UND-Glied 325. das das Sienal STOPvon der Position 301 des Registers 300, das Taktsignal C2, das Signal SH R ADR und die Ausgabe eines Inverters 327 empfängt, die durch

das UND-Glied 326 zugeführt wird. Dai UND-Glied 326 empfängt die Ausgabe des ODER-Gliedes 312 und das Signa! SH R ADR. Das UND-Glied 325 steuert die Einschaltung von L 1 328. Das L 2 329 wird durch die Ausgabe des L 1 328 und das Taktsignal Cl versiegelt. Die Ausgabe des L 2 329 speist den Inverter 330, der einen Eingang zum UND-Glied 331 liefert. Das UND-Glied 331 empfängt auch das Taktsignal C2 und die Ausgabe des Inverters 318 und liefert ein Taktsignal C2 auf die Leitung 112, wenn es nicht entweder durch den Inverter 318 oder den Inverter 330 gesperrt ist.
Das L 1 333 wird unter Steuerung des UND-Gliedes

332 verriegelt, das das Taktsignal C2, das Signal SHRADR, die Ausgabe des Inverters 327 und das Signal STOP von der Position 301 empfängt. Das L 2

334 empfängt das Taktsignal Cl. Die Ausgabe des L 1

333 speist den Inverter 335, der wiederum einen Eingang an das UND-Glied 336 liefert. Das UND-Glied 336 empfängt auch das Taktsignal Cl und die Ausgabe des Inverter·; 319 und liefert ein Taktsignal Cl auf die Leitung 11' wenn es nicht durch die Inverter 319 oder

335 gesperrt ist.

Wie aus den F i g. 10,11 und 12 zu ersehen ist, werden die Signale Cl und C2 durch die gerade beschriebene Anordnung gesperrt und können danach wahlweise auftreten. Wenn die Position 301 ein Stopsignal an die UND-Glieder 325 und 332 liefert, verriegelt das UND-Glied 325 L 1 328, und das UND-Glied 332 L 1 333 beim Auftreten eines Taktsignales C2. Über den Inverter 335 sperrt 333 dann das UND-Glied 336, so daß das Taktsignal Cl am Durchgang zur adressierten Funktionseinheit gehindert wird. Das Taktsignal Cl überträgt jedoch den Zustand von L 1 328 in L 2 329, wodurch diese über den Inverter 330 das UND-Glied 331 sperrt, so daß das Taktsignal C2 nicht zur adressierten Funktionseinheit durchkommt.

Taktschritte, d.h. ein Cl-Takt oder ein C2-Takt, können an die adressierte Funktionseinheit durch entsprechendes Laden der Positionen 302, 305 und 306 gesendet werden. Die Position 302 liefert ein Signal MA CY, wodurch das UND-Glied 326 die UND-Glieder 325 und 332 über den Inverter 327 sperrt. Die UND-Glieder 331 und 336 werden somit auf diesem Weg nicht länger gesperrt, die Positionen 305 und 306 könnten jedoch noch Sperrsignale an diese UND-Glieder liefern. Unter den gerade beschriebenen Bedingungen würde das Taktsignal CI ausgelöst, wenn die Position 306 auf Null gestellt ist. Ein Taktsignal C2 wird dadurch geliefert, daß man die Position 305 auf Null stellt. Die Taktschrittfolge ist in F i g. 10 gezeigt.

Ein Maschinenzyklus ist eine Folge aus einem Taktsignal Cl und einem anschließenden Taktsignal C2. Für einen Maschinenzyklus müssen also die beiden Positionen 305 und 306 auf Null gesetzt sein. Die Maschinenzyklusfolge ist in F i g. Ii gezeigt

Ein Instruktionsschrittsignal ist abhängig vom Wert im Instruktionsschrittzähler 316 veränderlich. In diesem speziellen Beispiel kann der in Fig. 12 gezeigte Instruktionszyklus eine Folge eines Taktsigr.ales Cl und eines anschließenden Taktsignales C2, eines zweiten Taktsignales C1 und eines zweiten Taktsigna-Ies C2 sein, wenn der Instruktionsschrittzähler 316 auf \ner gesetzt ist oder der Instruktionszyklus kann eine Folge aus drei Signalen Cl und drei Signalen C2 sein, wenn der Instruktionsschrittzähler 316 auf sechs gesetzt ist wobei jedem dieser drei Ci-Signale ein Signal der drei Signale C 2 folgt

Die Taktsignale Cl und C2 vom Funktionseinheiten-

ίο

■Ό

taktsteuerblock 310 speisen die Funktionseinheit 2J0 über die Leitungen 111 bzw. 112, wobei nach der Darstellung in F i g. 4 speziell die Takte C1 und C2 die Takter7.eugungslogik 250 speisen. Ob eine Funktionseinheit eine Takterzeugungslogik 250 enthält oder nicht, hängt von den Forderungen der jeweilige ?i Funktionseinheit ab. Die Funktionseinheit 200 braucht nach der Darstellung beispielsweise für ihren normalen Betrieb die Takte Ti bis Γ4. Zur Vereinfachung der Zeichnung ist die Funktionseinheit 200 jedoch so dargestellt, als ob sie nur die Takte C1 und C2 braucht. Der Takt C1 wird an das UND-Glied 252 angelegt, das das Taktsignal CI über das ODER-Glied 253 an die Trigger, Verriegelungsschaltungen und Register der Funktionseinheit 200 für ihren normalen Betrieb weiterleitet. Die Ausgabe des ODER-Gliedes 253 wird darstellungsgemäß an jedes zweite L 2 der Funktionseinheit angelegt, weil das Verriegelungsprinzip mit Ll, L 2 keine Übertragung von Daten zwischen den Gliedern gestattet, die durch denselben Taktimpuls geschaltet werden. Dieses wird in der US-Patentschrift 37 83 254 erläutert. Die Taktsignale Cl und C2 werden auch an jedes zweite LX so angelegt, daß Ll, L 2 normal betätigt werden. Das Taktsignal C2 speist auch das UND-Glied 256, das, wie das UND-Glied 252, durch die Ausgabe des Inverters 264 vorbereitet wird. Das UND-Glied 256 speist das ODER-Glied 257, und seine Ausgabe wird an jedes zweite L 2 angelegt, dessen L 1 durch das Taktsignal C1 getaktet wird. Das UND-Glied 255 funktioniert insofern ähnlich wie das UND-Glied 251 als es dieselben Eingänge hat, speist jedoch das ODER-Glied 257 und nicht das ODER-Glied 253.

Um die Ll und L 2 als Schieberegister 210 zu betätigen, empfängt das durch das Signal SH R ADR vorbereitete UND-Glied 251 auch das B CLK-Taktsignal von der /4/ß-Taktsteuerung 104 über die Leitung 114, so daß das durch das UND-Glied 251 geleitete Signal durch das ODER-Glied 253 darstellungsgemäß auf L 2 geleitet wird. Das A CL/C-Taktsignal speist das erste L 1 des Schieberegisters 210, das auch ein Signal auf der Leitung +SERIAL DATO vom Register 170 empfängt. Die Ausgabe der letzten Position des Schieberegisters 210 wird an das UND-Glied 280 angelegt, das durch das Signal SH R ADR auf der Leitung 117 vorbereitet wird. Die Ausgabe des UND-Gliedes 280 läuft in das ODER-Glied 281, das auch Eingänge von anderen Funktionseinheiten hat und dessen Ausgabe die Eingabe SERIAL DAT I zum Register 170 ist.

Wenn die Funktionseinheit 200 nicht im Normalbetrieb betrieben wird, liefert das Register 175 ein Signal SH RADR auf die Leitung 117, und das Register 185 liefert ein Signal TEST auf die Leitung 116 zum UND-Glied 261. Das UND-Glied 261 speist das ODER-Glied 263 und dieses wiederum den Inverter 264. Das ODER-Glied 263 empfängt auch einen Eingang vom UND-Glied 262, das das Signal SH R ADR und ein Signal POR empfängt, das eine Rückstellung der Einschaltung der Stromversorgung angibt Die Ausgabe des Inverters 264 bildet ein Sperrsignal für die UND-Glieder 265, um die Funktionseinheit 200 aus der Schnittstelle zu den E/A-Kanälen herauszuschalten, die aus den Sammelschienen 75 oder 85 bestehen kann, die zu den IOCs 70 oder 80 führen, oder aus der Sammelleitung 45, die zum Kanal 40 führt Das Sperrsignai vom Inverter 264 wird auch an die UND-Glieder 275 angelegt um die Funktionseinheit von ihrem angeschlossenen E/A-Gerät abzuschalten.

Im nichtnormalen Betrieb wird das Schieberegister 210 der Funktionseinheit seriell mit Date.tmustern vom Register 170 geladen. Das Register 170 kann parallel imit dem gewünschten Datenmuster geladen werden. Dann werden die Taktimpulse A CLK und B CLK an das Register 170 über die Leitungen 113 bzw. 114 angelegt, um die Daten über die Leitung 118 an Li der ersten Position des Schieberegisters 210 der Funktionseinheit 200 auszuschieben. Der Inhalt des Schieberegisters 210 wird durch die Takte A CLK und B CLK verschoben und seine Ausgabe an das UND-Glied 280 angelegt, das durch das Signal SH R ADR vorbereitet ist Die Ausgabe des UND-Gliedes 280 speist das ODER-Glied 281 und dessen Ausgabe ist das Signal +SERIAL DAT I auf der Leitung 119, das an das Schieberegister 170

zurückgeführt wird. Das ODER-Glied 281, das die logische ODER-Funktion nur darstellen soll, empfängt Eingänge von den anderen Funktionseinheiten 200 und ist normalerweise eine ODER-Verdrahtung.

Die +SERIAL DAT0-Leitung 118 und die +SERIAL DAT I-Leitung 119 werden ebenfalls an das Antivalenzglied 400 geführt Durch diese Anordnung können vom Schieberegister 210 empfangene Daten seriell bitweise verglichen werden mit einem in das Register 170 geladenen erwarteten Ergebnismuster. Die Ausgabe des Antivalenzgliedes speist das UND-Glied 401, das durch ein Fehlererlaubnissignal FE vom Register 180 vorbereitet ist Die Ausgabe des UND-Gliedes 401 ist ein Fehlersignal, das vom Systemsteueradapter 100 benutzt wird.

Hierzu 13 Blatt Zeichnungen

Claims

Patentansprüche;

1. Diagiwseeinrichtung zur Prüfung von Funktionseinheiten einer elektronischen Datenverarbeitungsanlage während des Betriebs, mittels einer Prüfeinrichtung, die über eine eigene Sammelleitung an die Funktionseinheiten angeschlossen ist, gekennzeichnetdurch einen Systemsteueradapter (100; Fig. 1), der an die zu prüfenden Funktionseinheiten (z. B. 40, 50, 60), ausgenommen ι ο die zentrale Verarbeitungseinheit (CPU, 20) ein Auswählsignal (Adresse SH R ADR) zu deren Adressierung (über Leitung 117) anlegt und ein Steuersignal (Test) an die zu prüfende Funktionseinheit (über Leitung 116) zu deren Umschaltung in den is Diagnosebetrieb anlegt, wobei eine Einrichtung (261 bis 264; F i g. 4) in jeder Funktionseinheit (z. B. 200) auf das Auswahlsignal und das Steuersignal (Test) anspricht um die zu prüfende Funktionseinheit vom normalen Betrieb in den Diagnosebetrieb umzuschalten, -sawie durch ein Schieberegister (170) im Systemsteueradapter und ein Schieberegister (210) in jeder Funktionseinheit, wobei zum Austausch jeweils der Prüfdaten und -Instruktionen und Ergebnisdaten zwischen dem Systemsteueradapter und der zu prüfenden Funktionseinheit deren beide genannte Schieberegister zu einem Ring zusammengeschaltet sind.

2. Diagnoseeinrichtung nach Anspruch 1, dadurch gekennzeichnet, daß der Systemsteueradapter (100; Fig. 1) eine Adressiervorrichtung (175, 176; Fig.4) aufweist, die das Auswählsignal (SH R ADR) zur Selektion einer zu prüfenden Funktionseinheit (z. B. 200) erzeugt, ferner über eine Betriebsarteneinstellvorrichtung (18S) verfügt, die das Steuersignal (Test) zur Einstellung des Diagnosebetriebs erzeugt, ferner eine Vorrichtung (103) enthält, die im Diagnosebetrieb einer ausgewählten Funktionseinheit anstelle der normalen Systemtakte Prüftakte an diese anlegt, und daß das Schieberegister (170) von einem Prüfmusterspeicher (130; F i g. 2b) mit Prüfdaten und -Instruktionen für die zu prüfende Funktionseinheit für eine Übertragung derselben zur Funktionseinheit und danach mit Ergebnisdaten der Funktionseinheit als Folge einer Prüfung geladen wird.

3. Diagnoseeinrichtung nach Anspruch 2, dadurch gekennzeichnet, daß der Systemsteueradapter (100; F i g. 1) neben den Prüfdaten zu der ausgewählten zu prüfenden Funktionseinheit auch Prüfinstruktionen überträgt, die diese zur Durchführung eines Instruktionszyklus unter Verwendung der Prüfdaten veranlassen.

4. Diagnoseeinrichtung nach einem oder mehreren der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß die Einrichtung (261 bis 264; Fig.4) in jeder Funktionseinheit eine Datenübertragung zwischen der ausgewählten, zu prüfenden Einheit und allen übrigen Einheiten sperrt, daß die Prüfinstruktionszyklen über logische Schaltungen (251 bis 257; Fig.4) in jeder Funktionseinheit in Abhängigkeit von Signalen aus den Einrichtungen (103 und 104) im Systemsteueradapter initiiert werden, daß über logische Schaltungen (280, 281) in jeder Funktionseinheit in Abhängigkeit vom Signal SHRADR Daten in serieller Form aus dem Schieberegister (210) in jeder Funktionseinheit zum Schieberegister (170) im Systemsteueradapter übertragen werden, nachdem die Funktionseinheit einen fTüfinstruktionszyklus ausgeführt hat, und daß eine Einrichtung (400, 401) zur Überprüfung der Ergebnisdaten in dem Systemsteueradapter vorgesehen ist

5, Diagnoseeinrichtung nach einem oder mehreren der Ansprüche 1 bis 4, dadurch gekennzeichnet, daß der Systemsteueradapter (100; F i g. 1) mit den Funktionseinheiten (40, 50, 60) über die eigene Sammelleitung (110) und über mindestens eine Ein-/Ausgabegerätesteuereinheit (70,80) verbunden ist, die als Diagncseadapter dient und sowohl die Auswählsignale (SH R ADR) als auch die Prüfinstruktionen und die Prüdaten zu den zu prüfenden Funktionseinheiten sowie auch die Ergebnisdaten der Prüfung aus den zu prüfenden Funktionseinheiten zu dem Systemsteueradapter überträgt