DE2656086C2

DE2656086C2 - Rechenanlage

Info

Publication number: DE2656086C2
Application number: DE2656086A
Authority: DE
Inventors: Rudolf Dipl.-Ing. 8000 München Kober
Original assignee: Siemens AG
Current assignee: Siemens AG
Priority date: 1976-12-10
Filing date: 1976-12-10
Publication date: 1986-08-28
Also published as: BE861695A; IT1088990B; US4172283A; FR2373831A1; FR2373831B1; GB1593988A; JPS5372547A; DE2656086A1

Description

Die vorliegende Erfindung betrifft eine Rechenanlage

mit mindestens zwei Einzelrechnern und mindestens einer Systemschiene, bestehend aus System-Datenschiene und System-Adressenschiene, nach dem Oberbegriff des

Patentanspruchs 1.

In unserer älteren Patentanmeldung P 25 46 202.6 ist eine Rechenanlage dieser Art beschrieben. Hierbei erfolgt der gesamte Datenverkehr sequentiell über die Systemschiene. Über die System-Datenschiene werden Daten, deren Breite gleich der Verarbeitungsbreite (Wortbreite) der Einzelrechner ist, und über die System-Adressenschiene die zugehörigen Speicheradressen übertragen. Die als Koppelelemente dienenden Verkehrsspeicher werden abwechselnd entweder mit den Einzelrechnern (dort autonome Phase genannt) oder mit der Systemschiene (dort Steuer- und Datenaustausch-Phase genannt) verbunden.

Die Effizienz von Rechenanlagen mit mehreren Einzelrechnern hängt im allgemeinen von der Geschwindigkeit des Informationsaustausches zwischen den Einzelrechnern ab. Sie ist um so größer, je schneller der Informationsaustausch erfolgen kann.

Es ist Aufgabe der vorliegenden Erfindung, eine Rechneranlage der eingangs genannten Art so zu verbessern, daß ein beschleunigter Datenverkehr ermöglicht wird. Das so wird erfindungsgemäß durch eine Ausbildung nach dem kennzeichnenden Teil des Patentanspruchs 1 erreicht.

Der mit der Erfindung erzielbare Vorteil liegt darin, daß es möglich ist, einen Block von η Datenwörtern gleichzeitig auf der Systemschiene zu übertragen und in den Verkehrsspeichern abzuspeichern, wodurch der Datenverkehr zwischen den Verkehrsspeichern erheblich beschleunigt werden kann.

Die Patentansprüche 2 bis 4 sind auf bevorzugte Ausgestaltungen und Weiterbildungen der Erfindung gerichtet. Die Erfindung wird anhand der Zeichnung näher erläutert. Dabei zeigt

Fig. 1 in einem Blockschaltbild einen Ausschnitt aus einer erfindungsgemäßen Rechenanlage mit einem Verkehrsspeicher,
Fig. 2 ein Ausführungsbeispiel des Verkehrspeichers,

Fig. 3 den Aufbau eines Teils des Verkehrsspeichers nach Fig. 2 mit Hilfe bekannter Bauelemente,

Fig. 4 den Aufbau eines anderen Teils des Verkehrs-

Speichers nach Fig. 2 mit Hilfe von bekannten Bausteinen und

Fig. 5 die Ausführung eines im Verkehrsspeicher nach Fig 2 für die Adressencodierung verwendeten Schienenschalters mit Hilfe von bekannten Bausteinen.

Nach der Fig. 1 besteht eine Systeaischiene aus der Adressenschiene AS und aus η System-Datenscbienen D_x, D₂ bis D_n. Auf diesen η System-Datenschienen können η Datenwörter parallel übertragen werden. Ein Verkehrsspeicher S weist η Datenwortein- und -ausgänge d_x, A bis d„ und einer, zusätzlichen Datenwortein- und -ausgang d„_+x auf. Jeder der η Datenwortein- und -ausgänge d_u d₂ bis d„ ist an eine der Systemdatenschienen D₁, D₂ bis D_n angeschlossen, während der zusätzliche Datenwortein- und -ausgang </„+] an einen Einzelrechner E angeschlossen ist. Ein erster Adresseneingang a_x des Verkehrsspeichers S ist an die System-Adressenschiene AS und ein zweiter Adresseneingang a₂ an den Einzelrechner E angeschlossen. Gemäß der Erfindung ist der Verkehrsspeicher so ausgebildet, daß wahlweise ein wortparalleler Zugilff in «-fächer Wortbreite von den η System-Datenschienen D_x, D₁ bis D_n her oder ein wortsequentieller Zugriff in einfacher Wortbreite vom Einzelrechner E oder von der System-Datenschiene her möglich ist. Dies bedeutet, daß einerseits durch eine Adresse über den Adresseneingang a_x η Datenwortspeicherplätzc im Verkehrsspeicher adressiert werden, in die über die Datenwortein- und -ausgänge d_x bis d_n η Datenwörter von den η System-Datenschienen D₁ bis D_n her parallel eingeschrieben oder aus denen parallel die eingespeicherten Datenwörter über die Datenwortein- und -ausgänge auf die η System-Datenschienen ausgelesen werden, andererseits, daß durch eine über den Adresseneingang a, oder a₂ eingegebene Adresse ein Speicherplatz für ein Datenwort im Verkehrsspeicher adressiert wird, in den über den Datenwortein- und -ausgang d_n+l oder einen der Datenwortein- und -ausgänge d\ bis d„ ein Datenwort über ihn ausgelesen und in den Einzelrechner oder auf die zum Speicherteil gehörigen Datenschiene eingelesen wird.

Ein Verkehrsspeicher S, der wahlweise einen wortparallelen Zugriff in /ifacher Wortbreite oder einen wortsequentiellen Zugriff in einfacher Wortbreite ermöglicht, ist dabei in vorteilhafter Weise so ausgebildet, daß er η Speicherteile 1, 2 bis η (siehe Fig. 1) aufweist. Mittels einer Zugriffssteuerschaltung // ist ein Zugriff von den η Datenwortein- und -ausgängen rf,, d₂ bis „ her parallel auf die η Speicherteile oder ein Zugriff auf jeden der Speicherteile vom zusätzlichen Datenwortein- und -ausgang d„₊₁ her möglich. Dazu ist sie so aufgebaut, daß einerseits da Datenweg umschaltbar ist, das heißt der Datenweg entweder von den Datenwortein- und -ausgängen d_x, d₂ bis d_n zu den Speicherteilen oder vom Datenwortein- und -ausgang d_n+i zu den Speicherteilen verläuft, und andererseits für jeden solchen Weg die Datenflußrichtung umschaltDar ist, das heißt auf einem gewählten Weg ein Datenfluß wahlweise in beiden Richtungen möglich ist. In der Fig. 1 ist der eine Datenweg durch den Doppelpfeil 21, der andere durch den Doppelpfeil 22 symbolisch dargestellt. Die Pfeilrichtungen geben dabei die wählbare Datenflußrichtung an. Das Umschalten von einem Datenweg auf den anderen erfolgt über einen Umschalteingang 23, während das Umschalten 24 erfolgt.

Mittels einer steuerbaren Adressendecodierung / ist wahlweise ein erster Adressierungsmodus vom ersten Adresseneingang O₁ her oder ein zweiter Adressierungsmodus vom ersten Adresseneingang a_x oder vom zweiten Adresseneingang a₂ her ermöglicht. Der erste Adressierungsmodus besteht dabei darin, daß jede am ersten Ein gang fli eingegebene Adresse in jedem Speicherteil einen zugehörigen Speicherplatz für ein Datenwort adressiert, und der zweite Adressierungsmodus besteht darin, daß jede am ersten Adresseneingang a_x oder am zweiten Adres-

S seneingang a₂ eingegebene Adresse nur in einem zugeordneten Speicherteil einen zugeordneten Speicherplatz fm ein Datenwort adressiert. Dazu ist die Adressendecodierung so aufgebaut, daß einerseits der Adressenweg umschaltbar ist, das heißt, daß entweder der Weg vom Adresseneingang a_x in Pfeilrichtung des Pfeiles 11 zu den Speicherteilen oder der Weg vom Adresseneingang a₂ in Pfeilrichtung des Pfeiles 12 zu den Speicherteilen wählbar ist, und daß andererseits vom ersten Adressierungsmodus ' auf den anderen Adressierungsmodus umgeschaltet wer-

IS den kann. Die Umschaltung des Adressenweges erfolgt in Fig. 1 über den Umschalteingang 13, während die Umschaltung des Adressierungsmodus über den Umschalteingang 14 erfolgt. In der Fig. 2 ist ein Ausführungsbeispiel des in Fig. 1 dargestellten Verkehrsspeichers 5 für einen Einzelrechner mit einer Wortbreite von 8 Bit dargestellt. Es finden dabei Bausteine der Fa. Intel Corp. (siehe Intel Data Katalog 1976) Verwendung. Die Bezeichnungen der relevanten Anschlüsse dieser Bausteine stimmen mit denen im Kata log angegebenen überein. Jeder der η Speicherteile 1,2 bis 4 in Fig. 2 ist in gleicher Weise aus zwei Bausteinen 8111-2 (256 x 4 Bit-Schreib/Lese-Speicher) aufgebaut.

Fig. 3 gibt den Aufbau des Speicherteiles 1 in Fig. 2 stellvertretend für die übrigen Speicherteile an. Jeder Bau stein 8111-2 weist acht Eingänge A₀ bis A₁ für eine 8-Bit- Adresse und vier gemeinsame Ein- und Ausgänge //Oi bis 1/O₄ zur Ein- oder Ausgabe eines 4-Bit-Datenwortes auf. Die acht Eingänge A₀ bis A₁ sind nach Fig. 3 zu einem 8-Bit-Adresseneingang A des Speicherteiies zusammen faßt. Die Ein- und Ausgänge HO_x bis //O₄ des einen Bausteines und die des anderen Bausteines bilden zusammen einen symbolischen 8-Bit-Datenwortein- und -ausgang I/O des Speicherteilesjleder Baustein weist weiterhin zwei negierte Anschlüsse CE₁ und CE₂ (ein Querstrich über einem Bezugszeichen eines Eingangs bedeutet hier und im folgenden stets, daß das auf ihn gegebene digitale Eingangssignal im Zustand logisch »0« aktiv ist), einen Eingang OD und einen Lese/Schreib-Eingang RIW auf. Gleichbezeichnete der letztgenannten Eingänge der einzel nen Bausteine sind mit einem gleichbezeichneten Eingang des Speicherteiles verbunden. Die Wirkungsweise der Eingänge CEi, CE₂, OD und RIW ergibt sich aus den folgenden logischen Funktionen:

Auslesen: OD λ CE_x λ CE₂ = »1«, _

Einschreiben: RIW λ CE₁ λ Cf₂ = »1« (R = MO, wobei λ logisch UND und »1« logisch 1 bedeuten.

Die Zugriffssteuerschaltung ist im Ausführungsbeispiel nach Fig. 2 so aufgebaut, daß die vier Datenwortein- und -ausgänge d_x bis d_A über einer^zwischengeschalteten, über einen Vemegelungseingang V₁ verriegelbaren und über einen Umschalteingang UM_x umschaltbaren bidirektionalen Schienenschalter BS₁ parallel über vier Datenwortschienen DSS₁ bis DSS₄ mit den Datenwortein- und -aus gängen I/O der vier Speicherteile 1 bis 4 verbunden sind. Weiter ist der Datenworteingang I/O eines jeden Speicherteiles über je eine Datenschiene DSSk₁₁ bis DSS₅₄ und über je einen bidirektionalen Schienenschalter BS₂, der über einen Verriegelungseingang V₂ verriegelbar und über einen Umschalteingang CZM₂ umschaltbar ist, mit dem zusätzlichen Datenwortein- und -ausgang verbunden. Die Umschalteingänge i/M, bzw. VM₂ dieser Schienenschaltcr

BS₁ und BS₂ sind mit dem Umschalteingang 24 für die Umschaltung der Datenflußrichtung verbunden. Dieser Umschalteingang 24 ist zugleich über einen Inverter 120 mit dem Eingang OD eines jeden Speicherteiles verbunden. Die Verriegelungseingänge V₁ bzw. V₂ sind mit dem Verriegelungseingang 23 verbunden, wobei in die Verbindungsleitung zwischen 23 und V₂ ein Inverter 110 geschaltet ist. Wie aus Fig. 2 ersichtlich, weist jeder der bidirektionalen Schienenschalter BSi bzw. BS₂ vier Schienenschalter SSi bis SS* bzw. SS₅₁ bis SS₅₄ für jeweils ein 8-Bit-Datenwort auf. Jeder dieser Schienenschalter SSi bis 5S₄ bzw. SSn bis SS₅₄ ist in einer der Datenschienen DSS₁ bis DSS₄ bzw. DSS_S1 bis DSS₅₄ angeordnet. Alle diese Schienenschalter weisen (nicht notwendig) gleichen Aufbau auf. Jeder weist einen_ Verriegelungseingang CS, einen Umschaiteingang W₁ einen ersten 8-Bit-Datenwortein- und -ausgang DOI und einen zweiten 8-Bit-Datenwortein- und -ausgang DBI auf. Jeweils der zweite Datenwortein- und -ausgang DBI ist für den Anschluß an den betreffenden Speicherteil vorgesehen, während der erste für den Anschluß an den betreffenden der Datenwortein- und -ausgänge (I₁ bis d₄ und d₅ vorgesehen ist. Die Verriegelungseingänge CS der Schienenschalter SSi bis SS₄ sind mit dem Verriegelungseingang V₁, die Verriegelungseingänge CS der Schienenschalter SS₅I bis SS₅* mit dem Verriegelungseingang V₂ verbunden. Analog sind die Umschalteingänge IN der Schienenschalter SS₁ bis SS^mit IAM₁, die der Schienenschalter SS51 bis SS54 mit UM₂ verbunden. Währendjedoch die CS der Schienenschalter SS₁ bis SS₄ ^direkt mit V₁ verbunden sind, erfolgt die Verbindung von V₂ mit den CS der Schienenschalter SS₅₁ bis SS₅₄ über eine Gatterlogik OG. Diese Gatterlogik besteht aus vier (allgemein n) ODER-Gatter OG₁ bis OG₄, wobei jedes Gatter wenigstens zwei Eingänge aufweist. Ein Eingang eines jeden Gatters ist mit V₂ verbunden. Jedes Gatter ist ausgangsseitig mit CS eines der Schienenschalter SS₅₁ bis SS₅₄ verbunden. Wie später noch näher erläutert wird, dient die Gatterlogik als eine Auswahlschaltung. Der zweite Eingang eines jeden Gatters ist dazu mit einem Ausgang einer Decodierung verbunden.

Die Adressendecodierung / ist im Ausführungsbeispiel so aufgebaut, daß die beiden Adresseneingänge Q₁ und a₂ 16-Bit-Eingänge sind. Der Adresseneingang O₁ ist über einen über einen Verriegelungseingang DS₁ verriegelbaren unidirektionalen Schienenschalter US₆ mit Datenflußrichtung in Richtung a₂ über eine 16-Bit-Datenschiene DS₆ und über einen über einen Verriegelungseingang DS₁ verriegelbaren unidirektionalen Schienenschalter US₁ mit Datenflußrichtung in Richtung O₁ mit dem Adresseneingang a₂ verbunden. Jeder 8-Bit-Adresseneingang A eines Speicherteiles 1 bis 4 ist mit acht Leitungen der Datenschiene DS₆ verbunden. Zwei weitere Leitungen der Datenschiene DS₆ sind mit einem 2-Bit-Eingang A_n einer l-aus-4-Decodierung DC verbunden. Jeder der vier Ausgänge Oq bis O₃ dieser l-aus-4-Decodierung ist über je ein UND-Gatter U\ bis Ut mit dem Eingang CE₂ je eines Speicherteiles 1 bis 4 verbunden. Ein zweiter Eingang eines jeden UND-Gatters ist mit dem Umschalteingang 14 zur Umschaltung des Adressierungsmodus verbunden. Der Umschalteingang 13 ist mit dem Verriegelungseingang DS₁ des Schienenschalters US₆ und über einen Inverter 10 mit dem Verriegelungseingang DS₁ des Schienenschalters JZS₇ verbunden. Jeder Ausgang O_n bis O3 der l-aus-4-Decodierung ist an den zweiten Eingang eines der ODER-Gatter OGi bis OG₄ angeschlossen.

Bevor der Aufbau der unidirektionalen Schienenschalter US₆ und US₁ der l-aus-4-Decodierung DC und der bidirektionalen Schienenschalter SSi bis SS₄ bzw. SS51 bis SS₅₄ näher angegeben werden, sei die Arbeitsweise des Verkehrsspeichers nach Fig. 2 beschrieben: Jede Adresse setzt sich aus einer 8-Bit-Adresse zur Adressierung eines Speicherplatzes für ein Datenwort in jedem der Speicherteile

S und aus einer 2-Bit-Adresse zur Adressierung eines der Speicherteile zusammen. Die restlichen sechs zur Verfugung stehenden Bits der 16-Bit-Datenschiene DS₆ sind an und für sich überflüssig. Wird an den Eingang 13 und an den Eingang 23 »0« angelegt, so werden sämtliche bidirektionalen Schienenschalter SS₁ bis SS₄ und der unidirektionale Schienenschalter US₆ entriegelt, während die bidirektionalen Schinenschalter SS₅₁ bis SS₅₄ unabhängig vom Ausgangszustand der l-aus-4-Decodierung DC und der unidirektionale Schienenschalter US-, verriegelt werden. Es ist in diesem Fall auf den Adressenweg 11 und den Datenweg 21 nach Fig. 1 geschaltet.

Wird an den_Eingang 14 »0« angelegt, so werden sämtliche Eingänge CE₂ der Speicherteile 1 bis 4 unabhängig vom Ausgangszustand der l-aus-4-Decodierung DC auf »1« (man beachte die Invertierung) gelegt. Die Eingänge CE₁ sämtlicher Speicherteile sind im übrigen stets auf »0« gelegt. Der 8-Bit-Adressenteil einer über a, eingegebenen Adresse adressiert in diesem Fall in jedem der Speicherteile einen Speicherplatz für ein Datenwort. Sollen in diese Speicherplätze Datenwörter parallel von den Datenwortein- und -ausgängen d_x bis d₄ eingeschrieben werden, werden die η Lese/Schreibeingänge RIW auf »0« gelegt, während an den Eingang 24 »0« angelegt wird. In diesem Fall sind die bidirektionalen Schienenschalter SS₁ bis SS₄ auf Durchlaßrichtung von DOI nach DBI geschaltet. Sollen Datenwörter aus den adressierten Speicherplätzen in den Speicherteilen parallel ausgelesen werden, werden die Lese/Schreibeingänge RIW auf »1« gelegt, während an den Eingang 24 »1« angelegt wird. Jetzt sind die Speicherteile 1 bis 4 auf Lesen und die bidirektionalen Schienenschalter SSi bis SS₄ auf Richtung von DBI nach DOI eingestellt. In diesem Fall werden vier Datenwörter aus den vier Speicherteilen parallel über die Datenwortein- und -ausgänge U₁ bis d₄ ausgelesen.

Wird jedoch an_den Eingang 14 »1« angelegt, so liegt an den Eingängen C£₂ der Speicherteile »1« an, wenn am zugehörigen der Ausgänge O₁ bis O₄OeT Decodierung DC »1« anliegt. Nur an dem Eingang CE₂ eines Speicherteiles liegt »0« an, an dessen zugehörigem Ausgang der Ausgänge O₁ bis O₄ »0« anliegt. Nimmt man wie vorher als Beispiel an, daß an O₂ »0« anliegt, so liegt an CE₁ des Speicherteiles 2 »0« an. Dadurch kann nur ein Speicherplatz für ein Datenwort im Speicherteil 2 adressiert werden, während alle anderen Speicherteile für die Adresseneingabe gesperrt sind (an CE₁ sämtlicher Speicherteile liegt, wie schon erwähnt, »0« an). Der 2-Bit-Adressenanteil der Adresse hat also jetzt einen zugehörigen Speicherteil adressiert. Der 8-Bit-Adressenanteil adressiert darin einen Speicherplatz für ein Datenwort. In diesem Fall wird ein Datenwort in oder aus nur einem Speicherteil, im Beispiel dem Speicherteil 2, über den zugehörigen Datenwortein- und -ausgang ein- oder ausgelesen, je nachdem wie wiederum der betreffende Lese/Schreibeingang und der Eingang 24 gesetzt sind.

Wird an den Eingang 13 und an den Eingang 23 »1« angelegt, so sind die bidirektionalen Schienenschalter SS₁ bis SS₄ und der unidirektionale Schienenschalter US₆ verriegelt, während der unidirektionale Schienenschalter US₁ entriegelt ist. Die Verriegelung oder Entriegelung der bidirektionalen Schienenschalter SS₅₁ bis SS₅₄ hängt jetzt vom Ausgangszustand der Decodierung DC ab. Die l-aus-4-Decodierung CD wählt jeweils für einen von vier unterschiedlichen Eingangszuständen (im Beispiel sind dies die

Zustünde »0« »0«; »0« »1«; »1« »0« und »1« »1«) einen der Ausgänge O₁ bis O₄ aus, in dem sie diesen auf »0« legt, während die übrigen drei Ausgänge auf »1« gelegt werden. Ist beispielsweise_der Ausgang O₂ auf »0« gelegt, so liegen alle Eingänge CS der bidirektionalen Schienenschalter 5S₅|, SS₅₃ und SS₅I auf »0«, während der Eingang CS des Schienenschalters SS₅₂ auf »1« liegt. Dadurch sind die Schienenschalter SS51, SS₅₃ und SS₅₄ verriegelt, während der Schienenschalter SS₅₂ entriegelt ist. Der Adressenweg entspricht jetzt der Pfeilrichtung 12 und der Datenweg der Doppelpfeilrichtung 22 in Fig. 1.

Der 8-Bit-Anteil einer über a₂ eingegebenen Adresse liegt wie vorher am Adresseneingang A eines jeden Speicherteiles an. Der 2-Bit-Adressenanteil wird ebenfalls wie vorher von der l-aus-4-Decodierung DC decodiert. Jedoch wird jetzt an den Eingang 14 »1« angelegt, wodurch wie schon beschrieben, nur ein Datenwort in einem Speicherteil adressiert wird. Zum Einschreiben eines Datenwortes vom Datenwortein- und -ausgang d₅ her, wird an den Eingang 24 »0« angelegt, wodurch der Schienenschalter SS₅₂ in Richtung von DOI nach DBI geschaltet wird. An den Lese/Schreibeingang R/W des Speicherteiles 2 wird »0« angelegt. Zum Auslesen eines Datenwortes über den Datenwortein- und -ausgang d_s wird an den Eingang 24 »1« angelegt, während an den Lese/Schreibeingang »1« angelegt wird. Auf diese Weise ist ein serieller Zugriff über den Datenwortein- und -ausgang ds ermöglicht.

Als l-aus-4-Decodierung ist im Ausführungsbeispiel der Baustein 8205 von Intel, der eine l-aus-8-Decodierung bildet, verwendet. Als Adresseneingang sind dort nur die beiden mit A» bis A₁ bezeichneten Adressenanschlüsse verwendet, während der dritte mit A₂ bezeichnete Adressenanschluß auf »0« gelegt wird. Als Ausgänge werden die dort ebenfalls mit O₀ bis O₃ bezeichneten Ausgänge verwendet. Von den dort zusätzlich vorhandenen Funktionseingängen E\, E₂ und £1 sind die beiden ersten stets auf »0« gelegt.während E₃ stets auf »1« gelegt ist.

In der Fig. 4 ist der Aufbau des bidirektionalen Schienenschalters SS₁, stellvertretend für alle übrigen, dargestellt. Er besteht aus zwei Bausteinen 8216 von Intel. Jeder Baustein weist 4-Bit-Dateneingänge DI_n bis DI₃, 4-Bit-Datcnausgängc DO_n bis DO₃, 4-Bit-Datenein- und -ausgang^ DB₀ bis DB₃, einen Eingang CS und einen Eingang DIEN auf. Die Datenein- und -ausgänge beider Bausteine sind zum 8-Bit-Datenein- und -ausgang DBI von SS₁ zusammengefaßt. In jedem Baustein sind die Datenausgänge DO₀ b'^s DO₃ entsprechend mit den Dateneingängen DIo bis D/₃ verbunden. Die Dateneingänge DZ₀ bis D/3 und damit auch die Datenausgänge DO₀ bis DO₃ beider Bausteine sind zum 8-Bit-Datenein- und -ausgang DOI von SS₁ zusammengefaßt. Die Eingänge CS bzw. DIEN beider Bausteine sind mit dem gleichbezeichneten Eingang CS bzw. mit dem Eingang IN von SSi verbunden. »0« an CS entriegelt den Schienenschalter, während »1« am selben Eingang ihn verriegelt.

In der Fig. 5 ist der Aufbau des Schienenschalters US₆ aus zwei Bausteinen 8212 von Intel dargestellt. Der Schienenschalter US₁ ist ebenso aufgebaut. Die 8-Bit-Dateneingänge DI₁ bis D/_K eines jeden Bausteines bilden zusammen den 16-Bit-Dateneingang DI, während die 8-Bit-Datenausgänge DO₁ bis DO_x eines jeden Bausteines zusammen den 16-Bit-Datenausgang DO des Schienenschalters SS₆ bilden. Die Eingänge CLR, DS₂ und STB der beiden Bausteine sind stets auf »1« gelegt, während die Eingänge MD der beiden Bausteine stets auf »0« gelegt sind. Die Eingänge DS₁ der beiden Bausteine sind mit dem gleichbezeichneten Eingang DS₁ des Schienenschalters 17S₆ verbunden.

Im Ausführungsbeispiel nach Fig. 2 werden die überflüssigen sechs Adressenleitungen der Adressenschiene DS₆ dazu benutzt, die Eingänge Cf₁ der Speicherteile und die Eingänge E₁ und E₂ des Bausteines 8205 auf »1« bzw. »0« zu legen. Diese Leitungen sind über ein UND-Gatter

S 100 mit einem Ausgang und mindestens sechs Eingängen mit besagten Eingängen verbunden. Die überflüssigen Leitungen der Datenschiene DS₆ werden alle stets mit »1« belegt.
Weiter ist im Ausführungsbeispiel nach Fig. 2 die jedem Speicherteil zugeordnete steuerbare Verriegelungsschaltung, die die Eingabe einer Adresse in diesen Speicher freigibt oder sperrt, aus einem der UND-Gatter U₁ bis i/₄ und aus einer bereits im Speicherbaustein realisierten Schaltung, die über den Eingang CE₂ steuerbar ist, gebildet.

Weiter ist es zweckmäßig, im Ausführungsbeispiel nach Fig. 2 den Eingang 23 mit dem Eingang 13 zu verbinden, wodurch der Eingang 13 zugleich die Funktion des Eingangs 23 übernimmt und ein Eingang eingespart wird.

Es sei ausdrücklich darauf hingewiesen, daß ein erfindungsgemäßer Speicher auch mit anderen Bausteinen, als denen nach dem Ausführungsbeispiel nach Fig. 2 realisiert werden kann. Statt positiver Logik, wie sie im Ausführungsbeispiel nach Fig. 2 zugrundegelegt ist, kann auch negative Logik benutzt werden.

Hierzu 5 Blatt Zeichnungen

Claims

Patentansprüche:

1. Rechenanlage mit mindestens zwei Einzelrechnern und mindestens einer Systemschiene, bestehend aus System-Datenschiene und System-Adressenschiene, wobei jeweils zwischen einem der Einzelrechner und einer mit mindestens zwei Einzelrechnem verbundenen Systemschiene ein Verkehrsspeicher angeordnet ist, der für wahlweisen Zugriff von der Systemschiene her oder vom Einzelrechner her ausgebildet ist, dadurch gekennzeichnet, daß die mit mindestens zwei Einzelrechnern verbundene Systemschiene für wortparallelen Verkehr von η Datenwörtern η (n = 2, 3.. . .) System-Datenschienen (D₁. D₂ bis D_n) aufweist und daß jeder Verkehrsspeicher (S) für wortparallelen Zugriff in «fächer Wortbreite von den System-Datenschienen her oder wahlweisen wortsequentiellen Zugriff in einfacher Wortbreite vom Einzelrechner (£) her oder von einer der System-Datenschienen her ausgebildet ist.

2. Rechenanlage nach Anspruch 1, dadurch gekennzeichnet, daß der Verkehrsspeicher (S) η Speicherteile (1,2 bis n) aufweist, daß er eine Zugriffssteuerschaltung (II) aufweist, die für wahlweisen Zugriff von η Datenwortein- und -ausgängen (d\, d₂ bis d„) her parallel auf die η Speicherstelle oder auf jeden der Speicherteile von einem zusätzlichen Datenwortein- und -ausgang (d„+i) her ausgebildet ist und daß er eine steuerbare Adressendecodierung (I) aufweist, die so ausgebildet ist, daß ein erster Adressierungsmodus von einem ersten Adresseneingang (α,) her oder ein zweiter Adressierungsmodus von dem ersten Adresseneingang (O₁) oder von einem zweiten Adresseneingang (a₂) her wählbar ist, wobei der erste Adressierungsmodus darin besteht, daß jede am ersten Adresseneingang eingegebene Adresse in jedem Speicherteil einen zugehörigen Speicherplatz für ein Datenwort adressiert und wobei der zweite Adressierungsmodus darin besteht, daß jede am ersten oder zweiten Adresseneingang eingegebene Adresse nur in einem zugeordneten Speicherteil einen zugeordneten Speicherplatz für ein Datenwort darin adressiert.

3. Rechenanlage nach Anspruch 2, dadurch gekennzeichnet, daß die Zugriffssteuerschaltung (II) so aufgebaut ist, daß die η Datenwortein- und ausgänge (d\ bis rf₄) durch Datenwortschienen (DSSi bis DSS₄) parallel mit Datenwortein- und -ausgängen (//O) der η Speicherteile (1 bis 4) verbunden sind, daß in die Datenwortschienen ein bidirektionaler Schienenschalter (ßSi) geschaltet ist, der über einen Verriegelungseingang (VQ verriegelbar und über einen Umschalteingang (UMi) umschaltbar ist und daß der Datenwortein- und -ausgang eines jeden Speicherteiles über einen weiteren bidirektionalen Schienenschalter (BS₂), der über einen Verriegelungseingang (V₂) verriegelbar und über einen Umschalteingang (UM₂) umschaltbar ist, durch Datenwortschienen (DSS^ bis DSS₅₄) mit dem zusätzlichen Datenwortein- und -ausgang (rf₅) verbunden ist.

4. Rechenanlage nach Anspruch 2 oder 3, dadurch gekennzeichnet, daß die Adressendecodierung (I) so ausgebildetjst, daß sie zwei über einen Verriegelungseingang (DSi) verriegelbare unidirektionale Schienenschalter (US₆, US₁) aufweist, daß ein Datenworteingang (DI) des einen Schienenschalters (US₆) mit dem ersten Adresseneingang (O₁) und ein Datenworteingang (DI) des anderen mit dem zweiten Adresseneingang (a₂) verbunden ist, daß Ausgangsanschlüsse des Datenwortausgangs (DO) eines jeden unidirektionalen Schienenschalters (US₆, US₁), die einen Datenwortadressenantell der Adresse enthalten, mit Anschlüssen eines Adresseneingangs (A) eines jeden Speicherteils (1 bis 4)

s durch eine Datenwortschiene verbunden sind, daß weitere Ausgangsanschlüsse des Datenwortausgangs (DO) eines jeden unidirektionalen Schienenschalters, die eine Speicherteiladresse enthalten, an einem Adressenworteingang (A₁) einer O-aus-n-Decodierung (DC) angeschlossen sind, daß jeder der η Ausgänge (O₀, O) bis O₃) dieser 1-aus-n-Decodierung mit einem ersten Eingang jeweils einer steuerbaren Verriegelungsschaltung verbunden ist, wobei jede der Verriegelungsschaltungen einem Speicherteil zugeordnet ist und die Eingabe einer Adresse in diesen Speicherteil freigibt oder sperrt, je nachdem, ob sie von der 1-aus-n-Decodierung angesprochen ist oder nicht, und daß jede der Verriegelungsschaltungen einen zweiten Eingang (14) aufweist, über den durch ein Freigabesignal die Eingabe einer Adresse in den Speicherteil unabhängig vom ersten Eingang freigebbar ist.