DE2647241C2

DE2647241C2 - Übertragungseinrichtung für die synchrone Datenübertragung

Info

Publication number: DE2647241C2
Application number: DE2647241A
Authority: DE
Inventors: Thomas Clark Phoenix Ariz. Daly; Edward Clare Austin Tex. Hepworth; Rodney Jerome Manassas Va. Means
Original assignee: Motorola Inc
Current assignee: Motorola Solutions Inc
Priority date: 1975-10-30
Filing date: 1976-10-20
Publication date: 1986-04-03
Also published as: FR2330092A1; FR2330092B1; JPS5723887B2; US4071887A; DE2647241A1; GB1547620A; JPS5255451A

Description

Die Erfindung betrifft eine Übertragungseinrichtung für die synchrone Datenübertragung zwischen einer Schnittstelle zu einem Daten-Prozessor und einem Übertragungsweg gemäß dem Oberbegriff des Patentanspruchs.

Eine derartige Datenübertragungsschnittstelle ist aus der US-PS 38 25 905 bekannL

Aus der US-PS 38 28 325 ist die Verwendung eines bidirektionalen Busses zum Anschließen von peripheren Steuerungen an eine zentrale Steuerung bekannL Auch ist es bekannt (US-PS 38 66 175) Unter-Adressierungen vorzunehmen, da so ohne Einschränkung des auf dem zentralen Bus verfügbaren Adreßraums die Register der angeschlosse'-SN Steuerungen sowohl gelesen als auch geladen werden können.

Der vorliegenden Erfindung Hegt die Aufgabe zugrunde, die gattungsgemäße Übertragungseinrichtung für die synchrone Datenübertragung zwischen einem Daten-Prozessor und einem Übertragungsweg für eine Realisierung als integrierte Schaltung geeignet auszubilden.

Gemäß der Erfindung wird diese Aufgabe durch die im kennzeichnenden Teil des Patentanspruches angegebenen Merkmale gelöst.

Dabei wird durch den erfindungsgemäß vorgesehenen Begleiter für die Registerauswahl (RS) zwischen den Daten- und Hilfs-Steuer-Registern einerseits und den Status- und Steuer-Registern andererseits unterschieden. Auch sind 4 Register über den Bus direkt ansprechbar, wobei pro Leitungspuffer 4 Adressen vber die Begleiter (R/W und RS) zur Verfugung stehen.

Weitere Register sind indirekt adressierbar.

Nachfolgend wird die Erfindung anhand eines Ln der Zeichung dargestellten Ausführungsbeispiels näher beschrieben. Dabei zeigt

Fi g. IA und IB ein Blockdiagramm einer Übertragungseinrichtung für die synchrone Datenübertragung mit der Daten-Prozessor-Schnittstelle,

F i g. 2 eine Anordnung einschließlich des Daten-Prozessors und peripherer Steuerungen und
F i g. 3 ein Diagramm einer Folge von seriellen Datenworten, einschließlich des Synchronisierkodes, wie sie bei einer synchronen Datenübertragung verwendet werden.

Die F i g. 1 ist ein Blockdiagramm einer Übertragungseinrichtung 10, die als integrierte Schaltung auf einem einzigen Chip ausgebildet ist. Die Übertragungseinrichtung 10, die nachfolgend auch kurz als SSDA bezeichnet wird, hat 8 Doppelrichtungs-Dateneingabe/Ausgabe-Leitungen, welche einen Zweirichtungs-Datenkanal (BUS) 14 bilden, der an eine Multiplexer (MPXR)-Schienentreibenchaltung 12 angeschlossen ist. Ein Aktivierungseingang 16 (E), ein Lese/Schreib-Eingang 18 (R/W), ein Chip-Auswahleingang 20 (Ü3) und ein Registerauswahleingang 22 (RS) sind alle mit der Adressen-Logikschaltung 24 verbunden, weiche ihrerseits mit der Multiplexerschienen-Treiberschaltung 12 verbunden ist (die nachfolgend als Pufferschaltung 12 bezeichnet wird), und zwar mit Hilfe von einem oder mehreren Anschlüssen 26. In der F i g. 1 zeigen die Pfeile die Richtung des Signals oder der Daten an, die einem Schaltungsblock zugeführt oder von einem Schaltungsblock abgeführt werden. Einige der durchgezogenen Linien sollen einen einzelnen Leiter darstellen, während andere eine Mehrzahl von getrennten Leitern repräsentieren. Die breiten Kopplungselemente wie 28,34,38,66 usw. stellen Datenkanäle dar, die beispielsweise acht Leiter für ein Ein-Byte-Wort-System haben. Die spitzen Enden der Datenkanäle zeigen die Richtung des Datenflusses an, und es existiert dasselbe allgemeine Format, wenn Daten durch den Zweirichtungs-Datenkanal 14 ausgesandt oder empfangen werden.

Daten, welche von dem SSDA 10 zu einer zugehörigen peripheren Einheit übertragen werden sollen, werden über den internen Kanal 28 übertragen, der an die Sendedaten-Speichereinrichtung 30 (FIFO) angeschlossen ist, welche nachfolgend kurz als TX FIFO 30 bezeichnet wird. Das TX FIFO 30 liefert eine Speicherung für drei Acht-Bit-Datenworte für drei Daten-Bytes. Der Ausgang des TX FIFO 30 ist mit einer Übertragungseinrichtung 32 (TX) über einen internen Kanal 34 verbunden. Das Übertragungsschieberegister 32 formatiert Datenworte, die parallel aufgenommen wurden, und zwar gemäß der Steuerinformation, welche von der TX-Steuerschaltung

Jp 36 über den internen Kanal 38 empfangen wurde. Eine gerade oder eine ungerade Parität wird durch die U Paritäls-Ceneratorschaltung 40 erzeugt welche über den Leiter 42 an das TX-Schieberegister 32 angeschlossen FJ ist und das daraus resulteriende serielle Datenwort wird über den TX-Datenausgang 44 übertragen. Die ϊΐ Formatierung und die Übertragung des seriellen Datenwortes erfolgen synchron zu dem Übertragungstaktsi-Sf gnal (CTX), welches über den Takteingang 46 angelegt wird. ;f Empfangene Daten werden dem Empfangsschieberegister 48 (RX) über den RX-Datenleiter 50 zugeführt, der % auch mit der Paritätsprüfschaltung 52 verbunden ist Der RX-Taktleiter 54, der an die RX-Schieberegisterschal- |ii tung 48 und an die RX-Steuerschaltung 56 angeschlossen ist liefert die grundlegende Zeitsteuerung für den i^ri Datenempfang. Der Ausgang der RX-Steuerung 56 ist mit dem RX-Schieberegister 48 über den internen Kanal p: 58 und mit einem Eingang der Paritäts-Prufeinrichtung 52 über den Leiter 60 verbunden. Der Ausgang des JS RX-Schieberegisters 48 ist mit der Emfpangsdaten-Speicher-Einrichtung 62, welche nachfolgend kurz als e? RX FIFO 62 bezeichnet wird, über den internen Kanal 64 verbunden. Der Ausgang des RX FIFO 62 ist mit der ii Pufferschaltung 12 über den internen Kanal 66 verbunden, welcher somit die Möglichkeit bietet, empfangene ff Daten zu dem zugehörigen Daten-Prozessor über den Zweirichtungs-Datenkanal 14 zu übertragen. 'λ Der SSDA 10 enthält drei nur zum Schreiben bestimmte Steuerregister, weiche interne Betriebsarten für die r Schaltung festlegen. Der interne Kanal 68, welcher an die Pufferschaltung 12 angeschlossen ist liefert die ¥ϊ: Eingangsdaten für das Steuerregister Nr. 1,70. Das Steuerregister Nr. 1, 70 hat auch einen RUCKSTELL-Einfe-'· gang, der über den Leiter 72 gespeist wird, und einen Eingang von der Adressenlogik 24, der über den Leiter 74 ff gespeist wird. Ein Ausgang des Steuerregisters Nr. 1,70 ist mit dem Steuerregister Nr. 2,76, dem Steuerregister 'ti· Nr. 3, 78, TX FIFO 30 und dem Synchronisier-Koderegister 80 über den Leiter 82 verbunden. Ein weiterer ri Ausgang des Steuerregisters Nr. 1, 70 ist mit der TX-Steuerschaltung 36 und mit der RX-Siiuerschaltung 56 |3 über den Leiter 84 verbunden. Das Steuerregister Nr. 2,76, das Steuerregister Nr. 3,78 und das Synchronisierst Koderegister 80 empfangen alle Dateneingangssignale über den internen Kanal 28 und Adresseneingangssignaff Ie über den Leiter 29. Der Ausgang des Steuerregisters Nr. 2 ist mit der RX-Steuereinrichtung 56 und der || TX-Steuereinrichtung 36 über den Leiter 86 verbunden. Der Ausgang des Steuerregisters Nr. 3,78 ist mit der & TX-Steuerschaltung 36 und mit der RX-Steuerschaltung 56 übe'· den Leiter 88 verbunden, der auch mit einem 'ii Eingang einer Vergleichslogik 90 verbunden ist Die Vergleichslogik 90 empfängt ein zusätzliches Eingangssiff gnal über den Leiter 84 vom Steuerregister Nr. 1 und ein Eingangssigna! vom Komparator 92 über den Leiter 94. p Der Komparator 92 vergleicht die Inhalte des Synchronisier-Koderegisters 80 über die Dateneingänge auf dem I internen Kanal 34 und die Inhalte des RX-Schieberegisters 48 über Daten auf dem internen Kanal 96. Das Jj Ausgangssignal der Vergleichslogikschaltung 90 wird über den Leiter 98 übertragen, welcher den Synchronisier- 'ü Anpaß/Daten-Terminal-Bereitschaft (SM/DTR)-Aus£ang des SSDA 10 darstellt Die Vergleichslogik 90 emp-I fängt auch ein Eingangssignal vom Steueregister Nr. 1 über den Leiter 84 und hat einen Eingang mit dem ?J Steuerregister Nr. 3,78 über den Leiter 88 verbunden. Das Statusregister 100 bekommt ein Eingangssignal von ii TX FIFO 30 über den Leiter 102, ein Eingangssignal von der Adressenlogik 24 über den Leiter 104, ein ff Eingangssignal von TX-Steuerlogik 36 über den Leiter 106, ein Eingangsisgnal vom Leiter 108, welcher der 53 EmpfängerakEivierüngseingang (DCD) für SSDA 10 ist, und ein Eingangssigna! von der Unterbrechungsiogik

0 110 über den Leiter 112. Das Statusregister 100 bekommt auch ein Eingangssignal von der Vergleichslogik 90 |; über den Leiter 114, der auch an die RX-Steuereinrichtung 56 angeschlossen ist, weiterhin ein Eingangssignal

f_t von der Paritätsprüfschaltung 52 über den Leiter 116 und ein Eingangssignal von RX FIFO 62 über den Leiter

ii; 118. Der Ausgang des Statusregisters 100 ist der interne Kanal 120, der an die Pufferschaltung 12 angeschlossen

fl ist. Die Unterbrechungslogik 110 bekommt ein Eingangssignal vom Statusregister 100 über den Leiter 122 und

'.' erzeugt ein Ausgangsisgnal über den Ausgangsleiter 124, welches das Unterbrechungs-Anforderungs-Aus-

J gangssignal (IRQ) von SSDA 10 ist Die TX-Steuereinrichtung 36 hat einen Übertragungssperreingang (CTS)

über den Leiter 106, der auch an das Statusregister 100 angeschlossen ist und weiterhin Eingänge vom Steuerre-

ι?. gister Nr. 1,70 über den Leiter 84, vom Steuerregister Nr. 2,76 über den Leiter 86 und vom Steuerregister Nr. 3, 78 über den Leiter 88. Der Ausgang der Übertragungssteuerschaltung 36 ist mit dem Übertragungsschieberegi-

.; ster32 über den internen Kanal 38 und mit dem Übertragungs-Unterlauf-Ausgang (TUF) von SSDA 10 über den

Leiter 126 verbunden.

: Die F i g. 2 ist ein B'ockdiagramm eines typischen Mikrocomputer-Systems, in welchem die Übertragungsein-

Y- richtung verwendet werden kann. Das Mikrocomputer-System 200 weist einen Mikroprozessor-Chip 202 auf. Die Mikroprozessorschqltung 202 ist an einen Bus 14' angeschlossen. Der Random-Speicher 204 (RAM) und der

'■■' Festspeicher 206 (ROM) sind jeweils über ihre Datenkanäle an die Datenleiter abgeschlossen, welche den Bus 14' bilden. Eine Mehrzahl von peripheren Anpaß-Adapter-(PIA.)-£chaltungen wie 207 und 208 in der F i g. 2 sind mittels der Zweirichtungs-Dateneingabe/Ausgabe-Leiter mit ihren entsprechenden Leitern des Busses 14' verbunden. (Es ist zu bemerken, daß die Chips bzw. Plättchen 202,208,10 usw. in geeigneten Halbleiter-Packungen wie dual-in-line packages angeordnet sein können.) Ein Beispiel für einen peripheren Anpaß-Adapter ist im einzelnen in der US-PS 42 18 740 beschrieben. Die periphere Anpaß-Adapter-Einheit wie 208 kann dazu verwendet werden, eine periphere Einrichtung wie eine Tastatur 210 an den Bus 14' anzuschließen, um eine Kommunikation zwischen einer solchen peripheren Einheit und dem Mikroprozessor 202 zu ermöglichen, eo

t; Periphere Anpaß-Adapter können auch dazu verwendet werden, andere periphere Einrichtungen wie elektri-

p sehe Schreibmaschinen, Fernschreiber, Kathodenstrahlröhren, Steuerpulte, Kassetten, usw. an deir Bas 14'

1 -anzuschließen, wie es in der F i g. 2 mit dem Bezugszeichen 209 bezeichnet ist.

I Die F i g. 2 v/eist auch einen asynchronen Anpaß-Adapter-Chip 10' (ACIA) auf, der in der US-PS 39 75 712

S beschrieben ist Der ACIA-Chip 10' ist an ein Modem 212 über eine ZweiricHtungs-Datenkupplung 209 ange-

s; schlossen, um einen asynchronen Datenverkehr mit dem Datensystem 214 zu ermöglichen. p Aus der F i g. 2 ist auch ersichtlich, daß der SSDA 10 mittels des Busses 14 an den Mikrocomputer-Datenkanal

Κ 14' angeschlossen werden kann. Der SSDA 10 ist an einen Modem 218 über die Leiter 216 angeschlossen, wobei

I 3

der Modem 218 seinerseits mit einem peripheren Datensystem 220 verbunden ist, so daß SSDA 10 die Möglichkeit hat. einen Datenempfang, eine Datenübertragung und eine Modem-Steuerung durchzuführen.

Nachfolgend wird die Arbeitsweise der Übettragungseinrichtug anhand der F i g. I im einzelnen näher eriäutert. An der Trennstelle des Busses 14 erscheint der SSDA 10 wie zwei adressierbare Speicherstellen. Intern weist der SSDA 10 7 Register auf. von denen zwei nur zum Lesen dienen und 5 nur zum Schreiben. Die nur zum Lesen bestimmten Register sind das Statusregister 100 und das Datenempfangsregister 62, ein FIFO-Register mit einer Kapazität von drei Daten-Bytes. Die nur zum Schreiben bestimmten Register sind das Steuerregister Nr. I, 70, das Steuerregister Nr. 2, 76, das Steuerregister Nr. 3, 78, das Synchronisier-Koderegister 80 und das TX-Datenregister 30. Das TX-Datenregister 30 ist ein FIFO-Register mit einer Kapazität von drei Daten-Bytes.

ίο Die serielle Anpaß-Einrichtung des SSDA 10 weist ein TX-Schieberegister 32, das RX-Schieberegister 48, serielle Eingabe- und Ausgabeleitungen mit unabhängigen Takteinrichtungen, periphere Steuerleitungen und

Modem-Steuerleitungen sowie die zugehörige Logik auf.

Während des Einschaltens wird der SSDA 10 durch den RUCKSTELL-Eingang 72 zurückgestellt und intern in dieser Stellung über die Bits 0 und 1 des Steuerregisters Nr. I verriegelt, um fehlerhafte Datenübergänge zu vermeiden. Das Synchronisations-Kodierregister, das Steuerregister Nr. 2 und das Steuerregister Nr. 3 sollten vor der Auslösung der Rückstellung programmiert sein. Die Rückstellung wird dadurch ausgelöst, daß die Steuerbits im Steuerregister Nr. 1 gelöscht werdsn.

Nachfolgend wird auf die Datenübertragung «ingegangen. Daten werden zu dem Übertragungsteil des SSDA !0 ir. paralleler Form Überträgen, und zwar mit Hilfe der Sendedaten-Speichereinrichtung (TX-D3t?n-F!FO-R?-

gister) 30. Das TX-Daten-FIFO-Register ist ein Drei-Byte-Register, dessen Status durch das für die Übertragungsdaten zuständige Status-Bit (TDRA) des Statusregisters 100 und die zugehörige Unterbrechung angegeben wird. In dem SSDA-Chip 10 sind zwei Datenübertragungsarten vorgesehen, ein »Ein-Byte-Übertragungsmodus« liefert Daten an den Übertragungsteil (und liest Daten aus dem Empfangsteil), und zwar jeweils nur ein Byte zu einer bestimmter. Zeit. Dabei wird fetgelegt. daß TDRA hochgelegt ist, und dann wird ein Datenzeichen in den TX-Daten-FIFO 30 eingeschrieben. Dieser Vorgang wird wiederholt, bis das Status-Bit TDRA nicht mehr hoch geht. Der »Zwei-Byte-Übertragungsmodus« dient zum Schreiben von zwei Datenzeichen nacheinander, ohne daß eine zweite Status-Lesung erfolgt. Das zweite Zeichen kann in den FIFO eingeschrieben werden, und zwar nachdem ein Taktimpuls auf dem E-Takt-IEingang aufgetreten ist, um ein Shiften der FIFO-Daten herbeizuführen. Die Daten werden durch den FIFO hindurchgeshiftet, wobei der letzte leere Registerplatz durch den Impuls auf dem Eingang 16 (E) zeitlich gesteuert wird.

Daten werden automatisch von dem letzten Registerplatz im TX-Daten-FIFO 30 (wenn dort Daten enthalten sind) zu dem TX-Schieberegister 32 während der zweiten Halbphase des Taktzyklus des vorhergehenden Zeichens übertragen. Dasjenige Zeichen, welches zur Übertragung in den Sendeteil gebracht wird, wird unter entsprechender zeitlicher Steuerung durch den Übertragungstaktgeber (CTX) in das TX-Schieberegister 32 eingegeben. Eine (ungerade oder gerade) Parität kann wahlweise automatisch dem übertragenen Zeichen zugefügt werden. Die Anzahl der in einem Zeichen übertragenen Bytes wird durch die Bits 3, 4 und 5 des Steuerregisters Nr. 2 festgelegt, wie es unten im einzelnen näher erläutert ist. Die unbenutzten Bit-Positionen bei entsprechend kurzen Zeichen (einschließlich der gegebenenfalls vorhandene Parität) bleiben unbeachtet. Wenn das TX-Schieberegister leer wird und keine Daten zur Übertragung aus dem TX-Daten-FIFO zur Verfügung stehen, so besteht ein sogenannter »Unterlauf«, und es wird eine Verzögerungszeichenlänge (ein Unterlauf-Zeichen) in den Übertragungsdatenstrom eingefügt, um die Zeichensynchronisation aufrechtzuerhalten. Dies ist in der F i g. 3 schematisch veranschaulicht, wo ein Synchronisationszeichen 308 in den Datenstrom 300 eingefügt wurde, um die Synchronisation aufrechtzuerhalten. Das »Unterlaufw-Zeichen (welches auch als Füllzeichen zu bezeichnen ist), welches übertragen werden soll, ist entweder eine »Marke« (alle Bits entsprechen einer logisehen »1«) oder der Inhalt des Synchronisation-Koderegisters, was von dem Status des Unterlauf-Bits für den Übertragungs-Synchronisationskode im Steuerregister Nr. 2 abhängt. Eine interne Paritätserzeugung wird während des Unterlaufs gesperrt, außer für eine Synchronisationskode-Füllzeichen-Übertragung im Falle einer Wortlänge von 8 Bit plus Parität. Der Unterlauf wird durch einen Impuls auf dem TUF-Ausgangsleiter 126 angezeigt. Dieser Unterlauf-Ausgang wird gleichzeitig mit der Übertragung während der zweiten Halbphase

so des Taktzyklus des letzten Bits aktiviert, welches, dem Unterlauf-Zeichen vorangeht. Zusätzlich wird das Unterlauf-Status-Bit gesetzt und bleibt gesetzt, bis es gelöst wird, und zwar durch das Steuerbit »Löschen UnterL^uf« des Steuerregisters Nr. 3.

Die Übertragung wird ausgelöst durch das über den Datenkanal gesteuerte Übertragungs-Rückstell-Bit (TXRs) im Steuerregister Nr. 1. Wenn das TxRs-Bit ausgelöst wird, wird durch den ersten vollen positiven Halbzyklus des Übertragungstaktes (CTX) ein Ubertragungszyklus ausgelöst. Das übertragene Zeichen beginnt,

auf dem negativen CTX-Übergang übertragen ;:u werden, wodurch die Übertragung bewirkt wird. Wenn der Tx-Daten-FIFO 30 während des Tx-Rückstell-Zustandes nicht geladen wurde und während zwei weiteren E-Taktintervallen nicht geladen wurde, so wird ein Unterlaufzeichen übertragen.

Der Eingang 106 klar zum Löschen (CTS) liefert eine automatische Steuerung der seriellen Zeichenübertragung in einer Systemkonfiguration, wie sie in der F i g. 2 veranschaulicht ist Bei der Anordnung gemäß F i g. 2 veranschaulicht ist. Bei der Anordnung gemäß Fig.2 würden Daten- und Steuerverbindungen 216 einen Ausgang »klar zum Senden« für den Modem 21J! haben, der an den Eingang 106 CTS von SSDA 10 angeschlossen wäre. Der CTS-Eingang bei einer logischen »1« würde anzeigen, daß der Modem 218 für eine Datenübertragung nicht zur Verfügung steht. Der CTS-Eingang stellt den Übertragungsteil zurück, wenn er hochgelegt ist.

stellt jedoch den TX-Daten-FIFO nicht zurück. Das TDRA-Status-Bit wird dadurch gesperrt daß CTS sowohl im Einzel-Synchronisationskode als auch im Doppel-Synchronisationskode hochgelegt ist Im Parallel/Serien-Modus (derjenigen Betriebsart bei welcher keine interne Synchronisation erfolgt), bleibt TDRA von CTS unberührt, um einen TX-Datcn-FIFO-Status zu liefern, um die Übertragungseinrichtung vorab zu laden und

unter der Steuerung des CTS-Einganges zu betreiben. Wenn das TX-Rückstell-Bit des Steuerregisters Nr. 1 gesetzt ist, wird der TX-Daten-FIFO gelöscht, und das TDRA-Status-Bit.wird gesperrt. Nachdem ein E-Takt abgelaufen ist, wird der TX-Daten-FIFO für neue Daten verfügbar, jedoch bleibt TDRA gesperrt. Dieses Merkmal ermöglicht es, Übertragungsdaten vorab zu laden (wie bei Synchronisationskodes), wenn der TX-Datcn-FIFOStatus bekannt ist.

Nachfolgend wird der Empfang von Daten näher beschrieben. Gemäß F i g. 1 werden Daten und ein vorsynchronisierter Takt an den Empfangsteil des SSDA 10 mit Hilfe des RX-Datenkanals 50 und des RX-Takteinganges ji geliefert. Die Daten sind in homogener Form (ein kontinuierlicher Datenstrom aus binären Datenbits), ohne eine Möglichkeit, einzelne Zeichen im Datenstrom zu identifizieren. Daher ist es erforderlich, eine Zeichen-Synchronisation zu Beginn des Datenblocks durchzuführen. Die F i g. 3 veranschaulicht in schematischer Form einen kontinuierlichen Strom aus Datenzeichen 300 mit Synchronisationszeichen 302 und 304, welche den Beginn des Nachrichtenblockes markieren. Wenn eine Synchronisation erreicht ist, wird angenommen, daß sie für alle nachfolgenden Zeichen innerhalb des Nachrichtenblocks erhalten bleibt. Digitale Übertragungssysteme verwenden die Abtastung von vorgegebenen Bezugszeichen, die als »Synchronisationskodes« zu bezeichnen sind, und zwar während des anfänglichen Teils des Vorspanns, um eine Zeichensynchronisation herbeizuführen. Diese Synchronisation erfordert im allgemeinen die Abtastung eines Synchronisationskodes oder die Abtastung von zwei aufeinanderfolgenden Synchronisationskodes. Der in der F i g. 3 schematisch dargestellte Datenstrom 300 veranschaulicht zwei aufeinanderfolgende Synchronisationskodes 302 und 304.

Nachfolgend wird Hie Synchronisation im einzelnen näher erläutert. Der SSDA 10 liefert drei Betriebsarten in bezug auf die Zeichensynchronisation. Diese sind der Einzel-Synchronisetionszeichenmodus und der Doppel-Synchronisationszeichenmodus, wie sie oben bereits erwähnt wurden, und der Parallel/Serien-Modus. Der Parallel-Serien-Modus erfordert eine externe Synchronisation und Steuerung des Empfangsteils durch den DCD-Eingang 108 (siehe F i g. 1). Diese externe Synchronisation könnte in einer direkten Leitungssteuerung von einer zugehörigen peripheren Einheit oder von einer externen Abtastung der Ströme des Beginns des Datennachrichtenblocks bestehen. Im Einzel-Synchronisationszeichenmodus vergleicht die interne Logik des SSDA 10 Bit für Bit, bis zwischen den Daten im Rx-Schieberegister 48 und im Synchronisations-Koderegister 80 eine Übereinstimmung erzielt ist. Diese Übereinstimmung, welche durch den Komparator 92 festgelegt wird, der an die Vergleichslogik 90 angeschlossen ist, zeigt an, daß die Zeichensynchronisation abgeschlossen ist und das Bezugszeichen für den Nachrichtenblock erhalten bleibt. Im Doppel-Synchronisationsmodus sucht der Empfänger nach der ersten Synchronisationsübereinstimmung, und zwar Bit für Bit, und er sucht dann nach einem jo zw;iten folgenden Synchronisationskodezeichen, bevor die Zeichensynchronisation aufgebaut ist. Wenn das zweite Synchronisationskodezeichen nicht empfangen wird, wird die Suche Bit für Bit von dem ersten Bit des zweiten Zeichens aus wieder aufgenommen. In einem anderen Betriebsmodus kann das Synchronisations-Koderegister 80 (Fig. I) erneut geladen werden, nachdem der erste Kode ermittelt wurde, um eine Anpassung an einen eindeutigen Synchronisationskode zu gewährleisten, der zwei Zeichen lang ist (für die in der Fig. 1 dargestellte Ausführungsform 16 Bit). Eine Zeitsteuerung für das Laden des zweiten Zeichens kann von dem Synchronisations-Anpaß/DTS-Ausgang 98 abgeleitet werden. Synchronisationskodes, welche empfangen werden, bevor die Synchronisation vollständig ist, werden nicht zu den RX-Daten-FIFO 62 übertragen. Redundante Synchronisationskodes während des Vorspanns oder Synchronisationskodes, weiche als »Füllzeichen« innerhalb einer Folge von Datenzeichen auftreten, können wahlweise von den Daten abgenommen werden, welche das »Abnahme-Synchronisations-Steuerbit« im Steuerregister Nr. 1 gemäß den nachfolgendenAusführungen verwenden. Diese Möglichkeit führt zu einer minimalen Belastung des Systems. Der Zeichensynchronisationsmodus wird beibehalten, bis er durch das »Synchronisationslösch«-Bit in das Steuerregister Nr. 1 gelöscht wird.

Nachfolgend wird die Arbeitsweise beim Empfang näher beschrieben. Wenn die Synchronisation erreicht ist. werden nachfolgende Zeichen automatisch zu der Empfangsdaten-Speichereinrichtung (RX-Daten-FIFO) 62 übertragen. Der RX-Daten-FIFO 62 wird zeitlich derart gesteuert, daß er den Zeitsteuerimpuls auf dem E-Eingang 16 dazu bringt, daß die empfangenen Daten dazu veranlaßt werden, bis zum letzten leeren Registerplatz durch den FIFO hindurchgeführt zu werden. Daten werden von dem RX-Daten-FIFO 62 zu dem Bus 14 übertragen, indem entweder die »1 -Byte-Übertragung« oder die »2-Byte-Übertragung« angewandt werden, was von der Programmierung des Steuerregisters Nr. 2 abhängt. Dieser Übertragungsmodus in Verbindung mit der Pufferwirkung des RX-Daten-FIFO 62 ermöglicht, daß Daten mit wesentlich höherer Geschwindigkeit aufgenommen werden können. Der TX-Daten-FIFO 30 Hefen einen analogen Vorteil für die Datenübertragung. Das für empfangsbereite Daten verantwortliche Statusbit (RDA) zeigt an, wann Daten entweder im letzten Platz des FIFO-Registers oder auf den zwei letzten Plätzen des FIFO-Registers vorhanden sind, was von dem jeweils programmierten Übertragungsmodus abhängt. Daten, die in dem RX-Daten-FIFO 62 zur Verfugung stehen, bewirken eine Unterbrechung (in der Annahme, daß die Empfängerunterbrechung aktiviert ist, RIE = eine logische »1«), und der MPU-Chip 202 (siehe Fig. 2) wird dann das Statusregister 100 des SSDA 10 lesen, und zwar infolge der Unterbrechung oder in der entsprechenden Reihenfolge in einer Abruffolge. Das RDA-Statusbit zeigt an, daß Empfängerdaten zur Verfügung stehen, und die MPU-Einheit liest dann das RX-Daten-FIFO-Register 62. Die Unterbrechung und das RDA-Statusbit werden dann automatisch zurückgestellt Wenn mehr als ein Zeichen empfangen würde und im RX-Daten-FIFO 62 bleiben würde, würden nachfolgende Taktimpulse (Eingang 16) den FIFO dazu bringen, daß er auf den neuesten Stand gebracht wird, und das RDA-Statusbit sowie die Unterbrechung wurden erneut gesetzt. Die Parität wird automatisch überprüft, wenn Zeichen empfangen werden, und Paritätsfehler stehen vorzugsweise im Statusregister 100 an, bis der RX-Daten-FIFO 62 gelesen ist. Paritätsfehler führen zu einer Unterbrechung auf dem I RQ-Ausgang 124, wenn das Fehlerunterbrechungs-Aktivierungsbit im Steuerregister Nr. 2 gesetzt ist Das Paritätsbit wird automatisch für Daten mit geringer Wortlänge, die über den Datenkanal der MPU-Einheit zugeführt werden, auf 0 gesetzt Andere Statusbits, weiche zu dem Empfängerteil von SSDA 10 gehören, sind das Überlauf-Bit und das Empfängersperr-Bit (DCD). Das Überlauf-

Statusbit wird automatisch gesetzt, wenn eine Übertragung eines Zeichens zu dem RX-Daten-FIFO 62 auftritt und der erste Wortplatz des FIFO gefüllt ist. Ein Überlauf bewirkt eine Unterbrechung, wenn EIE gesetzt wurde. Die Übertragung des Überlauf-Zeichens in den FIFO bewirkt, daß das zuvor im FIFO-Eingangsregistcr gespeicherte Zeichen verloren geht. Der Überlauf wird durch das Auslesen des Statusregisters 100 gelöscht (wenn die Überlauf-Bedingung vorhanden ist), wonach RX-Daten-FIFO 62 gelesen wird. Ein Überlauf kann nicht auftreten und gelöscht werden, ohne daß Gelegenheit besteht, daß sein Auftreten über das Statusregister 100 ermittelt wird. Wenn der DCD-Eingang hoch geht, so wird eine Unterbrechung ausgelöst, wenn das EIE-Steucrbit der Steuerregis'.erzahl 2 gesetzt wurde. Die durch DCD bewirkte Unterbrechung wird durch Auslesen des Statusregisters gelöscht, wenn das DCD-Statusbit hochgelegt ist, gefolgt von einem Auslesen des RX-Daten-FIFO. Das

ίο DCD-Statusbit folgt dann dem Status des DCD-Eingangs, bis es zum zweiten Mal hochgelegt wird.

Nachfolgend werden die Eingabe/Ausgabe-Funktionen im einzelnen näher erläutert. Die Arbeitsweise des SSDA und insbesondere seine Arbeitsweise in einem Mikroprozessor-System gemäß Fig. 2 werden weiterhin erläutert, indem diejenigen Funktionen kurz zusammengefaßt werden, welche von den jeweiligen Eingabe- und Ausgabe-Anschlüssen ausgeführt werden, die gemäß F i g. 1 mit dem SSDA verbunden sind.

Nachfolgend wird auf die SSDA-Anpaß-Signale für die MPU-Einheit eingegangen.

SSDA-Bus 14

Diese Zweirichtungs-Datenleitungen ermöglichen eine Datenübertragung zwischen SSDA und MPU. In der bevorzugten Ausführungsform arbeiten die Datenkanal-Ausgangstreiber in einem Drei-Status-Betrieb, und sie können eine logische 0 oder eine logische 1 übertragen oder können in einem Status hoher Impedanz (abgeschaltet) bleiben, wodurch eine Wechselwirkung mit anderen M PU-Operationen auf dem Kanal verhindert wird.

SSDA aktivieren (E) 16

Dieser Eingang liefert grundsätzlich die Zeitsteuerung, welche die Kanal-Eingabe/Ausgabe-Datenpuffer aktiviert und die grundsätzliche Zeitsteuerung in der Weise liefert, daß die Datenübertragung zu und von dem SSDA zeitlich entsprechend gesteuert wird.

jo Lesen/Schreiben (R/W) 18

Diese Eingabe dient dazu, die Richtung des Datenflusses zum SSDA zu steuern. Wenn R/W hochgelegt ist

(MPU-Lesezyklus), werden die SSDA-Ausgangstreiber 12 (siehe Fig. 1) eingeschaltet, und das ausgewählte Register wird gelesen. Wenn R/W tiefgelegt ist, werden die SSDA-Ausgangstreiber abgeschaltet, und MPU schreibt in das ausgewählte Register ein. Deshalb wird das R/W-Signal dazu verwendet, innerhalb des SSDA die nur zum Lesen oder nur zum Schreiben bestimmten Register auszuwählen.

Chip-Auswahl (CS) 20

Dieser Eingang wird dazu verwendet, den SSDA zu adressieren. Der SSDA wird ausgewählt, wenn CS tiefgelegt ist. Datenübertragungen zu und von dem SSDA-Chip werden dann unter der Steuerung des E-Eingangs.des R/W-Eingangs und der Registerauswahl durchgeführt.

Registerauswahl (RS) 22

Eine logische »1« auf diesem Eingang wird dazu verwendet, das TX-Daten-FIFO-Register 30 oder das RX-Daten-FIFO-Register 62 auszuwählen. Eine logische 0 auf diesem Eingang wird dazu verwendet, die Steuerregister 70, 76 und 78, das Statusregister 100 und das Synchronisations-Koderegister 80 auszuwählen. Der R/W-Eingang wird in Verbindung mit der Registerauswahl dazu herangezogen, das nur zum Lesen oder nur zum Schreiben bestimmte Register in jedem Registerpaar auszuwählen.

Unterbrechungsanforderung (I RQ) 124

Dieser Ausgang unterbricht den Daten-Prozessor, wenn beim logischen Status 0 die Anordnung derart getroffen ist, daß eine ODER-Funktion bei ähnlichen Anforderungsausgängen von andern Chips in einem MPU-System vorhanden ist. Der IRQ-Ausgang bleibt auf einer logischen »0«. solange die Unterbrechungsursache noch vorhanden ist und das entsprechende Unterbrechungsaktivierungs-Steuerbit innerhalb des SSDA-Chips gesetzt ist

Takt-Eingänge

Getrennte Eingänge sind auf dem SSDA-Chip für die Taktgebung der gesendeten und der empfangenen Daten vorgesehen:

Sende-Takt (CTX) 46

Der Sendetakteingang wird für die Taictgebung der Übertragungsdaten verwendet. Der Übertragungsteil bewirkt, daß Daten auf einem negativen Übergang des Taktes ausgelöst werden.

Empfangs-Takt (CRX) 54

Ein Errpfangstakteingang wird zur Synchronisation dar Empfangsdaten verwendet. Der Takt und die Daten (RX-Dateneingang 50) müssen extern synchronisiert werden. Der Empfänger tastet die Daten auf dem positiven Übergang des Taktes ab.

Serielle Eingabe/Ausgabe-Leitungen Empfangsdaten (RX-Daten) 50

Der Empfangsdateneingang liefert den Weg, auf welchem Daten in seriellem Format empfangen werden.

Übertragungsdaten (TX-Daten) 44

Der Über:ragungsdatenausgang überträgt serielle Daten zu einem Modem oder einer dem SSDA zugeordneten peripheren Einheit.

Peripherie/Modem-Steuerung

Der SSD^ weist mehrere Eingänge und Ausgänge auf, welche in der Weise arbeiten, daß sie eine begrenzte Steuerung von zugehörigen peripheren Einheiten oder Modems ermöglichen.

Löschen zum Senden (CTS) 106

Der CTS-Eingang 106 liefert eine Echtzeitsperrung des Sendeteils, ohne daß der Inhalt des TX-Daten-FIFO 30 gestört wird. Wenn der CTS-Eingang 106 eine logische »1« ist, sperrt er den TDRA-Status und seine zugehörige Unterbrechung in beiden Synchronisationsbetriebsarten. Das TDRA-Bit des Statusregisters 100 wird durch den CTS-Eingang 106 im Parallel/Serien-Modus nicht beeinträchtigt.

Datenträgerabtastung (DCD) 108 jo

Der DCD-Eingang, der auch als Empfängeraktivierungseingang zu bezeichnen ist. liefert eine automatische Steuerung der Empfängerseite des seriellen Datensystems mittels der Systemgeräte. Der auf einer logischen »1« befindliche DCD-Eingang 108 sperrt den Empfängerteil, ausgenommen für das RX-Daten-FIFO-Register62und sein zugehöriges RDA-Statusbit. Wenn der DCD-Eingang 108 auf eine logische »1« geht, go führt dies zu der js Speicherung des Ereignisses innerhalb von SSDA, um zu gewährleisten, daß das System das Auftreten eines Übergangs erkennt. Der DCD Eingang liefert eine Zeichensynchronisations-Zeitsteuerung für den Datenempfang während des Paraiiei/Serien-Wandiervorganges. Der Empfänger wird aktiviert, und es werden Daten von einem positiven Übergang des ersten vollen Taktzyklus des Empfängertaktes abgetastet, und zwar um eine Bitzeit nach dem Auslösen von DCD.

Synchronisationsanpaß/Daten-Terminal-Bereitschaft (S M/DTR) 98

Der SM/DTR-Ausgang 98 liefert zwei zusätzliche Funktionen, welche von dem Status der PCI und PC2-Steuerbits abhängt (Steuerregister Nr. 2). Wenn der Synchronisationsanpaß-Modus gewählt wird, liefert der Ausgang einen Impuls mit einer Breite von einem Bit, wenn ein Synchronisationskode abgetastet wird.

Übertrager-Unterlauf (TUF) 126

Der TUF-Ausgang zeigt das Auftreten einer Übertragung eines Füllzeichens in das Schieberegister 32 an, wenn das letzte Register im TX-Daten-FIFO 30 leer ist.

Rückstellen 72

Der Rückstell-Eingang liefert ein Mittel, um SSDA von einem Gerät aus zurückzustellen. Im logischen Status »0« (aktiv) bewirkt der Rückstell-Eingang folgendes:

1) RX-Rückstellen und TX-Rückstellen (Steuerregister Nr. 1) werden gesetzt, wodurch bewirkt wird, daß sowohl der Empfänger- als auch der Senderteil im Ruhezustand gehalten werden.

2) Der PC-Modus (Steuerregister Nr. 2) wird ausgewählt und der 'FC-Ausgang liegt auf einer logischen »1«.

3) Ein Synchronisationsmodus wird ausgewählt (Steuerregister Nr. 3).

4) Das TDRA-Statusbit wird gesperrt (TDRA = logische »0«).

Wenn Rückstellen auf eine logische »1« zurückkehrt (inaktiver Zustand), bleiben der Sender- und der Empfängerteil im rückgestellten Zustand, bis RX-Rückstellen und TX-Rückstellen über den Kanal programmgesteuert ir. gelöscht weden.

Nachfolgend wird auf die SSDA- Register eingegangen.

Sieben Register im SSDA können über den Bus 14 angesprochen werden (siehe F i g. 1). Die Register werden

IO 15 20

30 35

als nur zum Lesen oder nur zum Schreiben bestimmte Register festgelegt, und zwar in Abhängigkeit von der Richtung der zur Verfugung stehenden information. Der Registerauswahleingang (RS) 22 wählt im Status LOW zwei Register aus, von denen eines nur zum Lesen und das andere nur zum Schreiben bestimmt ist. Der Lese/Schreib-{R/W)-Eingang 18 legt fest, welches der zwei ausgewählten Register tatsächlich angesprochen wird. Vier Register (2 nur zum Lesen und 2 nur zum Schreiben bestimmte Register) können über den Datenkanal zu jeder beliebigen Zeit adressiert werden. Die folgende Wahrheitstabelle legt diese Register fest sowie die erforderliche Adressierung. In dieser Tabelle beziehen sich die Bezeichnungen Clb6 und Clb7 auf das sechste bzw. das siebte Bit des Steuerregisters Nr. 1, und die Bezeichnung X bezieht sich auf einen unbeachtlichen Zustand. Es bedarf der Erwähnung, daß die Bits 6 und 7 des Steuerregisters Nr. 1 zusätzliche Adressenkodes liefern, weiche die indirekte Adressierung zusätzlicher Register unter Programmsteuerung ermöglichen.

R/W

RS

CIb6

C!b7

0	0	X	X
1	0	X	X
0	1	0	0
0	1	1	0
0	1	0	1
0	1	1	1
ί	I	X	X

Steuerregister Nr. 1 (nur Schreiben) Statusregister (nur Lesen) Steuerregister Nr. 2 (nur Schreiben) Steuerregister Nr. 3 (nur Schreiben) Synchronisations-Koderegister (nur Schreiben) Datenübertragungsregister (nur Schreiben) Däienempfangsregister(nur Lesen)

Eine Zusammenstellung bzw. Zusammenfassung der Arbeitsweise des SSDA, wie er oben durch die Arbeitsweise seiner internen Register beschrieben wurde, wird in den nachfolgenden Tabellen gegeben, in welchen die Tabelle 1 eine Definition der direkt adressierten Register wiedergibt, während die Tabelle 2 eine Definition der indirekt adressierten Register wiedergibt und die Tabelle 3 zusätzliche Einzelheiten über die Programmierung der Wortlängen-Auswahlbits liefert, und zwar im Steuerregister Nr. Z um verschiedene Wortlängen für den SSDA wahlweise zu programmieren.

Im Kopf der Tabelle 1 wird eine Bool'sche Bezeichnungsweise verwendet, um die Registeradresse in Form des logischen Status des RS-Eingangs 22 und des R/W-Eingangs 18 festzulegen (siehe Fi g. 1). Beispielsweise zeigt die Bezeichnung RS - R/W an, daß der RS-Eingang auf einem logischen Pegel »1« ist. während gleichzeitig der R/W-Eingang auf einem logischen Pegel »0« ist Eine ähnliche Bezeichnungsweise wird in der Tabelle 2 verwendet, um Registeradressen mit 6 Bit und mit 7 Bit beim Steuerregister Nr. 1 zu bezeichnen. Beispielsweise gibt die Bezeichnungsweise Clb6 · Clb7 an. daß im Steuerregister Nr. 1 das Bit 6 auf einem logischen Pegel »1« liegt und das Bit 7 auf einem logischen Pegel »0« ist.

Tabelle 1 Definition der direkt adressierten Register

40	Kanalleitungs-	Registeradresse	RS- R/W	RS RAV	RS- RW
	Nummer	RS-RAV	Empfangsdaten-	Steuerregister-	Statusregister
			Register	Nummer I
			(nur Lesen)	(nur Schreiben)	(nur Lesen)
		(nur Schreiben)	Daten-Bit 0	Rx-Rückstellen	Rx-Daten
45	0				verfügbar (RDA)
			Daten-Bit 1	Tx-Rückstellen	Tx- Daten- Register
	1				verfügbar (TDRA)
			Daten-Bit 2	Streifen RX	BCD
50	2	(siehe Tabelle 2)		Synchronisationszeichen
			Daten-Bit 3	Löschen	CTS
	3			Synchronisation
			Daten-Bit 4	Tx-Unterbrechung	Unterlauf
	4			Aktivieren (TI E)	(unfl)
55			Daten-Bit 5	Rx- Unterbrechung	Überlauf
	5			Aktivieren (TIE)	(OVRN)
			Daten-Bit 6	Adressensteuerung	Paritätsfehler
	6			Nr. 1 (ACI)	(PE)
			Daten-Bit 7	Adressensteuerung	Unterbrechungs
60	7			Nr.2(AC2)	anforderung (I RQ)

Tabelle 2

Definition der indirekt adressierten Register

Kanal-

Ieitungs-

Numiner

Registeradresse Qb₆-QBf Registernarne Steuerregister ^4r. 2 (nur Schreiben)

Qb₆ - Qb,

Steuerregister Nr. 3 (nur Schreiben)

Qb₆ - Qb₇

Sync-Kode-

Register

(nur Schreiben)

Qb₆ - Qb,

Übertragungsdaten-Register (nur Schreiben)

0 PCI

1 PC2

2 l-Byte/2-Byte-Öbertragung

3 Wortauswahl Nr. 1 (WSl)

4 Wortauswahl Nr. 2 (WS2)

5 Wortauswahl Nr. 3 (WS3)

6 Tx-Sync-Kode bei Unfl

7 Fehierunterbrechungs-Aktivierung (EIE)

Tabelle 3
Wortlängenauswahl

Parallel/Seriell 1 Sync/2 Sync-Modus Löschen CTS Löschen Unterlauf

Sync-BitO Sync-Bit I Sync-Bit2 Sync-Bit 3 Sync-Bit 4 Sync-Bit5 Sync-Bit 6 Sync-Bit 7

Tx-Daten-Bit Tx-Daten-Bit Tx-Daten-Bit Tx-Daten-Bit Tx-Daten-Bit Tx-Daten-Bit Tx-Daten Bit Tx-Daten-Bit

WS,

WS3

Wonlänge

0 0 0 0 1 1 1 1

6 Bits +	gerade Parität
6 Bits +	ungerade Parität
7 Bits	keine Parität
8 Bits	keine Parität
7 Bits	gerade Parität
7 Bits	ungerade Parität
8 Bits	gerade Parität
8 Bits	ungerade Parität

Hierzu 3 Blatt Zeichnungen

Claims

Patentanspruch:

Übertragungseinrichtung für die synchrone Datenübertragung zwischen einer Schnittstelle zu einem Daten-Prozessor und einem Übertragungsweg, die an einen ersten seriellen Datenkanal zum Datensenden und an einen zweiten seriellen Datenkanal zum Datenempfang angeschlossen ist, mit einer Sendedaten-Speichereinrichtung, mit einer Empfangsdaten-Speicher-Einrichtung, mit einem bidirektionalen Bus an der Daten-Prozessor-Schnittstelle, mit Steuereinrichtungen, welche ein erstes Steuerregister und mehrere zweite Register sowie ein Statusregister aufweisen, und mit einer Adressiereinrichtung, welche mit dem Daten-Prozessor zum Empfang von Adressier-Signalen verbunden ist dadurch gekennzeichnet, daß begleiter- und Steuersignalleitungen (16,18, 20, 22) des bidirektionalen Busses (14) in einer Adressenlogik (24) in Adreßsignale (29) umgesetzt werden über die abhängig von einem Begleiter für die Registerauswahl (22) das erste Steuerregister (70) und das Statusregister (100) einerseits und die Sendedatenspeichereinrichtung (30), die Empfangsdatenspeichereinrichtung (62) und die zweiten Steuerregister (76,78) andererseits geladen bzw. gelesen werden, daß dabei das erste Steuerregister (70) das Statusregister (100), die Empfangsdatenspeichereinrichtung (62) und die Sendedatenspeichereinrichtur-g (30) oder an ihrer Stelle eines der zweiten Steuerregister (76, 78) direkt über den bidirektionalen Bus (14) angesprochen werden und daß die Sendedatenspeichereinrichtung bzw. eines der zweiten Register zwar direkt vermittels der Adreßsignale (29) jedoch nur in Kombination mit einer zusätzlichen indirekten Auswahl über das Steuerregister adressiert wird.