DE2524129C3

DE2524129C3 - Time control unit for controlling logic circuits

Info

Publication number: DE2524129C3
Application number: DE19752524129
Authority: DE
Inventors: Piero Collegno Turin Calcagno (Italien)
Original assignee: CSELT Centro Studi e Laboratori Telecomunicazioni SpA
Current assignee: Telecom Italia SpA
Priority date: 1974-06-03
Filing date: 1975-05-30
Publication date: 1980-02-21
Also published as: IT1014278B; DE2524129A1; DE2524129B2

Description

Die Erfindung bezieht sich auf eine Zeilstciiereinhcit für die Steuerung logischer Schallungen, nach dem Oberbegriff des Anspruchs 1, und betrifft insbesondere eine Zeitsteuereinheit für logische Schaltungen, die mit sehr hoher Geschwindigkeit arbeiten.The invention relates to a cell control unit for the control of logical soundings, according to the preamble of claim 1, and relates in particular a timing unit for logic circuits that operate at very high speed.

Logische Schaltungen beliebiger Art, insbesondere wenn sie mit hoher Geschwindigkeit und/oder zeitmultiplex arbeiten sollen, benötigen für ihren Betrieb eine Gruppe geeigneter Zeitgebungs- oder Taktsignale. Diese Signale werden im allgemeinen durch Zeitsteuereinheiten, sogenannte »Taktgeber« oder »Uhrschaltungen«, erzeugt. Die wichtigste Eigenschaft dieser Zeitsteuereinheilen ist, daß eine zweifelsfreie konstante Phasenbeziehung bei jedem Signalwechsel in einer Mehrzahl von Signalfolgen sichergestellt wird.Logical circuits of any type, especially if they are high-speed and / or to work time-division multiplex, need a group of suitable timing or for their operation Clock signals. These signals are generally generated by timing units, so-called "clock generators" or "clock circuits". The most important property of these timing units is that they are unequivocal constant phase relationship ensured with each signal change in a plurality of signal sequences will.

Bekannte Systeme verwenden eine zentralisierte Zeitsteuereinheit, die einen Elementartakt festlegt, aus dem die erforderlichen Grundzeiten abgeleitet werden, die als ganzzahlige Vielfache des Elementartakts erhalten werden. Es sind dann einige hauptsächlich aus logischen Gattern bestehende Dekodierschaltungen zugeordnet, die die Grundzeiten so verarbeiten, daß sie die zur Steuerung der zugehörigen logischen Schaltungen erforderlichen Zeitsteuer-Signalverläufe erzeugen.Known systems use a centralized timing unit which defines an elementary clock from which the necessary basic times are derived, as integer multiples of the elementary clock can be obtained. There are then some decoding circuits consisting mainly of logic gates assigned, which process the basic times so that they are used to control the associated logic circuits generate necessary timing waveforms.

Diese Systeme erfüllen jedoch die Forderung einer konstanten Phasenbeziehung zwischen der Mehrzahl von erzeugten Signalen aufgrund der unvermeidbaren Beschränkungen nicht zufriedenstellend, die von den Dekodierschaltungen verursacht werden, deren Komplexität sich mit der Komplexität der zu erzeugenden Signalverläufe erhöhtHowever, these systems meet the requirement of a constant phase relationship between the plurality of generated signals are not satisfactory due to the inevitable limitations imposed by the Decoding circuits are caused, the complexity of which increases with the complexity of the ones to be generated Signal curves increased

Es ist bekannt, daß jedes Signal entsprechend der besonderen Art des innerhalb der Dekodierschaltungen zu durchlaufenden Netzwerks für diesen Durchlauf eine kürzere oder längere Zeit benötigt Die Laufzeit kann nicht für jedes Signal genau vorhergesehen werden, so daß sie kompensiert werden könnte, und zwar aufgrund des komplexen, zufälligen Temperaturempfindlichkeitsverhaltens aller logischen Bestandteile, die in großen Mengen in den Dekodierschaltungen vorhanden sind. Außerdem sind alle Taktzeiten durch die längste Laufzeit beschränkt.It is known that each signal corresponds to the particular type of within the decoding circuits network to be traversed requires a shorter or longer time for this run cannot be accurately foreseen for each signal so that it could be compensated for, due to of the complex, random temperature sensitivity behavior of all logical components, which in large Quantities are present in the decoding circuits. In addition, all cycle times are through the longest Limited term.

Als Folge hiervon können bei Verwendung dieser Systeme außer den beim Entwurf der Dekodierschaltungen auftretenden Schwierigkeiten auch keine hohen Arbeitsgeschwindigkeiten erzielt werden, da unter Berücksichtigung der Zuverlässigkeit des Betriebs auf keinen Fall Steuersignalfronten erhalten werden sollen, deren Abstand voneinander nur gleich dem maximalen Unsicherheitsintervall in der Phasenkorrelation zwischen verschiedenen Signalen ist.As a result, when these systems are used, other than when designing the decoding circuits occurring difficulties also no high working speeds can be achieved because under Under no circumstances should control signal fronts be obtained, taking into account the reliability of the operation, their distance from each other only equal to the maximum uncertainty interval in the phase correlation between different signals is.

Zur Aufrechterhaltung der Phasenbeziehung sind an sich taktsynchronisierte Schaltwerke bekannt (Heinrich Lange »Elektronische Digitalrechner«, 1964, Seiten 50 bis 52), deren von Schaltnetz zu Schaltnetz übergebene Zwischensignale jeweils taktgesteueit zwischengespeichert und weitergegeben werden.To maintain the phase relationship, clock-synchronized switching mechanisms are known (Heinrich Lange "Electronic Digital Computing", 1964, pages 50 to 52), whose transferred from switching network to switching network Intermediate signals are each temporarily stored in a clock-controlled manner and passed on.

Eine ernsthafte Beschränkung im Zusammenhang mit den bekannten Systemen sind die Komplexität der Dekodierschaltungen, die umso höher ist, je komplexer die elementaren Zeitsignale sind, sowie die sich hieraus ergebende niedrige Flexibilität der erzeugten Steuersignale gegenüber Änderungen, die dann notwendig werden, wenn irgendwelche Veränderungen in den von ihnen gesteuerten Schaltungen notwendig werden. Es tritt dann der Fall auf, daß die Dekodierschaltungen ganz oder teilweise neu entworfen werden müssen, um für diese Steuersignale die gewünschten Signalverläufe zu erhalten. Außerdem ist es aufgrund der Komplexität der Dekodierschallungen schwierig und teuer, hierin Schritt um Schritt eine wirksame Fehlerüberprüfung durchzuführen.A serious limitation associated with the known systems is the complexity of the decoder circuits, which is higher, the more complex the elementary time signals are, as well as the resulting one low flexibility of the generated control signals with respect to changes that are then necessary if any changes are necessary in the circuits they control. It then occurs the case that the decoding circuits must be completely or partially redesigned in order to to obtain the desired signal curves for these control signals. Plus, it's because of the complexity the decoding sounds difficult and expensive, here step by step an effective error checking perform.

Der Erfindung liegt die Aufgabe zugrunde, eine auch für schnelle und komplexe Zeitsignalfolgen noch relativ einfache, sichere und anpassungsfähige Zeitsteuerein heit zu schaffen. Diese Aufgabe wird dixch die im Anspruch 1 definierte Erfindung gelöst.The invention is based on the object of providing a relatively fast, complex time signal sequence to create a simple, safe and adaptable time control unit. This task will be the one in the claim 1 defined invention solved.

Die erfindungsgemäße Zeitsteuereinheit kann Steuersignale mit genau aufeinander abgestimmten .Signalverläufen unabhängig vom Temperatureinfluß erzeugen und ist sehr flexibel aufgrund eines Modulaufbaus, was eine Änderung der Art der Verläufe der ausgehenden Steuersignale ohne Änderung der Verbindungsart leicht macht. Außerdem erhöht sich die Komplexität der Zeitsteuereinheit nicht, wie komplex auch die /u erzeugenden Signalverläufe sein mögen, sondern sie behält stets den gleichen Aufbau und die gleichen Schaltungscharakteristiken. Schließlich ermöglicht sie aufgrund ihrer einfachen Schaltung Überprüfungen Schritt um Schritt, selbst solche mit Selbstkorrektur.The timing control unit according to the invention can control signals with precisely coordinated signal courses generate independently of the influence of temperature and is very flexible due to a modular structure, what a change in the nature of the curves of the outgoing control signals without changing the connection type is easy power. In addition, the complexity of the timing unit does not increase, however complex the / u generating waveforms, but it always retains the same structure and the same circuit characteristics. Finally, because of its simple circuit, it enables checks Step by step, even those with self-correcting.

Weitere Einzelheiten, Vorteile und Weiterbildungen der Erfindung ergeben sich aus der folgenden Beschreibung eines bevorzugten Ausführungsbeispiels unter Bezugnahme auf die Zeichnung, deren Figur einen Blockschaltplan der Zeitsteuereinheit zeigt. Die Schaltung gemäß der Figur umfaßt die folgendenFurther details, advantages and developments of the invention emerge from the following Description of a preferred embodiment with reference to the drawing, the figure of which shows a Shows block diagram of timing unit. The circuit of the figure comprises the following

Teile, hinsichtlich deren Verbindung auf die Zeichnung verwiesen wird:Parts, for the connection of which reference is made to the drawing:

einen Binärzähler BT von an sich bekannter Art, der eine Frequenzdemultiplikation von Elementarimpulsen eines Taktsignals CK einer Periode T, das an einer seiner beiden Eingangsklemmen, die mit einem Leiter 1 verbunden ist, empfangen wird, durchführen kann. Der Zähler BT arbeitet so, daß er an seinem Ausgang, nämlich an einer Mehrzahl von m Leitern 3, m verschiedene Impulsfolgen erzeugt, die folgendermaßen gebildet sind: An einem Leiter m\ eine Folge mit einer Periode T, also der Periode des Taktsignals CK, an einem Leiter m₂ eine Folge mit einer Periode 2 T; an einem Leiter /773 eine Folge mit einer Periode 4 T; usw. bis zu einer Folge mit einer Periode Tm = 2*¹"-') Tan einem Leiter mm. An die zweite Eingangsklemme von BT'isl über einen Leiter 10 ein Rückstellsignal 5 angelegt, das nur dann notwendig ist wenn eine Mehrzahl von der dargestellten Zeitsteuereinheil identischen Zeitsteuereinheiten benützt und synchronisiert werden;a binary counter BT of a known type which can perform a frequency demultiplication of elementary pulses of a clock signal CK of a period T received at one of its two input terminals, which is connected to a conductor 1. The counter BT works in such a way that it generates at its output, namely on a plurality of m conductors 3, m different pulse sequences which are formed as follows: On a conductor m \ a sequence with a period T, i.e. the period of the clock signal CK, on a conductor m ₂ a sequence with a period 2 T; on a conductor / 773 a sequence with a period of 4 T; etc. up to a sequence with a period Tm = 2 * ¹ "- ') Tan a conductor mm. A reset signal 5 is applied to the second input terminal of BT'isl via a conductor 10, which is only necessary if a plurality of the Time control unit shown are used and synchronized identical time control units;

einen Festwertspeicher RM von an sich bekannter Art, der in 2^m Zellen aufgebaut ist, die Wörter aus η + k Bits enthalten, wobei m = Zahl der Leiter zwischen BT und RM; π = Gesamtzahl der verschiedenen gleichzeitig zu erzeugenden Steuersignale; und k = vorgegebene Zahl von Redundanz-Bits zur Fehlerüberprüfung. Der Speicher RM wird durch binäre Signale über die m mit den Leitern 3 verbundenen Eingänge adressiert und gibt als Ausgangssignal auf einer Mehrzahl von Leitern 4 ein Signalbild von η + k Bits bei jedem Übergang des Taktsignals CK, das am Leiter 1 liegt, ab. Wie dem Fachmann bekannt ist, kann ein solcher Vorgang genau durchgeführt werden, sofern die Halbperiode T/2 des Taktsignals CK nicht kürzer als die Fortschreitungszeitcharakteristik des Speichers RM ist Insgesamt führt der Speicher RM einen Zeitplan durch, bei dem jede Zelle ein gegebenes voreingespeichertes Signalbild von π + k Bits aufweist und in zyklische und zwei/eindeutige Übereinstimmung mit jeder der Halbperioden T/2 des Taktsignals CK gebracht ist, das in einem Zeitintervalla read-only memory RM of a known type, which is constructed in 2 ^m cells containing words of η + k bits, where m = number of conductors between BT and RM; π = total number of different control signals to be generated simultaneously; and k = predetermined number of redundancy bits for error checking. The memory RM is addressed by binary signals via the m inputs connected to the conductors 3 and emits a signal image of η + k bits as an output signal on a plurality of conductors 4 at each transition of the clock signal CK, which is on the conductor 1. As the skilled artisan is well known, such an operation can be accurately carried out, 2 of the clock signal CK is not as long as the half period T / shorter than the propagation delay characteristic of the memory RM is Overall, the memory RM performs a schedule by, in which each cell a given voreingespeichertes signal image of π + k bits and brought into cyclic and two / unique correspondence with each of the half-periods T / 2 of the clock signal CK , which is in a time interval

enthalten ist, wobei τ = zyklische Abtastperiode von 2'" Zellen des Speichers RM, bestimmt durch die Sättigung des Zählers BT;
ein übliches Register RU der Art »paralleler Eingang - paralleler Ausgang«, das aus η + k Zellen besteht. Die Eingänge des Registers RUsind mit dem Restwertspeichcr RM über die Leiter 4 verbunden, und an den Ausgängen hängt eine Mehrzahl von η + k Leitern 6 und 8. Das Register RU speichert die auf den Leitern 4 liegenden Daten und macht sie unmittelbar zugreifbar für eine Ablesung an den Leitern 6 und 8, sobald es auf einem Leiter 5 ein Ladesignal empfängt. Dieses Signal wird einfach aus dem auf dem Leiter 1 und einem Leiter 2 vorliegenden Taktsignal CK hergestellt, das mit Hilfe einer üblichen Verzögerungsstrecke LT mit einer Totzeit, die geringfügig länger ist als die Laufzei'charakteristik von RM, geeignet verzögert wird. Die Verzögerungsstrecke LT kann praktisch beispielsweise mit Hilfe eines einfachen Signalinverters dargestellt werden
und eine Fehlerüberprüfschaltung CP, die die für diesen Zweck vorgesehenen k Redundanz-Bits verwendet. Die Schaltung CP kann von an sich bekannter Art sein, und ihre Betriebsweise hängt davon ab, welche Art von Fehlerüberwachung durchgeführt werden soll, beispielsveise Paritätsprüfung, Bewertungsfehlerüberprüfung, Überprüfung durch selbstkorrigierende Kode usw. Die Fehlerüberprüfschaltung CP ist mit dem Register RUüber die η + k Leiter 6 und 8 verbunden. Ist das von der Schaltung CP durchgeführte Fehlerüberwachungssystem nicht ein selbstkorrigierendes System, so erscheint in üblicher Weise ausgangsseitig auf einem Leiter 9 ein Alarmsignal, wenn ein Fehler unter den η soeben empfangenen Daten-Bits festgestellt wird. Werden andererseits Systeme der selbstkorrigierenden Art verwendet, so sind andere, in der Figur nicht dargestellte bekannie Schaltungen angeschlossen, die unmittelbar die erforderlichen Korrekturen der π von RU ausge henden und auf den Leitern 7 gesammelten Daten bewirken.is included, where τ = cyclic sampling period of 2 '" cells of the memory RM, determined by the saturation of the counter BT;
a common register RU of the type "parallel input - parallel output" consisting of η + k cells. The inputs of the register RU are connected to the residual value memory RM via the conductors 4, and a plurality of η + k conductors 6 and 8 are attached to the outputs. The register RU stores the data on the conductors 4 and makes them immediately accessible for reading on conductors 6 and 8 as soon as it receives a charge signal on conductor 5. This signal is simply produced from the clock signal CK present on conductor 1 and a conductor 2, which is suitably delayed with the aid of a conventional delay path LT with a dead time that is slightly longer than the running time characteristic of RM. The delay path LT can practically be represented, for example, with the aid of a simple signal inverter
and an error checking circuit CP using the k redundancy bits provided for this purpose. The circuit CP can be of a type known per se , and its mode of operation depends on the type of error monitoring to be carried out, for example parity checking, evaluation error checking, checking by means of self-correcting codes, etc. The error checking circuit CP is connected to the register RU via the η + k conductors 6 and 8 connected. If the error monitoring system implemented by the circuit CP is not a self-correcting system, an alarm signal appears in the usual way on the output side on a conductor 9 if an error is detected among the η just received data bits. If, on the other hand, systems of the self-correcting type are used, then other known circuits, not shown in the figure, are connected which immediately effect the necessary corrections of the π outgoing from RU and collected on the conductors 7 data.

Die beschriebene Zeitsteuereinheit arbeitet folgendermaßen: The time control unit described works as follows:

Das auf den Leitern 1 und 2 liegende Taktsignal CK mit der Periode Γ wird vom Binärzähler D Γ frequenzgeteilt, der an seinen Ausgängen an den m Leitern 3 zum Festwertspeicher RM jeweils zu T/2 m verschiedene periodische Signalbilder mit einer sich nach der Beziehung The clock signal CK lying on the conductors 1 and 2 with the period Γ is frequency-divided by the binary counter D Γ , which at its outputs on the m conductors 3 to the read-only memory RM each to T / 2 m different periodic signal patterns with a depending on the relationship

T_1n = 2"" ΜΓ T _1n = 2 "" ΜΓ

progressiv ansteigenden Periode erzeugt.
Zu jeder Zeitspanne innerhalb der Periodeprogressively increasing period.
At any time within the period

r = 2<» ^T r = 2 <» ^T

ist das Signalbild auf den m Leitern 3 eindeutig und bildet die Ausleseadresse einer bestimmten Zelle unter den 2"' Zellen des Festwertspeichers RM. Diese selbe Zelle wird erneut nach der Periode τ adressiert.the signal image on the m conductors 3 is unambiguous and forms the read-out address of a specific cell among the 2 "' cells of the read-only memory RM. This same cell is addressed again after the period τ.

Der Festwertspeicher RM Ist zuvor Zelle um Zelle in Funktion vom periodischen Signalbild der η Bits bespeichert worden, die in jeder Zeitspanne T/2 gleichzeitig gewünscht werden.The read-only memory RM was previously stored cell by cell as a function of the periodic signal image of the η bits, which are desired simultaneously in each time period T / 2.

Jedes der η Bits kann als elementares Taktsignal einer seriellen Folge von auf den Leitern 7 erzeugten Pegeln angesehen werden. So gesehen, transportieren die Leiter 7 η Signale der Periode τ zum operativen Teil der logischen Einheit. Die Pegelaufeinanderfolge in diesen Signalen kann dadurch bestimmt werden, daß vorher in den aufeinanderfolgenden Zellen von RM Wörter von η + k Bits eingespeichert worden sind, so daß die gewünschte Pegelaufeinanderfolge erhalten wird.Each of the η bits can be viewed as an elementary clock signal of a serial sequence of levels generated on the conductors 7. Seen in this way, the conductors 7 η transport signals of the period τ to the operative part of the logic unit. The sequence of levels in these signals can be determined by previously storing words of η + k bits in the successive cells of RM , so that the desired sequence of levels is obtained.

Bei einem derartigen Vorgehen ist es äußerst einfach, Steuersignale vorzusehen, die ein auch noch so komplexes Signalbild aufweisen, da es genügt, durch eine einfache Folge von »1« und »0« in der Zeitspanne von T/2 das Zeitverhalten dieser Signale nur für die Periode τ festzulegen. Im Gegensatz hierzu erhöhen sich bei Verwendung der Tor-Kodier-Schaltungen nach dem Stand der Technik die Schaltungskomplikationen und infolgedessen die Entwurfsschwierigkeiten und die Menge der verwendeten logischen Elemente proportio-With such a procedure, it is extremely easy to provide control signals that have a signal pattern, no matter how complex, since it is sufficient to use a simple sequence of "1" and "0" in the period of T / 2 to determine the timing of these signals only for to set the period τ . In contrast, the use of the gate coding circuits according to the prior art increases the circuit complications and, as a result, the design difficulties and the amount of logic elements used proportionally.

nal mit der Komplexität des gewünschten Signalbilds. Außerdem genügt es bei der beschriebenen Ausführung, zum vollständigen Auswechseln der Gruppe von Steuersignalen nur der Speicher RM gegen einen anderen Speicher der gleichen Art auszutauschen, der in der geforderten Weise bespeichert ist.nal with the complexity of the desired signal image. In addition, in the embodiment described it is sufficient to completely replace the group of control signals only to replace the memory RM with another memory of the same type, which is stored in the required manner.

Die vom Speicher RM ausgehenden und auf den Leitern 4 liegenden π + k Bits werden im Register RU gespeichert und gehen von diesem in vollkommener Synchronisation auf den Leitern 6 und 8 aus, wenn in dem von der Verzögerungsstrecke L Γ verzögerten und auf dem Leiter 5 liegenden Taktsignal eine Veränderung auftritt. Das einfache Register RU bewirkt also die erforderliche Phasenwiedergewinnung für die von RM ausgehenden Daten. Aufgrund der Zusammenarbeit zwischen dem Binärzähler BTund dem Speicher RM ist die Mindestzeit der Phasenwiedergewinnung nur die für RMcharakteristische Laufzeit, die für alle η verschiedenen erzeugten Signale gleich ist, unabhängig davon, wie kompliziert die entsprechenden Signalbilder sind.
Die Anwendung der Phasenwiedergewinnung auf die erfindungsgemäße Zeitsteuereinheit mit Hilfe des Registers RU ermöglicht es, zu jeder Zeitspanne mit genauer Synchronisation alle den η Steuersignalen zugeordneten Bitkonfigurationen mit genauer Phasen- The π + k bits emanating from the memory RM and lying on the conductors 4 are stored in the register RU and proceed from this in perfect synchronization on the conductors 6 and 8, if in the one delayed by the delay line L Γ and lying on the conductor 5 Clock signal a change occurs. The simple register RU thus provides the necessary phase recovery for the data originating from RM. Due to the cooperation between the binary counter BT and the memory RM , the minimum phase recovery time is only the transit time characteristic of RM , which is the same for all η different generated signals, regardless of how complicated the corresponding signal images are.
The application of the phase recovery to the time control unit according to the invention with the help of the register RU makes it possible, at every time span with precise synchronization, to have all the bit configurations assigned to the η control signals with precise phase

ib korrelation zu erzeugen. Außerdem erleichtert die strenge Gleichzeitigkeit der η Daten-Bits mit den k Redundanz-Bits die von der Fehlerüberprüfschaltung CPin üblicher Weise durchgeführte Fehlerüberprüfung. Die gesammelten η Leiter 7 bringen gleichzeitig die Steuersignale zu den der Zeitsteuereinheit streng folgenden logischen Schaltungen.ib correlation to generate. In addition, the strict simultaneity of the η data bits with the k redundancy bits facilitates the error checking carried out in the usual way by the error checking circuit CP. The collected η conductors 7 simultaneously bring the control signals to the logic circuits strictly following the timing control unit.

Hierzu 1 Blatt Zeichnungen1 sheet of drawings

Claims

Patent claims:

1. Time control unit for the control of logic circuits with the help of parallel sequences of elementary time signals, with a counter end a basic clock signal is fed and compared to the basic clock signal emits frequency-divided intermediate signals that are fed into a switching network and given mutually parallel sequences of Signals are processed which are output from the switching network and, after phase recovery with the aid of intermediate storage and synchronous parallel emission, are used as the elementary time signals for the logic circuits, characterized in that the switching network is a read-only memory (RM) which is built up with cells, each of which contains a corresponding configuration of signal bits and redundancy bits stored and which are uniquely and periodically addressed according to a programmed sequence by the intermediate signals generated by the counter (BT) , the signal-B its together form the time signals and the redundancy bits assigned to the signal bits are fed into a correction circuit (CP) that checks the time signals for errors.

2. Time control unit according to claim 1, characterized in that the elementary clock signals at the same time as the redundancy bits are generated in a time determined by that for the read-only memory ffl / Vty is dependent on the characteristic running time.

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