DE19951205A1

DE19951205A1 - Testmustergenerator; Speichertestvorrichtung und Verfahren zur Erzeugung einer Mehrzahl von Testmustern

Info

Publication number: DE19951205A1
Application number: DE19951205A
Authority: DE
Inventors: Masaru Tsuto
Original assignee: Advantest Corp
Current assignee: Advantest Corp
Priority date: 1998-10-16
Filing date: 1999-10-15
Publication date: 2000-04-20
Also published as: JP2000123596A; US6484282B1; JP4156726B2

Abstract

Es wird ein Testmustergenerator zum Erzeugen einer Vielzahl von Tastmustern zum Prüfen eines Speichers vorgeschlagen, der umfasst: einen Steuerspeicher zum Speichern mehrerer Arten von Steueranweisungen, um die Testmuster zu erzeugen, einen Vektorspeicher zum Speichern von Vektoranweisungen, die eine Reihenfolge der aus dem Steuerspeicher auszulesenden Steueranweisungen angibt, eine Mehrzahl von Gruppenspeichern zum wechselnden Speichern von aus dem Vektorspeicher ausgelesenen Vektoranweisungen, einen Adressexpander zum Erzeugen einer Adresse jeder der Steueranweisungen in dem Steuerspeicher in Übereinstimmung mit in der Mehrzahl von Gruppenspeichern gespeicherten Vektoranweisungen und einen Testmusterrechner zum Erzeugen von Testmustern, basierend auf in dem Steuerspeicher gespeicherten Steueranweisungen, die aus einer Adresse ausgelesen werden, die von einem Adressexpander erzeugt wird.

Description

Die vorliegende Erfindung betrifft eine Halbleiter speicher-Testvorrichtung und genauer eine Speicher testvorrichtung, einen Hochgeschwindigkeitstestmus tergenerator und ein Verfahren zur Erzeugung einer Vielzahl von Hochgeschwindigkeitstestmustern.

Eine Halbleiterspeicher-Testvorrichtung nach dem Stand der Technik ist in Fig. 1 dargestellt. Die Halbleiterspeicher-Testvorrichtung nach dem Stand der Technik umfasst einen Sequenzcontroller 62 und einen Musterbildner 26. Der Sequenzcontroller 62 steuert die Erzeugungsreihenfolge der Testmuster zum Prüfen einer Halbleiterspeichervorrichtung. Der Sequenzcon troller 62 erzeugt ein Adressensignal 102, das an den Mustergenerator 26 ausgegeben wird. Der Mustergenera tor 26 erzeugt ein Adressmustersignal 106, ein Daten mustersignal 108 und ein Schreib/Lese-Mustersignal 110. Das Adressmuster 106 wird den Adresseingangs klemmen der Speichervorrichtung eingegeben. Das Da tenmustersignal 108 weist in die Speichervorrichtung einzuschreibende Daten auf. Da Lese/Schreib- Mustersignal 110 ordnet entweder einen Schreibzyklus, in dem die Daten des Datenmustersignals 108 in die Speichervorrichtung eingeschrieben werden, oder ein Lesezyklus, in dem die in dem Speicher eingeschriebe nen Daten ausgelesen werden und mit einem erwarteten Signal verglichen werden, das das gleiche wie das Da tenmustersignal 108 ist, zu.

Der Sequenzcontroller 62 umfasst einen Vektorspeicher zum Speichern von Vektoranweisungen, die die Erzeu gungsreihenfolge der Testmuster angeben, einen Ausle secontroller 14 zum Auslesen der Vektoranweisungen aus dem Vektorspeicher 12, einen Vektor-Cache- Speicher einschließlich Gruppenspeicher 16A und 16C, einen Mustermultiplexer zum Auswählen einen der Grup penspeicher 16A und 16C zur Ausgabe der Anweisungen und einen Adressexpander 22 zum Erzeugen des Adress signals 102 basierend auf den von dem Mustermultiple xer 20 eingegebenen Instruktionen. Wenn die aus dem Vektorspeicher 12 ausgelesenen Vektoranweisungen in einem der Gruppenspeicher 16A und 16C gespeichert werden, werden die in dem anderen Gruppenspeicher ge speicherten Vektoranweisungen ausgelesen und dem Adressexpander 22 über den Mustermultiplexer 20 ein gegeben.

Der Musterbildner 26 umfasst einen Steuerspeicher 32 zum Speichern eines Musterprogramms, um jedes der Testmuster zu erzeugen, und einen Testmusterrechner 36 zum Erzeugen der Testmuster basierend auf dem in dem Steuerspeicher 32 gespeicherten Musterprogramms.

Der Steuerspeicher 32 umfasst einen Adresssteuerspei cher 32a, einen Datensteuerspeicher 32b und einen Schreib/Lese-Steuerspeicher 32c. Der Testmusterrech ner 36 umfasst ein XB-Register zum Erzeugen eines Adressmustersignals 106, ein TP-Register zum Erzeugen eines Datenmustersignals 108, einen Multiplexer und einen XOR-Kreis. Das Adresssignal 102, das durch den Sequenzcontroller 62 erzeugt wird, wird dem Adress steuerspeicher 31a, dem Datensteuerspeicher 32b und dem Lese/Schreib-Steuerspeicher 32c eingegeben.

Der Testmusterrechner 36 erzeugt das Adressmustersi gnal 106, das Datenmustersignal 108 und ein Le se/Schreibsignal 110 basierend auf dem Adresssignal 102 und dem Mustersignal, das in dem Steuerspeicher 32c gespeichert ist. Das Mustersignal 106 wird auf der Grundlage der aus dem Adresssteuerspeicher 32a ausgelesenen Anweisungen berechnet. Das Datenmuster signal 108 wird auf der Grundlage der aus dem Daten steuerspeicher 32b und dem Schreib/Lese- Steuerspeicher 32c ausgelesenen Anweisungen berech net. Die aus dem Schreib/Lese-Steuerspeicher 32c aus gelesenen Anweisungen werden direkt als Lese/Schreib- Mustersignale 110 ausgegeben.

Fig. 2 zeigt in dem Adresssteuerspeicher 32a, dem Da tensteuerspeicher 32b und dem Lese/Schreib-Steuer speicher 32c des Steuerspeichers 32 gespeicherte An weisungen. Die als "XB<0" gezeigte Anweisung gibt an, daß der Wert des XB-Registers im nächsten Zyklus 0 sein wird. Die als "XB<XB+1" dargestellte Anweisung gibt an, daß der Wert des XB-Registers im nächsten Zyklus um 1 erhöht wird. Die als "XB<XB" gezeigte An weisung gibt an, daß der Wert des XB-Registers im nächsten Zyklus sich nicht ändern wird. Die als "TP<0" gezeigte Anweisung gibt an, daß der Wert des TP-Registers im nächsten Zyklus 0 sein wird. Die als "TP<TP" gezeigte Anweisung gibt an, daß der Wert des TP-Registers sich im nächsten Zyklus nicht ändern wird. Die als "TP</TP" dargestellte Anweisung gibt an, daß der Wert des TP-Registers im nächsten Zyklus invertiert wird. Die als "R" bezeichnete Anweisung gibt an, daß das Lese-Mustersignal in dem aktuellen Zyklus erzeugt wird und die als "W" bezeichnete An weisung gibt an, daß das Schreib-Mustersignal in dem aktuellen Zyklus erzeugt wird. Die als "/D" bezeich nete Anweisung gibt an, daß das Mustersignal für die Ausgabe in dem aktuellen Zyklus invertiert wird.

Wenn beispielsweise der Wert des in den Musterbildner 26 eingegebenen Adresssignals 102 #0 ist, dann ist die aus dem Adresssteuerspeicher 32 an den Testmu sterberechner 36 ausgelesenen Anweisung "XB<0" und die aus dem Datensteuerspeicher 32 ausgelesene und dem Testmusterberechner 36 zugeführte Anweisung ist "TP<0". Wenn der Wert des dem Musterbildner 26 zuge führten Adresssignals 102 #1 ist, ist die aus dem Adresssteuerspeicher 32 ausgelesene und an den Test musterberechner 36 ausgegebene Anweisung "XB<XB+1". In diesem Fall ist die aus dem Datensteuerspeicher 32b ausgelesene und an den Testmusterberechner 36 ge gebene Anweisung "TP<TP" und die aus dem Le se/Schreib-Steuerspeicher 32c ausgelesene und an den Testmusterrechner 36 gegebene Anweisung "W". Der Testmusterrechner 36 erzeugt das Adressmustersignal 106, das Datenmustersignal 108 und das Lese/Schreib- Mustersignal 110 basierend auf den eingegebenen An weisungen.

Fig. 3 zeigt ein Beispiel der in dem Adressexpander gespeicherten Sequenzsteueranweisung, die zur Erzeu gung des Adresssignals 102 verwendet wird. Die Anwei sung "NEXT" der Adresse #0 gibt an, daß die Anweisung der nächsten Adresse, die Adresse #1 in diesem Fall, ausgegeben werden soll. Die Anweisung "REPEATn" gibt an, daß die Anweisung der aktuellen Adresse n-mal wiederholt ausgegeben werden soll und daraufhin die Anweisung der nächsten Adresse ausgegeben werden soll. Die Anweisung "JNI A n" gibt an, daß die Anwei sung der mit einem Label "A" markierten Adresse n-mal ausgegeben werden soll und dann die Daten der näch sten Adresse ausgegeben werden sollen. In dem in Fig. 3 gezeigten Beispiel umfasst die Adresse #3 die An weisung "JNI A 2" und die Adresse #2 ist mit einem Label "A" markiert. Die Daten von der Adresse #2 wer den zweimal an der Adresse #3 ausgegeben und dann werden die Daten aus der Adresse #4 ausgegeben. Die Anweisung "STOP" gibt an, daß der Test beendet werden soll. Der Adressexpander erzeugt das Adresssignal 102 in Übereinstimmung mit diesen Sequenzsteuerinstruk tionen, die an den Musterbildner 26 auszugeben sind.

Fig. 4 zeigt komprimierte Anweisungen, die in dem Vektorspeicher 12 gespeichert sind. Die Sequenzsteu eranweisungen sind in der praktischen Anwendung ex trem groß, so daß Hochgeschwindigkeitsspeicher mit einer großen Kapazität notwendig sind, um alle Se quenzsteueranweisungen zu speichern. Daher sind die in Fig. 3 gezeigten Sequenzsteueranweisungen für eine Speicherung in dem Vektorspeicher 12 komprimiert, um die Kapazität des Speichers einzusparen. Die kompri mierten Instruktionen entsprechend Fig. 4 sind die gleichen, wie die Sequenzsteuerinstruktionen nach Fig. 3. Die Sequenzsteueranweisung "NEXT" entspre chend Fig. 3 ist weggelassen und der Rest der Se quenzsteueranweisungen ist in dem Vektorspeicher 12 gespeichert, wobei jede Adresse der Anweisung neben der jeweiligen Anweisung geschrieben steht.

Die komprimierte Anweisung "REPEAT 4 #1", die in der Vektorspeicheradresse #0 des Vektorspeichers 12 ge speichert ist, gibt an, daß die Seguenzsteueranwei sung der Adresse #1 "REPEAT 4" ist. Die komprimierte Anweisung "JNI 2 #3 #2", die in der Vektorspeicher adresse #1 gespeichert ist, gibt an, daß die Sequenz steueranweisung der Adresse #3 "JNI 2" ist und die Anweisung der Adresse #2 zweimal ausgegeben werden soll. Die komprimierte Anweisung "JNI 1 #5 #2", die in der Vektorspeicheradresse #2 gespeichert ist, gibt an, daß die Sequenzsteueranweisung der Adresse #5 "JNI 2" ist und die Anweisung der Adresse #2 ausgege ben werden soll. Die komprimierte Anweisung "STOP #6", die in der Speicheradresse #3 gespeichert ist, gibt an, daß die Sequenzsteueranweisung der Adresse #6 "STOP" ist.

Fig. 5 zeigt Anweisungen, die von dem Vektorspeicher zu den Gruppenspeichern 16A und 16C übertragen wur den. Die Sequenzsteueranweisungen können eine Mehr zahl von Schleifen umfassen, wie in Fig. 4 gezeigt ist. Das Expandieren der Mehrzahl von Schleifen in aufeinanderfolgende Anweisungen kann die Erzeugung des Adresssignals 102 verzögern. Daher liest der Aus lesecontroller die in dem Vektorspeicher 12 gespei cherten komprimierten Anweisungen aus und expandiert die ausgelesenen komprimierten Anweisungen, die an die Gruppenspeicher 16A und 16B zu übertragen sind. Wie aus den Fig. 4 und 5 zu verstehen ist, wird die Anweisung der äußeren Schleife "JNI 1 #5 #2" in eine einfache Anweisung "JMP #5 #2" umgewandelt, die an gibt, daß die Adresse der auszugebenden Anweisung bei der Adresse #5 zu der Adresse #2 springt, die Anwei sung der inneren Schleife "JNI 2 #5 #2" wird in zwei getrennte Anweisungen umgewandelt. Wenn die Anweisung "JMP #5 #2" eingegeben wird, liefert der Adressexpan der 22 die Anweisung der Adresse #2. Da die Anweisung der Adresse #2 "NEXT" ist, wird die Anweisung der Adresse #3 "JNI 2 #3 #2" als Adresssignal 102 ausge geben.

Fig. 6 zeigt den Vorgang des Erzeugens der Testmuster basierend auf den komprimierten Anweisungen nach Fig. 4. Die in dem Vektorspeicher 12 gespeicherten kompri mierten Anweisungen werden expandiert und an die Gruppenspeicher 16A und 16C geliefert. Der Adressex pander 22 erzeugt das Adresssignal 102 in Überein stimmung mit den in den Gruppenspeichern 16A und 16C expandierten Anweisungen und gibt das Adresssignal 102 an den Musterbildner 26 aus. In dem in Fig. 6 ge zeigten Ausführungsbeispiel ist der Maximalwert des XB-Registers #3. Wenn der Wert des XB-Registers #3 überschreitet, wird der Wert zu #0. Der effektive Wert des TP-Registers ist #FF (F bedeutet 15 aus 16 Zahlen oder 15/16). Der Wert des TP-Registers wird innerhalb der effektiven Zahl invertiert.

Zuerst akzeptiert der Adressexpander 22 die kompri mierte Anweisung "REPEAT 4 #1" der Cache- Speicheradresse #0, die von dem Gruppenspeicher 16A geliefert wird. Der Adressexpander 22 gibt dann die Daten der Adresse #1 viermal in Wiederholung aus. Die nächste komprimierte Anweisung ist "JNI 2 #3 #2", da her gibt der Adressexpander 22 die Daten der Adressen #2 und #3 in Reihenfolge aus. Der Adressexpander lie fert dann wiederholt die Daten von der Adresse #2 und #3 zweimal in Übereinstimmung mit der komprimierten Anweisung "JNI 2 #3 #2" der Cache-Speicheradresse #1, eingegeben von dem Gruppenspeicher 16A. Die nächste komprimierte Anweisung ist "JMP #5 #2", was bedeutet, daß die Sequenzsteueranweisungen der Adresse #4 "NEXT" sind. Der Adressexpander 22 liefert dann die Anweisung der Adressen #4 und #5 in Reihenfolge. Der Adressexpander liefert die Anweisung der Speicher adresse #2 in Übereinstimmung mit der komprimierten Anweisung "JMP #5 #2" der Cache-Speicheradresse #2, eingegeben von dem Gruppenspeicher 16A. Da die Se quenzsteueranweisung der Adresse #2 "NEXT" ist, lie fert der Adressexpander 22 die Anweisung der Adresse #3 in Reihenfolge. Die nächste komprimierte Anweisung ist "JNI 2 #3 #2", daher liefert der Adressexpander 22 die Sequenzsteueranweisungen der Adresse #2 und #3 zweimal. Die nächste komprimierte Anweisung ist "STOP #6", was bedeutet, daß die Sequenzsteueranweisungen der Adresse #4 an die Adresse #6 "NEXT" sind und der Adressexpander 22 liefert die Anweisung der Adresse #4 und #6 in Reihenfolge. Der Test ist dann beendet. Der Musterbildner 26 akzeptiert das Adresssignal 102 von dem Sequenzcontroller 62 und gibt die in jedem der Steuerspeicher 32a, 32b und 32c gespeicherten Steueranweisungen aus.

In dem ersten Zyklus ist der Wert des Adresssignals 102 #0, daher empfängt das XB-Register die Adress steueranweisung "XB<0", die in der Adresse #0 des Adresssteuerspeichers 32 gespeichert ist. Der Wert des XB-Registers wird in diesem Fall auf #0 gesetzt. Im nächsten Zyklus ist der Wert des Adresssignals 102 #1, daher wird die Adresssteueranweisung "XB<XB+1" aus dem Adresssteuerspeicher 32a ausgelesen und der Musterbildner 26 addiert 1 zu dem Wert des XB- Registers. Dies bedeutet, daß der Wert des XB- Registers zu #0+1 = #1 wird. Das Adresssignal 102 mit dem Wert #1 wird wiederholt dreimal ausgegeben. Der Musterbildner 26 addiert 1 zu dem Wert des XB- Registers, jedes Mal, wenn das Adresssignal 102 mit dem Wert #1 ausgegeben wird. Wenn der Wert des XB- Registers #3 ist und der Wert 1 zu dem XB-Register addiert wird, wird der Wert des XB-Registers #0.

In dem nächsten Zyklus wird das Adresssignal 102 mit dem Wert #2 ausgegeben. Daraufhin wird die Adress steueranweisung "XB<XB" aus dem Adresssteuerspeicher 32a ausgelesen. Der Musterbildner 26 hält den Wert des XB-Registers bei #0, da dies in Übereinstimmung mit der Adresssteueranweisung "XB<XB". In dem näch sten Zyklus wird das Adresssignal 102 mit dem Wert #3 ausgegeben. Die Adresssteueranweisung "XB<XB+1" wird daher aus dem Adresssteuerspeicher 32a ausgelesen und der Wert des XB-Registers wird zu #1. Die Adresssteu eranweisungen werden aus dem Adresssteuerspeicher 32a in Übereinstimmung mit den Werten des Adresssignals 102 in Reihenfolge ausgegeben. Der Testmusterrechner 36 erzeugt die Adressmustersignale 106 in Überein stimmung mit den Adresssteueranweisungen.

In ähnlicher Weise werden die Datensteueranweisungen aus dem Datensteuerspeicher 32b ausgelesen und der Wert des TP-Registers wird wieder eingeschrieben, ba sierend auf den Datensteueranweisungen. Wenn das Adresssignal 102, dessen Datensteueranweisung "TP<0" ist, ausgegeben wird, wird die Datensteueranweisung "TP<0" aus dem Datensteuerspeicher 32b ausgelesen. Der Wert des TP-Registers wird zu #0. Als Konsequenz wird der Wert des Datenmustersignals 108 zu #0. Wenn das Adresssignal 102, dessen Datensteueranweisung TP<TP" ist, ausgegeben wird, wird die Datensteueran weisung "TP<TP" aus dem Datensteuerspeicher 32b aus gelesen. Wenn das Adresssignal, dessen Datensteueran weisung "TP</TP" ist, ausgegeben wird, wird der Wert des TP-Registers invertiert.

Wenn in ähnlicher Weise das Adresssignal 102 ausgege ben wird, dessen in dem Lese/Schreib-Steuerspeicher gespeicherte Anweisung "W" ist, wird die Anweisung W aus dem Lese/Schreib-Steuerspeicher 32c ausgelesen. Der Testmusterrechner 36 gibt ein Lese/Schreib- Mustersignal 110 mit dem Schreibzyklus aus. Wenn da gegen das Adresssignal 102 ausgegeben wird, dessen in dem Lese/Schreib-Steuerspeicher gespeicherte Anwei sung "R" ist, wird die Anweisung "R" aus dem Le se/Schreib-Steuerspeicher 32c ausgelesen. Der Testmu sterrechner 36 gibt ein Lese/Schreib-Mustersignal 110 mit dem Lesezyklus aus. Wenn das Adresssignal 102 ausgegeben wird, dessen in dem Lese/Schreib- Steuerspeicher gespeicherte Anweisung "/D" ist, wird der Wert des TP-Registers invertiert, um als Datenmu stersignal 108 ausgegeben zu werden. Dies bedeutet, daß das Datenmustersignal 108 zu #FF wird, wenn der Wert des TP-Registers #0 ist und das Datenmustersi gnal 108 wird zu #0, wenn der Wert des TP-Registers #FF ist.

In Fig. 6 sind beispielsweise die Werte des Adress signals 102 vom zweiten Zyklus zum fünften Zyklus #1, daher wird die in der Adresse #1 des Lese/Schreib- Steuerspeichers 32 gespeicherte Anweisung "W" viermal ausgegeben. Das W-Signal wird als Lese/Schreib- Mustersignal 110 zu diesem Zeitpunkt ausgegeben. In dem sechsten Zyklus ist der Wert des Adresssignals 102 #2, daher wird die Anweisung "R" aus dem Le se/Schreib-Steuerspeicher 32c ausgelesen. Das R- Signal wird als Lese/Schreib-Mustersignal 110 ausge geben. Im siebten Zyklus ist der Wert des Adress signals 102 #3, daher wird die Lese/Schreib-Anweisung "/DW" aus dem Lese/Schreib-Speicher 32c ausgelesen. Das W-Signal wird als Lese/Schreib-Mustersignal 110 ausgegeben und der Wert des Datenmustersignals 108 wird von #0 zu #FF invertiert.

Fig. 7 zeigt eine andere Halbleiterspeicher- Testvorrichtung nach dem Stand der Technik, die in der Lage ist, Adressmuster bei einer hohen Geschwin digkeit auszugeben. Letztlich entwickelte Speicher vorrichtungen werden mit einer extrem hohen Frequenz betrieben, wodurch es schwierig wird, Adressmuster bei einer ausreichend hohen Geschwindigkeit zu erzeu gen, um die Prüfung dieser Speichervorrichtungen durch einen einzigen Musterbildner zu ermöglichen. Daher wird eine Halbleiterspeicher-Testvorrichtung mit einer Mehrzahl von Musterbildnern verwendet, um diese Speichervorrichtungen zu testen. Die Halblei terspeicher-Testvorrichtung nach dem Stand der Tech nik entsprechend Fig. 7 umfasst eine Mehrzahl von Mu sterbildnern 26A und 26B, um eine mit einer hohen Frequenz betriebene Speichervorrichtung zu testen. Die aus der Mehrzahl von Musterbildnern ausgegebenen Mustersignale werden gleichzeitig der Speichervor richtung 76 zugeführt. Der Sequenzcontroller 62 ent sprechend Fig. 7 ist der gleiche wie der Sequenzcon troller nach Fig. 1. Die Musterbildner 26A und 26B sind die gleichen wie die Musterbildner 26 nach Fig. 1. Daher wird ihre Erklärung weggelassen. Die glei chen Elemente wie die Elemente in Fig. 1 weisen die gleichen Bezugszeichen auf und ihre Erläuterung wird daher weggelassen.

Fig. 8 zeigt die in dem Adresssteuerspeicher 32a des Musterbildners 26A zu speichernden Anweisungen. Der Adresssteuerspeicher 32a umfasst ein normales Feld und ein erweitertes Feld. Die Anweisungen um zu der nächsten Adresse zu gehen sind in dem normalen Feld gespeichert. Die Anweisungen, nicht zu der nächsten Adresse zu gehen, sondern zu anderen Adressen zu springen, sind in dem erweiterten Feld gespeichert. Der Datensteuerspeicher 32b und der Lese/Schreib- Steuerspeicher 32c umfassen jeweils normale Felder und erweiterte Felder. Dies führt zu der Tatsache, daß die Kapazität jedes der Speicher 32a, 32b und 32c doppelt so groß sein muß wie jede der Steuerspeicher 32a, 32b und 32c entsprechend Fig. 1.

Die Anweisungen wurden vorher in den Steuerspeichern 32 der Musterbildner 26A und 26B gespeichert, so daß das gewünschte Adressmustersignal 106, das Datenmu stersignal 108 und das Lese/Schreib-Mustersignal 110 alternierend durch die Musterbildner 26A und 26B er zeugt werden. In dem normalen Feld des Adresssteuer speichers 32a ist eine Adresssteueranweisung gespei chert, die durch Kombinieren von zwei aufeinanderfol genden Adresssteuer-Sequenzanweisungen erhalten wer den. Wenn beispielsweise die erste Adresssteuer- Sequenzanweisung "XB<0" und die zweite Adresssteuer- Sequenzanweisung "XB<XB+1" kombiniert werden, wird der Wert des XB-Registers zu 1. Daher wird die Anwei sung "XB<1" in dem normalen Feld des Adresssteuer speichers 32a gespeichert.

Der Wert des XB-Registers wird zu 2, basierend auf den nächsten zwei Adresssteueranweisungen "XB<XB+1" und "XB<XB+1", daher wird die Anweisung "XB<XB+2" in dem normalen Feld des Adresssteuerspeichers 32a ge speichert. In ähnlicher Weise werden die Anweisungen "XB<XB+1", "XB<XB+1" und XB<XB+1" in dem normalen Feld gespeichert. In dem erweiterten Feld des Adress steuerspeichers 32 werden die Adresssteueranweisungen gespeichert, die durch Kombinieren von zwei Adress speicheranweisungen erhalten werden, die nicht in se quentieller Reihenfolge ausgeführt werden. In Fig. 8 soll beispielsweise die siebte Sequenzanweisung "XB<XB+1" ausgeführt werden, nachdem die achte Se quenzanweisung "XB<XB" ausgeführt wurde. Wenn diese zwei Anweisungen ausgeführt werden, steigt der Wert des XB-Registers um 1. Daher wird die Anweisung "XB<XB+1" in der Adresse #3 des erweiterten Feldes des Adresssteuerspeichers 32a gespeichert. Die siebte Anweisung "XB<XB+1" sollte nach dem Ausführen der zehnten Anweisung "XB<XB" ausgeführt werden. Wenn diese zwei Anweisungen ausgeführt werden, steigt der Wert des XB-Registers um 1. Daher wird die Anweisung "XB<XB+1" in der Adresse #4 des erweiterten Feldes des Adresssteuerspeichers 32a gespeichert.

Fig. 9 zeigt die in dem Adresssteuerspeicher 32a des Musterbildners 26B zu speichernden Daten. Der Adress steuerspeicher 32a des Musterbildners 26B umfasst ein normales Feld und ein erweitertes Feld in der glei chen Weise wie der Adresssteuerspeicher 32a des Mu sterbildners 26A. Die Anweisungen, zu der nächsten Adresse zu gehen, sind in dem normalen Feld gespei chert. Die Anweisungen, nicht zu der nächsten Adresse zu gehen, sondern zu anderen Adressen zu springen, sind in dem erweiterten Feld gespeichert.

Die in dem Adresssteuerspeicher 32a des Musterbild ners 26A und in dem Adresssteuerspeicher 32a des Mu sterbildners 26B gespeicherten kombinierten Adress steueranweisungen haben unterschiedliche Anweisungen. Dies bedeutet, daß die in dem Adresssteuerspeicher 32a des Musterbildners 26A gespeicherten Adresssteu eranweisungen durch Kombinieren der ersten und zwei ten Adresssteueranweisung und der dritten und vierten Adresssteueranweisung der Adresssteuer- Sequenzanweisung erhalten werden sollten. Die in dem Adresssteuerspeicher 32a des Musterbildners 26B ge speicherten Adresssteueranweisungen sind die gleichen wie die erste Adresssteueranweisung der Adresssteuer- Sequenzanweisung, die durch Kombinieren der zweiten und dritten Adresssteueranweisungen erhalten werden.

Fig. 10 zeigt ein Musterprogramm, das durch den Adressexpander 22 des Mustergenerators nach Fig. 7 ausgeführt werden muß. Ein Adresssignal 102 wird durch den Musterbildner 26A und den Musterbildner 26B erzeugt, so daß das Musterprogramm, das von dem Adressexpander auszuführen ist, hälftig wird. Das Mu sterprogramm sollte gesetzt werden, um ein gewünsch tes Mustersignal zu erhalten, in dem die in den Adresssteuerspeichern 32a und 32b der Musterbildner 26A und 26B gespeicherten Steueranweisungen genommen werden. Das Musterprogramm wird für eine Speicherung in dem Vektorspeicher komprimiert.

Fig. 11 zeigt ein Ausführungsbeispiel des Musterbild ners 26A und 26B nach Fig. 7. Die in dem Vektorspei cher 12 gespeicherten komprimierten Anweisungen wer den ausgelesen und den Gruppenspeichern 16A und 16C in Reihenfolge ausgegeben und von dem Multiplexer 20 ausgewählt, um dem Adressexpander 22 eingegeben zu werden. Der Adressexpander 22 akzeptiert die erste komprimierte Anweisung "JNI #3 #3 #3". Wenn die die erste komprimierte Anweisung speichernde Adresse #3 ist, bedeutet dies, daß die Anweisung "NEXT" in der Adresse #0, #1 und #2 gespeichert ist. Der Adressex pander 22 erhöht den Wert des Adresssignals 102 von 0 auf 3. Der Wert der Adresse #3 wird dreimal in Über einstimmung mit der Anweisung "JNI #3 #3 #3" ausgege ben.

Der Wert des Adresssignals variiert um 0, 1, 2, 3, 3, 3, 3, wie in Fig. 11 gezeigt wird. Der Adressexpander setzt den Wert von JFLG 104 zu 1, wenn der Wert der Adresse durch die Anweisung "JUMP" geändert wird. An sonsten wird der Wert von JFLG 104 0. Der Musterbild ner 26A liefert die Adresssteueranweisung in Überein stimmung mit dem Wert des Adxesssignals 102. Zu die sem Zeitpunkt wird der Wert des erweiterten Feldes des Adresssteuerspeichers 32a ausgelesen, wenn der Wert von JFLG 104 1 ist und der Wert des normalen Feldes des Adresssteuerspeichers 32a wird ausgelesen, wenn der Wert von JFLG 104 0 ist.

Der Testmusterberechner 36 des Musterbildners 26A än dert den Wert des XB-Registers basierend auf der Adresssteueranweisung, die aus dem Adresssteuerspei cher 32a ausgelesen wird und gibt den geänderten Wert aus. Der Testmusterberechner 36 des Musterbildners 26B liest die Adresssteueranweisung aus dem Adress speicher 32a in Übereinstimmung mit dem Adresssignal 102 aus und gibt den Wert aus. Der Wert des XB- Registers des Musterbildners 26B ändert sich in Über einstimmung mit der Adresssteueranweisung, die aus dem Adresssteuerspeicher 32a des Musterbildners 26B ausgelesen wird. Der Hochgeschwindigkeitswandler 30, der in Fig. 7 gezeigt wird, wählt einen der Muster bildner 26A oder 26B aus, um das Signal auszugeben. Das Adressmustersignal entsprechend Fig. 11 wird so mit erhalten. Das Datenmustersignal 108 und das Le se/Schreib-Signal 110 werden in gleicher Weise erhal ten.

Die Halbleiterspeicher-Testvorrichtung nach Fig. 7 ist in der Lage, Adressmuster bei einer hohen Ge schwindigkeit auszugeben. Allerdings ist es notwen dig, daß der Steuerspeicher 32 der Halbleiterspei cher-Testvorrichtung nach Fig. 7 eine große Kapazität hat, da, wenn die Anweisung "REPEAT uneven numbers" ist, eine zusätzliche Anweisung "NEXT" nach der An weisung "REPEAT uneven numbers" eingeschrieben werden muß. Darüber hinaus müssen neue Steueranweisungen, die durch Kombinieren von zwei in jedem der Steuer speicher 32 zu speichernden Steueranweisungen erhal ten werden, die Sequenzsteueranweisungen und die kom primierten Anweisungen so ausgebildet werden, daß sie mit den neuen Steueranweisungen korrespondieren. Das Musterprogramm ist so groß, daß es schwierig ist, die komprimierten Anweisungen in Berücksichtigung der neuen Steueranweisungen zu planen.

Der Erfindung liegt daher die Aufgabe zugrunde einen Testmustergenerator, eine Speichertestvorrichtung und ein Verfahren zum Erzeugen einer Mehrzahl von Testmu stern zu schaffen, die die in Zusammenhang mit dem Stand der Technik stehenden Nachteile vermeidet. Die se Aufgabe wird durch Kombinationen erreicht, die in den unabhängigen Ansprüchen beschrieben sind. Die ab hängigen Ansprüche definieren weitere vorteilhafte und beispielhafte Kombinationen der vorliegenden Er findung.

Um das oben erwähnte Problem zu lösen, sieht die vor liegende Erfindung einen Testmustergenerator zum Er zeugen einer Vielzahl von Testmustern zum Prüfen ei nes Speichers vor, der umfasst: einen Steuerspeicher zum Speichern von mehreren Arten von Steueranweisun gen zum Erzeugen der Testmuster; einen Vektorspeicher zum Speichern von Vektoranweisungen, die eine Reihen folge der aus dem Steuerspeicher auszulesenden Steu eranweisungen angibt; eine Vielzahl von Gruppenspei chern zum Speichern der aus dem Vektorspeicher ausge lesenen Vektoranweisungen, wobei die Gruppenspeicher wechselnd die Vektoranweisungen speichern; einen Adressexpander 22 zum Erzeugen einer Adresse jeder der Steueranweisungen in dem Steuerspeicher in Über einstimmung mit in der Mehrzahl von Gruppenspeichern gespeicherten Vektoranweisungen; und einen Testmu sterberechner zum Erzeugen der Testmuster basierend auf den in dem Steuerspeicher gespeicherten Steueran weisungen, die aus einer von dem Adressexpander er zeugten Adresse ausgelesen werden.

Darüber hinaus sieht die vorliegende Erfindung einen Testmustergenerator zum Erzeugen einer Mehrzahl von Testmustern zum Prüfen eines Speichers vor, der um fasst: einen Steuerspeicher zum Speichern von mehre ren Arten von Steueranweisungen zum Erzeugen der Testmuster; einen Vektorspeicher zum Speichern von Vektoranweisungen, die eine Reihenfolge der aus dem Steuerspeicher auszulesenden Steueranweisungen an gibt; eine Mehrzahl von Gruppenspeichern zum Spei chern der aus dem Vektorspeicher ausgelesenen Vektor anweisungen; einen Adressexpander zum Erzeugen einer Adresse für jede der Steueranweisungen in dem Steuer speicher in Übereinstimmung mit dem in der Mehrzahl von Gruppenspeichern gespeicherten Vektoranweisungen; und einem Testmusterberechner zum Erzeugen der Test muster basierend auf den in dem Steuerspeicher ge speicherten Steueranweisungen, die aus einer von dem Adressexpander erzeugten Adresse ausgelesen werden.

Jede der aus dem Vektorspeicher ausgelesenen Vektor anweisungen kann in jedem der Mehrzahl von Gruppen speichern in Reihenfolge gespeichert werden. Der Adressexpander kann die in der Mehrzahl von Gruppen speichern gespeicherten Vektoranweisungen zur glei chen Zeit auslesen, um eine Adresse der Steueranwei sungen in dem Steuerspeicher zu erzeugen.

Der Testmusterberechner kann umfassen: Subtestmuster basierend auf den Steueranweisungen, die aus der von dem Adressexpander erzeugten Adresse eines der Unter steuerspeicher ausgelesen werden, wobei die Subtest musters Teil der Testmuster sind; und einen Hochge schwindigkeitswandler zum Erzeugen der Testmuster, indem die Subtestmuster aus dem Musterberechner aus gegeben werden.

Der Steuerspeicher kann eine Mehrzahl von Untersteu erspeichern umfassen, die im Wesentlichen die glei chen Steueranweisungen speichern. Der Adressexpander kann die in dem Vektorspeicher gespeicherten Vekto ranweisungen auslesen, um eine Adresse der Steueran weisungen in jedem der Mehrzahl von Untersteuerspei chern in Reihenfolge für jeden der Mehrzahl von Un tersteuerspeichern zu erzeugen.

Der Steuerspeicher kann eine Mehrzahl von Untersteu erspeichern umfassen, wobei jeder der Untersteuer speicher eine Steueranweisung zum Erzeugen eines neu en Testmusters basierend auf einem früheren Testmu ster speichert, das mindestens zwei Zyklen vor dem neuen Testmuster erzeugt wurde. Der Adressexpander kann die in dem Vektorspeicher gespeicherten Vekto ranweisungen auslesen, um eine Adresse der Steueran weisungen in jedem der Mehrzahl von Untersteuerspei chern in Reihenfolge für jeden der Mehrzahl von Un tersteuerspeichern zu erzeugen.

Darüber hinaus sieht die vorliegende Erfindung einen Testmustergenerator zum Erzeugen einer Mehrzahl von Testmustern zum Prüfen eines Speichers vor, der um fasst: eine Mehrzahl von Steuerspeichern, die im We sentlichen die gleichen Steueranweisungen zum Erzeu gen der Testmuster speichern; einen Vektorspeicher zum Speichern von Vektoranweisungen, die eine Reihen folge der aus der Mehrzahl von Untersteuerspeichern auszulesenden Steueranweisungen angibt; einen Adressexpander zum Erzeugen einer Adresse jeder der Steueranweisungen in jedem der Untersteuerspeicher für jeden der Untersteuerspeicher in Übereinstimmung mit den in dem Vektorspeicher gespeicherten Vektoran weisungen; und einen Testmusterberechner zum Erzeugen der Testmuster basierend auf den Steueranweisungen, die in der Mehrzahl von Untersteuerspeichern gespei chert sind und durch die von dem Adressexpander er zeugten Adresse angegeben werden.

Die Mehrzahl von Untersteuerspeichern kann im Wesent lichen die gleichen Steueranweisungen speichern, um ein neues Testmuster basierend auf einem früheren Testmuster zu erzeugen, das mindestens zwei Zyklen vor dem neuen Testmuster erzeugt wurde.

Der Testmustergenerator kann weiterhin einen Vektor- Cache-Speicher zum Speichern der aus dem Vektorspei cher ausgelesenen Vektoranweisungen aufweisen, wobei der Adressexpander eine Adresse der Steueranweisungen in der Mehrzahl von Untersteuerspeichern in Überein stimmung mit den in dem Vektor-Cache-Speicher gespei cherten Vektoranweisungen erzeugt.

Der Vektor-Cache-Speicher kann eine Mehrzahl von Gruppenspeichern zum Speichern der aus dem Vektor speicher ausgelesenen Vektoranweisungen aufweisen, wobei jeder der Gruppenspeicher jede der Vektoranwei sungen in Reihenfolge speichert. Der Adressexpander kann die Adresse der Steueranweisungen in der Mehr zahl von Untersteuerspeichern in Übereinstimmung mit den in dem Vektor-Cache-Speicher gespeicherten Vekto ranweisungen erzeugen.

Der Vektor-Cache-Speicher kann eine Mehrzahl von Gruppenspeichern zum Speichern der aus dem Vektor speicher ausgelesenen Vektoranweisungen umfassen. Der Adressexpander kann die Adresse der Steueranweisungen in der Mehrzahl von Untersteuerspeichern in Überein stimmung mit den in dem Vektor-Cache-Speicher gespei cherten Vektoranweisungen erzeugen.

Der Testmusterberechner kann umfassen: Teiltestmuster basierend auf den aus der von dem Adressexpander er zeugten Adresse ausgelesenen Steueranweisungen, wobei die Teiltestmuster ein Teil der Testmuster bilden; und einen Hochgeschwindigkeitswandler zum Erzeugen der Testmuster, indem die Teiltestmuster aus Muster berechnern ausgegeben werden.

Darüber hinaus sieht die vorliegende Erfindung einen Testmustergenerator zur Erzeugung einer Mehrzahl von Testmustern zum Prüfen eines Speichers in einer vor bestimmten Reihenfolge vor, der umfasst: eine Mehr zahl von Untersteuerspeichern, wobei jeder eine Steu eranweisung zum Erzeugen eines neuen Testmusters ba sierend auf einem früheren Testmuster speichert, das mindestens zwei Zyklen vor dem neuen Testmuster er zeugt wurde, einen Vektorspeicher zum Speichern von Vektoranweisungen, die eine Reihenfolge der aus der Mehrzahl von Untersteuerspeichern auszulesenden Steu eranweisungen angibt; einen Adressexpander zum Erzeu gen einer Adresse jeder der Steueranweisungen in je dem der Untersteuerspeicher für jeden der Untersteu erspeicher in Übereinstimmung mit den in dem Vektor speicher gespeicherten Vektoranweisungen; und einen Testmusterrechner zum Erzeugen der Testmuster basie rend auf den in der Mehrzahl von Unterspeichern ge speicherten Steueranweisungen, die durch die in dem Adressexpandern erzeugten Adresse angegeben werden.

Der Testmustergenerator kann weiterhin einen Vektor- Cache-Speicher zum Speichern der aus dem Vektorspei cher ausgelesenen Vektoranweisungen umfassen, wobei der Adressexpander eine Adresse der Steueranweisungen in der Mehrzahl von Untersteuerspeichern in Überein stimmung mit den in dem Vektor-Cache-Speicher gespei cherten Vektoranweisungen erzeugt.

Der Vektor-Cache-Speicher kann eine Vielzahl von Gruppenspeichern zum Speichern der aus dem Vektor speicher ausgelesenen Vektoranweisungen umfassen, wo bei jeder der Gruppenspeicher jede der Vektoranwei sungen in Reihenfolge speichert. Der Adressexpander kann die Adresse der Steueranweisungen in der Mehr zahl von Untersteuerspeichern in Übereinstimmung mit den in dem Vektor-Cache-Speicher gespeicherten Vekto ranweisungen erzeugen.

Der Testmusterberechner kann umfassen: Subtestmuster basierend auf den Steueranweisungen, die aus der von dem Adressexpander erzeugten Adresse jedes der Unter steuerspeicher ausgelesen werden, wobei die Subtest muster Teil der Testmuster sind; und einen Hochge schwindigkeitswandler zum Erzeugen der Testmuster, indem die Subtestmuster aus Musterberechnern ausgege ben werden.

Darüber hinaus sieht die vorliegende Erfindung eine Speichertestvorrichtung zum Testen von elektrischen Eigenschaften eines Speichers vor, wobei ein Aus gangssignal, das von dem Speicher ausgegeben wird, wenn ein vorbestimmtes Signal dem Speicher zugeführt wird, mit einem erwarteten Signal verglichen wird, das von einem normalen Speicher ausgegeben wird, wenn das vorbestimmte Signal in den normalen Speicher ein gegeben wird, wobei die Speichertestvorrichtung um fasst: einen Steuerspeicher zum Speichern von mehre ren Arten von Steueranweisungen zum Erzeugen der Testmuster einschließlich des Eingangssignals und des erwarteten Signals; einen Vektorspeicher zum Spei chern von Vektoranweisungen, die eine Reihenfolge der aus dem Steuerspeicher auszulesenden Steueranweisun gen angibt; eine Vielzahl von Gruppenspeichern zum Speichern der aus dem Vektorspeicher ausgelesenen Vektoranweisungen, wobei jeder der Gruppenspeicher jede der Vektoranweisungen in Reihenfolge speichert; einen Adressexpander zum Erzeugen einer Adresse für jede der Steueranweisungen in dem Steuerspeicher in Übereinstimmung mit den in der Mehrzahl von Gruppen speichern gespeicherten Vektoranweisungen; einen Testmusterrechner zum Erzeugen der Testmuster basie rend auf den in dem Steuerspeicher gespeicherten Steueranweisungen, die durch die von dem Adressexpan der erzeugten Adresse angegeben werden; einen Stift datenselektor zum Ändern der durch den Testmuster rechner erzeugten Testmuster derart, daß sie mit der Stiftanordnung des Speichers übereinstimmen; einen Signalformgenerator zum Erzeugen der Testmuster, die von dem Signalformgenerator geändert werden; einen Speicherakzeptor mit einem Speicherschlitz zum Auf nehmen des Speichers, der die von dem Signalformgene rator erzeugten Testmuster an den Speicher anlegt und das von dem Speicher gelieferte Ausgangssignal emp fängt; und eine Vergleichseinheit zum Bestimmen ob der Speicher normal ist oder nicht, indem das von dem Speicherakzeptor empfangene Ausgangssignal mit dem erwarteten Signal verglichen wird, das von dem Stift datenselektor ausgegeben wird.

Darüber hinaus sieht die vorliegende Erfindung eine Speichertestvorrichtung zum Testen der elektrischen Eigenschaften eines Speichers vor in dem ein Aus gangssignal, das von dem Speicher ausgegeben wird, wenn ein vorbestimmtes Signal dem Speicher zugeführt wird, mit einem erwarteten Signal, das von einem nor malen Speicher ausgegeben wird, wenn das vorbestimmte Signal dem normalen Speicher zugeführt wird, vergli chen wird, wobei die Speichertestvorrichtung umfasst: einen Steuerspeicher zum Speichern mehrerer Ärten von Steueranweisungen zum Erzeugen einer Mehrzahl von Testmustern einschließlich dem Eingangssignal und dem erwarteten Signal; einen Vektorspeicher zum Speichern von Vektoranweisungen, die eine Reihenfolge der aus dem Steuerspeicher auszulesenden Steueranweisungen angibt; eine Mehrzahl von Gruppenspeichern zum Spei chern der aus dem Vektorspeicher ausgelesenen Vektor anweisungen; einen Adressexpander zum Erzeugen einer Adresse für jede der Steueranweisungen in dem Steuer speicher in Übereinstimmung mit den in der Mehrzahl von Gruppenspeichern gespeicherten Vektoranweisungen; einen Testmusterrechner zum Erzeugen der Testmuster basierend auf den in dem Steuerspeicher gespeicherten Steueranweisungen, die durch die von dem Adressexpan der erzeugten Adresse angegeben werden; und einen Speicherakzeptor, der die von dem Testmusterrechner erzeugten Testmuster an den Speicher anlegt und die von dem Speicher ausgegebenen Ausgangssignale emp fängt.

Jede der aus dem Vektorspeicher ausgelesenen Vekto ranweisungen kann in jedem der Mehrzahl von Gruppen speichern in Reihenfolge gespeichert werden. Der Adressexpander kann die in der Mehrzahl von Gruppen speichern gespeicherten Vektoranweisungen zum glei chen Zeitpunkt auslesen, um eine Adresse der Steuer anweisungen in dem Steuerspeicher zu erzeugen.

Der Testmusterrechner kann umfassen: Subtestmuster basierend auf den Steueranweisungen, die aus der von dem Adressexpander erzeugten Adresse eines der Unter steuerspeicher ausgelesen werden, wobei die Subtest muster ein Teil der Testmuster sind; und einen Hoch geschwindigkeitswandler zum Erzeugen der Testmuster durch Ausgabe der Subtestmuster aus Musterberechnern.

Der Steuerspeicher kann eine Mehrzahl von Untersteu erspeichern umfassen, die im Wesentlichen die glei chen Steueranweisungen speichern. Der Adressexpander kann die in dem Vektorspeicher gespeicherten Vektor anweisungen auslesen, um eine Adresse der Steueran weisungen in jedem der Mehrzahl von Untersteuerspei chern in Reihenfolge für jeden der Mehrzahl von Un tersteuerspeichern erzeugen.

Der Steuerspeicher kann eine Mehrzahl von Untersteu erspeichern umfassen, wobei jeder der Untersteuer speicher eine Steueranweisung zum Erzeugen eines neu en Testmusters basierend auf einem früheren Testmu ster speichert, das mindestens zwei Zyklen vor dem neuen Testmuster erzeugt wurde. Der Adressexpander kann die in dem Vektorspeicher gespeicherten Vektor anweisungen auslesen, um eine Adresse der Steueran weisungen in jedem der Mehrzahl von Untersteuerspei chern in Reihenfolge für jeden der Mehrzahl von Un tersteuerspeichern zu erzeugen.

Darüber hinaus sieht die vorliegende Erfindung eine Speichertestvorrichtung zum Testen von elektrischen Eigenschaften eines Speichers vor, indem ein von dem Speicher ausgegebenes Ausgangssignal, wenn ein vorbe stimmtes Signal dem Speicher eingegeben wird, mit ei nem erwarteten Signal verglichen wird, das von einem normalen Speicher ausgegeben wird, wenn das vorbe stimmte Signal dem normalen Speicher eingegeben wird, wobei die Vorrichtung umfasst: eine Mehrzahl von Un tersteuerspeichern zum Speichern mehrerer Arten von Steueranweisungen zur Erzeugung einer Mehrzahl von Testmustern einschließlich des Eingangssignals und des erwarteten Signals, wobei die Mehrzahl von Unter steuerspeichern im Wesentlichen die gleichen Steuer anweisungen speichern; einen Vektorspeicher zum Spei chern von Vektoranweisungen, die eine Reihenfolge der aus der Mehrzahl von Steuerspeichern auszulesenden Steueranweisungen angibt; einen Adressexpander zum Erzeugen von Adressen der Steueranweisungen in jedem der Mehrzahl von Untersteuerspeichern für jeden der Mehrzahl von Untersteuerspeichern in Übereinstimmung mit den in dem Vektorspeicher gespeicherten Vektoran weisungen; einen Testmusterrechner zum Erzeugen der Testmuster basierend auf den in der Mehrzahl von Un tersteuerspeichern gespeicherten Steueranweisungen, die von der von dem Adressexpander erzeugten Adresse angegeben werden; und einen Speicherakzeptor, der die von dem Testmusterrechner erzeugten Testmuster an den Speicher anlegt und das von dem Speicher gelieferte Ausgangssignal empfängt.

Darüber hinaus sieht die vorliegende Erfindung eine Speichertestvorrichtung zum Testen von elektrischen Eigenschaften eines Speichers vor, indem ein Aus gangssignal, das von dem Speicher ausgegeben wird, wenn ein vorbestimmtes Signal dem Speicher eingegeben wird, mit einem erwarteten Signal vergleicht, das von einem normalen Speicher ausgegeben wird, wenn das vorbestimmte Signal dem normalen Speicher zugeführt wird, wobei die Vorrichtung umfasst: einen Steuer speicher zum Speichern mehrerer Arten von Steueran weisungen, um eine Mehrzahl von Testmustern ein schließlich des Eingangssignals und des erwarteten Signals zu erzeugen; eine Mehrzahl von Untersteuer speichern zum Speichern einer Steueranweisung zum Er zeugen eines neuen Testmusters basierend auf einem früheren Testmuster, das mindestens zwei Zyklen vor der neuen Steueranweisung erzeugt wurde; einen Vek torspeicher zum Steuern von Vektoranweisungen, die eine Reihenfolge der aus der Mehrzahl von Steuerspei chern auszulesenden Steueranweisungen angibt einen Adressexpander zum Erzeugen von Adressen der Steuer anweisungen in jedem der Mehrzahl von Untersteuer speichern für jeden der Mehrzahl von Untersteuerspei chern in Übereinstimmung mit den in dem Vektorspei cher gespeicherten Vektoranweisungen; einen Testmu sterrechner zum Erzeugen der Testmuster basierend auf den in der Mehrzahl von Untersteuerspeichern gespei cherten Steueranweisungen, die durch die in dem Adressexpander erzeugten Adressen angegeben werden; und einen Speicherakzeptor, der die von dem Testmu sterrechner erzeugten Testmuster an den Speicher an legt und das von dem Speicher gelieferte Ausgangs signal empfängt.

Der Testmustergenerator kann weiterhin einen Vektor- Cache-Speicher zum Speichern der aus dem Vektorspei chern ausgelesenen Vektoranweisungen umfassen, wobei der Adressexpander eine Adresse der Steueranweisungen in der Mehrzahl von Steuerspeichern in Übereinstim mung mit den in dem Vektor-Cache-Speicher gespeicher ten Vektoranweisungen erzeugt.

Der Vektor-Cache-Speicher kann eine Mehrzahl von Gruppenspeichern zum Speichern der aus dem Vektor speicher ausgelesenen Vektoranweisungen umfassen, wo bei jeder der Gruppenspeicher jede der Vektoranwei sungen in Reihenfolge speichert. Der Adressexpander kann die Adresse der Steueranweisungen in der Mehr zahl von Untersteuerspeichern in Übereinstimmung mit den in dem Vektor-Cache-Speicher gespeicherten Vekto ranweisungen erzeugen.

Der Vektor-Cache-Speicher kann eine Mehrzahl von Gruppenspeichern zum Speichern der aus dem Vektor speicher ausgelesenen Vektoranweisungen aufweisen. Der Adressexpander kann die Adresse der Steueranwei sungen in der Mehrzahl von Untersteuerspeichern in Übereinstimmung mit den in dem Vektor-Cache-Speicher gespeicherten Vektoranweisungen erzeugen.

Der Testmusterrechner kann umfassen: Subtestmuster basierend auf aus der von dem Adressexpander erzeug ten Adresse eines der Untersteuerspeicher ausgelese nen Steueranweisungen, wobei die Subtestmuster Be standteil der Testmuster sind; und einen Hochge schwindigkeitswandler zum Erzeugen der Testmuster, in dem die Subtestmuster von Musterrechner ausgegeben werden.

Darüber hinaus sieht die vorliegende Erfindung ein Verfahren zum Erzeugen einer Mehrzahl von Testmustern zum Testen eines Speichers vor, das umfasst: einen ersten Speicherschritt zum Speichern mehrerer Arten von Steueranweisungen in einem Steuerspeicher zur Er zeugung der Testmuster; einen Ausleseschritt zum Aus lesen der Steueranweisungen aus einem Vektorspeicher, der Vektoranweisungen speichert, die eine Reihenfolge der aus dem Steuerspeicher auszulesenden Steueranwei sungen angibt; einen zweiten Speicherschritt zum Speichern der aus dem Vektorspeicher ausgelesenen Vektoranweisungen in eine Mehrzahl von Gruppenspei chern, wobei die Vektoranweisungen wechselnd in den Gruppenspeichern gespeichert werden; einen Adresser zeugungsschritt zum Erzeugen einer Adresse von jeder der Steueranweisungen in dem Steuerspeicher in Über einstimmung mit den in der Mehrzahl von Gruppenspei chern gespeicherten Vektoranweisungen; und einen Mu stererzeugungsschritt zum Erzeugen der Testmuster ba sierend auf den Steueranweisungen, die durch die Adresse angegeben und in dem Steuerspeicher gespei chert werden.

Darüber hinaus sieht die vorliegende Erfindung ein Verfahren zur Erzeugung einer Mehrzahl von Testmu stern zum Testen eines Speichers vor, das umfasst: einen ersten Speicherschritt zum Speichern mehrerer Arten von Steueranweisungen in einem Steuerspeicher zur Erzeugung von Testmustern; einem Ausleseschritt zum Auslesen der Steueranweisungen aus einem Vektor speicher, der Vektoranweisungen speichert, die eine Reihenfolge der aus dem Steuerspeicher auszulesenden Steueranweisungen angibt; einen zweiten Speicher schritt zum Speichern der aus dem Vektorspeicher aus gelesenen Vektoranweisungen in einer Mehrzahl von Gruppenspeichern; einen Adresserzeugungsschritt zum Erzeugen einer Adresse von jeder der Steueranweisun gen in dem Steuerspeicher in Übereinstimmung mit den in der Mehrzahl von Gruppenspeichern gespeicherten Vektoranweisungen; und einen Mustererzeugungsschritt zum Erzeugen der Testmuster basierend auf den Steuer anweisungen, die durch die Adresse angegeben und in dem Steuerspeicher gespeichert werden.

Der zweite Speicherschritt kann jede der aus dem Vek torspeicher ausgelesenen Vektoranweisungen in jeden der Mehrzahl von Gruppenspeichern in Reihenfolge speichern. Der Adresserzeugungsschritt kann eine Adresse der Steueranweisungen in dem Steuerspeicher in Übereinstimmung mit den in der Mehrzahl von Grup penspeichern gespeicherten Vektoranweisungen zur gleichen Zeit erzeugen.

Der Testmusterschritt kann die Schritte umfassen: Er zeugen von Subtestmustern basierend auf den Steueran weisungen, die aus der von dem Adressexpander erzeug ten Adresse eines der Untersteuerspeicher ausgelesen werden, wobei die Subtestmuster Bestandteil der Test muster sind; und Erzeugen der Testmuster durch Ausge ben der Subtestmuster.

Der Steuerspeicher kann eine Mehrzahl von Untersteu erspeichern umfassen, die im Wesentlichen die glei chen Steueranweisungen speichern. Der Adresserzeu gungsschritt kann eine Adresse der Steueranweisungen in jedem der Mehrzahl von Untersteuerspeichern in Reihenfolge für jeden der Mehrzahl von Untersteuer speichern erzeugen.

Der Steuerspeicher kann eine Mehrzahl von Untersteu erspeichern umfassen, wobei jeder der Untersteuer speicher eine Steueranweisung zum Erzeugen eines neu en Testmusters speichert basierend auf einem früheren Testmuster, das mindestens zwei Zyklen vor dem neuen Testmuster erzeugt wurde. Der Adresserzeugungsschritt kann eine Adresse der Steueranweisungen in jedem der Mehrzahl von Untersteuerspeichern in Reihenfolge für jeden der Mehrzahl von Untersteuerspeichern erzeugen.

Darüber hinaus sieht die vorliegende Erfindung ein Verfahren zum Erzeugen einer Mehrzahl von Testmustern zum Testen eines Speichers vor, das umfasst: einen Speicherschritt des Speicherns im Wesentlichen die gleichen Anweisungen in eine Mehrzahl von Unterspei chern zum Erzeugen der Testmuster; einen Auslese schritt des Auslesens von Vektoranweisungen aus dem Vektorspeicher, die eine Reihenfolge der aus der Mehrzahl von Untersteuerspeichern auszulesenden Steu eranweisungen angeben; einen Adresserzeugungsschritt des Erzeugens einer Adresse von jeder der Steueran weisungen in jedem der Untersteuerspeicher für jeden der Untersteuerspeicher in Übereinstimmung mit den in dem Vektorspeicher gespeicherten Vektoranweisungen; und einen Testmustererzeugungsschritt des Erzeugens der Testmuster basierend auf den in der Mehrzahl von Untersteuerspeichern gespeicherten und durch die Adresse angegebenen Steueranweisungen.

Darüber hinaus sieht die vorliegende Erfindung ein Verfahren zum Erzeugen einer Mehrzahl von Testmustern zum Testen eines Speichers vor, das umfasst: einen Speicherschritt des Speicherns einer Steueranweisung in eine Mehrzahl von Untersteuerspeichern zum Erzeu gen eines neuen Testmusters basierend auf einem frü heren Testmuster, das mindestens zwei Zyklen vor dem neuen Testmuster erzeugt wurde; einen Ausleseschritt des Auslesens von in einem Vektorspeicher gespeicher ten Vektoranweisungen und des Angebens einer Reihen folge der aus der Mehrzahl von Untersteuerspeichern auszulesenden Steueranweisungen; einen Adresserzeu gungsschritt zum Erzeugen einer Adresse jeder der Steueranweisungen in jedem der Untersteuerspeicher für jeden der Untersteuerspeicher in Übereinstimmung mit den in dem Vektorspeicher gespeicherten Vektoran weisungen; und einen Testmustererzeugungsschritt des Erzeugens der Testmuster basierend auf den in der Mehrzahl von Untersteuerspeichern gespeicherten und durch die Adresse angegebenen Steueranweisungen.

Der Speicherschritt kann im Wesentlichen die gleichen Steueranweisungen in die Mehrzahl von Untersteuer speichern speichern, um ein neues Testmuster basie rend auf einem früheren Testmuster zu erzeugen, das mindestens zwei Zyklen vor dem neuen Testmuster er zeugt wurde.

Der Ausleseschritt kann die aus dem Vektorspeicher ausgelesenen Vektoranweisungen in einen Vektor-Cache- Speicher speichern. Der Adresserzeugungsschritt kann eine Adresse der Steueranweisungen in der Mehrzahl von Untersteuerspeichern in Übereinstimmung mit den in dem Vektor-Cache-Speicher gespeicherten Vektor anweisungen erzeugen.

Der Vektor-Cache-Speicher kann eine Mehrzahl von Gruppenspeichern zum Speichern der aus dem Vektor speicher ausgelesenen Vektoranweisungen umfassen, wo bei jeder Gruppenspeicher jede der Vektoranweisungen in Reihenfolge speichert. Der Adresserzeugungsschritt kann eine Adresse der Steueranweisungen in der Mehr zahl von Untersteuerspeichern in Übereinstimmung mit den in dem Vektor-Cache-Speicher gespeicherten Vekto ranweisungen erzeugen.

Der Vektor-Cache-Speicher kann eine Mehrzahl von Gruppenspeicher zum Speichern der aus dem Vektorspei cher ausgelesenen Vektoranweisungen umfassen. Der Adresserzeugungsschritt kann eine Adresse der Steuer anweisungen in der Mehrzahl von Untersteuerspeichern in Übereinstimmung mit den in dem Vektor-Cache- Speicher gespeicherten Vektoranweisungen erzeugen.

Der Testmusterschritt kann die Schritt umfassen: Er zeugen von Subtestmustern basierend auf den Steueran weisungen, die aus der von dem Adressexpander erzeug ten Adresse eines der Untersteuerspeicher ausgelesen werden, wobei die Subtestmuster Bestandteil der Test muster sind und Erzeugen der Testmuster durch Ausge ben der Subtestmuster.

Die obige Zusammenfassung der Erfindung beschreibt nicht notwendigerweise alle notwendigen Merkmale. Die Erfindung kann auch eine Unterkombination der be schriebenen Merkmale sein.

Fig. 1 ist ein Schaltbild, das einen Mustergenera tor für eine Halbleiterspeicher- Prüfvorrichtung zeigt;

Fig. 2 zeigt ein Beispiel der in dem Adresssteuer speicher 32a, dem Datensteuerspeicher 32b und dem Lese/Schreib-Steuerspeicher 32c zu speichernden Anweisungen;

Fig. 3 zeigt ein Beispiel des Musterprogramms, das von dem Mustergenerator für eine Halbleiter speicher-Testvorrichtung nach dem Stand der Technik ausgeführt wird;

Fig. 4 zeigt die in dem Vektorspeicher 12 gespei cherten komprimierten Anweisungen des Mu sterprogramms;

Fig. 5 zeigt die komprimierten Anweisungen, die von dem Vektorspeicher 12 an den Gruppenspeicher 16A übertragen werden;

Fig. 6 zeigt die Mustersignale, die von dem Adressexpander in Übereinstimmung mit dem Musterprogramm nach dem Stand der Technik erzeugt werden;

Fig. 7 ist ein Schaltbild, das einen Mustergenera tor nach dem Stand der Technik zeigt, der in der Lage ist, Testmuster bei einer hohen Ge schwindigkeit zu erzeugen;

Fig. 8 zeigt die in dem ersten Adresssteuerspeicher des ersten Musterbildners des Mustergenera tors nach Fig. 7 zu speichernden Anweisun gen;

Fig. 9 zeigt die in dem zweiten Adresssteuerspei cher des zweiten Musterbildners des Muster generators nach Fig. 7 zu speichernden An weisungen;

Fig. 10 zeigt ein Beispiel des Musterprogramms, das von dem Mustergenerator entsprechend Fig. 7 nach dem Stand der Technik ausgeführt wird;

Fig. 11 zeigt die komprimierten Anweisungen des Mu sterprogramms nach Fig. 10;

Fig. 12 ist ein Schaltbild, das eine Halbleiterspei cher-Testvorrichtung nach der vorliegenden Erfindung zeigt;

Fig. 13 ist ein Blockschaltbild, das den Sequenzcon troller 62 des Mustergenerators zeigt;

Fig. 14 ist ein Schaltbild, das den Musterbildner 26 des Mustergenerators zeigt;

Fig. 15 zeigt die in jedem der Speicher des Muster bildners 26 zu speichernden Steueranweisung;

Fig. 16 zeigt die komprimierten Anweisungen, die von dem Vektorspeicher 12 zu den Gruppenspei chern 16A und 16B übertragen werden;

Fig. 17 zeigt die Werte der Adresssignale, die in Übereinstimmung mit den komprimierten Anwei sungen nach Fig. 16 erzeugt werden;

Fig. 18 zeigt die in dem Untersteuerspeicher 32A und dem Testmusterrechner 38A gespeicherten Da ten;

Fig. 19 zeigt die in dem Untersteuerspeicher 32A und dem Testmusterrechner 38A gespeicherten Da ten; und

Fig. 20 zeigt das Adressmustersignal, das Datenmu stersignal und das Lese/Schreib- Mustersignal, die über den Hochgeschwindig keitswandler ausgegeben werden.

Die Erfindung wird nun basierend auf den bevorzugten Ausführungsbeispielen beschrieben. Dies soll nicht den Umfang der vorliegenden Erfindung begrenzen, son dern die Erfindung beispielhaft erläutern. Alle die Merkmale und ihre Kombinationen, die in dem Ausfüh rungsbeispiel beschrieben sind, sind nicht notwendi gerweise wesentlich für die Erfindung.

Fig. 12 zeigt ein bevorzugtes Ausführungsbeispiel der Speichertestvorrichtung 50 entsprechend der vorlie genden Erfindung. Die Speichertestvorrichtung 50 legt ein vorbestimmtes Eingangssignal an einen Speicher 76 an, der geprüft werden soll. Die Speicherprüfvorrich tung 50 vergleicht dann das von dem zu testenden Speicher 76 geliefertes Ausgangssignal mit dem erwar teten Ausgangssignal von einem normalen bzw. geprüf ten Speicher, wenn das gleiche Eingangssignal dem normalen Speicher zugeführt wird. Die Speichertest vorrichtung 50 bestimmt, ob der zu testende Speicher 76 in Ordnung ist oder nicht basierend auf den Ergeb nissen des Vergleichs. Die Speichertestvorrichtung 50 umfasst einen Mustergenerator 60 zum Erzeugen eines Testmusters, einen Stiftdatenselektor 66, einen Sig nalformgenerator 72, einen Speicherschlitz 78 zur Aufnahme des Speichers 76, einen Speicherakzeptor 80 und eine Vergleichseinheit 84. Der Stiftdatenselektor 66 stellt das von dem Mustergenerator erzeugte Test muster auf die Stiftanordnung des Speichers 76 ein. Der Signalformgenerator 72 erzeugt die Signalwellen form des von dem Stiftdatenselektor 66 justierten Testmusters. Der Speicherakzeptor 80 legt das von dem Signalformgenerator 72 erzeugte Testmuster an den Speicher 76 an und empfängt das von dem Speicher aus gegebene Ausgangssignal über den Speicherschlitz 76. Die Vergleichseinheit 84 bestimmt, ob der Speicher 76 in Ordnung ist oder nicht, indem das von dem Spei cherakzeptor empfangene Ausgangssignal und dem erwar teten Wert, der von dem Stiftdatenselektor 66 gelie fert wird, verglichen werden. Der Mustergenerator 62 umfasst einen Sequenzcontroller 62 und einen Muster bildner 26 zur Erzeugung von Testmustern basierend auf den Adresssignalen 102 und 104, die von dem Se quenzcontroller 62 erzeugt werden.

Fig. 13 zeigt den Sequenzcontroller im Detail. Der Sequenzcontroller 62 umfasst einen Vektorspeicher 12 zum Speichern von komprimierten Anweisungen, einen Lese/Schreib-Controller 14, einen Vektor-Cache- Speicher 16, einen MUX (einen Mustermultiplexer) 20 und einen Adressexpander 22. Der Lese/Schreib- Controller 14 liest aus dem Vektorspeicher 12 die komprimierten Anweisungen aus und überträgt diese An weisungen an den Vektor-Cache-Speicher 16 während ei ne Mehrzahl von Schleifen expandiert werden. Der Vek tor-Cache-Speicher 16 umfasst eine Mehrzahl von Grup penspeichern 16A, 16B, 16C und 16D. Der Mustermulti plexer 20 umfasst zwei Multiplexer 20A und 20B und wählt eine komprimierte Anweisung aus, die an den Adressexpander 22 einzugeben ist. Der MUX 20A wählt entweder den Gruppenspeicher 16A oder 16C aus, um die Daten an den Adressexpander 22 auszugeben. Der MUX 20B wählt entweder den Gruppenspeicher 16B oder 16D aus, um die Daten an den Adressexpander 22 auszuge ben.

Der Adressexpander 22 expandiert die komprimierte An weisung "A" die von dem MUX 20A ausgegeben wird und die komprimierte Anweisung "B", die von dem MUX 20B ausgegeben wird, um das Adresssignal 102A, das JFLG 104A, das Adresssignal 102B und das JFLG 104B auszu geben. Während der Mustermultiplexer 20 die kompri mierte Anweisung aus zwei der Gruppenspeicher 16A, 16B, 16C und 16D ausliest, speichert der Auslesecon troller 14 die aus dem Vektorspeicher 12 ausgelesenen komprimierten Anweisungen in den anderen zwei der Gruppenspeicher 16A, 16B, 16C und 16D. Wenn alle kom primierten Anweisungen in den ersten zwei Gruppen speichern gespeichert sind, beginnt der Mustermulti plexer 20, die komprimierte Anweisung aus den anderen zwei Gruppenspeichern auszulesen. Zum gleichen Zeit punkt speichert der Auslesecontroller 14 die aus dem Vektorspeicher 12 ausgelesene komprimierte Anweisung in den ersten zwei Gruppenspeichern. Somit kann der Adressexpander 22 immer die komprimierte Anweisung aus dem Vektor-Cache-Speicher 16 auslesen.

Fig. 14 ist ein Blockschaltbild, das den Musterbild ner im Detail zeigt. Der Musterbildner 26 umfasst ei nen Steuerspeicher 32 und einen Testmusterrechner 36 zum Erzeugen eines Mustersignals in Übereinstimmung mit der von dem Steuerspeicher 32 erzeugten Steueran weisung. Das Adresssignal 102A, das JFLG 104A, das Adresssignal 102B und das JFLG 104B werden dem Steu erspeicher 32 zugeführt. Der Steuerspeicher 32 um fasst eine Mehrzahl von Untersteuerspeichern 32A und 32B. Der Aufbau der Untersteuerspeicher 32A und 32B ist der gleiche wie der des Steuerspeichers 32 ent sprechend Fig. 1, daher wird die Beschreibung hier weggelassen.

Der Testmusterrechner 36 umfasst eine Mehrzahl von Musterbildnern 36A und 36B und einen Hochgeschwindig keitswandler 40. Der Musterbildner 36A erzeugt ein Adressmustersignal 106A, ein Datenmustersignal 108A und ein Lese/Schreib-Mustersignal 110A in Überein stimmung mit der von dem Untersteuerspeicher 32A aus gegebenen Steueranweisung. Der Musterbildner 36B er zeugt ein Adressmustersignal 106B, ein Datenmustersi gnal 108B und ein Lese/Schreib-Mustersignal 110B in Übereinstimmung mit der Steueranweisung, die von dem Untersteuerspeicher 32B ausgegeben wird. Der Hochge schwindigkeitswandler 40 wählt entweder das Adressmu stersignal 106A oder 106B, entweder das Datenmuster signal 108A oder 108B und entweder das Lese/Schreib- Mustersignal 110A oder 110B aus, um sie bei hoher Ge schwindigkeit auszugeben.

Fig. 15 zeigt die in den Untersteuerspeichern 32A und 32B zu speichernden Anweisungen. Die gleichen Anwei sungen werden in jedem der Untersteuerspeicher 32A und 32B gespeichert. Jeder der Untersteuerspeicher 32A und 32B umfasst ein normales Feld und ein erwei tertes Feld. Ein Beispiel des von dem Adressexpander 32 auszuführenden Programms ist auf der linken Seite von Fig. 15 dargestellt. Das Musterprogramm aus Fig. 15 ist das gleiche wie dasjenige, das in dem Muster generator nach dem Stand der Technik verwendet wird.

Wenn die Anweisung der ersten Linie "NEXT" ausgeführt wird, wird der Wert des XB-Registers zu 0, da der Adresssteuerspeicher der Instruktion der ersten Linie "XB<0" ist. Wenn die Anweisung der zweiten Linie "RE PEAT 4" ausgeführt wird, steigt der Wert des XB- Registers um Inkremente von 1, da der Adresssteuer speicher der Anweisung der ersten Linie "XB<XB+1" ist. Daher wird die Anweisung "XB<0+1", die durch Kombinieren der Adresssteuerspeicher der Anweisung der ersten Linie und der Anweisung der zweiten Linie erhalten wird, in dem Adresssteuerspeicher 32a des normalen Feldes jedes der Untersteuerspeicher 32A und 32B gespeichert. Die Anweisung "XB<XB+1", die durch Kombinieren der A 16712 00070 552 001000280000000200012000285911660100040 0002019951205 00004 16593dresssteuerspeicher "XB<XB+1" und "XB<XB" der Anweisungen der zweiten und dritten Linie erhalten wird, ist in der nächsten Adresse #1 des Adresssteuerspeichers 32a gespeichert.

In ähnlicher Weise wird die Anweisung, die durch Kom binieren der Steueranweisungen des Adressmustersig nals 106A erhalten wird, das erzeugt wird, wenn zwei aufeinanderfolgende Anweisungen ausgeführt werden, in dem normalen Feld gespeichert. Die Steueranweisungen des Datensteuersignals 108A, das erzeugt wird, wenn zwei aufeinanderfolgende Anweisungen ausgeführt wer den, werden in dem Datensteuerspeicher 32b des norma len Feldes jedes der Untersteuerspeicher 32A und 32B gespeichert. Beispielsweise ist in dem Datensteuer speicher 32b die Anweisung der ersten Linie "TP<0" und die Anweisung der zweiten Linie "TP<TP". Wenn die erste und zweite Anweisung des Musterprogramms ausge führt werden, wird der Wert 0 in dem Register TP ge speichert. Daher wird die Anweisung "TP<0" in der er sten Linie oder Leitung des Datensteuerspeichers 32 des normalen Feldes gespeichert. In dem Datensteuer speicher 32b ist die Anweisung der zweiten Linien oder Leitung "TP<TP" und die Anweisung der dritten Linie ist "TP<TP". Daher ändert sich der Wert des Re gisters TP nicht, wenn diese zwei Anweisungen durch geführt werden und die Anweisung "TP<TP" wird in der Adresse 1 #1 des Datensteuerspeichers 32b gespei chert.

In ähnlicher Weise wird die Anweisung, die durch Kom binieren der Steueranweisungen, die erzeugt werden, wenn zwei aufeinander folgende Anweisungen durchge führt werden, erhalten wird, in dem Datensteuerspei cher 32b und dem Lese/Schreib-Steuerspeicher 32c des normalen Feldes gespeichert.

Die durch Kombinieren der Anweisungen, die nicht auf einanderfolgend sind erhaltene Anweisung wird in dem erweiterten Feld jedes der Untersteuerspeicher 32A und 32B gespeichert. Beispielsweise wiederholt in der Anweisung der zweiten Linie des Musterprogramms nach Fig. 15 das Programm die Anweisung der zweiten Linie in Übereinstimmung mit der Anweisung "REPEAT 4". Der Adresssteuerspeicher der Anweisung der zweiten Linie ist "XB<XB+1" und wenn die Anweisung der zweiten Li nie zweimal wiederholt wird, wird der Wert des XB- Registers verdoppelt. Daher wird die Anweisung "XB<XB+2" in dem Adresssteuerspeicher 32a des erwei terten Feldes jeder der Untersteuerspeicher 32A und 32B gespeichert.

Die Anweisung der vierten Linie "JNI A 2" des Muster programm bedeutet, daß das Programm auf die mit "A" bezeichnete Anweisung springen muß, die die Anweisung der dritten Linie ist. Die Inhalte des Adresssteuer speichers der Anweisungen der vierten und dritten Li nie sind "XB<XB+1" und "XB<XB" und der Wert des XB- Registers steigt um 1, wenn diese zwei Anweisungen ausgeführt werden. Daher wird die Anweisung "XB<XB+1" in der vierten Linie des Adresssteuerspeichers des erweiterten Feldes jedes der Untersteuerspeicher 32A und 32B gespeichert.

In gleicher Weise wird in dem Rest des Adresssteuer speichers, des Datensteuerspeichers 32b und des Le se/Schreib-Steuerspeichers 32c des erweiterten Feldes die Anweisung durch Kombinieren von zwei Anweisungen erhalten, wenn das Programm zu einer Anweisung springt, die nicht auf die erste Anweisung folgt. In der Adresse #0 des erweiterten Feldes der Untersteu erspeicher 32A und 32B werden die Anweisungen "XB<0" und "TP<0" gespeichert, um das XB-Register und das TP-Register zu initialisieren.

In der Halbleiterspeicher-Testvorrichtung nach Fig. 7 werden die durch Kombinieren von zwei Steueranweisun gen erhaltenen Anweisungen in dem Adresssteuerspei cher 32a, dem Datensteuerspeicher 32b und dem Le se/Schreib-Steuerspeicher 32c gespeichert. Daher muß der Steuerspeicher 32 der Halbleiterspeicher- Testvorrichtung nach Fig. 7 eine große Kapazität ha ben, da, wenn die Anweisung "REPEAT uneven numbers" (wiederhole ungerade Zahlen) ist, muß eine zusätzli che Anweisung "NEXT" nach der Anweisung "REPEAT une ven numbers" geschrieben werden. In der Halbleiter speicher-Testvorrichtung nach den Fig. 12 bis 14 werden jedoch die in den Adresssteuerspeicher 32a, den Datensteuerspeicher 32b und den Lese/Schreib- Steuerspeicher 32c einzuspeichernden Anweisungen auf der Grundlage der Mehrzahl von Mustererzeugungsanwei sungen des Adressexpanders erzeugt. Daher können, selbst wenn die Anweisung "REPEAT uneven numbers" ist, die Steueranweisungen entsprechend der Anweisung in dem normalen Feld und dem erweiterten Feld jedes der Steuerspeicher 32 gespeichert werden. Dies be wirkt insbesondere eine Minimierung der notwendigen Kapazität des Steuerspeichers, wenn Testmuster mit einer Vielzahl von Schleifenanweisungen erzeugt wer den müssen.

Die komprimierten Anweisungen werden von dem Vektor speicher 12 zu dem Vektor-Cache-Speicher 16 übertra gen, wie in Fig. 16 gezeigt wird. Die erste Anweisung "REPEAT 4 #1" wird an die Adresse #0 des Gruppenspei chers 16 übertragen. Die zweite Anweisung "JNI 2 #3 #2" wird an den Gruppenspeicher 16B (bank memory) übertragen. Die komprimierten Anweisungen mit der Ausnahme der Schleifen werden wechselnd in den Grup penspeichern 16A und 16B gespeichert.

Das Adresssignal 102A, das JFLG 104A, das Adress signal 102B und das JFLG 104B werden in Übereinstim mung mit den komprimierten Anweisungen erzeugt, die an die Gruppenspeicher 16A und 16B übertragen werden. In dem ersten Initialisierungszyklus setzt der Adressexpander 22 das JFLG 104B zu 1 und das Adress signal 102B zu #0. Wenn die Initialisierungsanweisung aus dem erweiterten Feld des Untersteuerspeichers 32b ausgelesen wird, werden die Werte des XB-Registers und des Registers TP initialisiert. Der Adressexpan der 22 liest die Anweisungen "REPEAT 4" und JNI 2 #3 #2" jeweils aus den Gruppenspeichern 16A und 16B aus.

Die erste Anweisung "REPEAT 4 #1" gibt an, daß die Anweisung "NEXT" ausgelassen wird bevor die Anweisung "REPEAT 4 #1" ausgeführt werden soll. Daher werden die der Wert #0 als Adresssignal 102A und der Wert 0 als JFLG 104A ausgegeben. Die Anweisung "REPEAT 4 #1" wird dann ausgeführt. Da die Anweisung "REPEAT 4 #1" eine Springanweisung ist, werden der Wert #1 als Adresssignal 102B und der Wert 1 als JFLG 104B ausge geben. Die Springanweisungen, die durch die Anweisung "REPEAT 4 #2" angegeben werden, werden viermal ausge führt und die durch die Springanweisungen erzeugten Signale werden wechselseitig als Adresssignale 102A und 102B ausgegeben. Wenn die vierte Springanweisung beendet ist, wird der Wert #2 als nächstes ausgege ben, daher wird der dritte Zyklus des JFLG 104A zu 0.

Die zweite komprimierte Anweisung "JNI 2 #3 #2" gibt an, daß diese Anweisung in der Adresse #3 gespeichert ist. Das bedeutet, daß die Anweisung "NEXT" in der Adresse #2 ausgelassen ist. Der Adressexpander 22 liefert den Wert #2 als Adresssignal 102B und den Wert 0 als JFLG 104B. Dann wird die Anweisung "JNI 2 #3 #2" ausgeführt. Die Anweisung ist eine Springan weisung, daher wird der Wert 1 als JFLG 104A und der Wert #3 als Adresssignal 104A ausgegeben. Der Wert #2 als Adresssignal 102B und der Wert 0 als JFLG 104B wird ausgegeben.

Die komprimierten Anweisungen werden wechselnd aus den Gruppenspeichern 16A und 16B ausgelesen und die Adresssignale werden wechselnd als Adresssignale 102A und 102B ausgegeben. Der Wert von JFLG wird zu 0 wenn die nächste Adresse einen aufeinanderfolgenden Wert aufweist und wird zu 1 wenn das nächste Adresssignal einen Springwert aufweist. Der Wert des nächsten Adresssignals wird durch den Wert des aktuellen Adresssignals und die komprimierte Anweisung des ak tuellen Adresssignals bestimmt. Dies bedeutet, daß der Wert des.Adresssignals 102A in dem nächsten Zy klus von dem Wert des Adresssignals 102B und der kom primierten Anweisung des aktuellen Zyklus abhängt. Der Wert von JFLG 104A wird durch die als Adress signal 102A des nächsten Zyklus ausgegebenen Anwei sung bestimmt. Dies bedeutet, daß der Wert des Adresssignals 102B in dem nächsten Zyklus von dem Wert des Adresssignals 102A und der komprimierten An weisung des aktuellen Zyklus abhängt. Der Wert von JFLG 104B wird durch die als Adresssignal 102B des nächsten Zyklus ausgegebenen Anweisung bestimmt.

Fig. 18 zeigt die Werte, die von dem Adresssteuer speicher 32a, dem Datensteuerspeicher 32b und dem Le se/Schreib-Steuerspeicher 32c ausgegeben werden, wenn das Adresssteuersignal 102A und JFLG 104A ausgegeben werden. Fig. 18 zeigt auch die Werte des Adressmu stersignals 106A, des Datenmustersignals 108A und des Lese/Schreib-Mustersignals 110A. In dem Initialisie rungszyklus wird der Wert des Adresssteuersignals nicht bestimmt, daher werden ungültige Werte von dem Adresssteuerspeicher 32a, dem Datensteuerspeicher 32b und dem Lese/Schreib-Steuerspeicher 32c ausgegeben. Die Werte des XB-Registers, des TP-Registers, des Adressmustersignals 106A, des Datenmustersignals 108A und des Lese/Schreib-Mustersignals 110A sind auch un gültig.

In dem ersten Zyklus sind die Werte des Adresssignals 102A und des JFLG 104A 0. Die Anweisungen "XB<0+1" und "TP<0" werden jeweils aus dem Adresssteuerspei cher 32a und dem Datensteuerspeicher 32b ausgelesen. Dies führt zu einem Wert des XB-Registers von 1 und dem Wert des TP-Registers von 0 in dem zweiten Zy klus. Diese Werte werden als Adressmustersignal 106A und Datenmustersignal 108A ausgegeben. In dem zweiten Zyklus werden die Anweisungen "XB<XB+2", "TP<TP" und "Write" jeweils aus dem Adresssteuerspeicher 32a, dem Datensteuerspeicher 32b und dem Lese/Schreib- Steuerspeicher 32c ausgelesen. Das "Write"-Signal, das aus dem Lese/Schreib-Steuerspeicher 32c ausgele sen wird, wird direkt als Lese/Schreib-Signal 110A ausgegeben. Dies führt zu einem Wert des XB-Registers von 3 und dem Wert des TP-Registers von 0 in dem dritten Zyklus.

In dem dritten Zyklus werden die Anweisungen "XB<XB+1", "TP<TP" und "Write" jeweils aus dem Adresssteuerspeicher 32a, dem Datensteuerspeicher 32b und dem Lese/Schreib-Steuerspeicher 32c ausgelesen. Dies führt zu dem Wert des XB-Registers von 0 und dem Wert des TP-Registers von weiterhin 0 in dem vierten Zyklus. In gleicher Weise werden die Anweisungen aus dem Adresssteuerspeicher 32a, dem Datensteuerspeicher 32b und dem Lese/Schreib-Steuerspeicher 32c ausgele sen und dem Testmusterrechner 32 eingegeben. Dieser erzeugt das Adressmustersignal 106A, das Datenmuster signal 108A und das Lese/Schreib-Mustersignal 110A.

Fig. 19 zeigt die Werte, die aus dem Adresssteuer speicher 32a, dem Datensteuerspeicher 32b und dem Le se/Schreib-Steuerspeicher 32c ausgegeben werden, wenn das Adresssteuersignal 102B und das JFLG 104B ausge geben werden. Fig. 19 zeigt auch die Werte des Adressmustersignals 10GB, des Datenmustersignals 108B und des Lese/Schreib-Mustersignals hOB. In dem In itialisierungszyklus ist der Wert des Adresssteuersi gnals 0 und der Wert des JFLG 104B ist 1, daher wer den jeweils die Anweisungen "XB<0" und "TP<0" aus dem Adresssteuerspeicher 32a und dem Datensteuerspeicher 32b des erweiterten Feldes ausgegeben. Dies führt zu einem Initialisierungswert des XB-Registers von 0 und dem Wert des initialisierten TP-Registers von 0 im ersten Zyklus. In dem ersten Zyklus sind die Werte des Adresssignals 102B und des JFLG 104B beide 1. Die Anweisungen "XB<XB+2" und "TP<TP" werden jeweils aus dem Adresssteuerspeicher 32a und dem Datensteuerspei cher 32b des erweiterten Feldes ausgelesen. Dies führt zu dem Wert des XB-Registers von 2 und dem Wert des TP-Registers zu weiterhin 0 in dem zweiten Zy klus. Der Testmusterrechner 36B, der die gleichen Be triebs- und Arbeitsfunktionen wie der Musterrechner 36A aufweist, liefert das Adressmustersignal 106B, das Datenmustersignal 108B und das Lese/Schreib- Mustersignal 110B.

Der Hochgeschwindigkeitswandler 20 wählt entweder die von dem Testmusterrechner 36A ausgegebenen Signals oder die von dem Testmusterrechner 3GB ausgegebenen Signale als Adressmustersignal 106B, Datenmustersi gnal 108 und Lese/Schreib-Mustersignal 110B aus, wie in Fig. 20 gezeigt wird. Somit kann der Hochgeschwin digkeitswandler 40 die Mustersignale mit doppelter Geschwindigkeit zu dem entsprechenden Stand der Tech nik ausgeben.

Der Mustergenerator nach Fig. 12 umfasst zwei Unter steuerspeicher, um die Mustersteueranweisungen zum gleichen Zeitpunkt auszugeben und zwei Testmusterbe rechner 36A und 36B, um zwei Mustersignale zum glei chen Zeitpunkt auszugeben. Der Musterbildner kann vier Untersteuerspeicher und vier Testmusterberechner umfassen. Der Hochgeschwindigkeitswandler kann einen der vier Testmusterberechner auswählen, um das Mu stersignal in Reihenfolge auszugeben. Der Unterschied zwischen dem Mustergenerator nach der vorliegenden Erfindung und dem Beispiel nach Fig. 7 liegt darin, daß die Anweisungen der früheren Anweisung nicht mit der aktuellen Anweisung kombiniert wird. Wenn die frühere Anweisung mit der aktuellen Anweisung kombi niert wird, wird eine Vielzahl von Anweisungen ver langt, wenn die Anweisungen von einigen Adressen zu einer Anweisung einer Adresse springen. Dies führt zu der Tatsache, daß eine Anzahl von Anweisungen für das erweiterte Feld und einer Anzahl von Werten für JFLG benötigt werden.

Entsprechend der vorliegenden Erfindung wird der Wert des JFLG abhängig davon bestimmt, ob das Adresssignal des nächsten Schrittes einen aufeinanderfolgenden Wert oder einen springenden Wert aufweist und die kombinierten Anweisungen werden in dem erweiterten Feld gespeichert, wenn das Adresssignal des nächsten Schrittes einen springenden Wert aufweist, wobei alle kombinierten Anweisungen in dem Steuerspeicher 32 ge speichert werden können, selbst wenn die Anweisungen von verschiedenen Adressen zu einer Anweisung einer Adresse springen. Darüber hinaus werden die kombi nierten Anweisungen basierend auf einem auszuführen den Musterprogramm von dem Adressexpander erzeugt, nicht durch Komprimierung einer Vielzahl von Steuer anweisungen, die von dem Steuerspeicher auszugeben sind, wodurch die benötigte Kapazität des Steuerspei chers 32 minimiert werden kann, selbst wenn eine Vielzahl von Schleifenanweisungen eingeschlossen sind.

Obwohl die vorliegende Erfindung durch beispielhafte Ausführungsformen beschrieben wurde, sei klarge stellt, daß viele Änderungen und Substitutionen von den Fachleuten durchgeführt werden können ohne den Geist und den Umfang der vorliegenden Erfindung zu verlassen, die nur durch die beigefügten Ansprüche definiert ist.

Claims

1. Testmustergenerator (60) zum Erzeugen einer Mehrzahl von Testmustern, um einen Speicher (76) zu prüfen, gekennzeichnet durch
einen Steuerspeicher (32) zum Speichern von meh reren Arten von Steueranweisungen zum Erzeugen der Testmuster;
einen Vektorspeicher (12) zum Speichern von Vek toranweisungen, die eine Reihenfolge der aus dem Steuerspeicher (32) auszulesenden Steueranwei sungen angibt;
eine Vielzahl von Gruppenspeichern (16) zum Speichern der aus dem Vektorspeicher (12) ausge lesenen Vektoranweisungen, wobei die Gruppen speicher (16) wechselnd die Vektoranweisungen speichern;
einen Adressexpander (22) zum Erzeugen einer Adresse jeder der Steueranweisungen in dem Steu erspeicher (32) in Übereinstimmung mit in der Mehrzahl von Gruppenspeichern (16) gespeicherten Vektoranweisungen und
einen Testmusterberechner (36) zum Erzeugen der Testmuster basierend auf den in dem Steuerspei cher (32) gespeicherten Steueranweisungen, die aus einer von dem Adressspeicher (22) erzeugten Adresse ausgelesen werden.

2. Testmustergenerator (60) zum Erzeugen einer Mehrzahl von Testmustern, um einen Speicher (76) zu prüfen, gekennzeichnet durch:
einen Steuerspeicher (32) zum Speichern von meh reren Arten von Steueranweisungen zum Erzeugen der Testmuster;
einen Vektorspeicher (12) zum Speichern von Vek toranweisungen, die eine Reihenfolge der aus dem Steuerspeicher (32) auszulesenden Steueranwei sungen angibt;
eine Mehrzahl von Gruppenspeichern (16A, 16B, 16C und 16D) zum Speichern der aus dem Vektor speicher (12) ausgelesenen Vektoranweisungen;
einen Adressexpander (22) zum Erzeugen einer Adresse jeder der Steueranweisungen in dem Steu erspeicher (32) in Übereinstimmung mit in der Mehrzahl von Gruppenspeichern (16A, 16B, 16C und 16D) gespeicherten Vektoranweisungen und
einen Testmusterberechner (36) zum Erzeugen der Testmuster basierend auf den in dem Steuerspei cher (32) gespeicherten Steueranweisungen, die aus einer von dem Adressspeicher (22) erzeugten Adresse ausgelesen werden.

3. Testmustergenerator nach Anspruch 1 oder An spruch 2, dadurch gekennzeichnet, daß jede der aus dem Vektorspeicher (12) ausgelesenen Vektor anweisungen in Reihenfolge in jedem der Gruppen speicher (16A, 16B, 16C und 16D) gespeichert wird und daß der Adressexpander (22) die in der Mehrzahl von Gruppenspeichern gespeicherten Vek toranweisungen zum gleichen Zeitpunkt ausliest, um eine Adresse der Steueranweisungen in dem Steuerspeicher (32) zu erzeugen.

4. Testmustergenerator nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß der Steuer speicher (32) eine Mehrzahl von Untersteuerspei chern (32A und 32B) umfasst, die im Wesentlichen die gleichen Steueranweisungen speichern und daß der Adressexpander (22) die in dem Vektorspei cher (12) gespeicherten Vektoranweisungen aus liest, um eine Adresse der Steueranweisungen in jedem der Mehrzahl von Untersteuerspeichern (32A und 32B) in Reihenfolge für jeden der Mehrzahl von Untersteuerspeichern zu erzeugen.

5. Testmustergenerator nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß der Steuer speicher (32) eine Mehrzahl von Untersteuerspei chern (32A und 32B) umfasst, wobei jede der Un tersteuerspeicher (32A, 32B) eine Steueranwei sung zum Erzeugen eines neuen Testmusters basie rend auf einem früheren Testmuster speichert, das mindestens zwei Zyklen vor dem neuen Testmu ster erzeugt wurde und daß der Adressexpander (22) die in dem Vektorspeicher (12) gespeicher ten Vektoranweisungen ausliest, um eine Adresse der Steueranweisungen in jedem der Mehrzahl von Untersteuerspeichern in Reihenfolge für jeden der Mehrzahl von Untersteuerspeichern zu erzeu gen.

6. Testmustergenerator zum Erzeugen einer Mehrzahl von Testmustern, um einen Speicher zu prüfen, gekennzeichnet durch
eine Mehrzahl von Untersteuerspeichern (32A, 32B), die im Wesentlichen die gleichen Steueran weisungen speichern, um die Testmuster zu erzeu gen;
einen Vektorspeicher (12) zum Speichern von Vek toranweisungen, die eine Reihenfolge der aus den Untersteuerspeichern (32A, 32B) ausgelesenen Steueranweisungen angeben;
einen Adressexpander (22) zum Erzeugen einer Adresse jeder der Steueranweisungen in jedem der Untersteuerspeicher (32A, 32B) für jeden der Un tersteuerspeicher (32A, 32B) in Übereinstimmung mit den in dem Vektorspeicher (12) gespeicherten Vektoranweisungen; und
einen Testmusterberechner (36) zum Erzeugen der Testmuster basierend auf den in der Mehrzahl von Untersteuerspeichern gespeicherten Steueranwei sungen, die von der von dem Adressexpander (22) erzeugten Adresse angegeben werden.

7. Testmustergenerator zum Erzeugen einer Mehrzahl von Testmustern zum Prüfen eines Speichers in einer vorbestimmten Reihenfolge, gekennzeichnet durch
eine Mehrzahl von Untersteuerspeichern (32A, 32B), die jeweils eine Steueranweisung zum Er zeugen eines neuen Testmusters basierend auf ei nem früheren Testmuster speichern, das minde stens zwei Zyklen vor dem neuen Testmuster er zeugt wurde,
einen Vektorspeicher (12) zum Speichern von Vek toranweisungen, die eine Reihenfolge der aus der Mehrzahl von Untersteuerspeichern (32A, 32B) auszulesenden Steueranweisungen angeben;
einen Adressexpander (22) zum Erzeugen einer Adresse von jeder der Steueranweisungen in jedem der Untersteuerspeicher für jeden der Untersteu erspeicher in Übereinstimmung mit den in dem Vektorspeicher (12) gespeicherten Vektoranwei sungen;
und einen Testmusterrechner (36) zum Erzeugen der Testmuster basierend auf den in der Mehrzahl von Untersteuerspeichern (32A, 32B) gespeicher ten Steueranweisungen, die durch die von dem Adressexpander (22) erzeugten Adresse angegeben werden.

8. Testmustergenerator nach Anspruch 6 oder 7, da durch gekennzeichnet, daß die Vielzahl von Un tersteuerspeichern (32A, 32B) im Wesentlichen die gleichen Steueranweisungen speichern, um ein neues Testmuster basierend auf einem früheren Testmuster zu erzeugen, das mindestens zwei Zy klen vor dem neuen Testmuster erzeugt wurde.

9. Testmustergenerator nach einem der Ansprüche 6 bis 8, gekennzeichnet durch einen Vektor-Cache- Speicher (16) zum Speichern der aus dem Vektor speicher (12) ausgelesenen Vektoranweisungen, wobei der Adressexpander (22) eine Adresse der Steueranweisungen in der Mehrzahl von Untersteu erspeichern in Übereinstimmung mit den in dem Vektor-Cache-Speicher (16) gespeicherten Vekto ranweisungen erzeugt.

10. Testmustergenerator nach einem der Ansprüche 6 bis 8, dadurch gekennzeichnet, daß der Vektor- Cache-Speicher (16) eine Vielzahl von Gruppen speichern (16A, 16B, 16C, 16D) zum Speichern der aus dem Vektorspeicher (12) ausgelesenen Vekto ranweisungen umfasst, wobei jeder der Gruppen speicher (16A, 16B, 16C, 16D) jede der Vektoran weisungen in Reihenfolge speichert und daß der Adressexpander (22) die Adresse der Steueranwei sungen in der Mehrzahl von Untersteuerspeichern (32A, 32B) in Übereinstimmung mit den in dem Vektor-Cache-Speicher (16) gespeicherten Vekto ranweisungen erzeugt.

11. Testmustergenerator nach einem der Ansprüche 6 bis 8, dadurch gekennzeichnet, daß der Vektor- Cache-Speicher (16) eine Mehrzahl von Gruppen speichern (16A, 16B, 16C, 16D) zum Speichern der aus dem Vektorspeicher (12) ausgelesenen Anwei sungen umfasst und daß der Adressexpander (22) die Adresse der Steueranweisungen in der Mehr zahl von Untersteuerspeichern (32A, 32B) in Übereinstimmung mit den in dem Vektor-Cache- Speicher (16) gespeicherten Vektoranweisungen erzeugt.

12. Testmustergenerator nach einem der Ansprüche 3 bis 11, dadurch gekennzeichnet, daß der Testmu sterrechner (36) umfasst:
Subtestmuster basierend auf den Steueranweisun gen, die aus der von dem Adressexpander (22) er zeugten Adresse eines der Untersteuerspeicher (32A, 32B) ausgelesen werden, wobei die Subtest muster Bestandteil der Testmuster sind und
einen Hochgeschwindigkeitswandler (40) zum Er zeugen der Testmuster durch Ausgeben der Sub testmuster aus Musterberechnern (36A, 36B).

13. Speichertestvorrichtung (50) zum Testen von elektrischen Eigenschaften eines Speichers (76) durch Vergleich eines Ausgangssignals, das von dem Speicher (76) ausgegeben wird, wenn ein vor bestimmtes Signal in den Speicher (76) eingege ben wird, mit einem erwarteten Signal, das von einem normalen Speicher ausgegeben wird, wenn das vorbestimmte Signal dem normalen Speicher eingegeben wird, gekennzeichnet durch:
einen Steuerspeicher (32) zum Speichern von meh reren Arten von Steueranweisungen zum Erzeugen einer Mehrzahl von Testmustern einschließlich des Eingangssignals und des erwarteten Signals;
einen Vektorspeicher (12) zum Speichern von Vek toranweisungen, die eine Reihenfolge der aus dem Steuerspeicher (32) auszulesenden Steueranwei sungen angeben;
eine Mehrzahl von Gruppenspeichern (16A, 16B, 16C, 16D) zum Speichern der aus dem Vektorspei cher (12) ausgelesenen Vektoranweisungen, wobei jeder der Gruppenspeicher (16A, 16B, 16C, 16D) jede der Vektoranweisungen in Reihenfolge spei chert;
einen Adressexpander (22) zum Erzeugen einer Adresse von jeder der Steueranweisungen in dem Steuerspeicher (32) in Übereinstimmung mit in der Mehrzahl von Gruppenspeichern (16A, 16B, 16C, 16D) gespeicherten Vektoranweisungen;
einen Testmusterrechner (36) zum Erzeugen der Testmuster basierend auf den in dem Steuerspei cher (32) gespeicherten Steueranweisungen, die durch die von dem Adressexpander (22) erzeugten Adresse angegeben werden;
einen Stiftdatenselektor (66) zum Ändern der von dem Testmusterrechner (36) erzeugten Testmuster derart, daß sie der Stiftanordnung des Speichers (76) entsprechen;
einen Signalformgenerator (72) zum Erzeugen der Testmuster, die von dem Stiftdatenselektor (66) geändert wurden;
einen Speicherakzeptor (80) mit einem Speicher schlitz (78) zur Aufnahme des Speichers (76), der die von dem Signalformgenerator (72) erzeug ten Testmuster an den Speicher (76) anlegt und der das von dem Speicher (76) ausgegebene Aus gangssignals empfängt; und
eine Vergleichseinheit (84) zum Bestimmen, ob der Speicher (76) in Ordnung ist oder nicht, in dem das von dem Speicherakzeptor (80) empfangene Ausgangssignal mit dem von dem Stiftdatenselek tor (66) ausgegebenen erwarteten Signal vergli chen wird.

14. Speichertestvorrichtung (50) zum Testen von elektrischen Eigenschaften eines Speichers (76) durch Vergleich eines Ausgangssignals, das von dem Speicher (76) ausgegeben wird, wenn ein vor bestimmtes Signal in den Speicher (76) eingege ben wird, mit einem erwarteten Signal, das von einem normalen Speicher ausgegeben wird, wenn das vorbestimmte Signal dem normalen Speicher eingegeben wird, gekennzeichnet durch:
einen Steuerspeicher (32) zum Speichern von meh reren Arten von Steueranweisungen zum Erzeugen einer Mehrzahl von Testmustern einschließlich des Eingangssignals und des erwarteten Signals;
einen Vektorspeicher (12) zum Speichern von Vek toranweisungen, die eine Reihenfolge der aus dem Steuerspeicher (32) auszulesenden Steueranwei sungen angeben;
eine Mehrzahl von Gruppenspeichern (16A, 16B, 16C, 16D) zum Speichern der aus dem Vektorspei cher (12) ausgelesenen Vektoranweisungen, wobei jeder der Gruppenspeicher (16A, 16B, 16C, 16D) jede der Vektoranweisungen in Reihenfolge spei chert;
einen Adressexpander (22) zum Erzeugen einer Adresse von jeder der Steueranweisungen in dem Steuerspeicher (32) in Übereinstimmung mit in der Mehrzahl von Gruppenspeichern (16A, 16B, 16C, 16D) gespeicherten Vektoranweisungen;
einen Testmusterrechner (36) zum Erzeugen der Testmuster basierend auf den in dem Steuerspei cher (32) gespeicherten Steueranweisungen, die durch die von dem Adressexpander (22) erzeugten Adresse angegeben werden; und
einen Speicherakzeptor (80), der die von dem Testmusterrechner (36) erzeugten Testmuster an den Speicher (76) anlegt und das Ausgangssignal von dem Speicher (76) empfängt.

15. Speichertestvorrichtung nach Anspruch 13 oder 14, dadurch gekennzeichnet, daß jede der aus dem Vektorspeicher (12) ausgelesenen Vektoranweisun gen in Reihenfolge in jedem der Gruppenspeicher (16A, 16B, 16C und 16D) gespeichert wird und daß der Adressexpander (22) die in der Mehrzahl von Gruppenspeichern gespeicherten Vektoranweisungen zum gleichen Zeitpunkt ausliest, um eine Adresse der Steueranweisungen in dem Steuerspeicher (32) zu erzeugen.

16. Speichertestvorrichtung nach einem der Ansprüche 13 bis 15, dadurch gekennzeichnet, daß der Steu erspeicher (32) eine Mehrzahl von Untersteuer speichern (32A und 32B) umfasst, die im Wesent lichen die gleichen Steueranweisungen speichern und daß der Adressexpander (22) die in dem Vek torspeicher (12) gespeicherten Vektoranweisungen ausliest, um eine Adresse der Steueranweisungen in jedem der Mehrzahl von Untersteuerspeichern (32A und 32B) in Reihenfolge für jeden der Mehr zahl von Untersteuerspeichern zu erzeugen.

17. Speichertestvorrichtung nach einem der Ansprüche 13 bis 15, dadurch gekennzeichnet, daß der Steu erspeicher (32) eine Mehrzahl von Untersteuer speichern (32A und 32B) umfasst, wobei jede der Untersteuerspeicher (32A, 32B) eine Steueranwei sung zum Erzeugen eines neuen Testmusters basie rend auf einem früheren Testmuster speichert, das mindestens zwei Zyklen vor dem neuen Testmu ster erzeugt wurde und daß der Adressexpander (22) die in dem Vektorspeicher (12) gespeicher ten Vektoranweisungen ausliest, um eine Adresse der Steueranweisungen in jedem der Mehrzahl von Untersteuerspeichern in Reihenfolge für jeden der Mehrzahl von Untersteuerspeichern zu erzeu gen.

18. Speichertestvorrichtung (50) zum Testen von elektrischen Eigenschaften eines Speichers (76) durch Vergleich eines Ausgangssignals, das von dem Speicher (76) ausgegeben wird, wenn ein vor bestimmtes Signal in den Speicher (76) eingege ben wird, mit einem erwarteten Signal, das von einem normalen Speicher ausgegeben wird, wenn das vorbestimmte Signal dem normalen Speicher eingegeben wird, gekennzeichnet durch:
eine Mehrzahl von Untersteuerspeichern (32A, 32B) zum Speichern von mehreren Arten von Steu eranweisungen zum Erzeugen einer Mehrzahl von Testmustern einschließlich des Eingangssignals und des erwarteten Signals, wobei die Mehrzahl von Untersteuerspeichern (32A, 32B) im Wesentli chen die gleichen Steueranweisungen speichert;
einen Vektorspeicher (12) zum Speichern von Vek toranweisungen, die eine Reihenfolge der aus der Mehrzahl von Untersteuerspeichern auszulesenden Steueranweisungen angeben;
einen Adressexpander (22) zum Erzeugen von Adressen der Steueranweisungen in jedem der Mehrzahl von Untersteuerspeichern (32A, 32B) für jeden der Mehrzahl von Untersteuerspeichern (32A, 32B) in Übereinstimmung mit den in dem Vektorspeicher (12) gespeicherten Vektoranwei sungen;
einen Testmusterberechner (36) zum Erzeugen der Testmuster basierend auf den in der Mehrzahl von Untersteuerspeichern (32A, 32B) gespeicherten Steueranweisungen, die durch die von dem Adressexpander (22) erzeugten Adresse angegebe nen werden; und
einen Speicherakzeptor (80), der die von dem Testmusterberechner (36) erzeugten Testmuster an den Speicher (76) anlegt und das von dem Spei cher (76) gelieferte Ausgangssignal empfängt.

19. Speichertestvorrichtung (50) zum Testen von elektrischen Eigenschaften eines Speichers (76) durch Vergleich eines Ausgangssignals, das von dem Speicher (76) ausgegeben wird, wenn ein vor bestimmtes Signal in den Speicher (76) eingege ben wird, mit einem erwarteten Signal, das von einem normalen Speicher ausgegeben wird, wenn das vorbestimmte Signal dem normalen Speicher eingegeben wird, gekennzeichnet durch:
einen Steuerspeicher (32) zum Speichern von meh reren Arten von Steueranweisungen zum Erzeugen einer Mehrzahl von Testmustern einschließlich des Eingangssignals und des erwarteten Signals;
eine Mehrzahl von Untersteuerspeichern (32A, 32B) zum Speichern einer Steuerinformation zur Erzeugung eines neuen Testmusters basierend auf einem früheren Testmuster, das mindestens zwei Zyklen vor dem neuen Testmuster erzeugt wurde;
einen Vektorspeicher (12) zum Speichern von Vek toranweisungen, die eine Reihenfolge der aus der Mehrzahl von Untersteuerspeichern auszulesenden Steueranweisungen angeben;
einen Adressexpander (22) zum Erzeugen von Adressen der Steueranweisungen in jedem der Un tersteuerspeicher (32A, 32B) für jeden der Mehr zahl von Untersteuerspeichern in Übereinstimmung mit den in dem Vektorspeicher (12) gespeicherten Vektoranweisungen;
einen Testmusterberechner (36) zum Erzeugen der Testmuster basierend auf den in der Mehrzahl von Untersteuerspeichern gespeicherten Steueranwei sungen anlegt und daß von dem Speicher (76) ge lieferte Ausgangssignal empfängt.

20. Speichertestvorrichtung nach Anspruch 18 oder Anspruch 19, dadurch gekennzeichnet, daß die Vielzahl von Untersteuerspeichern (32A, 32B) im Wesentlichen die gleichen Steueranweisungen speichern, um ein neues Testmuster basierend auf einem früheren Testmuster zu erzeugen, das min destens zwei Zyklen vor dem neuen Testmuster er zeugt wurde.

21. Speichertestvorrichtung nach einem der Ansprüche 18 bis 20, gekennzeichnet durch einen Vektor- Cache-Speicher (16) zum Speichern der aus dem Vektorspeicher (12) ausgelesenen Vektoranweisun gen, wobei der Adressexpander (22) eine Adresse der Steueranweisungen in der Mehrzahl von Unter steuerspeichern in Übereinstimmung mit den in dem Vektor-Cache-Speicher (16) gespeicherten Vektoranweisungen erzeugt.

22. Speichertestvorrichtung nach einem der Ansprüche 18 bis 20, dadurch gekennzeichnet, daß der Vek tor-Cache-Speicher (16) eine Vielzahl von Grup penspeichern (16A, 16B, 16C, 16D) zum Speichern der aus dem Vektorspeicher (12) ausgelesenen Vektoranweisungen umfasst, wobei jeder der Grup penspeicher (16A, 16B, 16C, 16D) jede der Vekto ranweisungen in Reihenfolge speichert und daß der Adressexpander (22) die Adresse der Steuer anweisungen in der Mehrzahl von Untersteuerspei chern (32A, 32B) in Übereinstimmung mit den in dem Vektor-Cache-Speicher (16) gespeicherten Vektoranweisungen erzeugt.

23. Speichertestvorrichtung nach einem der Ansprüche 18 bis 20, dadurch gekennzeichnet, daß der Vek tor-Cache-Speicher (16) eine Mehrzahl von Grup penspeichern (16A, 16B, 16C, 16D) zum Speichern der aus dem Vektorspeicher (12) ausgelesenen An weisungen umfasst und daß der Adressexpander (22) die Adresse der Steueranweisungen in der Mehrzahl von Untersteuerspeichern (32A, 32B) in Übereinstimmung mit den in dem Vektor-Cache- Speicher (16) gespeicherten Vektoranweisungen erzeugt.

24. Speichertestvorrichtung nach einem der Ansprüche 15 bis 23, dadurch gekennzeichnet, daß der Test musterrechner (36) umfasst:
Subtestmuster basierend auf den Steueranweisun gen, die aus der von dem Adressexpander (22) er zeugten Adresse eines der Untersteuerspeicher (32A, 32B) ausgelesen werden, wobei die Subtest muster Bestandteil der Testmuster sind und
einen Hochgeschwindigkeitswandler (40) zum Er zeugen der Testmuster durch Ausgeben der Sub testmuster aus Musterberechnern (36A, 36B).

25. Verfahren zum Erzeugen einer Mehrzahl von Test mustern zum Prüfen eines Speichers, gekennzeich net durch:
einen ersten Speicherschritt des Speicherns ei ner Mehrzahl von Steueranweisungen in einem Steuerspeicher zur Erzeugung der Testmuster;
einen Ausleseschritt des Auslesens der Steueran weisungen aus einem Vektorspeicher, der Vekto ranweisungen speichert, die eine Reihenfolge der aus dem Steuerspeicher auszulesenden Steueran weisungen angeben;
einen zweiten Speicherschritt des Speicherns der aus dem Vektorspeicher ausgelesenen Vektoranwei sungen in eine Mehrzahl von Gruppenspeichern, wobei die Vektoranweisungen wechselnd in den Gruppenspeichern gespeichert werden;
einen Adresserzeugungsschritt des Erzeugens ei ner Adresse von jeder der Steueranweisungen in dem Steuerspeicher in Übereinstimmung mit den in der Mehrzahl von Gruppenspeichern gespeicherten Vektoranweisungen; und
einen Mustererzeugungsschritt des Erzeugens der Testmuster basierend auf den Steueranweisungen, die durch die Adresse angegeben werden und in dem Steuerspeicher gespeichert sind.

26. Verfahren zum Erzeugen von Testmustern zum Prü fen eines Speichers, gekennzeichnet durch:
einen ersten Speicherschritt des Speicherns ei ner Mehrzahl von Steueranweisungen in einem Steuerspeicher zur Erzeugung der Testmuster;
einen Ausleseschritt des Auslesens der Steueran weisungen aus einem Vektorspeicher, der Vekto ranweisungen speichert, die eine Reihenfolge der aus dem Steuerspeicher auszulesenden Steueran weisungen angeben;
einen zweiten Speicherschritt des Speicherns der aus dem Vektorspeicher ausgelesenen Vektoranwei sungen in eine Mehrzahl von Gruppenspeichern;
einen Adresserzeugungsschritt des Erzeugens ei ner Adresse von jeder der Steueranweisungen in dem Steuerspeicher in Übereinstimmung mit den in der Mehrzahl von Gruppenspeichern gespeicherten Vektoranweisungen; und
einen Mustererzeugungsschritt des Erzeugens der Testmuster basierend auf den Steueranweisungen, die durch die Adresse angegeben werden und in dem Steuerspeicher gespeichert sind.

27. Verfahren nach Anspruch 25 oder 26, dadurch ge kennzeichnet, daß der zweite Speicherschritt je de der aus dem Vektorspeicher ausgelesenen Vek toranweisungen in jedem der Mehrzahl von Grup penspeichern in Reihenfolge speichert und daß der Adresserzeugungsschritt eine Adresse der Steueranweisungen in dem Steuerspeicher in Über einstimmung mit den in der Mehrzahl von Gruppen speichern gespeicherten Vektoranweisungen zur gleichen Zeit erzeugt.

28. Verfahren nach einem der Ansprüche 25 bis 27, dadurch gekennzeichnet, daß der Steuerspeicher eine Mehrzahl von Untersteuerspeichern umfasst, die im Wesentlichen die gleichen Steueranweisun gen speichern und daß der Adressenerzeugungs schritt eine Adresse der Steueranweisungen in jedem der Mehrzahl von Untersteuerspeichern in Reihenfolge für jeden der Mehrzahl von Unter steuerspeichern erzeugt.

29. Verfahren nach einem der Ansprüche 25 bis 27, dadurch gekennzeichnet, daß der Steuerspeicher eine Mehrzahl von Untersteuerspeichern umfasst, wobei jeder der Untersteuerspeicher eine Steuer anweisung zum Erzeugen eines neuen Testmusters basierend auf einem früheren Testmuster spei chert, das mindestens zwei Zyklen vor dem neuen Testmuster erzeugt wurde und das der Adressener zeugungsschritt eine Adresse der Steueranweisun gen in jedem der Mehrzahl von Untersteuerspei chern in Reihenfolge für jeden der Mehrzahl von Untersteuerspeichern zeugt.

30. Verfahren zum Erzeugen einer Mehrzahl von Test mustern zum Prüfen eines Speichers, gekennzeich net durch einen Speicherschritt des Speicherns im Wesentlichen der gleichen Anweisungen in eine Mehrzahl von Untersteuerspeichern zur Erzeugung der Testmuster;
einen Ausleseschritt des Auslesens von Vektoran weisungen aus dem Vektorspeicher, die eine Rei henfolge der aus der Mehrzahl von Untersteuer speichern auszulesenden Steueranweisungen ange ben;
einen Adresserzeugungsschritt des Erzeugens ei ner Adresse von jeder der Steueranweisungen in jedem der Untersteuerspeicher für jeden der Un tersteuerspeicher in Übereinstimmung mit den in dem Vektorspeicher gespeicherten Vektoranweisun gen; und
einen Testmustererzeugungsschritt des Erzeugens der Testmuster basierend auf den in der Mehrzahl von Untersteuerspeichern gespeicherten Steueran weisungen, die durch die Adresse angegeben wer den.

31. Verfahren zum Erzeugen einer Mehrzahl von Test mustern zum Prüfen eines Speichers, gekennzeich net durch
einen Speicherschritt des Speicherns einer Steu eranweisung zum Erzeugen eines neuen Testmusters basierend auf einem früheren Testmuster, das mindestens zwei Zyklen vor dem neuen Testmuster erzeugt wurde, in eine Mehrzahl von Untersteuer speichern;
einen Ausleseschritt des Auslesens von in dem Vektorspeicher gespeicherten Vektoranweisungen und des Angebens einer Reihenfolge der aus der Mehrzahl von Untersteuerspeichern auszulesenden Steueranweisungen;
einen Adresserzeugungsschritt des Erzeugens ei ner Adresse von jeder der Steueranweisungen in jedem der Untersteuerspeicher für jeden der Un tersteuerspeicher in Übereinstimmung mit den in dem Vektorspeicher gespeicherten Vektoranweisun gen; und
einen Testmustererzeugungsschritt des Erzeugens der Testmuster basierend auf den in der Mehrzahl von Untersteuerspeichern gespeicherten Steueran weisungen, die durch die Adresse angegeben wer den.

32. Verfahren nach Anspruch 30 oder 31, dadurch ge kennzeichnet, daß der Speicherschritt im Wesent lichen die gleichen Steueranweisungen erzeugt, um ein neues Testmuster basierend auf einem frü heren Testmuster zu erzeugen, das mindestens zwei Zyklen vor dem neuen Testmuster in der Mehrzahl von Untersteuerspeichern erzeugt wurde.

33. Verfahren nach einem der Ansprüche 30 bis 32, dadurch gekennzeichnet, daß der Ausleseschritt die aus dem Vektorspeicher ausgelesenen Vekto ranweisungen in einen Vektor-Cache-Speicher speichert, und daß der Adresserzeugungsschritt eine Adresse der Steueranweisungen in der Mehr zahl von Untersteuerspeichern in Übereinstimmung mit den in dem Vektor-Cache-Speicher gespeicher ten Vektoranweisungen erzeugt.

34. Verfahren nach einem der Ansprüche 30 bis 32, dadurch gekennzeichnet, daß der Vektor-Cache- Speicher eine Mehrzahl von Gruppenspeicher zum Speichern der aus dem Vektorspeicher ausgelese nen Vektoranweisungen umfasst, wobei jeder der Gruppenspeicher jede der Vektoranweisungen in Reihenfolge speichert und daß der Adresserzeu gungsschritt eine Adresse der Steueranweisungen in der Mehrzahl von Untersteuerspeichern in Übereinstimmung mit den in dem Vektor-Cache- Speicher gespeicherten Vektoranweisungen er zeugt.

35. Verfahren nach einem der Ansprüche 30 bis 32, dadurch gekennzeichnet, daß der Vektor-Cache- Speicher eine Mehrzahl von Gruppenspeichern zum Speichern der aus dem Vektorspeicher ausgelese nen Vektoranweisungen umfasst und daß der Adres serzeugungsschritt eine Adresse der Steueranwei sungen in der Mehrzahl von Untersteuerspeichern in Übereinstimmung mit den in dem Vektor-Cache- Speicher gespeicherten Vektoranweisungen er zeugt.

36. Verfahren nach einem der Ansprüche 27 bis 32, dadurch gekennzeichnet, daß der Testmuster schritt folgende Schritt umfasst:
Erzeugen von Subtestmustern basierend auf den Steueranweisungen, die aus der von dem Adressex pander erzeugten Adresse eines der Untersteuer speicher ausgelesen wurden; und
Erzeugen der Testmuster durch Ausgeben der Sub testmuster.