DE19926700A1

DE19926700A1 - High efficiency voltage multiplication device and its use

Info

Publication number: DE19926700A1
Application number: DE19926700A
Authority: DE
Inventors: Christl Lauterbach
Original assignee: Siemens AG
Current assignee: Infineon Technologies AG
Priority date: 1998-12-21
Filing date: 1999-06-11
Publication date: 2000-07-06
Also published as: KR20010099849A

Abstract

The invention relates to a voltage multiplication device on the basis of a boosted charge pump which is used, for example, as on-chip high-voltage generator in EEPROMs and flash-EEPROMs. Charging of the pump capacities via tristate drivers and a simplified clock scheme permit a reduction in power losses and decrease in the chip surface area.

Description

Die Erfindung betrifft eine Vorrichtung zur Spannungsverviel fachung, die nach dem Prinzip der Ladungspumpe arbeitet, wo bei eine solche Ladungspumpe aus mindestens zwei Pumptransi storen und aus zwei Anhebetransistoren (Boost-Transistoren) sowie vier Kondensatoren besteht und ein vierphasiges Takt schema aufweist. Solche Vorrichtungen befinden sich häufig monolithisch integriert auf dem Halbleiterchip von elektrisch programmierbaren Festwertspeichern, wie zum Beispiel EEPROM's und Flash-EEPROM's. Derartige Vorrichtungen sind aus den in ternationalen Anmeldungen WO 97/26657 und WO 98/01938 sowie aus einer Veröffentlichung auf der IEEE Konferenz ESSCIRC 98 im September 1998 bekannt.The invention relates to a device for voltage multiplication fold, which works on the principle of the charge pump, where in such a charge pump from at least two pump transistors interfere and from two lifting transistors (boost transistors) as well as four capacitors and a four-phase clock has schema. Such devices are common monolithically integrated on the semiconductor chip of electrical programmable read-only memories, such as EEPROMs and flash EEPROM's. Such devices are from the in international applications WO 97/26657 and WO 98/01938 as well from a publication at the IEEE conference ESSCIRC 98 announced in September 1998.

Aus der US-Patentschrift 5,818,289 ist eine Schaltung mit so genanntem Charge-Sharing zwischen den Pumpkapazitäten be schrieben. Bei dieser Ansteuerung der Pumpe wird der Wir kungsgrad dadurch erhöht, daß eine geladene Pumpkapazität nicht, wie im beim oben beschriebenen Pumpenprinzip gegen Masse entladen wird, sondern die Ladung über einen Schalter auf die nächste Kapazität gebracht wird, wobei diese von 0 V auf Vdd/2 aufgeladen wird. Die erste Kapazität befindet sich dann ebenfalls auf Vdd/2 und nur diese Ladung wird nach Masse abgeführt. Auf diese Weise ist es möglich 50% der Energie, die die Quelle zum Laden der Kapazitäten liefern muß, einzu sparen. Nachteilig ist hier ein relativ aufwendiges Takt schema mit 5 zeitlich von einander getrennten Takten.From the US patent 5,818,289 is a circuit with so called charge sharing between the pump capacities wrote. With this control of the pump, we become kungsgrad increased in that a charged pump capacity not, as opposed to the pump principle described above Mass is discharged, but the charge via a switch is brought to the next capacity, this of 0 V is charged to Vdd / 2. The first capacity is then also on Vdd / 2 and only this charge becomes mass dissipated. In this way it is possible 50% of the energy which the source must supply to load the capacities save up. The disadvantage here is a relatively complex cycle Scheme with 5 bars separated in time.

Die der Erfindung zugrundeliegende Aufgabe besteht nun darin, eine Vorrichtung zur Spannungsvervielfachung anzugeben, bei der der Gesamtwirkungsgrad der Pumpe möglichst hoch und die erforderliche Chipfläche gleichzeitig möglichst klein ist. The object on which the invention is based is now to provide a device for voltage multiplication at the the overall efficiency of the pump as high as possible and the required chip area is at the same time as small as possible.

Diese Aufgabe wird erfindungsgemäß durch die Merkmale des Pa tentanspruchs 1 gelöst. Die weiteren Ansprüche betreffen vor teilhafte Ausgestaltungen und eine bevorzugte Verwendung der Erfindung.This object is achieved by the features of Pa claim 1 solved. The other claims relate to partial configurations and a preferred use of Invention.

Die Erfindung wird nachfolgend anhand eines in der Zeichnung dargestellten Ausführungsbeispiels näher erläutert. Dabei zeigtThe invention is described below with reference to a drawing illustrated embodiment explained in more detail. Here shows

Fig. 1 ein Schaltbild zweier Varianten einer Vorrichtung zur Spannungsvervielfachung mit hohem Wirkungsgrad, Fig. 1 is a circuit diagram of two variants of a device for voltage multiplication with high efficiency,

Fig. 2 eine Detaildarstellung der Tristate-Schaltungen von Fig. 1, FIG. 2 shows a detailed illustration of the tristate circuits from FIG. 1, FIG.

Fig. 3 und 4 Spannungszeitdiagramme zur Erläuterung von Fig. 1 und 2, FIGS. 3 and 4 voltage-time diagrams for explaining Fig. 1 and 2,

Fig. 5 eine Detaildarstellung einer Schaltung zur Erzeugung zweier Taktspannungen von Fig. 1 und 2 sowie Fig. 5 is a detailed representation of a circuit for generating two clock voltages of Fig. 1 and 2 and

Fig. 6 eine vergleichende Darstellung des Wirkungsgrads be kannter Vorrichtungen und für zwei Ausführungsbei spiele der Erfindung. Fig. 6 is a comparative representation of the efficiency of known devices and for two Ausführungsbei games of the invention.

Durch die Erfindung wird sowohl bei der konventionellen La dungspumpe mit 4 Takten als auch bei der Ladungspumpe mit Charge-Sharing eine wesentliche Verbesserung des Wirkungsgra des, insbesondere bei niedrigen Ausgangsströmen, erreicht. Dies wird sowohl durch die vereinfachte Takterzeugung mit zwei Takten, die selbst weniger Energie benötigt, als auch durch weniger parasitäre Strompeaks während des Pumpens, die durch kapazitives Überkoppeln an den Pump- und Boostkapazitä ten entstehen, erreicht. Die Ausgangsleistung der Pumpe wird dabei nicht verschlechtert und die Ausgangsspannung nimmt bei kleinen Ausgangsströmen sogar zu. Durch das vereinfachte Taktschema ist für eine gleiche Pumpleistung auch eine gerin gere Chipfläche erforderlich. Durch eine kleinere Anzahl von Strompeaks, wird die Elektromagnetische Emission für Schal tungen mit Ladungspumpen verbessert.The invention is both in the conventional La with 4 cycles as well as with the charge pump Charge sharing is a significant improvement in effectiveness of, especially at low output currents. This is both due to the simplified clock generation two bars that itself uses less energy as well due to less parasitic current peaks during pumping through capacitive coupling to the pump and boost capacities created, achieved. The output power of the pump is not deteriorated and the output voltage increases even small output currents. Because of the simplified The clock pattern is also small for the same pumping power more chip area required. By a smaller number of Electricity peaks, the electromagnetic emission for scarf improved with charge pumps.

In Fig. 1 ist beispielhaft eine Vorrichtung zur Spannungs vervielfachung dargestellt, die vier gleichartig aufgebaute Stufen aufweist und die aus niedrigen Eingangsspannung Vin eine hohe Ausgangsspannung Vout in Abhängigkeit von vier Taktspannungen n1, n2, cp1 und cp2 bildet. In diesem Beispiel dargestellte Ladungspumpe dient zur Erzeugung einer positiven Ausgangsspannung Vout, und weist in einer ersten Stufe einen Pumptransistor X1, einen Anhebetransistor Y1 und Kondensato ren 11 und 12, in einer zweiten Stufe einen Pumptransistor X2, einen Anhebetransistor Y2 und Kondensatoren 21 und 22, in einer dritten Stufe einen Pumptransistor X3, eine Anhebetran sistor Y3 und Kondensatoren 31 und 32 sowie in einer vierten Stufe einen Pumptransistor X4, einen Anhebetransistor Y4 und Kondensatoren 41 und 42 auf. In der ersten Stufe ist ein er ster Anschluß des Transistors X1 mit einem Anschluß für die Eingangsspannung Vin, ein zweiter Anschluß des Pumptransis tors X1 mit einem ersten Anschluß des Pumptransistors X2 der zweiten Stufe und das Gate des Pumptransistors X1 über den Kondensator 11 mit einem Anschluß für eine erste Anhebe taktspannung n2 verbunden. Das Gate des Pumptransistors X1 ist darüber hinaus über den Anhebetransistor Y1 mit dem An schluß für die Eingangsspannung Vin verbunden, dessen Gate mit dem Verbindungsknoten 1 zwischen den Pumptransistoren X1 und X2 verbunden ist, der seinerseits über den Kondensator 12 mit einem Anschluß für eine erste Pumptaktspannung cp1 ver bunden ist. In der zweiten Stufe ist der Pumptransistor X2 über einen Verbindungsknoten 2 mit einem ersten Anschluß des Pumptransistors X3 der dritten Stufe und das Gate des Pump transistors X2 über den Kondensator 21 mit einem Anschluß für die zweite Anhebetaktspannung n1 und über den Anhebetransi stor Y2 mit dem Verbindungsknoten 1 verbunden. Das Gate des Anhebetransistors Y2 ist mit dem Verbindungsknoten 2 und die ser über den Kondensator 22 mit einem Anschluß für die Pumptaktspannung cp2 verbunden. In der dritten Stufe ist der Pumptransistor X3 über einen Verbindungsknoten 3 mit einem ersten Anschluß des vierten Pumptransistors X4 der vierten Stufe und das Gate des Pumptransistors X3 über den Kondensa tor 31 mit der ersten Anhebetaktspannung n2 und über den An hebetransistor Y3 mit dem Verbindungsknoten 2 verbunden. Das Gate des Anhebetransistors Y3 ist mit dem Verbindungsknoten 3 verbunden, der über den Kondensator 32 mit einem Anschluß für die Pumptaktspannung cp1 verbunden ist. Der Pumptransistor X4 der vierten Stufe ist mit seinem zweiten Anschluß mit einem ersten Anschluß und dem Gateanschluß eines Endtransistors Z verbunden, dessen zweiter Anschluß die Ausgangsspannung Vout liefert. Das Gate des Pumptransistors X4 ist über den Konden sator 41 mit einem Anschluß für die zweite Anhebetaktspannung n1 und über den Anhebetransistor Y4 mit dem Verbindungsknoten 3 verbunden. Das Gate des Anhebetransistors Y4 ist mit dem Verbindungsknoten 4 verbunden, der seinerseits über den Kon densator 42 mit einem Anschluß für die zweite Pumptaktspan nung cp2 verbunden ist. Der Anschluß für die erste Pumptaktspannung cp1 ist mit dem Ausgang eines ersten Trista te-Gatters Tristate 1 verbunden, dessen erster Eingang mit dem Anschluß für die Anhebetaktspannung n1 und dessen zweiter Eingang mit dem Anschluß für die zweite Anhebetaktspannung n2 verbunden ist. Der Anschluß für die zweite Pumptaktspannung cp2 ist mit dem Ausgang eines zweite Tristate-Gatters Trista te 2 verbunden, dessen erster Eingang mit dem Anschluß für die zweite Anhebetaktspannung n2 und dessen zweiter Eingang mit dem Anschluß für die erste Pumptaktspannung n1 verbunden ist, wobei durch die Vertauschung der Eingänge im Vergleich zum Tristate-Gatter Tristate 1 eine zur ersten Pumptaktspannung cp1 inverse Pumptaktspannung cp2 entsteht. Aus Fig. 1 wird unter anderem deutlich, daß vorteilhafterweise nur zwei Taktspannungen n1 und n2 gebildet bzw. zugeführt werden müs sen, da die beiden anderen Taktspannungen cp1 und cp2 in der Vorrichtung ohnehin gebildet werden, was die Pulserzeugung für die eigentliche Ladungspumpe vereinfacht. In Fig. 1, a device for voltage multiplication is shown as an example, which has four identically constructed stages and which forms a high output voltage Vout depending on four clock voltages n1, n2, cp1 and cp2 from low input voltage Vin. Charge pump shown in this example is used to generate a positive output voltage Vout, and has a pump transistor X1, a boost transistor Y1 and capacitors 11 and 12 in a first stage, a pump transistor X2, a boost transistor Y2 and capacitors 21 and 22 in a second stage, in a third stage a pump transistor X3, a lifting transistor Y3 and capacitors 31 and 32 and in a fourth stage a pump transistor X4, a lifting transistor Y4 and capacitors 41 and 42 . In the first stage he is a first connection of the transistor X1 with a connection for the input voltage Vin, a second connection of the pump transistor X1 with a first connection of the pump transistor X2 of the second stage and the gate of the pump transistor X1 via the capacitor 11 with a connection for a first lifting clock voltage n2 connected. The gate of the pump transistor X1 is also connected via the boost transistor Y1 to the circuit for the input voltage Vin, the gate of which is connected to the connection node 1 between the pump transistors X1 and X2, which in turn is connected via the capacitor 12 to a connection for a first pump clock voltage cp1 is connected. In the second stage, the pump transistor X2 via a connection node 2 with a first connection of the pump transistor X3 of the third stage and the gate of the pump transistor X2 via the capacitor 21 with a connection for the second lifting clock voltage n1 and via the lifting transistor Y2 with the connection node 1 connected. The gate of the lifting transistor Y2 is connected to the connection node 2 and the water via the capacitor 22 to a connection for the pump clock voltage cp2. In the third stage, the pump transistor X3 is connected via a connection node 3 to a first connection of the fourth pump transistor X4 of the fourth stage and the gate of the pump transistor X3 via the capacitor 31 to the first lifting clock voltage n2 and via the lifting transistor Y3 to the connection node 2 . The gate of the lifting transistor Y3 is connected to the connection node 3 , which is connected via the capacitor 32 to a connection for the pump clock voltage cp1. The pump transistor X4 of the fourth stage is connected with its second connection to a first connection and to the gate connection of an end transistor Z, the second connection of which supplies the output voltage Vout. The gate of the pump transistor X4 is connected via the capacitor 41 to a connection for the second lifting clock voltage n1 and via the lifting transistor Y4 to the connection node 3 . The gate of the lifting transistor Y4 is connected to the connection node 4 , which in turn is connected via the capacitor 42 to a connection for the second pump clock voltage cp2. The connection for the first pump clock voltage cp1 is connected to the output of a first Trista te gate Tristate 1 , the first input of which is connected to the connection for the lifting clock voltage n1 and the second input of which is connected to the connection for the second lifting clock voltage n2. The connection for the second pump clock voltage cp2 is connected to the output of a second tristate gate Trista te 2 , the first input of which is connected to the connection for the second lifting clock voltage n2 and the second input of which is connected to the connection for the first pump clock voltage n1, through which Exchanging the inputs in comparison to the tristate gate Tristate 1 creates a pump clock voltage cp2 that is inverse to the first pump clock voltage cp1. From Fig. 1 it is clear, inter alia, that advantageously only two clock voltages n1 and n2 must be formed or supplied sen, since the other two clock voltages cp1 and cp2 are formed in the device anyway, which simplifies the pulse generation for the actual charge pump.

Bei einer Pumpe nach dem Charge-Sharing-Prinzip ist lediglich zusätzlich, in Fig. 1 gestrichelt angedeutet, zwischen dem Anschluß für die erste Pumptaktspannung cp1 und dem Anschluß für die zweite Pumptaktspannung cp2 ein Verbindungstransistor T12 vorhanden, dessen Gate mit dem Ausgang eines NOR-Gatters NOR verbunden ist, wobei ein erster Eingang des NOR-Gatters mit dem Anschluß für die erste Anhebetaktspannung n1 und ein zweiter Anschluß des NOR-Gatters mit dem Anschluß für die zweite Anhebetaktspannung n2 verbunden ist.In the case of a pump based on the charge sharing principle, only a connecting transistor T12 is present, indicated by dashed lines in FIG. 1, between the connection for the first pump clock voltage cp1 and the connection for the second pump clock voltage cp2, the gate of which connects to the output of a NOR Gate NOR is connected, a first input of the NOR gate being connected to the connection for the first lifting clock voltage n1 and a second connection of the NOR gate being connected to the connection for the second lifting clock voltage n2.

In Fig. 2 ist der Teil mit dem optional vorhandenen Verbin dungstransistor T12 und NOR-Gatter sowie den Tristategattern von Fig. 1 in Form eines Ausführungsbeispiels dargestellt. Das Tristate-Gatter Tristate 1 weist hierbei zwischen einem ersten Versorgungsspannungsanschluß VDD und dem Anschluß für die erste Pumptaktspannung cp1 einen p-Kanaltransistor Tp1 und zwischen dem Anschluß für die erste Pumptaktspannung cp1 und Bezugspotential GND einen n-Kanaltransistor Tn1 auf. Das Gate des Transistors Tp1 ist über einen invertierenden Trei ber D11 mit dem Anschluß für die Anhebespannung n1 und das Gate des Transistors Tn1 über einen nichtinvertierenden Trei ber, der hier beispielhaft aus einem invertierenden Treiber D21 und einem vorgeschalteten Inverter besteht, mit dem An schluß für die Anhebetaktspannung n2 verbunden. Das Tristate- Gatter Tristate 2 weist zwischen dem Anschluß für die Pumptaktspannung cp2 und der Versorgungsspannung VDD einen p- Kanaltransistor Tp2 und zwischen dem Anschluß für die Pumptaktspannung cp2 und Bezugspotential einen n- Kanaltransistor Tn2 auf. Das Gate des Transistors Tp2 ist über einen invertierenden Treiber D12 mit dem Anschluß für die Anhebetaktspannung n2 und das Gate des Transistors Tn2 über einen nichtinvertierenden, hier aus einem invertierenden Treiber D22 und einem vorgeschalteten Inverter D22 gebilde ten, nichtinvertierenden Treiber mit dem Anschluß für die An hebetaktspannung n1 verbunden. Zwischen dem Bezugspotential und dem Anschluß für die Pumptaktspannung cp1 ist eine Er satzkapazität CI1 und zwischen dem Anschluß für die Pumptaktspannung cp2 und Bezugspotential ist hier eine Er satzkapazität CI2 eingetragen, die im wesentlichen die Kapa zitäten 12, 22, 32 und 42 repräsentieren.In Fig. 2 the part with the optional connec tion transistor T12 and NOR gate and the tristate gate of Fig. 1 is shown in the form of an embodiment. The tristate gate Tristate 1 has a p-channel transistor Tp1 between a first supply voltage connection VDD and the connection for the first pump clock voltage cp1 and an n-channel transistor Tn1 between the connection for the first pump clock voltage cp1 and reference potential GND. The gate of the transistor Tp1 is via an inverting driver via D11 with the connection for the lifting voltage n1 and the gate of the transistor Tn1 via a non-inverting driver, which here consists, for example, of an inverting driver D21 and an upstream inverter, with the connection to the lifting clock voltage n2 is connected. The tristate gate Tristate 2 has a p-channel transistor Tp2 between the connection for the pump clock voltage cp2 and the supply voltage VDD and an n-channel transistor Tn2 between the connection for the pump clock voltage cp2 and reference potential. The gate of the transistor Tp2 is via an inverting driver D12 with the connection for the lifting clock voltage n2 and the gate of the transistor Tn2 via a non-inverting, here formed from an inverting driver D22 and an upstream inverter D22, non-inverting driver with the connection for the on lifting clock voltage n1 connected. Between the reference potential and the connection for the pump clock voltage cp1, he is a capacitance CI1 and between the connection for the pump clock voltage cp2 and reference potential, he is entered a capacitance CI2 here, which essentially represents the capacities 12 , 22 , 32 and 42 .

Zwischen den Anschlüssen für die Taktspannungen cp1 und cp2 ist, wie in Fig. 1, ein Transistor T12 vorhanden, an dessen Gate die Taktspannung t12 anliegt, die durch das NOR-Gatter NOR gebildet wird.Between the connections for the clock voltages cp1 and cp2, as in FIG. 1, there is a transistor T12, at the gate of which the clock voltage t12 is present, which is formed by the NOR gate NOR.

Durch die Tristatetreiber kann die Erzeugung der Pumptaktspannungen cp1 und cp2 entfallen, da die Anhebe taktspannungen (Boost-Pulse) gleich als Ansteuerung für die Tristatetreiber Tristate 1 und Tristate 2 dienen. Durch die Tristatetreiber wird darüber hinaus ein Nachladen der Pumpka pazitäten CI1 und CI2 während des Anhebezyklus in der La dungspumpe dadurch verhindert, daß nach dem Laden der Pumpka pazitäten der Treiber hochohmig wird. Da das Nachladen der Pumpkapazitäten Energie benötigt, die nicht zur Spannungser höhung in der Pumpe beiträgt, wird bereits allein durch die Tristatetreiber im Vergleich zum Stand der Technik weniger Verlustleistung erzeugt.The generation of the pump clock voltages cp1 and cp2 can be dispensed with by the tristate drivers, since the lifting clock voltages (boost pulses) serve as the control for the tristate drivers Tristate 1 and Tristate 2 . By the Tristatetreiber a recharging of the Pumpka capacities CI1 and CI2 during the lifting cycle in the charge pump is prevented by the fact that after loading the Pumpka capacities the driver becomes high-resistance. Since the recharging of the pump capacities requires energy that does not contribute to the voltage increase in the pump, the Tristat drivers alone generate less power loss compared to the prior art.

Durch den Verbindungstransistor T12 und das NOR-Gatter NOR kann die Verlustleistung der Vorrichtung zur Spannungsver vielfachung weiter reduziert und damit der Wirkungsgrad wei ter erhöht werden. Hierbei wird ein Viertel der Energie durch Umladen der Pumpkapazitäten CI1 und CI2 "konserviert". Durch die hiermit bewirkte Energieeinsparung, können die Treiber transistoren in den Tristatetreibern Tristate 1 und Tristate 2 um die Hälfte verkleinert werden, was Chipfläche spart.By means of the connecting transistor T12 and the NOR gate NOR, the power loss of the device for voltage multiplication can be further reduced and the efficiency further increased. A quarter of the energy is "conserved" by reloading the pump capacities CI1 and CI2. Due to the energy saving achieved in this way, the driver transistors in the Tristate drivers Tristate 1 and Tristate 2 can be reduced by half, which saves chip area.

In Fig. 3 ist ein Spannungszeitdiagramm für die Taktspannun gen n1, n2, t12, cp1 und cp2 einer Pumpe nach dem Charge sharing-Prinzip dargestellt. Damit sich bei den Tristatetrei bern Tristate 1 und Tristate 2 ein hochohmiger Zustand einstel len kann, dürfen die beiden Taktspannungen n1 und n2 nicht invers zueinander sein, sondern müssen einen Überlappungsbe reich mit einem gemeinsamen Pegel, hier beispielsweise unge fähr 0 Volt, aufweisen. Durch das NOR-Gatter entsteht die An steuerspannung t12 für den Verbindungstransistor T12, die hier im Überlappungsbereich der Spannungen n1 und n2 einen Highpegel aufweist, damit der Transistor T12 kurzzeitig zwi schen dem Laden der ersten Pumpkapazität CI1 und dem Laden der zweiten Pumpkapazität CI2 ein Ladungsausgleich erfolgen kann. Die beiden Taktspannungen cp1 und cp2 sind stufenförmig und zueinander invers, wobei beide Taktspannungen im Überlap pungsbereich, also wenn die Spannung t12 einen Highpegel auf weist, einen gemeinsamen Zwischenpegel von VDD/2 aufweisen.In Fig. 3 n2 t12 is a voltage timing diagram for the Taktspannun gen n1,,, CP1 and CP2 of a pump according to the charge sharing principle shown. So that the Tristatetrei bern Tristate 1 and Tristate 2 can set a high-resistance state, the two clock voltages n1 and n2 must not be inverse to each other, but must have an overlap area with a common level, here, for example, approximately 0 volts. The NOR gate generates the control voltage t12 for the connecting transistor T12, which here has a high level in the overlap region of the voltages n1 and n2, so that the transistor T12 briefly balances the charge between the first pump capacitance CI1 and the second pump capacitance CI2 can be done. The two clock voltages cp1 and cp2 are step-shaped and inverse to one another, with both clock voltages having a common intermediate level of VDD / 2 in the overlap range, that is to say when the voltage t12 has a high level.

In Fig. 4 ist ein Spannungszeitdiagramm für die Taktspannun gen n1, n2, cp1 und cp2 einer Pumpe ohne Charge-Sharing dar gestellt. Auch hier dürfen die beiden Taktspannungen n1 und n2 nicht invers zueinander sein, sondern müssen einen Über lappungsbereich mit einem gemeinsamen Pegel, hier beispiels weise ungefähr 0 Volt, aufweisen. Die beiden Taktspannungen cp1 und cp2 sind weitgehend zueinander invers, wobei beide Taktspannungen beim High-Pegel im Überlappungsbereich eine etwas niedrigere Spannung als die Spannung des sonstigen High-Pegels aufweisen.In FIG. 4, n2 is a voltage timing diagram for the Taktspannun gen n1, asked CP1 and CP2 a pump without charge sharing represents. Here, too, the two clock voltages n1 and n2 must not be inverse to one another, but must have an overlap area with a common level, here approximately 0 volt, for example. The two clock voltages cp1 and cp2 are largely inverse to one another, the two clock voltages at the high level having a somewhat lower voltage in the overlap region than the voltage at the other high level.

In Fig. 5 ist beispielhaft eine Schaltung zur Erzeugung der Taktsignale n1 und n2 aus einem globalen Taktsignal CLK ge zeigt. Hierbei ist einem NOR-Gatter NOR1 das globale Taktsi gnal CLK an einem ersten Eingang direkt und an einem weiteren Eingang durch ein Verzögerungsglied verzögert zugeführt und am Ausgang des NOR-Gatters NOR1 liegt das Taktsignal n1 an. Entsprechend, jedoch invertiert, sind die Eingänge eines NOR gatters NOR2 beschaltet und am Ausgang des NOR-Gatters NOR2 liegt das Signal n2 an. Die eingangseitigen Invertierungen haben zusammen die Funktion eines UND-Gatters.In Fig. 5 is an example of a circuit for generating the clock signals n1 and n2 is from a global clock signal CLK ge. In this case, the global clock signal CLK is fed directly to a NOR gate NOR1 at a first input and delayed at a further input by a delay element, and the clock signal n1 is present at the output of the NOR gate NOR1. Correspondingly, but inverted, the inputs of a NOR gate NOR2 are connected and the signal n2 is present at the output of the NOR gate NOR2. The inversions on the input side have the function of an AND gate.

In Fig. 6 ist für eine übliche Vorrichtung zur Spannungsver vielfachung ohne Charge-Sharing "Conventional" und eine mit Charge-Sharing entsprechend dem US-Patent 5,818,289 "US Pa tent" sowie für ein erfindungsgemäßes Ausführungsbeispiels der Vorrichtung zur Spannungsvervielfachung ohne Charge- Sharing "Tristate" und eine mit Charge-Sharing "Charge shar." der Wirkungsgrad in Abhängigkeit des Ausgangsstromes darge stellt. Es zeigt sich dabei, daß gerade im Bereich des maxi malen Wirkungsgrads erhebliche Unterschiede zwischen den Vor richtungen zur Spannungsvervielfachung bestehen. Bei gleichem Pumpenlayout und gleicher Taktfrequenz wird durch die erfin dungsgemäße Ansteuerung einer Ladungspumpe ohne Charge- Sharing der maximale Wirkungwirkungsgrad von 45% auf 52% er höht. Bei Pumpen mit Charge-Sharing (US Patent) wird mit der erfindungsgemäßen Ansteuerung der Wirkungsgrad von 54% auf 63% erhöht. In diesem Fall wird außerdem die Stromergiebig keit bei höheren Strömen um nahezu 10% verbessert.In Fig. 6 is for a conventional device for Spannungsver vielfachung without charge-sharing "Conventional" and a "tent US Pa" with charge sharing according to the US Patent 5,818,289, as well as an inventive embodiment of the apparatus for voltage multiplication without charge-sharing " Tristate "and one with charge sharing" Charge shar. " represents the efficiency depending on the output current Darge. It shows that there are considerable differences between the devices for voltage multiplication, especially in the area of the maximum efficiency. With the same pump layout and the same clock frequency, the maximum effectiveness of the effect is increased from 45% to 52% by controlling a charge pump according to the invention without charge sharing. In pumps with charge sharing (US patent), the efficiency according to the invention is increased from 54% to 63%. In this case, the Stromergiebig speed is improved at higher currents by almost 10%.

Derartige Vorrichtungen lassen sich selbstverständlich nicht nur im Zusammenhang mit der hier beschriebenen Ladungspumpe zur Erzeugung einer positiven Ausgangsspannung Vout, sondern auch im Zusammenhang mit einer Ladungspumpe zu Erzeugung ei ner negativen Ausgangsspannung verwenden, wie im eingangs ge nannten Stand der Technik, z. B. in WO 97/26657, beschrieben ist.Of course, such devices cannot be used only in connection with the charge pump described here to generate a positive output voltage Vout, but also in connection with a charge pump to generate egg Use a negative output voltage, as in the beginning called prior art, for. B. in WO 97/26657 is.

Eine derartige Vorrichtung zur Spannungsvervielfachung kann vorteilhaft zur Erzeugung der im Vergleich zur Versorgungs spannung relativ hohen Programmierspannung in einem elek trisch programmierbare Festwertspeicher, wie zum Beispiel EEPROM's und Flash-EEPROM's, verwendet werden, wobei sich die Vorrichtung bevorzugt monolithisch integriert auf dem Halb leiterchip dieses Festwertspeichers befindet. Festwertspei cher mit einer solchen Vorrichtung können bevorzugt in batte riebetriebenen Geräten verwendet werden.Such a device for voltage multiplication can advantageous for generating the compared to the supply voltage relatively high programming voltage in an elek programmable read-only memories, such as EEPROM's and Flash-EEPROM's are used, whereby the Device preferably integrated monolithically on the half conductor chip of this read-only memory. Fixed value cher with such a device can preferably in batte powered devices.

Claims

1. device for voltage multiplication,
in which there is a charge pump which has a plurality of lifting transistors (Y1 ... Y4), the gates of the odd-numbered lifting transistors via pump capacitors ( 12 , 32 ) with a first pump voltage connection (cp1) and where the gates of the even-numbered lifting transistors further pump capacitors ( 22 , 42 ) are connected to a second pump voltage connection (cp2), and which has a plurality of pump transistors (X1... X4), the gate of the odd-numbered pump transistors (X1, X2) via capacitors ( 11 , 31 ) having a first lifting voltage connection (n2) and the gates of the even-numbered pump transistors (X2, X4) being connected to a second lifting voltage connection (n1) via capacitors ( 21 , 41 ),
in which the first and second pump voltage connections are each connected to an output of a respective Tristat driver (Trista te 1 , Tristate 2 ), the respective inputs of which are connected to the two lifting voltage connections (n1, n2), and a high-impedance state at the output of the Tristate driver then occurs when both lifting voltages are essentially the same.

2. Device according to claim 1, in which the first and second pump voltage connection via a Connection transistor (T12) is connectable, the gate in Dependence of the lifting voltages (n1, n2) is controlled in this way is that the connection transistor conducts when neither Pump transistors still conduct the lifting transistors.

3. Device according to claims 2, in which the gate of the connecting transistor (T12) with the Output of a NOR gate and the two inputs of the NOR Gatters each with one of the two lifting voltage connections se (n1, n2) are connected.

4. Device according to one of claims 1 to 3, in which one of the lifting tensions (n1) is formed that a global gate signal (CLK) to a NOR gate (NOR1) a first entrance directly and at another entrance supplied delayed by a delay element (D) and on Output of the NOR gate this lifting voltage is present, and where another of the lifting voltages (n2) is thereby is that an AND operation (I1, I2, NOR2) the glo bale clock signal (CLK) at a first input directly and on another input delayed by a delay element (D) device and at the output of the AND operation this appendix covering is present.

5. Device according to one of claims 1 to 4, where the AND operation by another NOR gate (NOR2), the inputs of which are controlled by inverters (I1, I2) in are vertically formed.

6. Device according to one of claims 1 to 5,
in which a respective tri-state driver has a p-channel transistor (Tp1) between a first supply voltage connection (VDD) and the output of the tri-state driver and an n-channel transistor (Tn1) between reference potential (GND) and the output,
in which the gate of the p-channel transistor is connected to the first boost voltage connection (n2) via an inverting driver (D11) and
in which the gate of the n-channel transistor is connected to the second boost voltage terminal (n1) via a non-inverting driver (I21, D21).

7. Use of a device according to one of the preceding Requirements for low-loss generation of a program voltage for an electrically programmable fixed value memory in a battery operated device.