DE19843709A1

DE19843709A1 - Image signal processing for personal computer or television monitor

Info

Publication number: DE19843709A1
Application number: DE1998143709
Authority: DE
Inventors: Patrick Runkel; Guenther Scheffler; Markus Schu
Original assignee: Siemens AG
Current assignee: Siemens AG
Priority date: 1998-09-23
Filing date: 1998-09-23
Publication date: 1999-12-30

Abstract

The method involves storing a monitor image signal (A) in a memory (1) and reading it out after several delay cycles. Several signals (A,B,C,..) are stored in the eDRAM memory. An address signal (a1) is generated for addressing the memory locations. Signals are read out from the addressed memory locations and finally overwritten by the new image signals. Then a new address signal is generated. The address signal is reset to its initial value after the number of delay cycles.

Description

Die Erfindung bezieht sich auf ein Verfahren zur Bildsignal verarbeitung gemäß dem Oberbegriff von Anspruch 1.The invention relates to a method for image signal processing according to the preamble of claim 1.

Zeilenverzögerung von Bildsignalen werden bei der Videosi gnalverarbeitung, insbesondere bei komplexen Algorithmen, be nötigt. Dabei wird ein Signal, insbesondere ein Zeilenbildsi gnal, in einer Speichereinrichtung zwischengespeichert und nach einer zusätzlichen Verzögerung wieder ausgelesen. Hier für ist jedoch aufgrund der Datenmenge und der z. T. großen Verzögerung ein entsprechender großer Speicherplatz notwen dig. Diese vielen Speicherplätze müssen des weiteren jeweils adressiert werden, so daß eine Verzögerung mehrerer Signale in der Regel zu aufwendig ist. Dementsprechend wurde bisher versucht, die Zahl der Zeilenverzögerungen durch einfache Verarbeitungsverfahren gering zu halten. Nicht vermeidbare Zeilenspeicher wurden mit sogenannten onchip-SRAM-Modulen realisiert. Teilweise werden auch noch externe Zeilenspei cherbausteine eingesetzt. Beide Lösungen sind jedoch sehr teuer und für den Consumerbereich nur bedingt akzeptabel. Der Verwendung eines einfacheren Algorithmus zur Videosignalver arbeitung wird man deshalb heute im Consumerbereich, wie z. B. bei Personalcomputer, oder Fernsehgeräten im allgemeinen den Vorzug geben, auch wenn dadurch das erzielte Ergebnis schlechter ausfällt.Line delay of image signals are in the Videosi Signal processing, especially with complex algorithms, be compelled. A signal, in particular a line image signal, is thereby generated gnal, temporarily stored in a storage device and read out again after an additional delay. Here for is due to the amount of data and z. T. large A correspondingly large storage space is required for the delay dig. These many storage spaces must also each be addressed so that a delay of several signals is usually too expensive. Accordingly, has so far tried the number of line delays by simple Keep processing methods low. Unavoidable Line memories were created with so-called on-chip SRAM modules realized. Sometimes there are also external line feeds blocks used. However, both solutions are very expensive and only partially acceptable for the consumer sector. Of the Using a simpler algorithm for video signal ver Work is therefore today in the consumer area, such as B. with personal computers, or television sets in general give preference, even if this results in the result achieved turns out worse.

Der Erfindung liegt die Aufgabe zugrunde, ein Verfahren zur Bildsignalverarbeitung zu schaffen, das kostengünstig und mit relativ geringem Aufwand verwirklicht werden kann.The invention has for its object a method for To create image signal processing that is inexpensive and with relatively little effort can be realized.

Diese Aufgabe wird durch ein Verfahren mit den Merkmalen des Anspruchs 1 gelöst. This task is accomplished by a process with the characteristics of Claim 1 solved.

Die weiteren Ansprüche beschreiben bevorzugte Weiterbildungen sowie Vorrichtungen zum Durchführen dieses Verfahrens.The further claims describe preferred further developments and devices for performing this method.

Die Erfindung beruht im wesentlichen darauf, mehrere Bildsi gnale zusammen in einem Standard eDRAM Core abzuspeichern und auszulesen.The invention is essentially based on several images gnale together in a standard eDRAM core and read out.

Dabei kann mit relativ geringem Aufwand das Speichern und Auslesen der Bilddaten gewährleistet werden, indem die Spei cherplätze in zyklischer Reihenfolge adressiert, ausgelesen und wieder überschrieben werden.Saving and Reading of the image data can be guaranteed by the memory Memory locations addressed, read out in cyclic order and be overwritten again.

Der als Speichereinrichtung eingesetzte eDRAM Core ist ein embedded DRAM vorgegebenen Größe, das gegenüber den bisher verwendeten SRAMs kostengünstiger herzustellen ist. Der Ein satz von eDRAM-Cores und die Zusammenfassung mehrerer Zeilen speicher in einen solchen Core führt zu einer starken Redu zierung des Herstellaufwandes und damit auch der Kosten.The eDRAM core used as the storage device is a embedded DRAM predetermined size, compared to the previous SRAMs used is cheaper to manufacture. The one set of eDRAM cores and the combination of several lines storage in such a core leads to a strong reduction adornment of the manufacturing effort and thus also the costs.

Bei dem erfindungsgemäßen Verfahren kann vorteilhafterweise auch mit relativ geringem Aufwand eine Variation der Verzöge rung durch entsprechende Erhöhung des Speicherraums für die zyklische Speicherung erreicht werden.In the method according to the invention can advantageously a variation of the delays even with relatively little effort by increasing the storage space for the cyclical storage can be achieved.

Die Erfindung wird im folgenden anhand der beiliegenden Zeichnung an einer beispielhaften Ausführungsform näher er läutert. Die einzige Figur zeigt ein Schaltbild einer Vor richtung zum Durchführen des erfindungsgemäßen Verfahrens.The invention will now be described with reference to the accompanying Drawing closer to an exemplary embodiment he purifies. The only figure shows a circuit diagram of a front direction for performing the method according to the invention.

Mehrere zu verzögernde Bildsignale A, B, D, D, E, F, G, H mit einer Breite von je 8 Bit werden zu einer Busleitung von 64 Bit zusammengefaßt. Diese Busleitung führt in einen Datenein gang 5 eines Speichers 1. Die zu verzögernden Bildsignale A - H müssen dabei nicht die gleiche Phasenlage haben. Es stimmen aber die Anzahl der Bildpunkte je Zeile und die gewünschte Verzögerung überein. A plurality of picture signals A, B, D, D, E, F, G, H, each with a width of 8 bits, are combined to form a 64 bit bus line. This bus line leads into a data input 5 of a memory 1 . The image signals A - H to be delayed do not have to have the same phase position. However, the number of pixels per line and the desired delay match.

Der Speicher 1 ist als embedded DRAM (eDRAM) bzw. embedded DRAM Core ausgebildet, wie er handelsüblich erworben werden kann. Die erforderliche Speicherkapazität hängt von der Bus breite und der Anzahl der Taktperioden, um die verzögert wer den soll (z. B. Anzahl der Taktperioden einer Zeile oder auch Anzahl der Taktperioden mehrerer Zeilen) ab. Da embedded DRAMs bzw. embedded DRAM Cores meist feste vorgegebene Spei cherkapazitäten von z. B. 64 kbit, 128 kbit etc. haben, ist gegebenenfalls ein entsprechender nächst größerer Speicher baustein zu wählen, auch wenn ein Teil des Speichers nicht genutzt wird. Auch dann bestehen noch Kostenvorteile gegen über einer Lösung mit z. B. SRAMs. Der Speicher weist dabei Speicherplätze Xi, Yi, Zi. . . zur Abspeicherung der jeweiligen Bildsignale A, B, C,. . . für die Anzahl der Verzögerungstakte auf. Die Bildsignale können insbesondere Zeilenbildsignale sein.The memory 1 is in the form of an embedded DRAM (eDRAM) or embedded DRAM core, as can be obtained commercially. The required storage capacity depends on the bus width and the number of clock periods by which the delay should be (e.g. number of clock periods of a line or number of clock periods of several lines). Since embedded DRAMs or embedded DRAM cores usually have fixed predetermined storage capacities of e.g. B. 64 kbit, 128 kbit, etc., a corresponding next larger memory module may have to be selected, even if part of the memory is not used. Even then there are cost advantages over a solution with z. B. SRAMs. The memory has memory locations Xi, Yi, Zi. . for storing the respective image signals A, B, C ,. . . for the number of delay clocks. The image signals can in particular be line image signals.

Die Steuerung der Zeilenspeicher wird von einer gemeinsamen Steuereinrichtung 2 vorgenommen. Hierzu wird von ihr ein Le se/Schreibsignal R/w sowie ein Adreßsignal ai an den Speicher 1 ausgegeben. In die Steuereinrichtung 2 werden ein Zeilen synchronisationssignal Hsync, ein Verzögerungseinstellsignal d und ein Taktsignal c eingegeben. Zweckmäßigerweise wird die Adreßgenerierung und die Anzahl der Adressierungen durch Ver wendung eines Read Modify Write Modus begrenzt. Hierbei wird an einer Adresse zunächst gelesen und dann geschrieben. Ein z. B. in der Steuereinrichtung 2 angeordneter Adreßgenerator startet bei Vorliegen eines Zeilensynchronisationssignals Hsync bei a0=null und inkrementiert die Adresse ai bis zu ei nem Maximalwert, der durch die Anzahl der Taktperioden je Zeile festgelegt ist. Bei dem nächsten Zeilensynchronisati onssignal wird die Adresse wieder auf Null gesetzt.The line memories are controlled by a common control device 2 . For this purpose, it outputs a read / write signal R / w and an address signal ai to memory 1 . A line synchronization signal Hsync, a delay setting signal d and a clock signal c are input into the control device 2 . The address generation and the number of addressings are expediently limited by using a read modify write mode. It reads and then writes to an address. A z. B. arranged in the control device 2 address generator starts in the presence of a line synchronization signal Hsync at a0 = zero and increments the address ai up to a maximum value, which is determined by the number of clock periods per line. With the next line synchronization signal, the address is reset to zero.

Es können bei dieser Ausführungsform auch Verzögerungszeiten realisiert werden, die ungleich einer Zeilenperiode sind. Hierfür wird ein Rücksetzimpuls erzeugt, der eine Perioden länge aufweist, die der gewünschten Verzögerungszeit ent spricht, z. B. 1 Zeile minus vier Taktperioden.Delay times can also occur in this embodiment can be realized that are not equal to a line period. For this, a reset pulse is generated, which is a period length that corresponds to the desired delay time speaks, e.g. B. 1 line minus four clock periods.

Die Verzögerungszeit kann hierbei taktgenau abgeglichen wer den. Dies hat zur Folge, daß Bildpunkte, die im eigentlichen Video-Display übereinander liegen, nicht mehr wie im Fall der exakten Zeilenverzögerung an den gleichen Adressen geschrie ben werden, sondern an entsprechend versetzten Adressen.The delay time can be synchronized precisely to the clock the. As a result, pixels that are actually Video display lie on top of each other, no longer as in the case of exact line delay shouted at the same addresses ben, but at correspondingly offset addresses.

Der eben beschriebene Fall tritt in der Praxis auf, wenn nicht nur exakt übereinanderliegende Bildpunkte miteinander verknüpft werden sollen, sondern gleichzeitig noch benachbar te Bildpunkte der davorliegenden Zeile benutzt werden müssen.The case just described occurs in practice when not just exactly superimposed pixels with each other should be linked, but still adjacent te pixels of the preceding line must be used.

Am Ausgang der Schaltungsanordnung ist im allgemeinen eine Inter-Face-Schaltung erforderlich, die im wesentlichen aus einem Datenpuffer 3 besteht. Dieser ist erforderlich, wenn besondere Adressierungen beim Wechsel der Speicher-Page ver langt werden. Der Datenpuffer 3 garantiert dann einen konti nuierlichen Datenstrom am Speicherausgang.An inter-face circuit, which essentially consists of a data buffer 3, is generally required at the output of the circuit arrangement. This is necessary if special addressing is required when changing the memory page. The data buffer 3 then guarantees a continuous data stream at the memory output.

Im einzelnen ist hierfür die Speichereinrichtung 1 über ihren Datenausgang 6 mit einem Bus mit 64 Bit Breite an einen Da teneingang 7 des erwähnten Datenpuffers 3 angeschlossen.In particular, the memory device 1 is connected via its data output 6 with a 64-bit bus to a data input 7 of the data buffer 3 mentioned.

Claims

1. A method for image signal processing, in which an image signal (A) for a monitor image is stored in a memory device ( 1 ) with memory locations (Xi) and is read out after a number (V) of delay clocks,
characterized in that a plurality of signals (A, B, C,...) are stored in the memory device ( 1 ) designed as eDRAM,
an address signal (ai) for addressing the memory locations (Xi) is generated,
in the case of memory locations addressed by the address signal (ai), the stored image signals (A1, B1, C1) are read out and then overwritten with new image signals, then a subsequent address signal (ai + 1) is generated, and
the address signal (ai) is reset to an initial value after the number (V) of delay clocks.

2. The method according to claim 1, characterized in that in depend of a line synchronization signal (Hsync) Address signal (ai) reset to an initial value (a0 = 0) is, and subsequently in the presence of a clock signal 'C er is increased, preferably incremented.

3. The method according to claim 1 or 2, characterized in that the image si signals (A, B, C) can be combined to form a bus line.

4. The method according to claim 3, characterized in that the storage device ( 1 ) has an internal bus structure.

5. The method according to any one of claims 1 to 4, characterized in that the number (V) delay clocks by a delay setting gnal (d) is adjustable.

6. The method according to any one of claims 1 to 5, characterized in that in addition a reset pulse is generated for a line delay, which has a period length that is less than one line period is.

7. Device for performing a method according to one of claims 1 to 6, characterized in that it has an eDRAM memory device ( 1 ) for storing image signals (A, B, C) and a control device ( 2 ) for outputting address signals (ai ) and a read / write signal (R / W) to the memory device ( 1 ).

8. The device according to claim 7, characterized in that the control device ( 2 ) takes a line synchronization signal (Hsync) and, depending on this, resets the address signal (ai) to an initial value (O).

9. The device according to claim 8, characterized in that it has an output data buffer ( 3 ) for receiving the image signals from the memory device ( 1 ).