DE1762759B1

DE1762759B1 - Monolithisch integrierte Schaltung zur Umsetzung einer Information aus einem Code in einen anderen

Info

Publication number: DE1762759B1
Application number: DE19681762759
Authority: DE
Inventors: Uwe Bertram; Dr Hans Hoffmann; Dipl-Ing Hans-Wilhelm Neuhaus
Original assignee: Philips Patentverwaltung GmbH
Current assignee: Philips Intellectual Property and Standards GmbH
Priority date: 1968-08-20
Filing date: 1968-08-20
Publication date: 1970-08-20
Also published as: SE394780B; US3753005A; AT320027B; NL6912509A; CH495634A; BE737752A; FR2016003A1; GB1278073A; NL159821B

Description

Die Erfindung betrifft eine monolithisch integrierte Schaltung zur Umsetzung einer Information aus einem Code in einen anderen, insbesondere eines 4-bit-Dualcodes in einen l-aus-10-Code, der aus logischen Gattern und gegebenenfalls aus Verstärkern aufgebaut ist.

Höhere Integrationsgrade in digitalen monolithisch integrierten Schaltungen lassen sich nur dann wirtschaftlich erreichen, wenn Systementwurf, Schaltungstechnik und Technik der Integration als eine Einheit behandelt werden.

Bei der Entwicklung von monolithisch integrierten Halbleiterschaltungen mit logischer Zuordnerfunktion liegen die Schwierigkeiten im wesentlichen bei der durch die Art der Logik bedingten großen Zahl der Kreuzungen von Informationsleitungen. Bekanntlich sind Kreuzungen von elektrischen Signalen in monolithisch integrierten Schaltungen, die nur eine Verdrahtungsebene haben, immer Kreuzungen von Leiterbahnen und durch Oxyd gegenüber diesen Leiterbahnen isolierte Diffusionen im Kristall. Die Zuverlässigkeit der Kreuzung hängt dabei von der Dicke der isolierenden Oxydschicht ab. Die Dicke wiederum wächst mit der Dauer und der Anzahl der Oxydationsschritte. Kreuzungen lassen sich also realisieren durch nur für diese Kreuzungen geschaffene diffundierte Tunnel oder durch Ausnutzung von schon für andere Funktionen (Widerstände, Dioden, Transistoren) notwendigen Diffusionen als Kreuzung über Bauelementen. Die Tunnel der zweiten Art haben dann den Vorteil, daß keine zusätzliche Kristallfiäche für die Tunnel benötigt wird.

Bekanntlich kann die Zahl der logisch notwendigen Leitungskreuzungen bei Zuordnern (Codeumsetzern) herabgesetzt werden, wenn die Zuordnung in mehreren Stufen durchgeführt wird. Nachteilig ist die durch diese Zwischenstufen bedingte größere Anzahl der Stufenlaufzeiten, der erhöhte Leistungsbedarf und die größere Anzahl an Bauelementen und damit meist größere Kristallfläche.

Es ist Aufgabe der Erfindung, neue Schaltungen für Codeumsetzer mit zugehörigen Layout-Anordnungen anzugeben, die trotz einstufiger Zuordnung ein Minimum an notwendigen Kreuzungen erfordern und bei denen alle Kreuzungen über schaltungstechnisch erforderliche Bauelemente geführt werden, so daß der für die Kreuzungen erforderliche Flächenbedarf ein Minimum ist.

Die Erfindung ist dadurch gekennzeichnet, daß die Gatter einen Transistor je Eingang enthalten, deren Kollektoren alle miteinander und mit einem Pol der Speisespannung verbunden sind, deren Basen die Eingangssignale erhalten und deren Emitter zur Bildung einer Verknüpfung miteinander und mit einem Widerstand verbunden sind, der auf die Basis eines als Umkehrer arbeitenden Verstärkungstransistors führt, und daß bei dieser Schaltung als monolithisch integriertes Bauelement alle Gattertransistoren und alle Widerstände in einer Insel angeordnet sind, wobei die Gattertransistoren in einer Reihe angeordnet sind, die Eingangsleitungen zu diesen Transistoren im wesentlichen parallel zu dieser Reihe verlaufen und jede Basiszone und vorzugsweise auch jede Emitterzone der Gattertransistoren etwa senkrecht zur Reihe bis zur zugehörigen Eingangsleitung gestreckt ist.

Die geringe Zahl der notwendigen Kreuzungen wird entscheidend durch die Verwendung von NOR-Gattern in bekannter ETL-Schaltungstechnik ermöglicht. Keine andere der bei monolithisch integrierten Schaltungen bekannten Schaltungstechniken, wie z. B. TTL oder DTL, läßt eine so günstige Layout-Anordnung zu wie die erfindungsgemäß angegebene Anordnung.

Besonders vorteilhaft können auch die Gattertransistoren in zwei parallelen Reihen angeordnet sein und die Eingangsleitungen in zwei Gruppen auf beiden Seiten außerhalb der parallelen Reihen verlaufen ίο und Verbindungen zwischen Emittern von Gattertransistoren innerhalb der Reihe und/oder in beiden Reihen bestehen und die an die Emitter angeschlossenen Widerstände innerhalb der beiden Gruppen von Eingangsleitungen beginnen und sich in ihrer größeren Dimension senkrecht zu den Eingangsleitungen über diese hinaus erstrecken.

Die Erfindung wird an Hand von Ausführungsbeispielen beschrieben. Es zeigt

Fig. 1 einen Codeumsetzer für einen 4-bit-Dualao code zu einem aus l-aus-10-Dezimalcode, Fig. 2 ein NOR-Gatter in ETL-Technik, F i g. 3 zwei dieser NOR-Gatter als Teil einer inte- a grierten Schaltung, ^P

F i g. 4 einen Gattertransistor mit gestreckter as Basis- und gestreckter Emitterzone.

Der Codeumsetzer in F i g. 1 besitzt zehn Ausgänge, die den Dezimalzahlen O bis 9 entsprechen. Jeder Ausgang wird von einem Gatter 11 mit vier Eingängen angesteuert, denen die Eingangssignale des Dualcodes entweder direkt oder im Komplement zugeführt werden, je nachdem, welche Dezimalziffer das Gatter entschlüsseln soll. Für jede Signalkombination der Eingangssignale führt nur eines der Gatter ein Ausgangssignal oder kein Gatter führt ein Ausgangssignal, wenn das zugeführte Signal eine sogenannte »Pseudo-Tetrade« darstellt. Bereits diese Darstellung der Schaltung des Zuordners läßt erkennen, daß eine große Anzahl von Kreuzungen der Eingangsleitungen entstehen.

Die Ausführung der Gatter erfolgt in ETL-Technik wie in F i g. 2 dargestellt. Dabei sind die vier Gattertransistoren 12 bis 15 mit den Kollektoren mit der positiven Speisespannung V_p verbunden, die Basen erhalten die Eingangssignale und die Emitter sind m wieder miteinander und mit einem Widerstand 17 verbunden, der auf die Basis eines Verstärkungstransistors 16 führt, der als Umkehrer arbeitet.

Solange die Basen der vier Gattertransistoren 12 bis 15 alle niedriges Potential haben, führen die verbundenen Emitter ebenfalls niedriges Potential, und der Transistor 16 ist gesperrt, so daß durch den Arbeitswiderstand 19 kein Strom fließt und der Kollektor etwa auf positiver Betriebsspannung liegt. Der Widerstand 18 sorgt für ein sicheres Sperren des Transistors 16 in diesem Zustand. Wenn jedoch die Basis nur eines der vier Gattertransistoren 12 bis 15 eine hohe Spannung erhält, liegen die verbundenen Emitter ebenfalls etwa auf dieser Spannung, und der Verstärkungstransistor 16 wird über den Widerstand 17 eingeschaltet, so daß sein Kollektor niedrige Spannung führt. Um also die Funktion der in F i g. 1 dargestellten logischen Schaltung auszuführen, müssen bei Verwendung der in F i g. 2 gezeigten Gatter die Signale bei A, ~Ä usw. mit niedriger Spannung zugeführt werden, während die Ausgangssignale mit hoher Spannung erscheinen.

Diese Gatter in ETL-Technik lassen sich besonders günstig als monolithisch integrierte Schaltung aus-

bilden. Da bekanntlich Transistoren mit gemeinsamem Kollektorpotential in einer integrierten Schaltung nur eine N-Insel erfordern und außerdem die N-Insel für die Widerstände an der positiven Versorgungsspannung liegt, können alle 40 Gattertransistoren des Codeumsetzers in der Widerstandsinsel liegen. Der niederohmige Kollektoranschluß für die einzelnen Transistoren wird über eine vergrabene N⁺-Schicht (buried layer) erreicht, wodurch die Mitte des Layout frei von Leiterbahnen für die Zuführung der Versorgungsspannung bleibt.

Die Gattertransistoren 12 bis 15 werden nun besonders günstig in zwei parallelen Reihen mit geringem Abstand so angeordnet, daß je zwei Gattertransistoren in jeder Reihe sind und die zusammengehörigen Paare von Gattertransistoren sich in den beiden Reihen gegenüberliegen. Die vier Gattertransistoren 12 bis 15 bilden dann je ein Viereck, wie in F i g. 3 dargestellt ist. Die Eingangsleitungen 22 bis 29 laufen in zwei Gruppen zu beiden Seiten der Doppelreihe 20, 21 der Gattertransistoren 12 bis 15, und die Verbindung jedes Transistors mit der zugehörigen Eingangsleitung ist dadurch gebildet, daß die Basis- und Emitterzone etwa senkrecht zur Reihe bis zur zugehörigen Reihe gestreckt ist. F i g. 4 a zeigt einen einzelnen derartigen Gattertransistor vergrößert in Draufsicht. Darin ist die Umgebung des Transistors ein Teil der N-Insel 30 auf dem gesamten Kristall. Die Basiszone 34 erstreckt sich so weit, bis die zugehörige Eingangsleitung erreicht ist, die am Basiskontakt 33 angeschlossen ist. Die Emitterzone 32 erstreckt sich bis in die Nähe des Basiskontaktes 33, ist jedoch am entgegengesetzten Ende 31 mit einem Kontakt versehen, entsprechend der Anordnung von Fig. 3. Der Querschnitt des Transistors in Fig. 4b zeigt die Tiefe der Basis- und Emitterzone 32 und 34, wie sie beim Planar-Herstellungsprozeß entsteht, und die Lage von Basiskontakt 33 und Emitterkontakt 31 sowie die vergrabene Schicht 35, die den niederohmigen Kollektoranschluß herstellt.

Statt dessen läßt sich auch eine Geometrie nur mit gestreckter Basis anwenden. Vorteile sind, daß die Auswahlleitungen weniger Oxydtreppen kreuzen und daß außerdem das Oxyd über der Basis eines integrierten Planartransistors wesentlich dicker ist als über dem Emitter. Beide Anordnungen haben gegenüber dem normalen Transistor einen nicht erwünschten zusätzlichen Widerstand, und zwar beim gestreckten Emitter r_e und bei gestreckter Basis r_b, der das Umladen parasitärer Kapazitäten am Emitter ungünstig beeinflußt. Das Verhältnis der Schichtwiderstände Basisdiffusion zu Emitterdiffusion ist 200Ω/Π:1,5Ω/Π· Unter Berücksichtigung der für den Emitter kleineren Geometrie ergibt sich für die Widerstände ein Verhältnis r_e.^mr_b «i 100. Bei einer Stromverstärkung des Transistors < 100 ergibt sich hinsichtlich des wirksamen Widerstandes zum Umladen der parasitären Kapazitäten eine Überlegenheit des gestreckten Emitters.

Durch enge geometrische Anordnung der Emitter und des ETL-Widerstandes ist die kritische parasitäre Kapazität klein zu halten. Um die in der Mitte des Layout gewonnene Information den Verstärkertransistoren 16 am Rande des Kristalls zuführen zu können, wird vorteilhaft der Widerstand als Tunnel für die Information benutzt, wie F i g. 3 zeigt.

Die Anordnung der vier Gattertransistoren 12 bis 15 in F i g. 3 in Form eines Vierecks stellt eine besonders günstige Ausnutzung der Kristallfläche dar. Für eine solche Anordnung müssen die Eingangsleitungen so auf die beiden Gruppen verteilt werden, daß in beiden Reihen 20, 21 möglichst gleich viele Transistoren angesteuert werden. Ein Beispiel für eine solche Aufteilung ist in F i g. 3 gezeigt, wo die vier Eingangsleitungen A, ~Ä, B, Έ auf der einen Seite der Doppelreihe verlaufen und die anderen vier Eingangsleitungen auf der anderen Seite. Diese Aufteilung ist nur eine von vielen Möglichkeiten, wie auch der besprochene 4-bit-Dualcode zu l-aus-10-Dezimalcode nur ein Ausführungsbeispiel der Erfindung ist.

In gleicher Weise lassen sich auch andere Codeumsetzer nach der Lehre der Erfindung so aufbauen, daß keine Kreuzungen außer den durch die gestreckten Basen gebildeten notwendig sind.

Claims

Patentansprüche:

1. Monolithisch integrierte Schaltung zur Umsetzung einer Information aus einem Code in einen anderen, insbesondere eines 4-bit-Dualcodes in einen l-aus-10-Code, die aus logischen Gattern und gegebenenfalls aus Verstärkern aufgebaut ist, dadurch gekennzeichnet, daß die Gatter (11) einen Transistor (12 bis 15) je Eingang enthalten, deren Kollektoren alle miteinander und mit einem Pol (V_p) der Speisespannung verbunden sind, deren Basen die Eingangssignale (A, ~Ä,B...) erhalten und deren Emitter zur Bildung einer Verknüpfung miteinander und mit einem Widerstand (17) verbunden sind, der auf die Basis eines als Umkehrer arbeitenden Verstärkungstransistors (16) führt, und daß bei dieser Schaltung als monolithisch integriertes Bauelement alle Gattertransistoren (12 bis 15) und alle Widerstände (17) in einer Insel (30) angeordnet sind, wobei die Gattertransistoren (12 bis 15) in einer Reihe (20, 21) angeordnet sind, die Eingangsleitungen (22 bis 29) zu diesen Transistoren (12 bis 15) im wesentlichen parallel zu dieser Reihe (20, 21) verlaufen und jede Basiszone (34) und vorzugsweise auch jede Emitterzone (32) der Gattertransistoren (12 bis 15) etwa senkrecht zur Reihe (20, 21) bis zur zugehörigen Eingangsleitung (22 bis 29) gestreckt ist.

2. Umsetzerschaltung nach Anspruch 1, dadurch gekennzeichnet, daß die Gattertransistoren (12 bis 15) in zwei parallelen Reihen (20, 21) angeordnet sind und die Eingangsleitungen (22 bis 29) in zwei Gruppen (22 bis 25 und 26 bis 29) auf beiden Seiten außerhalb der parallelen Reihen (20, 21) verlaufen und Verbindungen zwischen Emittern von Gattertransistoren (12 bis 15) innerhalb der Reihe (20, 21) und/oder in beiden Reihen (20 und 21) bestehen und die an die Emitter angeschlossenen Widerstände (17) innerhalb der beiden Gruppen von Eingangsleitungen (22 bis 25, 26 bis 29) beginnen und sich in ihrer größeren Dimension senkrecht zu den Eingangsleitungen über diese hinaus erstrecken.

3. Umsetzerschaltung nach Anspruch 2, dadurch gekennzeichnet, daß die Eingangssignale (A, ~Ä, B...) so auf die beiden Gruppen von Eingangsleitungen (22 bis 25, 26 bis 29) verteilt sind, daß in beiden Reihen (20, 21) insgesamt und je Gatter (11) möglichst gleich viele Transistoren angesteuert sind.

4. Umsetzerschaltung nach Anspruch 2 oder 3, dadurch gekennzeichnet, daß die an die Emitter der Gattertransistoren (12 bis 15) artgeschlossenen Widerstände (17) abwechselnd bzw. paarweise nach beiden Seiten von der Doppelreihe (20,21) der Gattertransistoren (12 bis 15) wegführen.

Hierzu 1 Blatt Zeichnungen