DE112013006313B4

DE112013006313B4 - Leiterplatten-Layout-Design zur Reduzierung parasitärer Induktivitäten für Mehrlagen-Halbleiterbauelemente

Info

Publication number: DE112013006313B4
Application number: DE112013006313.1T
Authority: DE
Inventors: David Reusch; Johan Tjeerd Strydom
Original assignee: Efficient Power Conversion Corp
Current assignee: Efficient Power Conversion Corp
Priority date: 2012-12-31
Filing date: 2013-12-24
Publication date: 2021-06-10
Anticipated expiration: 2033-12-25
Also published as: CN105075405B; TWI544606B; JP2016503963A; JP6371309B2; US9035417B2; CN105075405A; KR20150102983A; US20140183550A1; DE112013006313T5; WO2014105887A1; TW201444055A; KR102151200B1

Abstract

Eine Leiterplatte (600) für Schaltungen, einschließend zumindest einen Kondensator (510) und eine Vielzahl von Transistoren (507, 511), wobei die Leiterplatte (600) aufweist:eine obere Lage (501, 701), auf welcher der Kondensator (510) und die Vielzahl von Transistoren (507, 511) montiert sind, wobei die obere Lage (501, 701) eine erste direkte elektrische Verbindung zwischen dem Kondensator (510) und nur einem der Transistoren (507, 511) und eine zweite direkte elektrische Verbindung zwischen der Vielzahl von Transistoren (507, 511) hat, um einen Teil einer Hochfrequenz-Leistungsschleife zu bilden, wobei die obere Lage (501, 701) weiterhin zumindest eine erste Durchkontaktierung (513, 613), die elektrisch mit dem Kondensator (510) verbunden ist, und zumindest eine zweite Durchkontaktierung (513, 613), die elektrisch mit einer aus der Vielzahl von Transistoren (507, 511) verbunden ist, einschließt;eine untere Lage (702); undeine Vielzahl von inneren Lagen (503, 504, 505, 506, 703, 704), die zwischen der oberen Lage (501, 701) und der unteren Lage (702) angeordnet sind, wobei die zumindest eine erste Durchkontaktierung (513, 613) unddie zumindest eine zweite Durchkontaktierung (513, 613) sich jeweils durch diese Vielzahl von inneren Lagen (503, 504, 505, 506, 703, 704) hindurch erstrecken,wobei eine der inneren Lagen (503, 504, 505, 506, 703, 704) einen Rückflusspfad (615) definiert, um die Hochfrequenz-Leistungsschleife zu vervollständigen, indem sie die zumindest eine erste Durchkontaktierung (513, 613) mit der zumindest einen zweiten Durchkontaktierung (513, 613) elektrisch verbindet.

Description

Hintergrund der Erfindung
Technisches Gebiet der Erfindung
Die vorliegende Erfindung bezieht sich im Allgemeinen auf Power Converter und Schaltungen, insbesondere auf Leiterplatten und ganz besonders auf Leiterplatten-Layouts zur Verbesserung der Leistungsfähigkeit von Power Convertern.
Beschreibung des Standes der Technik
Die Verbesserungen auf dem Gebiet der Leistungsfeldeffekttransistor(FET)-Technologien, wie Silicium-Metall-Oxid-Halbleiter-FETs und die Einführung von Galliumnitrid(GaN)-basierten Transistoren erlaubt es Schaltnetzteilen, höhere Schaltgeschwindigkeiten zu erreichen, indem die geschalteten Ladungen und die parasitären Gehäuseinduktivitäten reduziert werden. Mit höheren Schaltgeschwindigkeiten und niedrigeren parasitären Gehäuseinduktivitäten wird das Leiterplatten(PCB)-Layout der Converter-Bauteile ein limitierender Faktor in der Leistungsfähigkeit der Converter, da das Leiterplatten-Layout der Bauteile einen signifikanten Einfluss auf die gesamte parasitäre Induktivität hat. Ein verbessertes Leiterplatten-Layout wird benötigt, um die hochfrequenten Schleifeninduktivitäten in einem Mehrlagenleiterplatten-Design zu minimieren und um die Leistungsfähigkeit der Converter zu erhöhen.
Die DE 10 2011 082 986 A1 offenbart eine integrierte Multilayer-Schaltungsbaugruppe mit reduzierter Parasitärschleifeninduktivität. Die US 2011/0220979 A1 offenbart eine Halbleiteranordnung mit einem Multilayer- Verbindungssubstrat.
Hochfrequente Leistungsschleifeninduktivität, kontrolliert durch das Leiterplatten-Layout, ist ein wesentlicher Beitrag zu Verlusten des Power-Converter-Wirkungsgrades. Konsequenterweise ist das Layout der Bauteile und der Eingangskondensatoren kritisch für die Hochfrequenz-Performance. Um die Beziehung zwischen der Schleifeninduktivität und dem Verlust an Wirkungsgrad zu verifizieren, wurden verschiedene Layouts mit ähnlichen gemeinsamen Source-Indiktutivitäten und verschiedenen Schleifeninduktivitäten miteinander verglichen. 1 ist ein Diagramm, welches den Einfluss der hochfrequenten Leistungsschleifeninduktivität auf den Wirkungsgrad der Power Converter für einen eGaN^®-FET-Design bei 1 MHz darstellt. Insbesondere resultiert, wie in der 1 gezeigt, eine Erhöhung der hochfrequenten Schleifeninduktivität von ungefähr 0,4 nH auf ungefähr 2,9 nH in einer Abnahme des Wirkungsgrades von mehr als 4 %.
Ein anderer Einfluss der Schaltgeschwindigkeiten verursacht durch Bauteile mit geringeren Güten, ist ein Anstieg der Spannungsüberschwinger im Vergleich mit Bauteilen mit niedrigeren Schaltgeschwindigkeiten. Eine Reduzierung der hochfrequenten Schleifeninduktivität resultiert in geringeren Spannungsüberschwingern, einer erhöhten Eingangsspannungsfähigkeit und einer reduzierten elektromagnetischen Interferenz. 2A und 2B zeigen die Drain-to-Source-Spannungskurvenformen eines Synchrongleichrichters für Designs mit hochfrequenten Schleifeninduktivitäten von 1,6 nH und 0,4 nH. Wie in den 2A und 2B gezeigt, resultiert eine Reduzierung in den hochfrequenten Schleifeninduktivitäten von 1,6 nH (2A) auf 0,4 nH (2B) in einer 75 % Abnahme der Spannungsüberschwinger.
Klassischerweise sind zwei Leiterplatten-Layouts eingesetzt worden, um die hochfrequenten Schleifeninduktivitäten zu reduzieren, wie nachfolgend in Verbindung mit den 3A - 3B und 4A - 4C dargestellt wird. In einem ersten konventionellen Layout-Design, dargestellt in 3A und 3B, sind die Eingangskondensatoren und Bauteile auf einer oberen Lage (=Layer) auf der Leiterplatte angeordnet. Die hochfrequente Leistungsschleife für diese Anordnung ist auf der oberen Lage der Leiterplatte angeordnet und kann als eine seitlich verlaufende Leistungsschleife betrachtet werden, da die Schleife parallel zur Ebene der Leiterplatte auf einer Lage verläuft. In diesem Design ist eine Verbindung der Induktivitäten durch die internen Layers (= Lagen) durch die Verwendung von Durchkontaktierungen (Vias) erreicht, die zwischen einem oberen Schalter und einem Synchrongleichrichter angeordnet sind. Ein Treiber ist in nächster Nähe zu den eGaN^®-FETs angeordnet, um die gemeinsame Quellimpedanz zu minimieren und zu stabilisieren.
3A und 3B zeigen die Anordnung der Bauteile eines eGaN^®-FET-Designs, welches in einer seitlichen hochfrequenten Leistungsschleife 302 resultiert. In diesem Design sind die Kondensatoren 303 und die eGaN^®-FETs 306, 307 auf der oberen Lage 305 der Leiterplatte 310 angeordnet. Ein Leistungsschleifenstrom 302 fließt durch die Kondensatoren 303 und den eGaN^®-FETs 306, 307. Eine Verbindung zur Spule wird erzeugt unter Verwendung der Durchkontaktierungen 311, die sich zwischen dem oberen Schalter 306 und dem Synchrongleichrichter 307 erstrecken. Ein Treiber 308 ist in nächster Nähe zu den eGaN^®-FETs 306, 307 angeordnet, um die gemeinsame Quellimpedanz zu minimieren und zu stabilisieren.
Während es wichtig ist, die physikalische Größe der Schleifen zu minimieren, um die parasitäre Kapazität zu induzieren, ist das Design der inneren Lagen ebenso kritisch. Für das seitliche Leistungsschleifen-Design, abgebildet in der 3B, dient eine erste innere Lage als „Schirm-Lage“ 309. Die Schirm-Lage 309 hat eine kritische Rolle zur Schirmung der Schaltung von magnetischen Feldern, die durch die hochfrequente Leistungsschleife 302 erzeugt werden. Um diese Schirmfunktion zu erreichen, erzeugt die hochfrequente Leistungsschleife 302 ein magnetisches Feld, welches einen Strom induziert, der in seiner Richtung umgekehrt zum Strom der Leistungsschleife innerhalb der Schirmlage 309 verläuft. Der Strom, welcher in der Schirmlage 309 induziert wird, erzeugt ein magnetisches Feld von umgekehrter Polarität zu dem magnetischen Feld der Leistungsschleife. Die magnetischen Felder, die innerhalb der Schirmlage 309 erzeugt werden, und der Leistungsschleife 302 neutralisieren sich gegenseitig und bewirken somit eine Reduzierung der parasitären Induktivität.
Das seitliche Leistungsschleifen-Design bietet Vorteile und Nachteile. Zum Beispiel sollte der Wert der hochfrequenten Leistungsschleifeninduktivität nur wenig Abhängigkeit von der Leiterplattendicke zeigen, da die Leistungsschleife auf der oberen Lage 305 angeordnet ist. Die mangelnde Abhängigkeit des seitlichen Leistungsschleifen-Designs von der Leiterplattendicke ermöglicht dickere Leiterplatten-Designs. Auf der anderen Seite ist das Maß der Schleifeninduktivität in diesem Design wahrscheinlich stark abhängig von der Distanz der Leistungs-schleife zu der Schirmlage. Diese Abhängigkeit des Abstande beschränkt die Dicke einer oberen Lage 305.
In dem zweiten konventionellen Layout-Design, welches in den 4A - 4C dargestellt ist, sind die Eingangskondensatoren und Bauteile auf gegenüberliegenden Seiten der Leiterplatte angeordnet, wobei die Kondensatoren grundsätzlich direkt unter den Bauteilen angeordnet sind, um die physikalische Schleifengröße zu reduzieren. Dieses Layout erzeugt eine vertikale Leistungs-Schleife, da die Leistungs-Schleife senkrecht durch die Leiterplatten-Ebene über Durchkontaktierungen verläuft, die die Leistungs-Schleife durch die Leiterplatte vervollständigen.
4A - 4C zeigen ein eGaN^®-FET-Design, welches in einer vertikalen Hochfrequenz- Leistungs-schleife 400 resultiert. In diesem Design sind eGaN^®-FETs 401, 408 auf einer oberen Lage 402 einer Leiterplatte 403 angeordnet und Kondensatoren 404 sind auf einer unteren Lage 405 der Leiterplatte 403 angeordnet. Hochfrequenter Leistungsschleifenstrom 406 fließt durch die eGaN^®-FETs 401, 408, die auf der oberen Lage 402 der Leiterplatte 403 angeordnet sind. Der Schleifenstrom 406 fließt dann über die Durchkontaktierungen 409 und durch die Kondensatoren 404, die auf der unteren Lage 405 der Leiterplatte 403 angeordnet sind. Der Strom 406 fließt dann zurück zu den eGaN^®-FETs 401, 408 über die Durchkontaktierungen 410. Der Zwischenraum 407 zwischen den eGaN^®-FETs 401, 408 ist frei, um Spulen anzuschließen.
Das in den 4A - 4C dargestellte eGaN^®-FET-Design enthält keine Schirmlage wegen der vertikalen Struktur der Stromschleife. Im Gegensatz zur Verwendung einer Schirmlage, um die Schleifeninduktivität zu reduzieren, verwendet die vertikale Stromschleife eine selbstneutralisierende Methode, um die Induktivität zu reduzieren. Für das Leiterplatten-Layout ist die Leiterplattendicke grundsätzlich wesentlich dünner als die horizontale Länge der Stromschleifenpfade auf der oberen und der unteren Seite der Leiterplatte. Da die Dicke der Leiterplatten abnimmt, schrumpft verglichen mit den seitlichen Leistungsschleifen auch die Fläche der vertikalen Leistungsschleifen wesentlich, wobei ein Strom, der in umgekehrte Richtungen auf den oberen und den unteren Lagen fließt, eine Selbstauslöschung der magnetischen Felder bewirkt, und weiter die parasitäre Induktivität reduziert. Dementsprechend muss die Dicke der Leiterplatte in diesem Design minimiert werden, um eine effektive vertikale Leistungsschleife zu erreichen.
Ähnlich dem seitlichen Leistungsschleifen-Design, welches in den 3A - 3B abgebildet ist, hat das vertikale Leistungsschleifen-Design Vorteile und Nachteile. Zum Beispiel hat der Abstand zwischen der ersten inneren Lage und der oberen Lage wenig Einfluss auf die Schleifeninduktivität. Daher beeinflusst die Dicke der oberen Lage nicht wesentlich die Größe der Schleifeninduktivität. Auf der anderen Seite ist die Größe der Schleifeninduktivität stark abhängig von der gesamten Leiterplattendicke, da die Leistungsschleifenpfade auf den oberen und unteren Lagen der Leiterplatte angeordnet sind.
Entsprechend ist ein Layout für Halbleiteranordnungen gewünscht, mit dem die parasitäre Induktivität minimiert und die Leistungsfähigkeit eines Power Converters erhöht werden kann.
Zusammenfassung der Erfindung
Die vorliegende Erfindung betrifft ein Design eines Leiterplatten-Layouts, welches die oben genannten Nachteile des Standes der Technik verhindert. Insbesondere umfasst die Leiterplatte der vorliegenden Erfindung eine obere Lage, eine untere Lage, und wenigstens eine innere Lage, welche durch Durchkontaktierungen mit der oberen Lage verbunden ist, so dass eine hochfrequente Leistungsschleife ausgebildet ist, in einem Pfad, der sich zwischen der oberen Lage und der inneren Lage erstreckt. Vorteilhafterweise minimiert das Layout-Design entsprechend der Erfindung die parasitäre Induktivität, unabhängig von der Leiterplattendicke und ohne eine Schirmlage zu benötigen.
Die Erfindung betrifft einen Gegenstand nach Anspruch 1. Vorteilhafte Weiterbildungen sind in den abhängigen Ansprüchen angegeben.
Figurenliste
Die Eigenschaften, Gegenstände und Vorteile der vorliegenden Erfindung werden offensichtlich durch die nachfolgende detaillierte Beschreibung in Verbindung mit den Zeichnungen, in denen gleiche Referenzeichen entsprechende Elemente kennzeichnen, wobei:

1 ist ein Liniendiagramm, das den Einfluss der hochfrequenten Schleifeninduktivität auf den Wirkungsgrad von Designs mit ähnlicher gemeinsamer Source-Induktivität darstellt.
2A und 2B sind Signalformen, die das Spannungsüberschwingen eines Synchrongleichrichters mit einer Induktivität von 1,6 nH bzw. 0,4 nH zeigen.
3A und 3B sind Aufsicht bzw. Seitenansicht einer Leiterplatte mit einer konventionellen seitlichen Leistungsschleife.
4A, 4B und 4C sind Aufsichten bzw. Seitenansichten einer Leiterplatte mit einer konventionellen vertikalen Leistungsschleife.
5A und 5B sind Aufsichten auf die oberste Lage bzw. die erste innere Lage des Leiterplatten-Layouts einer ersten Ausgestaltung der Erfindung, und 5C ist eine Seitenansicht des Leiterplatten-Layouts der ersten Ausgestaltung.
6A und 6B sind Aufsichten auf die oberste Lage bzw. die erste innere Lage eines Leiterplatten-Layouts einer zweiten Ausführungsform der vorliegenden Erfindung, mit einem Kondensator zwischen den beiden Schaltern, und 6C zeigt eine Seitenansicht des Leiterplatten-Layouts der zweiten Ausführungsform.
7 ist eine Schnittzeichnung eines mehrlagigen Designs einer Leiterplatte, bei der die Dicke der Leiterplatten und die Abstände der inneren Lagen gekennzeichnet sind.
8 ist ein Diagramm, welches simulierte Werte hochfrequenter Schleifenimpedanzen für seitliche, vertikale und optimale Leistungsschleifen mit unterschiedlichen Leiterplattendicken und inneren Lagenabständen zeigt.
9 ist ein Leistungsverlustdiagramm, von dem Stand der Technik entsprechenden seitlichen und vertikalen Leistungsschleifen-Designs und einem optimalen Leistungsschleifen-Design der vorliegenden Erfindung.
10 ist ein Diagramm, das die gemessenen Spannungsüberschwinger für seitliche, vertikale und optimale Leistungsschleifen-Designs zeigt.
11 ist ein Diagramm, das den Effekt einer Schleifeninduktivität auf die Schaltgeschwindigkeit zeigt.
12 ist ein Diagramm, welches den verbesserten Wirkungsgrad eines Leiterplatten-Layout-Designs der vorliegenden Erfindung verglichen mit dem Stand der Technik eines vertikalen und eines seitlichen Schleifen-Designs zeigt.
13 zeigt die Leistungsschleifentopologie einer grundlegenden Einheitszelle der vorliegenden Erfindung.
14 zeigt die Topologie eines Buck-Converters unter Verwendung der optimalen Schleife der vorliegenden Erfindung.
15 und 16 zeigen die Topologie eines Brücken-Converters unter Verwendung der optimalen Schleife der vorliegenden Erfindung.
17 zeigt die Topologie eines Boost-Schaltungseinheitszelle (mit einer Boost-Spule und einem Kondensator) unter Verwendung der optimalen Schleife der vorliegenden Erfindung.
18 zeigt die Topologie eines Buck-Boost-Wandlers, unter Verwendung der optimalen Schleife der vorliegenden Erfindung.
19 zeigt eine parallele Anordnung von Schaltern in einer Schaltung, unter Verwendung der optimalen Schleife der vorliegenden Erfindung.
20 zeigt eine Serienanordnung von Schaltern in einer Schaltung, unter Verwendung der optimalen Schleife der vorliegenden Erfindung.

Detaillierte Beschreibung der bevorzugten Ausführungsformen
In der folgenden detaillierten Beschreibung wird auf verschiedene Ausführungsformen Bezug genommen. Diese Ausführungsformen sind mit hinreichendem Detail beschrieben, so dass sie durch Fachleute ausgeführt werden können. Es soll jedoch verstanden werden, dass andere Ausführungsformen eingesetzt werden können und dass verschiedene strukturelle, logische und elektrische Veränderungen gemacht werden können.
Das Leiterplatten-Layout-Design der vorliegenden Erfindung, wie es nachfolgend beschrieben wird, bietet reduzierte Schleifengröße, Feldselbstauslöschung, konsistente Induktivität unabhängig von der Leiterplattendicke, ein einlagiges Leiterplatten-Design und hohen Wirkungsgrad für eine Multilayer(Mehrlagen)-Struktur. Das Leiterplatten-Layout-Design der vorliegenden Erfindung benutzt die erste innere Lage als einen Leistungsschleifen-Rückflusspfad. Dieser Rückflusspfad ist direkt unter der Leistungsschleife der oberen Schleife angeordnet, und ermöglicht dadurch die kleinste physikalische Schleifengröße, kombiniert mit Feldselbstauslöschu ng.
Während hierin beschriebene Ausführungsformen in Verbindung mit bestimmten Typen von Bauteilen, insbesondere GaN-Bauteilen beschrieben sind, sollte es verstanden sein, dass die Erfindung nicht darauf beschränkt ist. Zum Beispiel könnten die beschriebenen Ausführungsformen anwendbar sein auf Transistorbauteile und andere Typen von Halbleiterbauteilen, welche unterschiedliche leitfähige Materialien, wie zum Beispiel Silicium (Si) oder Silicium-enthaltende Materialien, Graphene, Germanium (Ge), Galliumarsenid (GaAs) verwenden. Beschriebene Ausführungsformen sind auch anwendbar auf andere Typen von Halbleiterbauteilen, wie andere Feldeffekttransistor(FET)-Typ-Halbleiterbauteile, bipolare Junktionstransistoren (BJT) und Insulated-Gate-Bipolar-Transistors(IGBT)-Bauteile. Die beschriebenen Konzepte sind also auch in gleicher Weise anwendbar sowohl für Anreicherungsmodus- als auch für Verarmungsmodus-Transistorbauteile. Zusätzlich, während spezifische Ausführungsformen in Verbindung mit parallelen Schaltbauteilen beschrieben sind, sollte es verstanden sein, dass Merkmale, die hierin beschrieben sind, grundsätzlich anwendbar auf andere Arten von Schaltungen, wie beispielsweise HF-Verstärker, Schalt-Converter und andere Schaltungen anwendbar sind.
Die 5A, 5B und 5C stellen vereinfachte Schaltdiagramme von einer beispielhaften mehrlagigen Leiterplatten-Designs 500 entsprechend einer Ausführungsform der vorliegenden Erfindung dar. In dieser Ausführungsform enthält das Leiterplatten-Design 500 eine obere Lage 501, eine untere Lage 502 und vier innere Lagen 503 - 506, welche eine erste innere Lage 503 einschließen. Obwohl vier innere Lagen dargestellt sind, können weniger oder zusätzliche innere Lagen eingeschlossen sein. Kondensatoren 510 und eGaN^®-FETs 507, 511 sind auf der oberen Lage 501 angeordnet. 5A ist eine Draufsicht auf das Leiterplatten-Design 500, welches einen Leistungsschleifenstrompfad 516 auf der oberen Lage 501 der Leiterplatte 500 zeigt. Der Leistungsschleifenstrom 512 fließt von dem Kondensator 510 durch die eGaN^®-FETs 507, 511 und schließlich zu einem Teil der verschachtelten Spulenknoten und Masse(Ground)-Durchkontaktierungen 513 der eGaN^®-FETs 507, 511, die verwendet werden, um die obere Lage 501 mit der ersten innere Lage 503 zu verbinden. Die erste innere Lage 503 wird verwendet als ein Rückflusspfad für den Leistungsschleifenstrom 512, indem ein Teil der eGaN^®-FETs-Durchkontaktierungen 513 mit wenigstens einem Teil der Kondensatoren 510 -Durchkontaktierungen 514 verbunden ist.
5B ist eine Draufsicht auf die erste innere Lage 503, welche als Rückflusspfad 515 für den Leistungsschleifenstrompfad 512 dient. Der Rückflusspfadanteil 515 des Leistungsschleifenpfads 512 könnte direkt unter wenigstens einem Teil des Leistungsschleifenpfades 516 der oberen Lage 501 angeordnet sein, um die kleinstmögliche physikalische Schleifengröße kombiniert mit Feldselbstauslöschung zu erreichen.
5C ist eine Seitenansicht der flachen selbstauslöschenden Schleife eines beispielhaften Mehrlagen-Leiterplatten-Design 500. Der Abstand zwischen der ersten inneren Lage 503 und der oberen Lage 501 ist vorzugsweise zwischen 1 mil und 20 mil. 5C zeigt den Stromfluss eines Leiterplatten-Layouts mit einem negativen Kondensatorpunkt, aber die Erfindung kann auch ebenso implementiert werden mit einem positiven Kondensatorpunkt, welcher einen entgegengesetzten Stromfluss hat.
6A, 6B und 6C illustrieren ein beispielhaftes mehrlagiges Leiterplatten-Design 600 entsprechend einer weiteren Ausführungsform der vorliegenden Erfindung. In dieser Ausführungsform sind Kondensatoren 510 angeordnet zwischen den beiden eGaN^®-FETs 507, 511. 6A ist eine Draufsicht auf das Leiterplatten-Design 600 mit einem Leistungsschleifenstrompfad 616 auf der oberen Lage 501 der Leiterplatte 600. Der Leistungsschleifenstrom 612 fließt von einem eGaN^®-FET 507 durch die Kondensatoren 510 und einem anderen eGaN^®-FET 511 zu der ersten inneren Lage 503 über Durchkontaktierungen 613, die die obere Lage 501 mit der ersten inneren Lage 503 verbinden. Wie in 6B gezeigt, ist die erste innere Lage 503 als Rückflusspfad 615 für die Leistungsschleife verwendet. 6C ist eine Seitenansicht der flachen selbstauslöschenden Schleife eines beispielhaften Mehrlagen-Designs 600. Wie gezeigt, ist der magnetische Effekt des Leistungsschleifenpfads 616 der obersten Lage selbstauslöschend durch den Rückflusspfad 615 unter der oberen Lage 501.

Tabelle I vergleicht die elektrischen Eigenschaften der konventionellen Layout-Designs (3A - 3B und 4A - 4C) und den optimierten Layout-Designs der vorliegenden Erfindung (5A - 5C). Das optimierte Layout-Design teilt die Eigenschaften der seitlichen Leistungsschleife, indem es wenig Abhängigkeit von der Leiterplattendicke und eine starke Abhängigkeit von innere Lagenabstände aufweist. Zusätzlich teilt die Ausführungsform der 5A bis 5C die Merkmale der vertikalen Leistungsschleife durch Entfernen der Schirmlage und Reduzierung der physikalischen Größe der Leistungsschleife, die eine wesentliche Reduzierung der Schleifeninduktivität bewirkt. Durch Kombination der Vorteile von beiden konventionellen Designs und Begrenzung der Schwachpunkte kann das vorgeschlagene Layout-Design eine Reduktion der Induktivität in der Größenordnung von 65 % verglichen mit den konventionellen seitlichen oder vertikalen Leistungsschleifen (3A - 3B und 4A - 4C) erreichen.

Tabelle 1

Elektrische Eigenschaft	Seitliche Schleife (3A - 3B)	Vertikale Schleife (4A - 4C)	Optimale Schleife (5A - 5C)
Einseitige Leiterplatte	Ja	Nein	Ja
Feldselbstauslöschung	Nein	Ja	Ja
Induktivität unabhängig von der Leiterplattendicke	Ja	Nein	Ja
Schirmlage benötigt	Ja	Nein	Nein

Um die Leistungsfähigkeit der Ausführungsformen der 5A - 5C mit konventionellen lateralen (3A - 3B) und vertikalen (4A - 4C) Layout-Designs für einen breiten Bereich von Anwendungen zu vergleichen, wurden zwölf unterschiedliche Test-Leiterplatten-Layout-Designs, vier unterschiedliche Leiterplatten für jedes der drei Layouts, erstellt und getestet. Die vier Typen von Test-Leiterplatten variierten die gesamte Dicke der Leiterplatten und den Abstand zwischen der oberen Lage und der ersten inneren Lage innerhalb der Leiterplatte. Diese Leiterplattenparameter sind zeichnerisch definiert in der 7, wo eine erste innere Lage 703 und eine zweite innere Lage 704 zwischen einer oberen Lage 701 und einer unteren Lage 702 angeordnet sind. Der innere Lagenabstand 705 ist der Abstand zwischen der oberen Lage 701 und der ersten inneren Lage 703. Die Leiterplattendicke 706 ist der Abstand zwischen der oberen Lage 701 und der unteren Lage 702. Die Spezifikation für die Test-Leiterplatten sind in Tabelle II unten enthalten.

Tabelle II

Test-Leiterplatte 1 Leiterplattendicke (mil) Innerer Lagenabstand (mil)

Test-Leiterplatte 2 31 4

Test-Leiterplatte 3 31 12

Test-Leiterplatte 4 62 4

Test-Leiterplatte 5 62 26
8 zeigt die Werte der hochfrequenten Schleifeninduktivität für die zwölf Test-Leiterplatten-Designs. Die Daten zeigen, dass für die seitliche Leistungsschleife die Leiterplattendicke nur wenig Einfluss auf die hochfrequente Schleifeninduktivität hat, während der innere Lagenabstand, der Abstand von der Leistungsschleife zu der Schirmlage wesentlich die Induktivität beeinflusst. Im Gegensatz hierzu zeigen die Daten, dass für die vertikale Leistungsschleife der innere Lagenabstand sehr wenig Einfluss auf die Induktivität des Designs hat, während die Leiterplattendicke wesentlich die Induktivität um ca. 80 % erhöht, wenn die Leiterplattendicke verdoppelt wird. Wie ebenfalls gezeigt, ist die parasitäre Induktivität der optimalen Leistungsschleife kleiner als die der seitlichen Leistungsschleife und der vertikalen Leistungsschleife. Die Leiterplattendicke hat wenig Einfluss auf die optimale Leistungsschleife, und die parasitäre Induktivität der optimalen Leistungsschleife mit einem inneren Lagenabstand von 26 mil ist geringer als die einer seitlichen Leistungsschleife mit einem inneren Lagenabstand von 4 mil.
9 zeigt die Leistungsverluste von zwölf Test-Leiterplatten-Designs. Diese Daten zeigen, dass für ähnliche parasitäre Induktivitäten der Leistungsverlust der seitlichen Schleife höher ist als der Leistungsverlust der vertikalen Schleife. Der höhere Leistungsverlust in der seitlichen Schleife ist begleitet mit Verlusten verursacht durch das Hinzufügen der Schirmlage, eine Lage, die nicht in der vertikalen oder optimalen Leistungsschleife benötigt wird. Die Daten zeigen auch, dass für ähnliche parasitäre Induktivitäten der Leistungsverlust der optimalen Leistungsschleife geringer ist als bei der lateralen Leistungsschleife und der vertikalen Leistungsschleife.
10 zeigt das Spannungsüberschwingen für die zwölf Test-Leiterplatten-Layouts. Wenn die Schleifeninduktivität gegen 1,4 nH erhöht wird, erhöht sich das Spannungsüberschwingen. Wenn einmal die Schleifeninduktivität über 1,4 nH erhöht ist, erhöht sich das Spannungsüberschwingen nicht wesentlich weiter für dieses Ausführungsbeispiel. Die Daten zeigen, dass für ähnliche parasitäre Induktivitäten das Spannungsüberschwingen der seitlichen Leistungsschleife größer ist als bei der vertikalen Leistungsschleife. Auch ist im Allgemeinen ist das Spannungsüberhöhung der optimalen Leistungsschleife geringer als bei der seitlichen Leistungsschleife.
11 erklärt teilweise diesen Wechsel im Spannungsüberschwingen, indem die gemessene Schaltzeit der zwölf Test-Leiterplatten-Layouts gezeigt wird. Da die Schleifeninduktivität ansteigt, sinkt das dV/dt des Bauteils signifikant für eine seitliche Leistungsschleife, vertikale Leistungsschleife und optimale Leistungsschleife. Dieser Abfall resultiert in höheren Leistungsverlusten, aber eines stärker begrenzten Spannungsüberschwingens. Für die zwei vertikalen Schleifen-Designs mit der höchsten Schleifeninduktivität ist die Schaltgeschwindigkeit um mehr als 60 % reduziert, im Vergleich zu den übrigen Designs.
12 zeigt die Wirkungsgradergebnisse des Design 1 für die optimale Leistungsschleife, vertikale Leistungsschleife und seitliche Leistungsschleife, verglichen mit einer Si-MOSFET-Ausführungsform, welche eine vertikale Leistungsschleife mit der kleinsten kommerziellen Gehäusegröße, einen 3 x 3 mm TSDSON-8 verwendet, um die Größe der Leistungsschleife zu minimieren. Für das Si-MOSFET-Design wurde die hochfrequente Schleifeninduktivität von ca. 2 nH gemessen, verglichen zu 1 nH für eine ähnliche Leistungsschleife unter Verwendung eines eGaN^®-FETs. Der hohe Wert einer Induktivität in dem Si-MOSFET-Design ergibt sich durch die große Gehäuseinduktivität des Si-MOSFETs. Als ein Ergebnis der hervorragenden Eigenschaften und Gehäuse des eGaN^®-FETs, überragen alle eGaN^®-FET-Leistungsschleifen-Designs das Si-MOSFET-Benchmark-Design. Unter Verwendung des vorgeschlagenen optimalen Leistungsschleifen-Designs kann der Wirkungsgrad um 3 % bei Volllast und um 4 % beim Spitzenwert durch den Einsatz von eGaN^®-FETs anstelle von Si-MOSFETs verbessert werden.
Die optimale Leistungsschleifen-Ausführungsform beschrieben in Verbindung mit den 5A - 5C bietet eine 0,8 % und 1 % Volllast-Wirkungsgradverbesserung gegenüber den konventionellen vertikalen und seitlichen Leistungsschleifen-Designs. Zusätzlich bietet die Ausführungsform der 5A - 5C einen größeren Leistungswirkungsgrad und geringeres Spannungsüberschwingen an den Bauteilen, verglichen mit konventionellen Bauteilen mit seitlichen und vertikalen Leistungsschleifen.
13 zeigt die Leistungsschleifentopologie einer Basiseinheitszelle der vorliegenden Erfindung. Wie bereits festgestellt wurde, kann die optimale Schleife der vorliegenden Erfindung auf einer beliebigen der mehrfachen inneren Lagen ausgebildet sein. Zusätzlich könnte die Länge des Pfades entsprechend der Positionierung der Durchkontaktierungen, welche die obere Lage der Leiterplatten mit den inneren Lagen verbinden, sich ändern. Die physikalische Größe der Leistungsschleife LLoop kann sich ebenso ändern, indem die Leistungsschleife in verschiedenen inneren Lagen ausgeformt wird. Entsprechend können verschiedene flache Schaltungsanordnungen mit der optimalen Schleife der vorliegenden Erfindung ausgestaltet sein.
14 - 20 zeigen Implementierungen der optimalen Schleife der vorliegenden Erfindung in verschiedenen Schaltungs-Designs. Es soll angemerkt werden, dass die vorliegende Erfindung nicht auf diese Topologien beschränkt ist.
14 zeigt die Topologie eines beispielhaften Buck-Converters, welcher die optimale Schleife der vorliegenden Erfindung enthält. 15 und 16 zeigen die Topologie eines Brücken-Converters, der die optimale Schleife der vorliegenden Erfindung enthält. Wie oben beschrieben, kann die physikalische Größe der optimalen Schleife sich ändern in Abhängigkeit von der Positionierung der Durchkontaktierungen, welche die obere Lage einer Leiterplatte zu inneren Lagen einer Leiterplatte verbinden, oder der Positionierung der inneren Lage, wo die optimale Schleife ausgebildet ist. Die physikalische Größe der Leistungsschleife LLOOPA der 15 ist kleiner als die physikalische Größe der Leistungsschleife LLOOPB der 16.
17 zeigt die Topologie einer Boost-Schaltungseinheitszelle mit einer Boost-Induktivität LBOOST und einem Kondensators Cin, welche die optimale Schleife der vorliegenden Erfindung aufweisen. 18 zeigt die Topologie eines Buck-Boost-Wandlers, welcher die optimale Schleife der vorliegenden Erfindung aufweist. wie bereits festgestellt, kann sich die physikalische Größe der Leistungsschleife LLOOP entsprechend der spezifischen Anforderungen der Schaltungen, welche die optimale Schleife der vorliegenden Erfindung einschließen, ändern. Weiterhin, wie in den 19 und 20 gezeigt, können in einer Schaltung, welche eine optimale Schleife der vorliegenden Erfindung verwendet, die Schalter parallel oder in Serie verbunden werden.
Die obige Beschreibung und die Zeichnungen sind nur zur Veranschaulichung spezieller Ausführungsbeispiele zu betrachten, die die hierin beschriebenen Eigenschaften und Vorteile aufweisen. Modifikationen und Substitutionen zu spezifischen Verfahrensbedingungen können vorgenommen werden. Entsprechend werden die Ausführungsformen der Erfindung nicht als durch die vorstehende Beschreibung und Zeichnungen eingeschränkt betrachtet.

Claims

Eine Leiterplatte (600) für Schaltungen, einschließend zumindest einen Kondensator (510) und eine Vielzahl von Transistoren (507, 511), wobei die Leiterplatte (600) aufweist: eine obere Lage (501, 701), auf welcher der Kondensator (510) und die Vielzahl von Transistoren (507, 511) montiert sind, wobei die obere Lage (501, 701) eine erste direkte elektrische Verbindung zwischen dem Kondensator (510) und nur einem der Transistoren (507, 511) und eine zweite direkte elektrische Verbindung zwischen der Vielzahl von Transistoren (507, 511) hat, um einen Teil einer Hochfrequenz-Leistungsschleife zu bilden, wobei die obere Lage (501, 701) weiterhin zumindest eine erste Durchkontaktierung (513, 613), die elektrisch mit dem Kondensator (510) verbunden ist, und zumindest eine zweite Durchkontaktierung (513, 613), die elektrisch mit einer aus der Vielzahl von Transistoren (507, 511) verbunden ist, einschließt; eine untere Lage (702); und eine Vielzahl von inneren Lagen (503, 504, 505, 506, 703, 704), die zwischen der oberen Lage (501, 701) und der unteren Lage (702) angeordnet sind, wobei die zumindest eine erste Durchkontaktierung (513, 613) und die zumindest eine zweite Durchkontaktierung (513, 613) sich jeweils durch diese Vielzahl von inneren Lagen (503, 504, 505, 506, 703, 704) hindurch erstrecken, wobei eine der inneren Lagen (503, 504, 505, 506, 703, 704) einen Rückflusspfad (615) definiert, um die Hochfrequenz-Leistungsschleife zu vervollständigen, indem sie die zumindest eine erste Durchkontaktierung (513, 613) mit der zumindest einen zweiten Durchkontaktierung (513, 613) elektrisch verbindet.
Die Leiterplatte (600) nach Anspruch 1, wobei der von der inneren Lage definierte Rückflusspfad (615) direkt unter dem Pfad der Hochfrequenz-Leistungsschleife der oberen Lage (501, 701) angeordnet ist.
Die Leiterplatte (600) nach Anspruch 1, wobei die Vielzahl von Transistoren (507, 511) GaN-Transistoren sind.
Die Leiterplatte (600) nach Anspruch 1, wobei der Kondensator (510) eine schaltende Schaltung mit der Vielzahl von Transistoren (507, 511) bildet.
Die Leiterplatte (600) nach Anspruch 1, wobei der Kondensator (510) und die Vielzahl von Transistoren (507, 511) Komponenten einer schaltenden Schaltung sind.
Die Leiterplatte (600) nach Anspruch 1, wobei der Kondensator (510) und die Vielzahl von Transistoren (507, 511) Komponenten eines Leistungs-Converters sind.
Die Leiterplatte (600) nach Anspruch 1, wobei der Kondensator (510) und die Vielzahl von Transistoren (507, 511) Bauteile eines HF-Verstärkers sind.
Die Leiterplatte (600) nach Anspruch 1, wobei die zumindest eine Durchkontaktierung (514) unter dem Kondensator (510) angeordnet ist und zumindest eine zweite Durchkontaktierung (513) unter dem einen Transistor (507, 511) der Vielzahl von Transistoren (507, 511) angeordnet ist.
Die Leiterplatte (600) nach Anspruch 1, wobei die innere Lage (503, 504, 505, 506, 703, 704), die den Rückflusspfad (615) durch elektrische Verbindung der zumindest einen ersten Durchkontaktierung (513, 613) mit der zumindest einen zweiten Durchkontaktierung (513, 613) definiert, die innere, zur oberen Lage (501, 701) benachbarte Lage ist.