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DE112013005837T5 - A semiconductor device having a vertical superfine structure MOSFET and a method of manufacturing the same - Google Patents

A semiconductor device having a vertical superfine structure MOSFET and a method of manufacturing the same Download PDF

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DE112013005837T5
DE112013005837T5 DE112013005837.5T DE112013005837T DE112013005837T5 DE 112013005837 T5 DE112013005837 T5 DE 112013005837T5 DE 112013005837 T DE112013005837 T DE 112013005837T DE 112013005837 T5 DE112013005837 T5 DE 112013005837T5
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Germany
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semiconductor layer
forming
semiconductor
conductivity type
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German (de)
Inventor
Kouji Eguchi
Youhei Oda
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Denso Corp
Original Assignee
Denso Corp
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Publication date
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Abstract

Ein Verfahren für die Herstellung einer Halbleitervorrichtung umfasst: Vorbereiten eines Halbleitersubstrats (10), in welchem eine erste Halbleiterschicht (12) auf einem Substrat (11) ausgeformt ist; Ausformen eines ersten konkaven Abschnitts (12a) in der ersten Halbleiterschicht; Ausformen von Gräben (15) auf der ersten Halbleiterschicht in dem ersten konkaven Abschnitt; epitaxiales Aufwachsen einer zweiten Halbleiterschicht (16) zur Einbettung in einem jeden Graben und dem ersten konkaven Abschnitt; Ausformen einer SJ-Struktur, welche PN-Säulen hat, welche die zweite Halbleiterschicht in einem jeden Graben beinhalten und die erste Halbleiterschicht zwischen den Gräben; und Ausformen des vertikalen MOSFETs durch Ausformen einer Kanalschicht (17) und einer Source-Region (18), welche sich mit der Kanalschicht auf der SJ-Struktur in Kontakt befinden; Ausformen einer Gatter-Elektrode (23) über der Kanalschicht durch eine Gatter-Isolationsfolie (22); Ausformen einer Source-Elektrode (25), welche mit der Source-Region verbunden ist; und Ausformen einer Drain-Elektrode (26) auf einer rückwärtigen Oberfläche des Substrats.A method of manufacturing a semiconductor device includes: preparing a semiconductor substrate (10) in which a first semiconductor layer (12) is formed on a substrate (11); Forming a first concave portion (12a) in the first semiconductor layer; Forming trenches (15) on the first semiconductor layer in the first concave portion; epitaxially growing a second semiconductor layer (16) for embedding in each trench and the first concave portion; Forming an SJ structure having PN pillars including the second semiconductor layer in each trench and the first semiconductor layer between the trenches; and forming the vertical MOSFET by forming a channel layer (17) and a source region (18) in contact with the channel layer on the SJ structure; Forming a gate electrode (23) over the channel layer through a gate insulation film (22); Forming a source electrode (25) connected to the source region; and forming a drain electrode (26) on a back surface of the substrate.

Description

Bezugnahme auf verwandte AnmeldungenReference to related applications

Diese Anmeldung basiert auf den japanischen Patentanmeldungen Nummer 2012-268412 , eingereicht am 7. Dezember 2012; Nummer 2012-268413 , eingereicht am 7. Dezember 2012 und Nummer 2013-222256 , eingereicht am 25. Oktober 2013, deren Offenbarung hierin durch Bezugnahme aufgenommen sind.This application is based on the Japanese Patent Application No. 2012-268412 , filed on December 7, 2012; number 2012-268413 filed on December 7, 2012 and number 2013-222256 filed Oct. 25, 2013, the disclosures of which are incorporated herein by reference.

Technisches GebietTechnical area

Die vorliegende Erfindung betrifft eine Halbleitervorrichtung mit einem vertikalen MOSFET mit einer Super-Junction(weiterhin bezeichnet als SJ)-Struktur, in welchem eine zweite Halbleiterschicht epitaxial innerhalb eines Grabens aufgewachsen wird, welcher in einer ersten Halbleiterschicht ausgebildet ist, um die SJ-Struktur auszuformen, und Verfahren zur Herstellung davon.The present invention relates to a semiconductor device having a vertical MOSFET with a super junction (further referred to as SJ) structure in which a second semiconductor layer is epitaxially grown within a trench formed in a first semiconductor layer to form the SJ structure , and process for the preparation thereof.

Technischer HintergrundTechnical background

Es sind Halbleitervorrichtungen mit einer SJ-Struktur bekannt, in welcher n-Typ Säulen und p-Typ Säulen abwechselnd und wiederholt ausgebildet sind (siehe beispielsweise Patentschrift 1). Bei der Herstellung einer Halbleitervorrichtung mit SJ-Struktur, wie beispielsweise in 9A gezeigt, wird ein Halbleitersubstrat J3, verwendet, in welchem eine n–-Typ-Schicht J2 epitaxial auf einer Oberfläche eines n+-Typ-Siliziumsubstrats J1 aufgewachsen ist. Nachdem Graben J4 in der n–-Typ-Schicht J2, wie in 9B gezeigt, ausgeformt worden sind, wird eine p–-Typ-Schicht J5 epitaxial innerhalb der Graben J4 aufgewachsen, wie in 9C gezeigt. Dann, wie in 10A gezeigt, wird die p–-Typ-Schicht J5, welche außerhalb der Gräben J4 geformt ist, durch Abflachen und Polieren der Oberfläche entfernt, so dass die p–-Typ-Schicht J5 nur innerhalb der Gräben J4 zurückbleibt. Dies führt dazu, dass eine SJ-Struktur ausgebildet wird, welche PN-Säulen hat, bei welchen n–-Typ-Säulen, welche aus der n–-Typ-Schicht J2 ausgeformt sind, und p–-Typ-Säulen, welche aus der p–-Typ-Schicht J5 ausgeformt sind, abwechselnd wiederholt werden.Semiconductor devices having an SJ structure in which n-type pillars and p-type pillars are formed alternately and repeatedly are known (see, for example, Patent Document 1). In the manufacture of a semiconductor device having an SJ structure, such as in 9A 1, a semiconductor substrate J3 in which an n - -type layer J2 is epitaxially grown on a surface of an n + -type silicon substrate J1 is used. After trenching J4 in the n - -type layer J2, as in 9B have been formed, a p - -type layer J5 is epitaxially grown within the trenches J4, as in FIG 9C shown. Then, as in 10A 10, the p - -type layer J5 formed outside the trenches J4 is removed by flattening and polishing the surface, so that the p - -type layer J5 remains only within the trenches J4. As a result, an SJ structure having PN columns is formed in which n - -type pillars formed of the n - -type layer J2 and p - -type pillars made of of the p - -type layer J5 are alternately repeated.

Wie in 10B gezeigt wird, nachdem die SJ-Struktur ausgeformt worden ist, eine p–-Typ-Schicht J6 epitaxial aufgewachsen und dann wird ein darauf folgendes Vorrichtungsausbildungsverfahren durchgeführt. Beispielsweise wird, wie in 10C gezeigt, ein Verfahren der Ausformung einer n+-Typ-Quellen- bzw. Source-Region J7, einer Graben-Gatter-Struktur bzw. Graben-Gatter-Struktur J8, eine Oberflächenelektrode J9 und einer rückwärtigen Oberflächenelektrode J10 auf bereits aus dem Stand der Technik bekannte Art durchgeführt. Durch diese Verfahren wird der vertikale MOS-Transistor der SJ-Struktur hergestellt.As in 10B is shown, after the SJ-structure has been formed, a p - -type layer J6 epitaxially grown and then a subsequent device forming process is performed. For example, as in 10C 1, a method of forming an n + -type source region J7, a trench-gate structure J8, a surface electrode J9, and a back surface electrode J10, already in the prior art Technique known type performed. By these methods, the vertical MOS transistor of the SJ structure is manufactured.

Das Abflachen und Polieren der Oberflächen der p–-Typ-Schicht J5 und der n–-Typ-Schicht J2 wird durchgeführt, nachdem die p–-Typ-Schicht J5 epitaxial aufgewachsen worden ist, so dass sie die Gräben J4 auffüllt. Die Abweichung bei der Abflachung und dem Polieren ist groß und die Tiefen der PN-Säulen variieren und können nicht eine gewünschte Tiefe mit einer hohen Präzision erreichen. Abgesehen von dem Problem der Präzision des epitaxialen Aufwachsens per se, führt dies weiterhin daher her, dass das Abflachen und das Polieren der p–-Typ-Schicht J5 und der n–-Typ-Schicht J2 durch ein Verfahren für das Polieren desselben Halbleitermaterials (beispielsweise Silizium) durchgeführt werden und es prinzipiell schwierig ist, das Polieren mit einer Zielfoliendicke zu stoppen. Wenn die Tiefen der PN-Säulen daher voneinander abweichen, variiert auch die Durchschlagsspannung der Halbleitervorrichtung, was zu dem Problem führt, dass die Vorrichtungscharakteristika verschlechtert sind.The flattening and polishing of the surfaces of the p - -type layer J5 and the n - -type layer J2 is performed after the p - -type layer J5 has been epitaxially grown to fill the trenches J4. The deviation in flattening and polishing is large, and the depths of PN columns vary and can not reach a desired depth with high precision. Further, aside from the problem of epitaxial growth per se precision, this is due to the flattening and polishing of the p - -type layer J5 and the n - -type layer J2 by a method of polishing the same semiconductor material ( For example, silicon) and it is in principle difficult to stop the polishing with a target film thickness. Therefore, if the depths of the PN columns deviate from each other, the breakdown voltage of the semiconductor device also varies, resulting in the problem that the device characteristics are deteriorated.

Die p–-Typ-Schicht J6 wird epitaxial auf der SJ-Struktur aufgewachsen, nachdem die SJ-Struktur ausgeformt worden ist. Jedoch entsteht auch ein Problem, dass eine Verarbeitung bzw. Bearbeitung zwischen den Strukturen der Oberfläche der SJ-Struktur und der p–-Typ-Schicht J6 dazu führt, dass die p–-Typ-Schicht J6 auf ihrer oberen Seite abnormal wächst, was zu einer Verschlechterung der Vorrichtungscharakteristika führt. In der vorliegenden Anmeldung bedeutet diese Verarbeitung bzw. Bearbeitung zwischen den Strukturen das Abflachen und Polieren der Oberfläche der SJ-Struktur, nachdem die SJ-Struktur ausgebildet worden ist und die Wafer-Reinigung vor dem Aufwachsen der p–-Typ-Schicht J6. Kristalldefekte können auftreten in Abhängigkeit von dieser Verarbeitung und die Kristalldefekte können dazu führen, dass die p–-Typ-Schicht abnormal wächst.The p - -type layer J6 is epitaxially grown on the SJ structure after the SJ structure has been formed. However, there also arises a problem that processing between the structures of the surface of the SJ structure and the p - -type layer J6 causes the p - -type layer J6 to grow abnormally on its upper side leads to a deterioration of the device characteristics. In the present application, this inter-structure processing means flattening and polishing the surface of the SJ structure after the SJ structure has been formed and wafer cleaning before growing the p - -type layer J6. Crystal defects may occur depending on this processing, and the crystal defects may cause the p - -type layer to grow abnormally.

Da das Verfahren der Ausformung der p–-Typ-Schicht J6 durchgeführt wird, entsteht auch unabhängig davon das Problem, dass die Herstellungskosten sich erhöhen mit einer Zunahme der Anzahl von Herstellungsprozessen.Also, because the process of forming the p - -type layer J6 is performed, the problem arises that the manufacturing cost increases with an increase in the number of manufacturing processes.

Stand der TechnikState of the art

Patentschriftenpatents

  • Patentschrift: JP 2012-064660 Patent: JP 2012-064660

Zusammenfassung der ErfindungSummary of the invention

Der vorliegenden Erfindung liegt die Aufgabe zugrunde, eine Halbleitervorrichtung mit einem vertikalen MOSFET mit einer SJ-Struktur und einen Verfahren für die Herstellung dieser Halbleitervorrichtung bereitzustellen, welche es ermöglichen, die Verschlechterung der Vorrichtungscharakteristika zu unterdrücken mit der Unterdrückung einer Variation bzw. einer Abweichung in den Tiefen der PN-Säulen und welche das Herstellungsverfahren vereinfachen. Es ist eine zweite Aufgabe der vorliegenden Erfindung, eine Halbleitervorrichtung bereitzustellen, welche einen vertikalen MOSFET mit einer SJ-Struktur hat, und ein Verfahren für die Herstellung der Halbleitervorrichtung bereitzustellen, welches ein abnormales Wachstum von einer zweiten Leitungstypenschicht bzw. einer Schicht eines zweiten Leitungstyps bei der Ausformung der zweiten Leitungstypenschicht auf einer ersten Halbleiterschicht unterdrückt, nachdem eine zweite Halbleiterschicht von einem zweiten Leitungstyp in Gräben eingebettet worden ist, welche in einer ersten Halbleiterschicht von einem ersten Leitertyp ausgeformt sind, um eine SJ-Struktur zu bilden, und um die Verschlechterung der Vorrichtungscharakteristika zu unterdrücken.The present invention has for its object, a semiconductor device with a vertical MOSFET having an SJ structure and a method for the production of this semiconductor device, which make it possible to suppress the deterioration of the device characteristics with the suppression of a variation in the depths of the PN columns and which simplify the manufacturing process. It is a second object of the present invention to provide a semiconductor device having a vertical MOSFET having an SJ structure, and to provide a method of manufacturing the semiconductor device which contributes to abnormal growth of a second conductivity type layer of a second conductivity type suppressing the formation of the second conductivity type layer on a first semiconductor layer after a second semiconductor layer of a second conductivity type has been buried in trenches formed in a first semiconductor layer of a first conductor type to form an SJ structure, and the deterioration of Device characteristics to suppress.

Gemäß einem ersten Aspekt der vorliegenden Erfindung, weist ein Verfahren für die Herstellung einer Halbleitervorrichtung mit einem vertikalen MOSFET mit einer Super-Junction-Struktur auf: Vorbereiten eines Halbleitersubstrats, in welchem eine erste Halbleiterschicht, welche einen ersten Leitungstyp hat, auf einer Oberfläche eines aus einem Halbleitermaterial gefertigten Substrats ausgeformt wird; Ausformen einer Stufe in der ersten Halbleiterschicht durch Ausformen eines ersten konkaven Abschnitts, welcher zumindest einen Teil der Hauptregion der ersten Halbleiterschicht beinhaltet, die Hauptregion, in welcher der vertikale MOSFET ausgeformt wird und als ein Chip verwendet wird; Ausformen einer Mehrzahl von Gräben bei einem Anordnen einer Maske bzw. Schablone auf der ersten Halbleiterschicht, welche eine Innenseite des ersten konkaven Abschnitts beinhaltet und Ätzen der ersten Halbleiterschicht in dem ersten konkaven Abschnitt der Hauptregion unter Verwendung der Maske; epitaxiales Aufwachsen einer zweiten Halbleiterschicht, welche einen zweiten Leitungstyp hat, auf der ersten Halbleiterschicht, und Einbetten der zweiten Halbleiterschicht in einem jeden der Gräben und dem ersten konkaven Abschnitt, nach der Entfernung von zumindest einem Abschnitt der Maske, welche in dem ersten konkaven Abschnitt ausgeformt ist; Ausbilden einer Super-Junction-Struktur, welche PN-Säulen hat, in welcher eine Säule von dem zweiten Leitungstyp, welcher bereitgestellt ist von der zweiten Halbleiterschicht, welche in einem jeden der Gräben zurückgelassen ist, und eine Säule von einem ersten Leitungstyp, welche von der ersten Halbleiterschicht bereitgestellt ist, welche zwischen der Mehrzahl der Gräben angeordnet ist, abwechselnd wiederholt werden, durch Abflachen und Polieren der zweiten Halbleiterschicht, um die zweite Halbleiterschicht in einem jeden der Gräben und dem ersten konkaven Abschnitt zurückzulassen; und Ausbilden des vertikalen MOSFET durch: Ausformen einer Kanalschicht, welche den ersten Leitungstyp hat, und einer Quellenregion bzw. Source-Region, welche den zweiten Leitungstyp hat, in Kontakt mit der Kanalschicht auf der Super-Junction-Struktur; Ausbilden einer Gatter-Elektrode über einer Oberfläche der Kanalschicht durch eine Gatter-Isolationsfolie; Ausbilden einer Source-Elektrode, welche elektrisch mit der Source-Region verbunden ist, auf einer Oberflächenseite des Halbleitersubstrats; und Ausformen einer Drain-Elektrode, welche mit einer rückwärtigen Oberfläche des Substrats auf einer rückwärtigen Oberflächenseite des Halbleitersubstrats verbunden ist.According to a first aspect of the present invention, a method of manufacturing a semiconductor device having a vertical MOSFET with a super junction structure comprises: preparing a semiconductor substrate in which a first semiconductor layer having a first conductivity type on a surface of a semiconductor substrate a substrate made of a semiconductor material is formed; Forming a step in the first semiconductor layer by forming a first concave portion including at least a part of the main region of the first semiconductor layer, the main region in which the vertical MOSFET is formed and used as a chip; Forming a plurality of trenches in arranging a mask on the first semiconductor layer including an inside of the first concave portion, and etching the first semiconductor layer in the first concave portion of the main region using the mask; epitaxially growing a second semiconductor layer having a second conductivity type on the first semiconductor layer, and embedding the second semiconductor layer in each of the trenches and the first concave portion after removing at least a portion of the mask formed in the first concave portion is; Forming a super junction structure having PN pillars in which a pillar of the second conductivity type provided from the second semiconductor layer left in each of the trenches and a column of a first conductivity type radiating from the first semiconductor layer disposed between the plurality of trenches is alternately repeated by flattening and polishing the second semiconductor layer to leave the second semiconductor layer in each of the trenches and the first concave portion; and forming the vertical MOSFET by: forming a channel layer having the first conductivity type and a source region having the second conductivity type in contact with the channel layer on the super junction structure; Forming a gate electrode over a surface of the channel layer through a gate insulation film; Forming a source electrode, which is electrically connected to the source region, on a surface side of the semiconductor substrate; and forming a drain electrode connected to a back surface of the substrate on a back surface side of the semiconductor substrate.

Bei dem oben beschriebenen Verfahren zur Herstellung der Halbleitervorrichtung wird der erste konkave Abschnitt in der ersten Halbleiterschicht im Vorhinein ausgeformt und die zweite Halbleiterschicht wird auch in den ersten konkaven Abschnitt eingebettet, wenn die zweite Halbleiterschicht ausgeformt wird, um in die Gräben eingebettet zu werden. Aus diesem Grund kann ein Abschnitt der zweiten Halbleiterschicht, welcher in dem ersten konkaven Abschnitt ausgeformt ist, als die zweite Leitungstypschicht, welche auf der SJ-Struktur ausgeformt ist, verwendet werden. Daher können die zweite Leitungstypschicht für die Ausformung der zweiten Leitungstypsäulen und die auf der SJ-Struktur ausgeformte zweite Leitungstypschicht von der gleichen zweiten Leitungstypschicht konfiguriert werden, und können daher gleichzeitig ausgeformt werden. Dies führt dazu, dass das Herstellungsverfahren vereinfacht wird. Es besteht keine Notwendigkeit, eine Verarbeitung bzw. Bearbeitung zwischen den Strukturen der Oberflächen der PN-Säulen und der zweiten Halbleiterschicht durchzuführen, sowie beispielsweise planes Polieren der Oberfläche der PN-Säulen oder Wafer-Reinigung, wenn nicht ein Fall vorliegt, in welchem die Schicht mit zweitem Leitungstyp auf der SJ-Struktur ausgeformt wird, nachdem die SJ-Struktur konfiguriert worden ist. Daher kann eine Abweichung bzw. Variation der Durchschlagspannung der Halbleitervorrichtung unterdrückt werden und die Verschlechterung der Vorrichtungscharakteristika kann auch unterdrückt werden.In the method of manufacturing the semiconductor device described above, the first concave portion becomes is formed in the first semiconductor layer in advance, and the second semiconductor layer is also embedded in the first concave portion when the second semiconductor layer is formed to be embedded in the trenches. For this reason, a portion of the second semiconductor layer formed in the first concave portion may be used as the second conductivity type layer formed on the SJ structure. Therefore, the second conductivity type layer for forming the second conductivity type columns and the second conductivity type layer formed on the SJ structure can be configured by the same second conductivity type layer, and therefore, can be formed simultaneously. As a result, the manufacturing process is simplified. There is no need to perform processing between the structures of the surfaces of the PN columns and the second semiconductor layer, as well as, for example, planar polishing of the surface of the PN columns or wafer cleaning unless there is a case in which the layer with the second type of line being formed on the SJ structure after the SJ structure has been configured. Therefore, a deviation of the breakdown voltage of the semiconductor device can be suppressed and the deterioration of the device characteristics can also be suppressed.

Alternativ kann das Verfahren weiterhin aufweisen: Ausformen eines dritten konkaven Abschnittes in einem äußeren Randbereich, bzw. der äußeren Peripherie, welche ein Peripheriebereich der Hauptregion ist, wo der vertikale MOSFET in der ersten Halbleiterschicht ausgeformt ist, bevor die zweite Halbleiterschicht epitaxial gewachsen wird. Bei dem epitaxialen Aufwachsen der zweiten Halbleiterschicht wird die zweite Halbleiterschicht auf der ersten Halbleiterschicht ausgeformt, um die zweite Halbleiterschicht in dem dritten konkaven Abschnitt einzubetten. In diesem Falle wird der dritte konkave Abschnitt in der ersten Halbleiterschicht im Vorhinein ausgeformt und die zweite Halbleiterschicht wird auch in dem dritten konkaven Abschnitt eingebettet. Mit dieser Konfiguration wird die zweite Halbleiterschicht in dem dritten konkaven Abschnitt zurückgelassen, sogar wenn die zweite Halbleiterschicht auf der ersten Halbleiterschicht entfernt wird und poliert wird, bis die erste Halbleiterschicht frei wird bei dem planen Polieren der zweiten Halbleiterschicht. Aus diesem Grund kann eine Resurf-Schicht sicher in dem äußeren Randbereich konfiguriert werden.Alternatively, the method may further include: forming a third concave portion in an outer peripheral portion which is a peripheral portion of the main region where the vertical MOSFET is formed in the first semiconductor layer before the second semiconductor layer is epitaxially grown. In the epitaxial growth of the second semiconductor layer, the second semiconductor layer is formed on the first semiconductor layer to embed the second semiconductor layer in the third concave section. In this case, the third concave portion is formed in the first semiconductor layer in advance, and the second semiconductor layer is also embedded in the third concave portion. With this configuration, the second semiconductor layer is left in the third concave portion even if the second semiconductor layer on the first semiconductor layer is removed and polished until the first semiconductor layer becomes free in the planar polishing of the second semiconductor layer. For this reason, a resurf layer can be securely configured in the outer peripheral area.

Gemäß einem zweiten Aspekt der vorliegenden Erfindung weist ein Verfahren für die Herstellung einer Halbleitervorrichtung mit einem vertikalen MOSFET mit einer Super-Junction-Struktur auf: Vorbereiten eines Halbleitersubstrats, in welchem eine erste Halbleiterschicht von einem ersten Leitungstyp ausgeformt ist auf einer Oberfläche eines Substrates, welches aus einem Halbleitermaterial gefertigt ist; Ausformen einer Mehrzahl von Gräben durch Ätzen der ersten Halbleiterschicht in einer Hauptregion, in welcher der vertikale MOSFET ausgeformt ist und als Chip verwendet wird, nachdem eine Maske auf der ersten Halbleiterschicht angeordnet ist; Ausformen der Super-Junction-Struktur, welche PN-Säulen hat, bei welchen eine Säule von einem zweiten Leitungstyp, welche durch eine zweite Halbleiterschicht bereitgestellt ist, welche in einem jeden der Gräben übrig geblieben ist, und eine Säule von einem ersten Leitungstyp, welche von der ersten Halbleiterschicht bereitgestellt ist, welche zwischen der Mehrzahl von Gräben angeordnet ist, abwechselnd wiederholt werden, durch epitaxiales Aufwachsen der zweiten Halbleiterschicht, welche einen zweiten Leitungstyp hat, auf einem Teil der ersten Halbleiterschicht außerhalb der Gräben, und Einbetten der zweiten Halbleiterschicht in einen jeden der Gräben; und Ausformen des vertikalen MOSFETs durch: Ausformen einer Kanalschicht, welche einen ersten Leitungstyp hat, und einer Source-Region, welche den zweiten Leitungstyp hat und sich in Kontakt befindet mit der Kanalschicht, auf der Super-Junction-Struktur; Ausformen einer Gatter-Elektrode über einer Oberfläche der Kanalschicht durch eine Gatter-Isolationsfolie; Ausformen einer Source-Elektrode, welche elektrisch mit der Source-Region auf einer Oberflächenseite des Halbleitersubstrats verbunden ist; und Ausformen einer Drain-Elektrode, welche mit einer rückwärtigen Oberfläche des Halbleitersubstrats auf der rückwärtigen Oberflächenseite des Halbleitersubstrats verbunden ist.According to a second aspect of the present invention, a method of manufacturing a semiconductor device having a vertical MOSFET with a super junction structure comprises: preparing a semiconductor substrate in which a first semiconductor layer of a first conductivity type is formed on a surface of a substrate is made of a semiconductor material; Forming a plurality of trenches by etching the first semiconductor layer in a main region in which the vertical MOSFET is formed and used as a chip after a mask is disposed on the first semiconductor layer; Forming the super junction structure having PN pillars in which a pillar of a second conductivity type provided by a second semiconductor layer left in each of the trenches and a pillar of a first conductivity type are provided is provided by the first semiconductor layer interposed between the plurality of trenches, alternately repeated by epitaxially growing the second semiconductor layer having a second conductivity type on a part of the first semiconductor layer outside the trenches, and embedding the second semiconductor layer in one each of the trenches; and forming the vertical MOSFET by: forming a channel layer having a first conductivity type and a source region having the second conductivity type and being in contact with the channel layer on the super junction structure; Forming a gate electrode over a surface of the channel layer through a gate insulation film; Forming a source electrode which is electrically connected to the source region on a surface side of the semiconductor substrate; and forming a drain electrode connected to a back surface of the semiconductor substrate on the back surface side of the semiconductor substrate.

Bei dem oben beschriebenen Verfahren für die Herstellung der Halbleitervorrichtung wird, nachdem die zweite Halbleiterschicht ausgeformt ist in den Gräben, welche in der ersten Halbleiterschicht ausgeformt sind, die zweite Halbleiterschicht auch kontinuierlich auf einem Abschnitt der ersten Halbleiterschicht außerhalb der Gräben ausgeformt. In anderen Worten ist die zweite Halbleiterschicht weiterhin ausgeformt auf dem Abschnitt der ersten Halbleiterschicht außerhalb der Gräben, ohne eine Durchführung der Verarbeitung bzw. Bearbeitung zwischen den Strukturen der ersten Halbleiterschicht und der zweiten Halbleiterschicht, wie beispielsweise planes Polieren nach einer Einbettung der zweiten Halbleiterschicht in den Gräben. Aus diesem Grund kann bei der Ausformung der Schicht von einem zweiten Leitungstyp auf der ersten Halbleiterschicht ein abnormales Wachstum der Schicht von zweitem Leitungstyp unterdrückt werden und die Verschlechterung der Vorrichtungscharakteristika kann unterdrückt werden.In the method for manufacturing the semiconductor device described above, after the second semiconductor layer is formed in the trenches formed in the first semiconductor layer, the second semiconductor layer is also continuously formed on a portion of the first semiconductor layer outside the trenches. In other words, the second semiconductor layer is further formed on the portion of the first semiconductor layer outside the trenches without performing the processing between the structures of the first semiconductor layer and the second semiconductor layer, such as planar polishing after embedding the second semiconductor layer in the trenches. For this reason, in forming the layer of a second conductivity type on the first semiconductor layer, abnormal growth of the second conductivity type layer can be suppressed, and deterioration of device characteristics can be suppressed.

Gemäß einem dritten Aspekt der vorliegenden Erfindung weist eine Halbleitervorrichtung, welche einen vertikalen MOSFET mit einer Super-Junction-Struktur hat, auf: ein Halbleitersubstrat, in welchem eine erste Halbleiterschicht von einem ersten Leitungstyp auf einer Oberfläche eines Substrats angeordnet ist, welche aus einem Halbleitermaterial gefertigt ist; einen ersten konkaven Abschnitt, welcher in einem Teil der ersten Halbleiterschicht angeordnet ist; einen konvexen Abschnitt, welcher durch eine Stufe bereitgestellt wird, welche in der ersten Halbleiterschicht mit dem ersten konkaven Abschnitt angeordnet ist und in der ersten Halbleiterschicht außerhalb dem ersten konkaven Abschnitt angeordnet ist; eine Mehrzahl von Gräben, welche in der ersten Halbleiterschicht auf einer unteren Seite des ersten konkaven Abschnitts angeordnet ist; eine zweite Halbleiterschicht, welche einen zweiten Leitungstyp hat, und welche in einem jeden der Gräben und den ersten konkaven Abschnitt eingebettet ist und welche epitaxial auf der ersten Halbleiterschicht angeordnet ist; die Super-Junction-Struktur, welche PN-Säulen hat, bei welchen eine Säule von einem zweiten Leitungstyp, welche von dem zweiten Halbleiter in einem jeden der Gräben bereitgestellt ist, und eine Säule mit einem ersten Leitungstyp, welche von der ersten Halbleiterschicht bereitgestellt ist, welche zwischen der Mehrzahl an Gräben angeordnet ist, abwechselnd wiederholt werden; eine Kanalschicht, welche einen ersten Leitungstyp hat und eine Source-Region, welche einen zweiten Leitungstyp hat, welcher sich in Kontakt befindet mit der Kanalschicht, welche auf der Super-Junction-Struktur angeordnet sind; eine Gatter-Elektrode, welche über einer Oberfläche der Kanalschicht angeordnet ist durch eine Gatter-Isolationsfolie; eine Source-Elektrode, welche elektrisch mit der Source-Region verbunden ist; und eine Drain-Elektrode, welche mit einer rückwärtigen Oberfläche des Substrats verbunden ist, welches auf einer rückwärtigen Oberflächenseite des Halbleitersubstrats angeordnet ist.According to a third aspect of the present invention, a semiconductor device having a vertical MOSFET having a super junction structure comprises: a semiconductor substrate in which a first semiconductor layer of a first conductivity type is disposed on a surface of a substrate made of a semiconductor material is made; a first concave portion disposed in a part of the first semiconductor layer; a convex portion provided by a step disposed in the first semiconductor layer having the first concave portion and disposed in the first semiconductor layer outside the first concave portion; a plurality of trenches disposed in the first semiconductor layer on a lower side of the first concave portion; a second semiconductor layer having a second conductivity type and embedded in each of the trenches and the first concave portion and epitaxially disposed on the first semiconductor layer; the super junction structure having PN pillars in which a pillar of a second conductivity type provided by the second semiconductor in each of the trenches and a pillar of a first conductivity type provided by the first semiconductor layer are provided which is arranged between the plurality of trenches are alternately repeated; a channel layer having a first conductivity type and a source region having a second conductivity type in contact with the channel layer disposed on the super junction structure; a gate electrode disposed over a surface of the channel layer through a gate insulating film; a source electrode electrically connected to the source region; and a drain electrode connected to a back surface of the substrate disposed on a back surface side of the semiconductor substrate.

Bei der oben genannten Halbleitervorrichtung ist der erste konkave Abschnitt in der ersten Halbleiterschicht im Vorhinein ausgeformt und die zweite Halbleiterschicht wird auch in dem ersten konkaven Abschnitt eingebettet, wenn die zweite Halbleiterschicht dazu angeordnet ist, in den Gräben eingebettet zu werden. Aus diesem Grund kann ein Abschnitt der zweiten Halbleiterschicht, welche in dem ersten konkaven Abschnitt ausgeformt ist, als die Schicht von dem zweiten Leitungstyp verwendet werden, welcher auf der SJ-Struktur ausgeformt ist. Daher können die zweite Leitungstypschicht für die Ausformung der zweiten Leitungstypsäulen und die zweite Leitungstypschicht, welche auf der SJ-Struktur ausgeformt ist, von derselben zweiten Halbleiterschicht konfiguriert werden und können gleichzeitig ausgeformt werden. Dies führt zu einer Vereinfachung des Herstellungsverfahrens. Es besteht keine Notwendigkeit, eine Verarbeitung zwischen der Struktur auf der Oberfläche der PN-Säulen und der zweiten Halbleiterschicht durchzuführen, so wie beispielsweise das plane Polieren der Oberflächen der PN-Säulen oder die Waferreinigung, im Gegensatz zu einem Fall des Ausformen der Schicht von zweitem Leitertyp auf der SJ-Struktur, nachdem die SJ-Struktur konfiguriert worden ist. Daher kann eine Abweichung in der Durchschlagspannung der Halbleitervorrichtung unterdrückt werden und die Verschlechterung der Vorrichtungscharakteristika kann unterdrückt werden.In the above-mentioned semiconductor device, the first concave portion in the first semiconductor layer is formed in advance and the The second semiconductor layer is also embedded in the first concave portion when the second semiconductor layer is arranged to be embedded in the trenches. For this reason, a portion of the second semiconductor layer formed in the first concave portion can be used as the layer of the second conductivity type formed on the SJ structure. Therefore, the second conductivity type layer for molding the second conductivity type columns and the second conductivity type layer formed on the SJ structure can be configured by the same second semiconductor layer and can be formed simultaneously. This leads to a simplification of the manufacturing process. There is no need to perform processing between the structure on the surface of the PN columns and the second semiconductor layer, such as planar polishing of the PN column surfaces or wafer cleaning, as opposed to a case of forming the second layer Ladder type on the SJ structure after the SJ structure has been configured. Therefore, a deviation in the breakdown voltage of the semiconductor device can be suppressed and the deterioration of the device characteristics can be suppressed.

Gemäß einem vierten Aspekt der vorliegenden Erfindung weist ein Verfahren für die Herstellung einer Halbleitervorrichtung mit einem vertikalen MOSFET mit einer Super-Junction-Struktur auf: Vorbereiten eines Halbleitersubstrats, in welchem ein erstes Halbleitersubstrat, welches einen ersten Leitungstyp hat, auf einer Oberfläche eines Substrats ausgeformt ist, welches aus einem Halbleitermaterial gefertigt ist und in welchem eine zweite Halbleiterschicht, welche einen zweiten Leitungstyp hat, auf der ersten Halbleiterschicht ausgeformt ist; Ausbilden einer Mehrzahl von Gräben, welche die zweite Halbleiterschicht durchdringen, und welche die erste Halbleiterschicht erreichen durch Anordnen einer Maske auf der zweiten Halbleiterschicht und Ätzen der zweiten Halbleiterschicht und der ersten Halbleiterschicht unter Verwendung der Maske; epitaxiales Aufwachsen einer dritten Halbleiterschicht, welche einen zweiten Leitungstyp hat, auf der zweiten Halbleiterschicht, und Einbetten der dritten Halbleiterschicht in einen jeden der Gräben nach dem Entfernen von zumindest eines Abschnitts der Maske, welche in einem Randbereich eines jeden der Gräben angeordnet ist; Ausformen der Super-Junction-Struktur, welche PN-Säulen hat, bei welchen eine Säule von einer zweiten Leitfähigkeit, welche von der dritten Halbleiterschicht bereitgestellt wird, welche in einem jeden der Gräben zurückgelassen wird, und eine Säule mit einem ersten Leitungstypen, welche von der ersten Halbleiterschicht zwischen der Mehrzahl von Gräben bereitgestellt wird, abwechselnd wiederholt sind, durch Abflachen und Polieren der dritten Halbleiterschicht, um die zweite Halbleiterschicht freizulegen und die dritte Halbleiterschicht in einem jeden der Gräben zurückzulassen; und Ausformen des vertikalen MOSFETs durch: Ausformen einer Kanalschicht, welche den ersten Leitungstyp hat und einer Source-Region, welche den zweiten Leitungstyp hat, in Kontakt mit der Kanalschicht auf der Super-Junction-Struktur; Ausformen einer Gatter-Elektrode über eine Oberfläche der Kanalschicht durch eine Gatter-Isolationsfolie; Ausformen einer Source-Elektrode, welche elektrisch mit der Source-Region auf einer Oberflächenseite des Halbleitersubstrats verbunden ist; und Ausformen einer Drain-Elektrode, welche mit einer rückwärtigen Oberfläche des Substrats auf einer rückwärtigen Oberflächenseite des Halbleitersubstrats verbunden ist.According to a fourth aspect of the present invention, a method for manufacturing a semiconductor device having a vertical MOSFET with a super junction structure comprises: preparing a semiconductor substrate in which a first semiconductor substrate having a first conductivity type is formed on a surface of a substrate which is made of a semiconductor material and in which a second semiconductor layer having a second conductivity type is formed on the first semiconductor layer; Forming a plurality of trenches penetrating the second semiconductor layer and reaching the first semiconductor layer by disposing a mask on the second semiconductor layer and etching the second semiconductor layer and the first semiconductor layer using the mask; epitaxially growing a third semiconductor layer having a second conductivity type on the second semiconductor layer, and embedding the third semiconductor layer in each of the trenches after removing at least a portion of the mask disposed in an edge region of each of the trenches; Forming the super-junction structure having PN pillars in which a pillar of a second conductivity provided by the third semiconductor layer left in each of the trenches and a pillar of a first conductivity type are obtained; the first semiconductor layer is provided between the plurality of trenches, alternately repeated, by flattening and polishing the third semiconductor layer to expose the second semiconductor layer and leave the third semiconductor layer in each of the trenches; and forming the vertical MOSFET by: forming a channel layer having the first conductivity type and a source region having the second conductivity type in contact with the channel layer on the super junction structure; Forming a gate electrode over a surface of the channel layer through a gate insulation film; Forming a source electrode which is electrically connected to the source region on a surface side of the semiconductor substrate; and forming a drain electrode connected to a back surface of the substrate on a back surface side of the semiconductor substrate.

Bei dem oben beschriebenen Verfahren zur Herstellung der Halbleitervorrichtung wird die zweite Halbleiterschicht auf der ersten Halbleiterschicht im Vorhinein ausgeformt, bevor die Gräben zur Ausformung der Säulen des zweiten Leitungstyps ausgeformt sind und die Gräben werden in der Oberfläche der zweiten Halbleiterschicht ausgeformt. Dann wird die dritte Halbleiterschicht für das Ausformen der Säulen von dem zweiten Leitungstyp in den Gräben und auf der zweiten Halbleiterschicht ausgeformt. Aus diesem Grund, und nicht wie in einem Fall, in welchem die dritte Halbleiterschicht ausgeformt wird, nachdem die SJ-Struktur konfiguriert ist, wird die Oberfläche der PN-Säulen nicht plan poliert und es besteht keine Notwendigkeit, eine Verarbeitung bzw. Bearbeitung zwischen den Strukturen der Oberfläche der PN-Säulen und der dritten Halbleiterschicht durchzuführen. Daher wird die Tiefe der PN-Säulen nicht beeinflusst durch das plane Polieren der dritten Halbleiterschicht. Daher kann eine Abweichung in der Durchschlagspannung der Halbleitervorrichtung unterdrückt werden und die Verschlechterung der Vorrichtungscharakteristika kann unterdrückt werden.In the method of manufacturing the semiconductor device described above, the second semiconductor layer is formed on the first semiconductor layer in advance before the trenches are formed to form the pillars of the second conductivity type, and the trenches are formed in the surface of the second semiconductor layer. Then, the third semiconductor layer for molding the pillars of the second conductivity type is formed in the trenches and on the second semiconductor layer. For this reason, and unlike a case in which the third semiconductor layer is formed after the SJ structure is configured, the surface of the PN columns is not polished flat and there is no need for processing between the PNP columns Perform structures of the surface of the PN columns and the third semiconductor layer. Therefore, the depth of the PN columns is not affected by the planar polishing of the third semiconductor layer. Therefore, a deviation in the breakdown voltage of the semiconductor device can be suppressed and the deterioration of the device characteristics can be suppressed.

Alternativ kann die Vorbereitung des Halbleitersubstrats durchgeführt werden durch: Vorbereiten des Halbleitersubstrats, in welchem ein konkaver Abschnitt ausgeformt ist in einem äußeren Randbereich der ersten Halbleiterschicht als ein Randbereich einer Zellenregion, in welcher der vertikale MOSFET ausgeformt ist, und die zweite Halbleiterschicht wird auf der ersten Halbleiterschicht ausgeformt, um die zweite Halbleiterschicht in dem konkaven Abschnitt einzubetten. In diesem Fall wird der konkave Abschnitt in der ersten Halbleiterschicht im Vorhinein ausgeformt und die zweite Halbleiterschicht wird auch in dem konkaven Abschnitt eingebettet. Aus diesem Grund, sogar wenn die zweite Halbleiterschicht entfernt wird und poliert wird, bis die erste Halbleiterschicht frei liegt, wird bei dem planen Polieren der dritten Halbleiterschicht, die zweite Halbleiterschicht in dem konkaven Abschnitt zurückgelassen. Aus diesem Grund kann eine Resurf-Schicht sicher in dem äußeren Randbereich konfiguriert werden.Alternatively, the preparation of the semiconductor substrate may be performed by: preparing the semiconductor substrate in which a concave portion is formed in an outer peripheral region of the first semiconductor layer as an edge region of a cell region in which the vertical MOSFET is formed, and the second semiconductor layer becomes on the first semiconductor region Semiconductor layer formed to embed the second semiconductor layer in the concave portion. In this case, the concave portion in the first semiconductor layer is formed in advance, and the second semiconductor layer is also embedded in the concave portion. For this reason, even if the second semiconductor layer is removed and polished until the first semiconductor layer is exposed, in the planar polishing of the third semiconductor layer, the second semiconductor layer is left in the concave portion. For this reason, a resurf layer can be securely configured in the outer peripheral area.

Kurzbeschreibung der Figuren Brief description of the figures

Die oben genannten und anderen Aufgaben, Merkmale und Vorteile der vorliegenden Erfindung ergeben sich aus der folgenden ausführlichen Beschreibung in Zusammenschau mit den zugehörigen Figuren. In den Figuren sind:The above and other objects, features and advantages of the present invention will become more apparent from the following detailed description taken in conjunction with the accompanying drawings. In the figures are:

Die 1A und 1B Querschnittsansichten, welche ein Verfahren für die Herstellung einer Halbleitervorrichtung darlegen, welche einen Graben-Gatter-Vertikal-MOSFET mit einer SJ-Struktur hat, gemäß einer ersten Ausführungsform der vorliegenden Erfindung;The 1A and 1B Cross-sectional views illustrating a method for manufacturing a semiconductor device having a trench gate vertical MOSFET having an SJ structure according to a first embodiment of the present invention;

2A und 2B Querschnittsansichten, welche ein Verfahren für die Herstellung einer Halbleitervorrichtung darlegen, welche einen Graben-Gatter-Vertikal-MOSFET mit der SJ-Struktur haben, folgend auf 1B; 2A and 2 B Cross-sectional views illustrating a method of manufacturing a semiconductor device having a trench gate vertical MOSFET having the SJ structure following 1B ;

3A und 3B Querschnittsansichten, welche ein Verfahren für die Herstellung der Halbleitervorrichtung zeigen, welche einen Graben-Gatter-Vertikal-MOSFET mit einer SJ-Struktur folgend auf 2B hat; 3A and 3B Cross-sectional views showing a method of manufacturing the semiconductor device following a trench gate vertical MOSFET having an SJ structure 2 B Has;

4A und 4B Querschnittsansichten, welche ein Verfahren für die Herstellung einer Halbleitervorrichtung zeigen, welche einen planen vertikalen MOSFET mit einer SJ-Struktur hat gemäß einer zweiten Ausführungsform der vorliegenden Erfindung; 4A and 4B Cross sectional views showing a method of manufacturing a semiconductor device having a planar vertical MOSFET having an SJ structure according to a second embodiment of the present invention;

5A und 5B Querschnittsansichten, welche ein Verfahren für die Herstellung einer Halbleitervorrichtung darlegen, welche einen planen vertikalen MOSFET mit einer SJ-Struktur hat, gemäß einer dritten Ausführungsform der vorliegenden Erfindung; 5A and 5B Cross-sectional views illustrating a method for manufacturing a semiconductor device having a planar vertical MOSFET having an SJ structure according to a third embodiment of the present invention;

6A und 6B Querschnittsansichten, welche ein Verfahren zur Herstellung der Halbleitervorrichtung zeigen, welche den planen vertikalen MOSFET mit der SJ-Struktur folgend auf 5B hat; 6A and 6B Cross-sectional views showing a method of manufacturing the semiconductor device following the planar vertical MOSFET having the SJ structure 5B Has;

7A und 7B Querschnittsansichten, welche ein Verfahren zur Herstellung der Halbleitervorrichtung zeigen, welche einen planen vertikalen MOSFET mit der SJ-Struktur folgend auf 6B hat; 7A and 7B Cross-sectional views showing a method of manufacturing the semiconductor device following a planar vertical MOSFET having the SJ structure 6B Has;

ist 8 eine Querschnittsansicht, welche ein Verfahren für die Herstellung einer Halbleitervorrichtung, welche einen Graben-Gatter-Vertikal-MOSFET mit einer SJ-Struktur gemäß einer anderen Ausführungsform hat;is 8th 12 is a cross-sectional view illustrating a method of manufacturing a semiconductor device having a trench gate vertical MOSFET having an SJ structure according to another embodiment;

9A bis 9C Querschnittsansichten, welche ein Verfahren zur Herstellung einer Halbleitervorrichtung zeigen, welche einen vertikalen MOSFET mit einer Graben-Gatter-Struktur mit einer SJ-Struktur aus dem Stand der Technik zeigt; 9A to 9C Cross-sectional views showing a method of manufacturing a semiconductor device showing a vertical MOSFET with a trench gate structure having a prior art SJ structure;

10A und 10C Querschnittsansichten, welche ein Verfahren für die Herstellung einer Halbleitervorrichtung zeigen, welche den Graben-Gatter-Vertikal-MOSFET mit der Graben-Gatter-Struktur der SJ-Struktur folgend auf 9C hat; 10A and 10C Cross-sectional views showing a method of manufacturing a semiconductor device following the trench gate vertical MOSFET with the trench gate structure of the SJ structure 9C Has;

11A bis 11C Querschnittsansichten, welche ein Verfahren für die Herstellung einer Halbleitervorrichtung mit einem Graben-Gatter-Vertikal-MOSFET einer SJ-Struktur gemäß einer vierten Ausführungsform der vorliegenden Erfindung zeigen; 11A to 11C Cross-sectional views showing a method for manufacturing a semiconductor device with a trench gate vertical MOSFET of an SJ structure according to a fourth embodiment of the present invention;

12A und 12B Querschnittsansichten, welche ein Verfahren für die Herstellung einer Halbleitervorrichtung darlegen, welche den Graben-Gatter-Vertikal-MOSFET der SJ-Struktur folgend auf 11C hat; 12A and 12B Cross-sectional views illustrating a method of manufacturing a semiconductor device following the trench gate vertical MOSFET of the SJ structure 11C Has;

13A und 13B Querschnittsansichten, welche ein Verfahren für die Herstellung einer Halbleitervorrichtung darlegen, welche einen planen vertikalen MOSFET mit einer SJ-Struktur gemäß einer fünften Ausführungsform der vorliegenden Erfindung hat; 13A and 13B Cross-sectional views illustrating a method of manufacturing a semiconductor device having a planar vertical MOSFET having an SJ structure according to a fifth embodiment of the present invention;

14A und 14B Querschnittsansichten, welche ein Verfahren für die Herstellung einer Halbleitervorrichtung darlegen, welche einen planen vertikalen MOSFET mit einer SJ-Struktur gemäß einer dritten Ausführungsform der vorliegenden Erfindung hat; 14A and 14B Cross-sectional views illustrating a method of manufacturing a semiconductor device having a planar vertical MOSFET having an SJ structure according to a third embodiment of the present invention;

15A und 15B Querschnittsansichten, welche ein Herstellungsverfahren für eine Halbleitervorrichtung zeigen, welche den planen vertikalen MOSFET mit der SJ-Struktur folgend auf 14B hat; 15A and 15B Cross-sectional views showing a manufacturing method for a semiconductor device following the planar vertical MOSFET with the SJ structure 14B Has;

16A und 16B Querschnittsansichten, welche ein Verfahren für die Herstellung der Halbleitervorrichtung zeigen, welche den planen vertikalen MOSFET mit der SJ-Struktur folgend auf 15B hat; 16A and 16B Cross-sectional views showing a method for manufacturing the semiconductor device following the planar vertical MOSFET having the SJ structure 15B Has;

17A und 17B Querschnittsansichten, welche einen Zustand darlegen, in welchem eine p–-Typ-Schicht 13 und p–-Typ-Schicht 16 zu dem Grad entfernt werden, dass eine n–-Typ-Schicht 12 freigelegt wird bei der Abflachung und dem Polieren, welche in 16A gezeigt sind; und 17A and 17B Cross-sectional views illustrating a state in which a p - -type layer 13 and p - -type layer 16 are removed to the extent that an n - -type layer 12 is exposed in the flattening and polishing, which in 16A are shown; and

ist 18 eine Querschnittsansicht, welche ein Verfahren für die Herstellung einer Halbleitervorrichtung darlegt, welche einen Graben-Gatter-Vertikal-MOSFET mit einer SJ-Struktur gemäß einer anderen Ausführungsform hat.is 18 12 is a cross-sectional view illustrating a method of manufacturing a semiconductor device having a trench gate vertical MOSFET having an SJ structure according to another embodiment.

Ausführungsformen der Erfindung Embodiments of the invention

Ausführungsformen der vorliegenden Erfindung werden im Folgenden mit Bezugnahme auf die Figuren beschrieben. In den folgenden jeweiligen Ausführungsformen werden identische oder äquivalente Teile bzw. Bauteile mit denselben Bezugszeichen bezeichnet.Embodiments of the present invention will be described below with reference to the figures. In the following respective embodiments, identical or equivalent parts will be denoted by the same reference numerals.

Erste AusführungsformFirst embodiment

Im Folgenden wird ein Verfahren für die Herstellung einer Halbleitervorrichtung gemäß einer ersten Ausführungsform der vorliegenden Erfindung beschrieben mit Bezugnahme auf die 1A bis 2B. Ein vertikaler MOSFET mit einer SJ-Struktur wird beispielhaft von einer Halbleitervorrichtung dargestellt, welche einen vertikalen Graben-Gatter-MOSFET hat.Hereinafter, a method for manufacturing a semiconductor device according to a first embodiment of the present invention will be described with reference to FIGS 1A to 2 B , A vertical MOSFET having an SJ structure is exemplified by a semiconductor device having a vertical trench gate MOSFET.

In Fig. 1A dargestelltes VerfahrenIn Fig. 1A illustrated method

Ein Halbleitersubstrat 10 wird vorbereitet. In dem Halbleitersubstrat 10 wird eine n–-Typ-Schicht 12, welche einer ersten Halbleiterschicht entspricht, epitaxial auf einer Oberfläche 11a eines n+-Typ-Siliziumsubstrats 11 als ein aus einem Halbleitermaterial gefertigtes Substrat mit der Oberfläche 11a und der rückwärtigen Oberfläche 11b aufgewachsen. Das n+-Typ-Siliziumsubstrat 11 in dem Abschnitt, welcher als eine Drain-Region fungiert ist derart eingestellt, dass es höher ist in einer n–-Typ-Schicht-Verunreinigungskonzentration als die n–-Typ-Schicht 12. Die n–-Typ-Schicht 12 ist ein Abschnitt, welcher als eine Drift-Schicht fungiert und auch eine n–-Typ-Säule in den PN-Säulen konfiguriert.A semiconductor substrate 10 is prepared. In the semiconductor substrate 10 becomes an n - -type layer 12 which corresponds to a first semiconductor layer, epitaxially on a surface 11a an n + -type silicon substrate 11 as a substrate made of a semiconductor material with the surface 11a and the back surface 11b grew up. The n + -type silicon substrate 11 in the portion functioning as a drain region is set to be higher in n - -type layer impurity concentration than the n - -type layer 12 , The n - -type layer 12 is a section which functions as a drift layer and also configures an n - -type column in the PN columns.

In Fig. 1B dargestelltes VerfahrenIn Fig. 1B illustrated method

Auf einer Oberflächenseite des Halbleitersubstrats 10 ist ein Oxidfilm 13 auf einer Oberfläche der n–-Typ-Schicht 12 durch ein CVD(Chemical Vapor Deposition, chemisches Dampfablagerungsverfahren)-Verfahren ohne thermische Oxidation ausgeformt. Daraufhin wird ein nicht gezeigtes Abdeckmittel auf dem Oxidfilm 13 angeordnet. Das Abdeckmittel wird geöffnet in einer Hauptregion, in welcher ein vertikaler MOSFET ausgeformt wird und als Chip verwendet wird, und das Abdeckmittel wird auch in einer Ritzregion (Scribe Region) geöffnet, durch ein Photolithographieverfahren. In dieser Situation bleibt das Abdeckmittel zurück in einer Grenzposition zwischen der Hauptregion und der Ritzregion. Dann wird ein Ätzverfahren ausgeführt, um den Oxidfilm 13 an einer offenen Position des Abdeckmittels zu öffnen.On a surface side of the semiconductor substrate 10 is an oxide film 13 on a surface of the n - -type layer 12 formed by a CVD (Chemical Vapor Deposition) process without thermal oxidation. Then, a masking means, not shown, is formed on the oxide film 13 arranged. The covering means is opened in a main region in which a vertical MOSFET is formed and used as a chip, and the covering means is also opened in a scribe region by a photolithography method. In this situation, the covering means remains back in a boundary position between the main region and the scribe region. Then, an etching process is carried out to form the oxide film 13 to open at an open position of the cover.

Dann wird das Abdeckmittel entfernt und ein anisotropes Ätzen sowie ein RIE(Reactive Ion Etching, reaktives Ionenätzverfahren)-Verfahren oder ein Bosch-Verfahren wird durchgeführt mit dem Oxidfilm 13 als Maske. Bei dem Bosch-Verfahren werden O2 und C4F8 und SF6 abwechselnd wiederholt eingeführt, um wiederholt eine Grundflächenätzung durchzuführen und ein Seitenwandschutz unter Verwendung einer Polymerfolie wird vorgenommen. Im Speziellen wird das Ätzen durchgeführt zu dem Grad der Entfernung der n–-Typ-Schicht 12 um eine vorherbestimmte Tiefe von um die 2,5 bis 3,5 μm. Mit diesem Prozess wird ein konkaver Abschnitt 12a ausgeformt in der Hauptregion der n–-Typ-Schicht 12, um eine Stufe zwischen der Hauptregion und der Ritzregion bereitzustellen. Gleichzeitig wird ein konkaver Abschnitt 12b, welcher als ein Ausrichtungsziel zu dem Zeitpunkt der Anpassung der Maske dient, in einem folgenden Verfahren in der Ritzregion ausgeformt. Die n–-Typ-Schicht 12 wird in einer konkaven Form in der Grenzposition zwischen der Hauptregion und der Ritzregion zurückgelassen im Speziellen in zumindest einem Teil von einer äußeren Kante der Hauptregion. Daraufhin wird der Oxidfilm 13 entfernt.Then, the resist is removed and anisotropic etching and RIE (Reactive Ion Etching) method or Bosch method are performed with the oxide film 13 as a mask. In the Bosch method, O 2 and C 4 F 8 and SF 6 are alternately repeatedly introduced to repeatedly perform base area etching, and sidewall protection using a polymer film is performed. Specifically, the etching is performed at the degree of removal of the n - -type layer 12 by a predetermined depth of about 2.5 to 3.5 μm. This process becomes a concave section 12a formed in the main region of the n - -type layer 12 to provide a step between the main region and the scribe region. At the same time a concave section 12b which serves as an alignment target at the time of adjustment of the mask is formed in a following process in the scribe region. The n - -type layer 12 is left in a concave shape in the boundary position between the main region and the scribe region, particularly in at least part of an outer edge of the main region. Then the oxide film becomes 13 away.

In Fig. 2A dargelegtes VerfahrenIn Fig. 2A explained method

Auf der Oberflächenseite des Halbleitersubstrats 10 wird wieder ein Oxidfilm 14 von einer Dicke von 0,2 bis 0,3 μm durch die CVD-Technik ohne die thermische Oxidation ausgeformt, um die n–-Typ-Schicht 12 zu bedecken. Daraufhin wird ein nicht gezeigtes Abdeckmittel auf dem Oxidfilm 14 angeordnet und das Abdeckmittel wird geöffnet in Positionen, in welcher Gräben geformt werden sollen und der Oxidfilm 14 wird geöffnet in den offenen Position durch ein Photolithographieverfahren. Dann wird das Abdeckmittel entfernt und ein anisotropes Ätzen sowie beispielsweise das RIE oder das Bosch-Verfahren wird durchgeführt mit dem Oxidfilm 14 als Maske. Im Speziellen wird die n–-Typ-Schicht 12 in einem konkaven Abschnitt 12a um eine vorherbestimmte Tiefe geätzt, beispielsweise eine Tiefe, welche gleich ist oder ein wenig geringer ist als die Dicke der n–-Typ-Schicht 12. Mit diesem Verfahren werden in gewünschten Positionen der n–-Typ-Schicht 12 SJ-Strukturformationsgräben 15 ausgeformt, welche beispielsweise gestreift sind bzw. einem Streifenmuster folgen.On the surface side of the semiconductor substrate 10 becomes an oxide film again 14 formed from a thickness of 0.2 to 0.3 μm by the CVD technique without the thermal oxidation to the n - -type layer 12 to cover. Then, a masking means, not shown, is formed on the oxide film 14 and the covering means is opened in positions where trenches are to be formed and the oxide film 14 is opened in the open position by a photolithography method. Then, the resist is removed, and anisotropic etching such as the RIE or the Bosch process is performed with the oxide film 14 as a mask. Specifically, the n - -type layer becomes 12 in a concave section 12a etched by a predetermined depth, for example, a depth that is equal to or slightly less than the thickness of the n - -type layer 12 , With this method, in desired positions, the n - -type layer 12 SJ structure formation trenches 15 formed, for example, which are striped or follow a striped pattern.

In Fig. 2B gezeigtes VerfahrenIn Fig. 2B shown method

Ein Abschnitt des Oxidfilms 14, welcher in einer Position ausgeformt ist, welche von den Gräben 15 entfernt ist, bleibt zurück und Abschnitte des Oxidfilms 14, welche in dem Randbereich der Öffnungsabschnitte der Gräben 15 angeordnet sind, im Speziellen Abschnitte, welche in dem konkaven Abschnitt 12a ausgeformt sind, werden entfernt.A section of the oxide film 14 , which is formed in a position which from the trenches 15 is removed, remains and portions of the oxide film 14 , which in the edge region of the opening portions of the trenches 15 in particular, portions which are in the concave portion 12a are formed are removed.

Beispielsweise, nachdem ein Abdeckmittel wiederum auf dem Oxidfilm 14 angeordnet ist, wird das Abdeckmittel geöffnet in der Hauptregion des Halbleitersubstrats 10, wo der vertikale MOSFET ausgeformt wird und als Chip verwendet wird. Dann wird Ätzen durchgeführt in einem Zustand, in welchem die Ritzregion, welche zu dem Zeitpunkt des Dicings geschnitten werden soll und welche eine Region für die Ausformung eines Ausrichtungsziels ist, mit einem Abdeckmittel bedeckt ist, um den Oxidfilm 14 mit einem Muster zu versehen. Alternativ wird Wasserstoffglühen ausgeführt, um die Abschnitte des Oxidfilms 14 zurückzuziehen bzw. zu entfernen, welche um die Öffnungsbereiche der Gräben 15 des Oxidfilms 14 ausgeformt sind. Beispielsweise kann der Randbereich der Öffnungsabschnitte der Gräben 15 in dem Oxidfilm 14 entfernt werden in einer reduzierten Druckatmosphäre von 10.6 kPa (80 Torr) oder geringer mit der Durchführung von Wasserstoffglühen bei einer Temperatur von 1100°C für eine Zeit von 10 Minuten, oder Wasserstoffglühen bei einer Temperatur von 1170°C für eine Zeit von 2 Minuten.For example, after a covering agent in turn on the oxide film 14 is arranged, the covering means is opened in the main region of the semiconductor substrate 10 where the vertical MOSFET is formed and used as a chip. Then etching is performed in a state in which the scribe region to be cut at the time of dicing and which is a region for forming an alignment target is covered with a covering agent around the oxide film 14 to provide a pattern. Alternatively, hydrogen annealing is performed to cover the portions of the oxide film 14 retract or remove, which around the opening areas of the trenches 15 of the oxide film 14 are formed. For example, the edge portion of the opening portions of the trenches 15 in the oxide film 14 are removed in a reduced pressure atmosphere of 10.6 kPa (80 Torr) or lower with the performance of hydrogen annealing at a temperature of 1100 ° C for a period of 10 minutes, or hydrogen annealing at a temperature of 1170 ° C for a period of 2 minutes.

Daraufhin wird auf der Oberflächenseite des Halbleitersubstrats 10 eine p–-Typ-Schicht 16, welche einer zweiten Halbleiterschicht entspricht, auf einer Oberfläche der n–-Typ-Schicht 12, welche den Inhalt des konkaven Abschnitts 12a und der Gräben 15 beinhaltet, epitaxial aufgewachsen, so dass eine p–-Typ-Verunreinigungskonzentration beispielsweise 2 × 1015 bis 5 × 1015 cm–3 wird. In dieser Situation wird überepitaxiales Wachstum durchgeführt und in dem überepitaxialen Wachstum wird die p–-Typ-Schicht 16 auch auf der n–-Typ-Schicht 12 ausgeformt, während sie komplett in dem konkaven Abschnitt 12a und den jeweiligen Gräben 15 eingebettet wird. Beispielsweise wird die p–-Typ-Schicht 16 auf der n–-Typ-Schicht 12 in einer Dicke von um die 5–7 μm ausgeformt.Then, on the surface side of the semiconductor substrate 10 a p - -type layer 16 , which corresponds to a second semiconductor layer, on a surface of the n - -type layer 12 showing the contents of the concave section 12a and the trenches 15 includes, epitaxially grown, such that a p - -type impurity concentration becomes, for example, 2 × 10 15 to 5 × 10 15 cm -3 . In this situation, over-epitaxial growth is performed, and in the over-epitaxial growth, the p - type layer becomes 16 also on the n - -type layer 12 formed while completely in the concave section 12a and the respective trenches 15 is embedded. For example, the p - -type layer becomes 16 on the n - -type layer 12 in a thickness of about 5-7 microns formed.

In Fig. 3A dargelegtes VerfahrenIn Fig. 3A set forth method

Zuerst wird ein Abschnitt der p–-Typ-Schicht 16, welcher von dem Halbleitersubstrat 10 mehr hervorsteht als der Oxidfilm 14, das heißt ein Abschnitt, welcher von einem konvexen Abschnitt, welcher anders ist als der konkave Abschnitt 12a, welcher in der n–-Typ-Schicht 12 ausgeformt ist, entfernt durch Abflachen und Polieren der Oberfläche durch beispielsweise CMP (chemisch-mechanisches Polieren). In dieser Situation, da der Oxidfilm 14, welcher sich unterscheidet von der p–-Typ-Schicht 16, welche poliert werden soll, als ein Endpunktbestimmungsstopper verwendet werden kann, kann das Abflachen und das Polieren mit einer hohen Präzision stoppen.First, a portion of the p - -type layer 16 which is from the semiconductor substrate 10 protrudes more than the oxide film 14 that is, a portion which is a convex portion which is different from the concave portion 12a , which is in the n - -type layer 12 is formed, removed by flattening and polishing the surface by, for example, CMP (chemical mechanical polishing). In this situation, because the oxide film 14 , which differs from the p - -type layer 16 which is to be polished as an end point determination stopper can stop flattening and polishing with high precision.

Daraufhin wird der Oxidfilm 14 geätzt. Mit diesem Verfahren wird der Oxidfilm 14 entfernt in der Ritzregion und in der Nähe der Ritzregion in der Hauptregion, um eine Stufe zwischen der freigelegten n–-Typ-Schicht 12 und der p–-Typ-Schicht 16 auszubilden. Aus diesem Grund wird die Oberfläche wiederum abgeflacht und poliert durch CMP, um die n–-Typ-Schicht 12 und die p–-Typ-Schicht 16 abzuflachen und zu polieren, um die Stufe zu entfernen. Mit diesem Verfahren wird eine Struktur, in welcher die p–-Typ-Säulen in der SJ-Struktur durch Abschnitte der p–-Typ-Schicht 16 konfiguriert sind, welche in den Gräben 15 ausgeformt sind, während die p–-Typ-Schicht 16 auch auf der SJ-Struktur ausgeformt ist, vollendet.Then the oxide film becomes 14 etched. With this method, the oxide film 14 in the scribe region and near the scribe region in the main region, around a step between the exposed n - -type layer 12 and the p - -type layer 16 train. For this reason, the surface is again flattened and polished by CMP to the n - -type layer 12 and the p - -type layer 16 flatten and polish to remove the step. With this method, a structure in which the p - -type columns in the SJ structure pass through portions of the p - -type layer 16 which are configured in the trenches 15 are formed while the p - -type layer 16 also formed on the SJ structure, completed.

Weil ein Polierverfahren des gleichen Halbleitermaterials (Silizium), so wie der n–-Typ-Schicht 12 und der p–-Typ-Schicht 16 durchgeführt wird bei der Ausebnung der Oberfläche, gibt es nichts, was als ein Stopper der Oberflächenausebnung fungiert. Weil jedoch die Dicke des Oxidfilms 14 so sehr dünn ist wie 0,2 bis 0,3 μm, wird das Abflachen und Polieren durchgeführt ohne eine große Abweichung nur durch die Zeitsteuerung, sogar wenn es keinen Stopper gibt. Da die Verarbeitung bzw. Bearbeitung zwischen den Strukturen der Oberflächen der PN-Säulen und der p–-Typ-Schicht 16 nicht durchgeführt wird, weicht die Durchschlagspannung der Halbleitervorrichtung nicht groß ab, sogar wenn eine geringe Abweichung auftritt.Because a polishing process of the same semiconductor material (silicon) as the n - -type layer 12 and the p - -type layer 16 is performed when the surface of the surface, there is nothing that acts as a stopper of the surface extension. However, because the thickness of the oxide film 14 as thin as 0.2 to 0.3 microns, the flattening and polishing is performed without a large deviation only by the timing, even if there is no stopper. Since the processing between the structures of the surfaces of the PN columns and the p - -type layer 16 is not performed, the breakdown voltage of the semiconductor device does not deviate greatly even if a small deviation occurs.

In Fig. 3B dargelegtes VerfahrenIn Fig. 3B set forth method

Die folgenden Verfahren sind identisch mit denen aus dem Stand der Technik bekannten Verfahren. Beispielsweise wird das folgenden Herstellungsverfahren durchgeführt. Das heißt, p–-Typ-Verunreinigungen werden ionenimplantiert in einen Oberflächenschichtteil der p–-Typ-Schicht 16 auf der n–-Typ-Schicht 12, welche die n-Typ-Säulen konfiguriert, um eine p–-Typ-Kanal-Schicht 17 auszuformen. Auch die n-Typ-Verunreinigungen werden ionenimplantiert in einem Oberflächenschichtteil der p–-Typ-Kanal-Schicht 17, um eine n+-Typ-Source-Region 18 auszuformen. In dieser Situation sind die n-Typ-Verunreinigungen auch ionenimplantiert in einen Abschnitt, welcher in einer konvexen Form in einer äußeren Kante der Hauptregion zurückgelassen ist, wie es der Anlass erfordert, um eine n+-Typ-Schicht 27 zu formen. Dies ermöglicht es, mit der n–-Typ-Schicht 12 eine Leitung durchzuführen und die n–-Typ-Schicht 12 kann auf ein vorherbestimmtes Potential festgesetzt werden durch die n+-Typ-Schicht 27.The following methods are identical to those known from the prior art. For example, the following manufacturing method is performed. That is, p - -type impurities are ion-implanted into a surface layer portion of the p - -type layer 16 on the n - -type layer 12 which configures the n-type columns to a p - -type channel layer 17 to mold. Also, the n-type impurities are ion-implanted in a surface layer part of the p - -type channel layer 17 to an n + -type source region 18 to mold. In this situation, the n-type impurities are also ion implanted in a portion left in a convex shape in an outer edge of the main region, as occasion demands, around an n + -type layer 27 to shape. This makes it possible with the n - type layer 12 to conduct a conduction and the n - -type layer 12 can be set at a predetermined potential by the n + -type layer 27 ,

Der konvexe Abschnitt wird in der äußeren Kante der Hauptregion zurückgelassen und die n+-Typ-Schicht 27 wird ausgeformt, um es zu ermöglichen, dass das Potential festgesetzt wird, wie oben beschrieben, wodurch es ermöglicht wird, eine gewünschte Durchschlagspannung in dem äußeren Randbereich sicherzustellen. Das heißt in dem Fall, in welchem eine Struktur keinen konvexen Abschnitt hat, kann ein Potential auf der Oberflächenseite der n–-Typ-Schicht 12 nicht fixiert werden und die gewünschte Durchschlagspannung kann nicht gewährleistet werden.The convex portion is left in the outer edge of the main region and the n + -type layer 27 is formed to allow the potential to be set as described above, thereby making it possible to secure a desired breakdown voltage in the outer periphery. That is, in the case where a structure has no convex portion, a potential on the surface side of the n - -type layer may 12 can not be fixed and the desired breakdown voltage can not be guaranteed.

Die p-Typ-Verunreinigung werden hauptsächlich in einen Abschnitt der p–-Typ-Kanal-Schicht 17 ionenimplantiert, welche ausgeformt ist auf einer jeden der p-Typ-Säulen, um eine p+-Typ-Körper-Schicht 19 auszuformen und auch eine p+-Typ-Kontaktregion 20 in einem Oberflächenschichtenteil der p+-Typ-Körper-Schicht 19 auszuformen. Jeder Gatter-Graben 21, welcher die p–-Typ-Kanal-Schicht 17 durchdringt und einen Abschnitt der n–-Typ-Schicht 12 erreicht, welcher eine jede n–-Typ-Säule konfiguriert, wird ausgeformt. Weiterhin wird eine Gatter-Isolationsfolie 22 ausgeformt, um eine innere Wandoberfläche eines jeden Gatter-Grabens 21 zu bedecken und eine Gatter-Elektrode 23 wird ausgeformt auf der Gatter-Isolationsfolie 22, um in einem jeden Gatter-Graben 21 eingebettet zu sein. Ein Verfahren zur Ausformung der Zwischenschichten-Isolationsfolien 24 und ein Verfahren zur Ausformung der Gatter-Linien und einer Source-Elektrode 23 werden auf der Oberflächenseite des Halbleitersubstrats 10 durchgeführt. Auf der rückwärtigen Oberflächenseite des Halbleitersubstrats 10 wird ein Verfahren zur Ausformung einer Drain-Elektrode 26 ausgeführt, welche mit der rückwärtigen Oberfläche 11B des n+-Typ-Siliziumsubstrats 11 verbunden ist, um einen vertikalen Graben-Gatter-MOSFET mit einem n-Kanal auszuformen. Daraufhin wird der vertikale MOSFET gediced bzw. aufgeteilt in Chipeinheiten, um Halbleitervorrichtungen zu vollenden, welche einen vertikalen MOSFET mit SJ-Struktur haben. The p-type impurity mainly becomes a portion of the p - -type channel layer 17 ion-implanted, which is formed on each of the p-type columns, around a p + -type body layer 19 form and also a p + -type contact region 20 in a surface layer portion of the p + -type body layer 19 to mold. Every gate ditch 21 , which is the p - -type channel layer 17 penetrates and a portion of the n - type layer 12 which configures each n - -type column is formed. Furthermore, a gate insulation film 22 formed to an inner wall surface of each gate trench 21 to cover and a gate electrode 23 is formed on the gate insulation foil 22 to ditch in every gate 21 to be embedded. A method of forming the interlayer insulating films 24 and a method for forming the gate lines and a source electrode 23 become on the surface side of the semiconductor substrate 10 carried out. On the back surface side of the semiconductor substrate 10 is a method of forming a drain electrode 26 executed, which with the rear surface 11B of the n + -type silicon substrate 11 is connected to form a vertical trench gate MOSFET with an n-channel. Thereafter, the vertical MOSFET is diced into chip units to complete semiconductor devices having a vertical MOSFET with SJ structure.

Bei dem oben genannten Verfahren für die Herstellung der Halbleitervorrichtung gemäß dieser Ausführungsform, wie oben beschrieben, wird der konkave Abschnitt 12a in der n–-Typ-Schicht 12 im Vorhinein ausgeformt und die p–-Typ-Schicht 16 wird auch in dem konkaven Abschnitt 12a eingebettet, wenn die p–-Typ-Schicht 16 ausgeformt wird, um in den Gräben 15 eingebettet zu werden. Aus diesem Grund kann ein Abschnitt der p–-Typ-Schicht 16, welche in einem konkaven Abschnitt 12a ausgeformt ist, als die p–-Typ-Schicht verwendet werden, welche auf der SJ-Struktur ausgeformt ist.In the above-mentioned method for manufacturing the semiconductor device according to this embodiment, as described above, the concave portion becomes 12a in the n - -type layer 12 formed in advance and the p - -type layer 16 is also in the concave section 12a embedded when the p - type layer 16 is shaped to in the trenches 15 to be embedded. For this reason, a portion of the p - -type layer 16 which is in a concave section 12a is formed as the p - -type layer formed on the SJ structure.

Daher kann die p–-Typ-Schicht für die Ausformung der p–-Typ-Säulen und die p–-Typ-Schicht, welche auf der SJ-Struktur ausgeformt ist, von der gleichen p–-Typ-Schicht 16 konfiguriert werden und können gleichzeitig ausgeformt werden. Dies führt zu einer Vereinfachung des Herstellungsverfahrens. Im Gegensatz zu einem Fall, in welchem die p–-Typ-Schicht auf der SJ-Struktur ausgeformt wird, nachdem die SJ-Struktur konfiguriert worden ist, wird eine Abflachung und ein Polieren der Oberfläche der PN-Säule nicht durchgeführt und es besteht keine Notwendigkeit eine Bearbeitung durchzuführen zwischen den Strukturen der Oberfläche der PN-Säulen und der p–-Typ-Schicht 16, so wie beispielsweise die Abflachung und das Polieren oder die Wafer-Reinigung. Daher kann eine Abweichung in der Durchschlagspannung der Halbleitervorrichtung unterdrückt werden und die Verschlechterung der Vorrichtungscharakteristika kann unterdrückt werden.Therefore, the p - -type layer for forming the p - -type pillars and the p - -type layer formed on the SJ-structure may be of the same p - -type layer 16 be configured and can be formed simultaneously. This leads to a simplification of the manufacturing process. In contrast to a case where the p - -type layer is formed on the SJ structure after the SJ structure has been configured, flattening and polishing of the surface of the PN column is not performed and there is no Need to perform machining between the structures of the PN column surface and the p - -type layer 16 such as flattening and polishing or wafer cleaning. Therefore, a deviation in the breakdown voltage of the semiconductor device can be suppressed and the deterioration of the device characteristics can be suppressed.

Weiterhin wird ein Verfahren der Ausformung des konkaven Abschnitts 12a gleichzeitig mit der Ausformung des konkaven Abschnitts 12b, welcher als ein Ausrichtungsziel dient, welches in der Ritzregion ausgeformt ist, durchgeführt. Aus diesem Grund können das Verfahren der Ausformung des konkaven Abschnitts 12a und das Verfahren der Ausformung des konkaven Abschnitts 12b zusammengelegt werden und das Herstellungsverfahren wird vereinfacht.Further, a method of forming the concave portion 12a simultaneously with the formation of the concave section 12b which serves as an alignment target formed in the scribe region. For this reason, the method of forming the concave portion 12a and the method of forming the concave portion 12b be merged and the manufacturing process is simplified.

Zweite AusführungsformSecond embodiment

Eine zweite Ausführungsform der vorliegenden Erfindung wird beschrieben. In dieser Ausführungsform ist der vertikale MOSFET, welcher in der Halbleitervorrichtung in der ersten Ausführungsform ausgeformt ist, in einen Planartyp umgeändert und da die anderen Konfigurationen identisch mit denen der ersten Ausführungsform sind, werden nur diese Anteile bzw. Abschnitte beschrieben, welche sich von denen der ersten Ausführungsform unterscheiden.A second embodiment of the present invention will be described. In this embodiment, the vertical MOSFET formed in the semiconductor device in the first embodiment is changed to a planar type, and since the other configurations are identical to those of the first embodiment, only those portions will be described which differ from those of the first embodiment first embodiment differ.

Im Folgenden wird ein Verfahren für die Herstellung des vertikalen MOSFET gemäß dieser Ausführungsform beschrieben mit Bezugnahme auf die 4A und 4B.Hereinafter, a method for manufacturing the vertical MOSFET according to this embodiment will be described with reference to FIGS 4A and 4B ,

Zuerst nachdem das Verfahren, welches in den 1A, 1B, 2A und 2B und in der ersten Ausführungsform beschrieben ist, wird das gleiche Verfahren wie das in 3A mit Bezug auf die erste Ausführungsform beschrieben ist, als ein Verfahren der 4A durchgeführt. Mit diesem Verfahren wird eine Struktur auf der Oberflächenseite eines Halbleitersubstrats 10 konfiguriert, in welcher eine p–-Typ-Schicht 16 epitaxial auf der Oberfläche einer n–-Typ-Schicht 12 aufgewachsen wird, welche die Innenseite eines konkaven Abschnitts 12a und Gräben 15 beinhaltet, und die p–-Typ-Schicht 16 wird weiterhin in dem konkaven Abschnitt 12a zurückgelassen. Das heißt, eine Struktur in welcher die p–-Typ-Schicht 16 bereits auf den p–-Typ-Säulen, welche die SJ-Struktur ausbilden, ausgebildet ist, und die SJ-Struktur wird ausgeformt. Im Grunde genommen können diese Verfahren komplett identisch sein mit denen der ersten Ausführungsform. Die Dicke der p–-Typ-Schicht 16, welche auf der SJ-Struktur zurückbleibt, ist eingestellt auf das Ausmaß, dass eine n–-Typ-Verbindungsschicht 30, welche später beschrieben wird, durch die p–-Typ-Schicht 16 auf der SJ-Struktur ausgeformt werden kann durch die Ausformung der n–-Typ-Verbindungsschicht 16 durch Ionenimplantation.First, after the procedure, which in the 1A . 1B . 2A and 2 B and in the first embodiment, the same method as that in FIG 3A with reference to the first embodiment, as a method of 4A carried out. With this method, a structure becomes on the surface side of a semiconductor substrate 10 configured in which a p - -type layer 16 epitaxially on the surface of an n - -type layer 12 is grown, which is the inside of a concave section 12a and ditches 15 includes, and the p - -type layer 16 will continue in the concave section 12a left behind. That is, a structure in which the p - -type layer 16 is already formed on the p - -type pillars constituting the SJ structure, and the SJ structure is formed. Basically, these methods can be completely identical to those of the first embodiment. The thickness of the p - -type layer 16 which remains on the SJ structure is set to the extent that an n - -type connection layer 30 , which will be described later, through the p - -type layer 16 can be formed on the SJ structure by the formation of the n - -type connection layer 16 by ion implantation.

In einem Verfahren, welches in Figur B gezeigt ist, wird ein Herstellungsverfahren für die Ausformung der jeweiligen Komponenten des planaren vertikalen MOSFET durchgeführt.In a method shown in Figure B, a manufacturing method for the Forming the respective components of the planar vertical MOSFET performed.

Das heißt, p-Typ-Verunreinigungen werden in einem Oberflächenschichtteil der p–-Typ-Schicht 16 auf der SJ-Struktur ionenimplantiert, um eine p–-Typ-Kanal-Schicht 17 auszuformen und n–-Typ-Verunreinigungen werden in einen Oberflächenschichtteil der p–-Typ-Kanal-Schicht 17 ionenimplantiert, um eine n+-Typ-Source-Region 18 auszuformen. Die p–-Typ-Verunreinigungen werden hauptsächlich in einem Anteil bzw. Abschnitt der p–-Typ-Kanal-Schicht 17 ionenimplantiert, welcher auf einer jeden der p–-Typ-Schicht 16 ausgeformt ist, um eine p+-Typ-Körper-Schicht 19 auszuformen und auch um eine p+-Typ-Kontaktregion 20 in einem Oberflächenschichtteil der p+-Typ-Körper-Schicht 19 auszuformen. Weiterhin werden die n–-Typ-Verunreinigungen ionenimplantiert in einer Position, welche von einer jeden n+-Typ-Source-Region 18 um ein vorherbestimmtes Intervall zwischen den danebenliegenden n–-Typ-Source-Regionen 18 beabstandet ist, welche zwischen den jeweiligen p+-Typ-Kontakt-Regionen 20 angeordnet sind, um dadurch die n–-Typ-Verbindungsschicht 30 auszuformen, welche die n–-Typ-Schicht 12 von der p–-Typ-Kanal-Schicht 17 erreicht. Die n-Typ-Verbindungsschicht 13 ist dazu ausgeformt, die p–-Typ-Schicht 16 zu durchdringen und einen Abschnitt der n–-Typ-Schicht 12 zu erreichen, welcher eine jede der n-Typ-Säulen konfiguriert, während sie auch in Kontakt kommt mit einem Kanalbildungsteil in der p–-Typ-Kanal-Schicht 17. Mit dieser Konfiguration formt die n–-Typ-Verbindungsschicht 30 einen Strompfad, wenn sich der planare Vertikal-MOSFET im Betrieb befindet und dient dazu, einen An-Widerstand zu reduzieren.That is, p-type impurities become in a surface layer part of the p - -type layer 16 ion-implanted on the SJ structure to form a p - -type channel layer 17 form and n - -type impurities become a surface layer portion of the p - -type channel layer 17 ion-implanted to an n + -type source region 18 to mold. The p - -type impurities become mainly in a portion of the p - -type channel layer 17 ion-implanted, which on each of the p - -type layer 16 is formed to a p + -type body layer 19 form and also around a p + -type contact region 20 in a surface layer part of the p + -type body layer 19 to mold. Furthermore, the n - -type impurities are ion-implanted in a position which is from each n + -type source region 18 by a predetermined interval between the adjacent n - -type source regions 18 whichever is between the respective p + -type contact regions 20 are arranged to thereby form the n - -type connection layer 30 form the n - -type layer 12 from the p - -type channel layer 17 reached. The n-type connection layer 13 is shaped to the p - type layer 16 to penetrate and a section of n - type layer 12 which configures each of the n-type pillars while also contacting a channel forming part in the p - -type channel layer 17 , With this configuration, the n - -type connection layer forms 30 a current path when the planar vertical MOSFET is in operation and serves to reduce on-resistance.

Weiterhin wird eine Gatter-Isolationsfolie 22, welche zumindest eine Oberfläche der p–-Typ-Kanal-Schicht 17 bedeckt, ausgeformt, und eine Gatter-Elektrode 23 wird auf der Gatter-Isolationsfolie 22 ausgeformt. Ein Verfahren der Ausformung der Zwischenschichten-Isolationsfolie 24 und ein Verfahren der Ausformung von Gatter-Linien und einer Source-Elektrode 25 werden auf der Oberflächenseite des Halbleitersubstrats 10 ausgeführt. Auf der rückwärtigen Oberflächenseite des Halbleitersubstrats 10 wird ein Verfahren der Ausbildung einer Drain-Elektrode 26, welche mit der rückwärtigen Oberfläche 11b des n+-Typ-Siliziumsubstrats 11 verbunden ist, ausgeführt, um den planaren vertikalen MOSFET mit einem n-Kanal auszubilden. Daraufhin wird der vertikale MOSFET aufgeteilt bzw. gediced in Chipeinheiten, um die Halbleitervorrichtungen, welche den planaren vertikalen MOSFET von der SJ-Struktur haben, zu vollenden.Furthermore, a gate insulation film 22 which includes at least one surface of the p - -type channel layer 17 covered, shaped, and a gate electrode 23 is on the gate insulation film 22 formed. A method of forming the interlayer insulating film 24 and a method of forming gate lines and a source electrode 25 become on the surface side of the semiconductor substrate 10 executed. On the back surface side of the semiconductor substrate 10 becomes a method of forming a drain electrode 26 , which with the back surface 11b of the n + -type silicon substrate 11 connected to form the planar vertical MOSFET with an n-channel. Thereafter, the vertical MOSFET is diced in chip units to complete the semiconductor devices having the planar vertical MOSFET of the SJ structure.

Wie oben beschrieben, kann auch dasselbe Herstellungsverfahren, wie das der ersten Ausführungsform auf die Halbleitervorrichtung angewendet werden, welche den planaren vertikalen MOSFET ha, und dieselben Vorteile wie die in der ersten Ausführungsform können erreicht werden.As described above, the same manufacturing method as that of the first embodiment can be applied to the semiconductor device having the planar vertical MOSFET, and the same advantages as those in the first embodiment can be obtained.

Dritte AusführungsformThird embodiment

Eine dritte Ausführungsform der vorliegenden Erfindung wird beschrieben. Diese Ausführungsform betrifft ein Herstellungsverfahren, welches eine periphere Durchschlagsspannungsstruktur der Halbleitervorrichtung in der zweiten Ausführungsform miteinbezieht und, da die anderen Konfigurationen mit denen der zweiten Ausführungsform identisch sind, werden nur solche Abschnitte beschrieben, welche sich von denen in der zweiten Ausführungsform unterscheiden.A third embodiment of the present invention will be described. This embodiment relates to a manufacturing method involving a peripheral breakdown voltage structure of the semiconductor device in the second embodiment and, since the other configurations are identical to those of the second embodiment, only those portions which are different from those in the second embodiment will be described.

Ein Verfahren der Herstellung eines vertikalen MOSFET gemäß dieser Ausführungsform, das heißt ein Herstellungsverfahren, welches ein Verfahren der Ausbildung der peripheren Durchschlagsstruktur in der Halbleitervorrichtung, welche den planaren vertikalen MOSFET mit der SJ-Struktur hat, umfasst, wird mit Bezugnahme auf die 5A bis 7B beschrieben.A method of manufacturing a vertical MOSFET according to this embodiment, that is, a manufacturing method comprising a method of forming the peripheral breakdown structure in the semiconductor device having the planar vertical MOSFET having the SJ structure will be described with reference to FIGS 5A to 7B described.

Zuerst wird in einem Verfahren, wie es in 5A gezeigt ist, ein aus einem Halbleitermaterial gefertigtes Substrat mit einer Oberfläche 11A und einer rückwärtigen Oberfläche 11B vorbereitet. Als Substrat wird die n–-Typ-Schicht 12, welche der ersten Halbleiterschicht entspricht, epitaxial auf der Oberfläche 11a des n+-Typ-Siliziumsubstrats 11 aufgewachsen. Dann wird das in 11b der ersten Ausführungsform beschriebene Verfahren durchgeführt, um die konkaven Abschnitte 12a und 12b auszuformen. Daraufhin wird ein konkaver Abschnitt 12c in einem Abschnitt, welcher einem äußeren Peripherie- bzw. Randbereich der n–-Typ-Schicht 12 entspricht, durch ein Photoätzverfahren unter Verwendung einer nicht gezeigten Maske ausgeformt. Im Speziellen wird eine Region, in welcher der vertikale MOSFET in der Hauptregion ausgeformt ist, als eine Zellenregion festgesetzt und eine Resurf-Schicht wird in dem äußeren peripheren Bereich ausgeformt, um die periphere Durchschlagsspannungsstruktur auszuformen. Der konkave Abschnitt 12c ist in dem Abschnitt ausgeformt, welcher die Resurf-Schicht bildet.First, in a procedure as it is in 5A is shown, a substrate made of a semiconductor material having a surface 11A and a back surface 11B prepared. As a substrate, the n - -type layer becomes 12 which corresponds to the first semiconductor layer, epitaxially on the surface 11a of the n + -type silicon substrate 11 grew up. Then that will be in 11b of the first embodiment, performed around the concave portions 12a and 12b to mold. Then a concave section 12c in a portion which is an outer peripheral region of the n - -type layer 12 corresponds, formed by a photo-etching using a mask, not shown. Specifically, a region in which the vertical MOSFET is formed in the main region is set as a cell region, and a resurf layer is formed in the outer peripheral region to form the peripheral breakdown voltage structure. The concave section 12c is formed in the portion forming the resurf layer.

Daraufhin wird in einem in 5B dargelegten Verfahren eine p–-Typ-Schicht 16 epitaxial auf der Oberfläche der n–-Typ-Schicht 12 gewachsen, so dass sie eingebettet ist in dem konkaven Abschnitt 12c und die Oberfläche wird abgeflacht und poliert, wie es der Anlass erfordert. In dieser Situation wird eine p–-Typ-Schicht 16 mit einer Dicke von 3–7 μm beispielsweise auf der Oberfläche der n–-Typ-Schicht 12 zurückgelassen. Mit diesem Verfahren wird ein Halbleitersubstrat 10 ausgeformt, in welchem die p–-Typ-Schicht 16 in dem konkaven Abschnitt 12c dicker ist als ein Abschnitt, in welchem der konkave Abschnitt 12c nicht ausgeformt ist.Thereupon, in an in 5B a p - -type layer 16 epitaxially on the surface of the n - -type layer 12 grown so that it is embedded in the concave section 12c and the surface is flattened and polished as occasion demands. In this situation, a p - -type layer becomes 16 with a thickness of 3-7 μm, for example, on the surface of the n - -type layer 12 left behind. With this method, a semiconductor substrate 10 formed in which the p - -type layer 16 in the concave section 12c thicker than a section in which the concave section 12c is not formed.

Daraufhin, in einem Verfahren, welches in den 6a, 6b, 7a und 7b dargelegt ist, werden die gleichen Verfahren wie die in den 2a, 2b, 4a und 4b, die in den ersten und zweiten Ausführungsformen beschrieben sind, durchgeführt. Mit diesem Verfahren wird die Halbleitervorrichtung, welche den planaren vertikalen MOSFET von der SJ-Struktur hat, vollendet. In der Halbleitervorrichtung ist die p–-Typ-Schicht 16 tief ausgeformt in dem äußeren peripheren Bereich der Zellenregion, um eine Resurf-Schicht 40 als ein die periphere Durchschlagsspannungsstruktur zu konfigurieren.Thereupon, in a procedure, which in the 6a . 6b . 7a and 7b are the same procedures as those in the 2a . 2 B . 4a and 4b performed in the first and second embodiments. With this method, the semiconductor device having the planar vertical MOSFET of the SJ structure is completed. In the semiconductor device, the p - -type layer is 16 deeply formed in the outer peripheral region of the cell region, around a resurf layer 40 as one to configure the peripheral breakdown voltage structure.

Wie oben beschrieben, kann ein Herstellungsverfahren verwendet werden, welches einen Fall in Betracht zieht, in welchem die Resurf-Schicht als die periphere Durchschlagsspannungsstruktur ausgeformt ist. Sogar mit diesem Verfahren können die gleichen Vorteile wie von der zweiten Ausführungsform erwirkt werden.As described above, a manufacturing method considering a case in which the resurf layer is formed as the peripheral breakdown stress structure can be used. Even with this method, the same advantages as the second embodiment can be obtained.

Sogar in der zweiten Ausführungsform, weil die p–-Typ-Schicht 16 auch in der äußeren peripheren Region ausgeformt ist, sogar wenn der konkave Abschnitt 12c nicht ausgeformt ist, kann die Resurf-Schicht 14 in dem äußeren peripheren Bereich durch die in der zweiten Ausführungsform beschriebenes Herstellungsverfahren ausgeformt werden. Jedoch, wie in 7a gezeigt, kann die p–-Typ-Schicht 16 zu dem Grad entfernt werden, dass die n–-Typ-Schicht 12 frei liegt, wenn die Oberfläche der p–-Typ-Schicht 16 abgeflacht und poliert wird. Ähnlich hierzu kann, in einem Fall, mit der Ausführung desselben Verfahrens wie dem in 7B, eine Halbleitervorrichtung, welche den planaren vertikalen MOSFET mit der SJ-Struktur hat, hergestellt werden. In diesem Fall wird die p–-Typ-Schicht 16 nicht in dem äußeren peripheren Bereich zurückgelassen und die Resurf-Schicht 14 kann nicht ausgeformt werden. Daher, wie in dieser Ausführungsform wird der konkave Abschnitt 12c in der n–-Typ-Schicht 12 im Vorhinein ausgeformt und die p–-Typ-Schicht 16 wird im Vorhinein derart ausgeformt, dass sie dicker ist als die Zellregion in der äußeren peripheren Region. Dies führt dazu, dass die Resurf-Schicht 40 sicher ausgeformt werden kann.Even in the second embodiment, because the p - -type layer 16 is also formed in the outer peripheral region, even if the concave portion 12c not formed, the resurf layer can 14 in the outer peripheral region are formed by the manufacturing method described in the second embodiment. However, as in 7a shown, the p - -type layer 16 be removed to the degree that the n - -type layer 12 is exposed when the surface of the p - -type layer 16 flattened and polished. Similarly, in one case, with the execution of the same method as in 7B , a semiconductor device having the planar vertical MOSFET having the SJ structure can be manufactured. In this case, the p - -type layer becomes 16 not left in the outer peripheral area and the resurf layer 14 can not be formed. Therefore, as in this embodiment, the concave portion 12c in the n - -type layer 12 formed in advance and the p - -type layer 16 is formed in advance so as to be thicker than the cell region in the outer peripheral region. This causes the resurf layer 40 can be molded safely.

Wenn die Abflachung und das Polieren durchgeführt werden zu dem Ausmaß, dass die Oberfläche der n–-Typ-Schicht 12 freiliegt, da die n–-Typ-Schicht 12 poliert werden kann, besteht die Möglichkeit, dass die Tiefen der PN-Säulen abweichen bzw. variieren. Jedoch, da der An-Widerstand durch die n–-Typ-Verbindungsschicht 30 reduziert ist, kann das Abflachen und Polieren durchgeführt werden unter einer Bedingung, in welcher die p–-Typ-Schicht 16 übrig bleibt, und es ist nicht essentiell, die n–-Typ-Schicht 12 freizulegen, wie in dem Stand der Technik. Aus diesem Grund, sogar wenn die n–-Typ-Schicht 12 poliert wird, wird die Poliermenge sehr klein und eine Abweichung in der Durchschlagspannung, welche auf eine Abweichung in den Tiefen der PN-Säulen zurückgeführt werden kann, tritt kaum auf.When the flattening and the polishing are performed to the extent that the surface of the n - -type layer 12 is exposed because the n - -type layer 12 can be polished, there is a possibility that the depths of the PN columns vary or vary. However, because of the on-resistance by the n - -type compound layer 30 is reduced, the flattening and polishing can be performed under a condition in which the p - -type layer 16 is left over, and it is not essential, the n - -type layer 12 uncover, as in the prior art. For that reason, even if the n - type layer 12 is polished, the polishing amount is very small and a deviation in the breakdown voltage, which can be attributed to a deviation in the depths of the PN columns, hardly occurs.

Andere AusführungsformenOther embodiments

Beispielsweise kann das Herstellungsverfahren, welches die periphere Durchschlagsspannungsstruktur miteinbezieht, wie in der dritten Ausführungsform beschrieben, auf das Verfahren für die Herstellung der Halbleitervorrichtung angewandt werden, welche den Graben-Gatter-Vertikal-MOSFET hat, welcher in der ersten Ausführungsform beschrieben ist. Im Speziellen nachdem die Verfahren, welche auch das Verfahren, welches in der dritten Ausführungsform in 7A beschrieben ist, beinhalten, durchgeführt worden sind, wird dasselbe Verfahren, das in 3B in der ersten Ausführungsform beschrieben ist, durchgeführt, um einen Graben-Gatter-Vertikal-MOSFET, wie er in 8 gezeigt ist, bereitzustellen. Wie oben beschrieben, bleibt auch ähnlich wie bei der Produktion der Halbleitervorrichtung, welche einen Graben-Gatter-Vertikal-MOSFET hat, wenn der konkave Abschnitt 12c in der n–-Typ-Schicht 12 im Vorhinein ausgeformt ist, die p–-Typ-Schicht 16 in zumindest dem konkaven Abschnitt 12c zurück, sogar nach dem Abflachen und Polieren. Mit diesem Verfahren kann die Resurf-Schicht 40 ausgeformt werden und die gleichen Vorteile wie die in der dritten Ausführungsform können erwirkt werden. Auch in den oben genannten jeweiligen Ausführungsformen ist der MOSFET von dem n-Kanal-Typ, in welchem der erste Leitungstyp ein n-Typ ist und der zweite Leitungstyp ein p-Typ ist, beispielhaft beschrieben. Alternativ kann diese Erfindung auch auf einen MOSFET von dem p-Kanal-Typ angewandt werden, in welchem der Leitungstyp der jeweiligen Komponenten umgekehrt ist.For example, the manufacturing method involving the peripheral breakdown voltage structure as described in the third embodiment may be applied to the method of manufacturing the semiconductor device having the trench gate vertical MOSFET described in the first embodiment. In particular, after the methods which also include the method used in the third embodiment in 7A is described, include, the same procedure that is described in 3B in the first embodiment, performed to form a trench gate vertical MOSFET as shown in FIG 8th is shown to provide. As described above, similar to the production of the semiconductor device having a trench gate vertical MOSFET, when the concave portion remains 12c in the n - -type layer 12 is formed in advance, the p - -type layer 16 in at least the concave section 12c back, even after flattening and polishing. With this method, the resurf layer 40 can be formed and the same advantages as those in the third embodiment can be obtained. Also in the above-mentioned respective embodiments, the MOSFET of the n-channel type in which the first conductivity type is an n-type and the second conductivity type is a p-type is exemplified. Alternatively, this invention can also be applied to a p-channel type MOSFET in which the conductivity type of the respective components is reversed.

Auch in der oben genannten Ausführungsform ist der konkave Abschnitt 12a derart ausgeformt, so dass eine Stufe geformt wird zwischen der Hauptregion und der Ritzregion. Alternativ kann der konkave Abschnitt 12a so ausgeformt sein, dass die Stufe in einem anderen Ort, welcher nicht zwischen diesen beiden Regionen liegt, ausgeformt ist. Beispielsweise in einem Wafer, bevor dieser in die Chipeinheiten aufgeteilt wird, abgesehen von der Hauptregion und der Ritzregion, sind unnötige Regionen, welche nicht als Chip vorgesehen sind, in den äußeren peripheren Abschnitten dieser Regionen befindlich. Aus diesem Grund beispielsweise kann der erste konkave Abschnitt 12a mit der Einschließung der Hauptregion und der Ritzregion ausgeformt werden, so dass die Stufe zwischen der Hauptregion und der Ritzregion und den unnötigen Regionen ausgeformt ist. Zudem kann die Stufe auch in dem äußeren peripheren Bereich der Hauptregion ausgeformt sein. In diesem Fall kann der erste konkave Abschnitt 12a mit der Einbeziehung von zumindest einem Teil der Hauptregion insbesondere mit der Einbeziehung der Zellenregion ausgeformt sein.Also in the above embodiment, the concave portion 12a formed such that a step is formed between the main region and the scribe region. Alternatively, the concave section 12a be shaped so that the step is formed in another place, which is not between these two regions. For example, in a wafer before it is divided into the chip units except for the main region and the scribe region, unnecessary regions which are not provided as a chip are located in the outer peripheral portions of these regions. For this reason, for example, the first concave section 12a with the inclusion of the main region and the scribe region, so that the step is formed between the main region and the scribe region and the unnecessary regions. In addition, the stage may also be in the outer peripheral Be formed region of the main region. In this case, the first concave section 12a with the inclusion of at least part of the main region, in particular with the inclusion of the cell region.

Weiterhin in der oben genannten Ausführungsform ist das Beispiel beschrieben der Ausformung des ersten konkaven Abschnitts 2a, so dass die Abweichung in der Tiefe der PN-Säulen unterdrückt wird, wenn die SJ-Struktur ausgebildet wird. Jedoch kann das abnormale Wachstum der p–-Typ-Schicht basierend auf dem Verfahren bzw. der Verarbeitung zwischen den Strukturen, sowie beispielsweise der Abflachung und dem Polieren unterdrückt werden unabhängig davon, ob der erste konkave Abschnitt 12a ausgeformt ist oder nicht. Das heißt, die p-Typ-Schicht 16 wird auf den Abschnitten der n–-Typ-Schicht 12 außerhalb der Gräben 15 kontinuierlich ausgeformt, während die p–-Typ-Schicht in den Gräben 15, welche in der n–-Typ-Schicht 12 ausgeformt sind, eingebettet ist. Dies führt dazu, dass ein abnormales Wachstum der p–-Typ-Schicht 16 unterdrückt werden kann und auch die Verschlechterung der Vorrichtungscharakteristika unterdrückt werden kann.Further, in the above-mentioned embodiment, the example is described of the formation of the first concave portion 2a so that the deviation in the depth of the PN columns is suppressed when the SJ structure is formed. However, the abnormal growth of the p - -type layer may be suppressed based on the process between the structures, such as the flattening and the polishing, regardless of whether the first concave portion 12a is formed or not. That is, the p-type layer 16 is on the sections of the n - type layer 12 outside the trenches 15 continuously formed while the p - -type layer in the trenches 15 , which are in the n - -type layer 12 are formed, is embedded. This causes an abnormal growth of the p - -type layer 16 can be suppressed and also the deterioration of the device characteristics can be suppressed.

Vierte AusführungsformFourth embodiment

Im Folgenden wird ein Verfahren für die Herstellung einer Halbleitervorrichtung gemäß einer vierten Ausführungsform der vorliegenden Erfindung mit Bezugnahme auf die 11A und 12B beschrieben. Ein vertikaler MOSFET mit einer SJ-Struktur wird beispielhaft durch eine Halbleitervorrichtung mit einem Graben-Gatter-Vertikal-MOSFET beschrieben.Hereinafter, a method for manufacturing a semiconductor device according to a fourth embodiment of the present invention will be described with reference to FIGS 11A and 12B described. A vertical MOSFET having an SJ structure is exemplified by a semiconductor device having a trench gate vertical MOSFET.

Verfahren, welches in Fig. 11A dargestellt istMethod shown in Fig. 11A

Ein Halbleitersubstrat 110 wird vorbereitet. In dem Halbleitersubstrat 110 werden eine n–-Typ-Schicht 112, welche einer ersten Halbleiterschicht entspricht, und eine p–-Typ-Schicht 113, welche einer zweiten Halbleiterschicht entspricht, epitaxial auf einer Oberfläche 111a eines n+-Typ-Siliziumsubstrats 111 als ein aus einem Halbleitermaterial gefertigtes Substrat mit einer Oberfläche 111a und der rückwärtigen Oberfläche 111b aufgewachsen. Das n+-Typ-Siliziumsubstrat 111 ist ein Abschnitt, welcher als eine Drain-Region fungiert und ist dazu eingerichtet, eine höhere n–-Typ-Verunreinigungskonzentration aufzuweisen als die n–-Typ-Schicht 112. Die n–-Typ-Schicht 112 ist ein Abschnitt, welcher als eine Drift-Schicht fungiert und auch eine n–-Typ-Säule in den PN-Säulen konfiguriert. Die p–-Typ-Schicht 113 dient dazu, den Kanal auszuformen und eine Durchschlagsspannungsstruktur in einer äußeren Peripherie davon, welche nicht gezeigt ist, zu konfigurieren und hat eine Dicke von beispielsweise 3 bis 7 μm.A semiconductor substrate 110 is prepared. In the semiconductor substrate 110 become an n - -type layer 112 , which corresponds to a first semiconductor layer, and a p - -type layer 113 which corresponds to a second semiconductor layer, epitaxially on a surface 111 an n + -type silicon substrate 111 as a substrate made of a semiconductor material having a surface 111 and the back surface 111b grew up. The n + -type silicon substrate 111 is a portion that functions as a drain region, and is configured to have a higher n - -type impurity concentration than the n - -type layer 112 , The n - -type layer 112 is a section which functions as a drift layer and also configures an n - -type column in the PN columns. The p - -type layer 113 serves to form the channel and to configure a breakdown voltage structure in an outer periphery thereof, which is not shown, and has a thickness of, for example, 3 to 7 μm.

In Fig. 11B dargestelltes VerfahrenIn Fig. 11B illustrated method

Auf einer Oberflächenseite des Halbleitersubstrats 110 wird ein Oxidfilm 114 ausgeformt in einer Dicke von 0,2 bis 0,3 μm, so dass es die p–-Typ-Schicht 113 bedeckt durch ein CVD(chemische Dampfdeposition)-Verfahren oder durch thermische Oxidation. Daraufhin wird ein Abdeckmittel, welches nicht gezeigt ist, auf dem Oxidfilm 114 angeordnet und das Abdeckmittel wird in Positionen geöffnet, in welchen Gräben ausgeformt werden sollen und der Oxidfilm 110 wird in den offenen Positionen geöffnet durch ein Photoätzverfahren. Dann wird das Abdeckmittel entfernt und ein anisotropes Ätzen wie ein RIE(reaktives Ionenätzen)-Verfahren oder ein Bosch-Verfahren wird durchgeführt mit dem Oxidfilm 114 als Maske. Bei dem Bosch-Verfahren werden O2 und C4F8 und SF6 abwechselnd wiederholt eingeführt, um wiederholt ein Grundflächenätzen durchzuführen und ein Seitenwandschutz unter Verwendung einer Polymerfolie wird durchgeführt. Im Speziellen wird die n–-Typ-Schicht 112 geätzt durch die p–-Typ-Schicht 113, um eine vorherbestimmte Tiefe, beispielsweise eine Tiefe, welche gleich ist oder ein wenig geringer ist als eine Dicke der n–-Typ-Schicht 112. Mit diesem Verfahren werden SJ-Struktur-Formationsgräben 115, welche beispielsweise gestreift sind, in erwünschten Positionen der n–-Typ-Schicht 112 ausgeformt.On a surface side of the semiconductor substrate 110 becomes an oxide film 114 formed in a thickness of 0.2 to 0.3 microns, making it the p - -type layer 113 covered by a CVD (Chemical Vapor Deposition) method or by thermal oxidation. Thereafter, a resist, which is not shown, is formed on the oxide film 114 and the covering means is opened in positions in which trenches are to be formed and the oxide film 110 is opened in the open positions by a photoetching process. Then, the resist is removed and anisotropic etching such as RIE (Reactive Ion Etching) method or Bosch method is performed with the oxide film 114 as a mask. In the Bosch method, O 2 and C 4 F 8 and SF 6 are alternately repeatedly introduced to repeatedly perform base surface etching, and sidewall protection using a polymer film is performed. Specifically, the n - -type layer becomes 112 etched by the p - -type layer 113 to a predetermined depth, for example, a depth which is equal to or slightly less than a thickness of the n - -type layer 112 , This procedure turns SJ structure formation trenches 115 which are striped, for example, in desired positions of the n - -type layer 112 formed.

In Fig. 11C dargestelltes VerfahrenIn Fig. 11C illustrated method

Ein Abschnitt des Oxidfilms 114, welcher in einer Position ausgeformt ist, welche von den Gräben 115 beabstandet ist, wird zurückgelassen und Abschnitte des Oxidfilms 114, welche in der Peripherie der öffnenden Abschnitte der Gräben 115 angeordnet sind, werden entfernt.A section of the oxide film 114 , which is formed in a position which from the trenches 115 is left behind, and portions of the oxide film 114 which are in the periphery of the opening sections of the trenches 115 are arranged are removed.

Beispielsweise nachdem ein Abdeckmittel wiederum auf dem Oxidfilm 114 angeordnet worden ist, wird das Abdeckmittel geöffnet in der Hauptregion des Halbleitersubstrats 110, wo der vertikale MOSFET ausgeformt wird und als ein Chip verwendet wird. Dann wird Ätzen durchgeführt in einem Zustand, in welchem die Ritzregion, welche zu dem Zeitpunkt des Dicings geschnitten werden soll, welche eine Region für die Ausformung eines Ausrichtungsziels ist, mit einem Abdeckmittel bedeckt, um den Oxidfilm 114 zu bemustern. Alternativ wird Wasserstoffglühen ausgeführt, um die Abschnitte des Oxidfilms 114, welche um die öffnenden Abschnitte der Gräben 115 des Oxidfilms 114 ausgebildet sind, zurückzuziehen. Beispielsweise wird in einer reduzierten Druckatmosphäre von 10,6 kPa (80 Torr) oder geringer, der Randbereich der öffnenden Abschnitte der Gräben 115 in dem Oxidfilm 114 entfernt mit der Durchführung von Wasserstoffglühen bei einer Temperatur von 1100°C für eine Zeit von 10 Minuten oder Wasserstoffglühen bei einer Temperatur von 1170°C für eine Zeit von 2 Minuten.For example, after a covering agent in turn on the oxide film 114 has been arranged, the covering means is opened in the main region of the semiconductor substrate 110 where the vertical MOSFET is formed and used as a chip. Then, etching is performed in a state in which the scribe region, which is to be cut at the time of dicing, which is a region for formation of an alignment target, is covered with a covering agent around the oxide film 114 to pattern. Alternatively, hydrogen annealing is performed to cover the portions of the oxide film 114 around the opening sections of the trenches 115 of the oxide film 114 are trained to withdraw. For example, in a reduced pressure atmosphere of 10.6 kPa (80 Torr) or less, the edge portion of the opening portions of the trenches 115 in the oxide film 114 removed by performing hydrogen annealing at a temperature of 1100 ° C for a time of 10 minutes or Hydrogenating at a temperature of 1170 ° C for a period of 2 minutes.

Daraufhin, auf der Oberflächenseite des Halbleitersubstrats 110 wird eine p–-Typ-Schicht 116, welche einer dritten Halbleiterschicht entspricht, epitaxial auf einer Oberfläche der p–-Typ-Schicht 113 aufgewachsen, welche die Innenseite der Gräben 115 beinhaltet, so dass eine p-Typ-Verunreinigungskonzentration beispielsweise 2 × 1015 bis 5 × 1015 cm–3 wird. In dieser Situation wird ein überepitaxiales Wachstum durchgeführt und in dem überepitaxialen Wachstum wird die p–-Typ-Schicht 116 auch auf der p–-Typ-Schicht 113 ausgeformt, während sie komplett in den jeweiligen Gräben 115 eingebettet wird. Beispielsweise wird die p–-Typ-Schicht 116 auf der p–-Typ-Schicht 13 mit einer Dicke von um die 5 bis 7 μm ausgeformt.Thereupon, on the surface side of the semiconductor substrate 110 becomes a p - -type layer 116 , which corresponds to a third semiconductor layer, epitaxially on a surface of the p - -type layer 113 Growing up the inside of the trenches 115 such that a p-type impurity concentration becomes, for example, 2 × 10 15 to 5 × 10 15 cm -3 . In this situation, over-epitaxial growth is performed, and in the over-epitaxial growth, the p - type layer becomes 116 also on the p - -type layer 113 formed while complete in the respective trenches 115 is embedded. For example, the p - -type layer becomes 116 on the p - -type layer 13 formed with a thickness of about 5 to 7 microns.

In Fig. 12A dargelegtes VerfahrenIn Fig. 12A set forth method

Zuerst wird ein Abschnitt der p–-Typ-Schicht 16, welcher von dem Halbleitersubstrat mehr als der Oxidfilm 114 hervorsteht durch Abflachung und Polieren der Oberfläche sowie beispielsweise durch CMP (chemisch-mechanisches Polieren) entfernt. In dieser Situation, weil der Oxidfilm 114, im Unterschied zu der p–-Typ-Schicht 16, welche poliert werden soll, als ein Endpunktbestimmungsstopper verwendet werden kann, kann das Abflachen und Polieren mit einer hohen Präzision stoppen.First, a portion of the p - -type layer 16 which is more of the semiconductor substrate than the oxide film 114 protrudes by flattening and polishing the surface and removed, for example by CMP (chemical mechanical polishing). In this situation, because of the oxide film 114 , unlike the p - type layer 16 which is to be polished as an end point determination stopper can stop the flattening and polishing with a high precision.

Daraufhin wird der Oxidfilm 114 geätzt. Mit diesem Verfahren wird der Oxidfilm 114 in der Schreibregion entfernt und in der Nähe der Schreibregion in der Hauptregion, um eine Stufe zwischen der freigelegten p–-Typ-Schicht 113 und der p–-Typ-Schicht 116 auszuformen. Aus diesem Grund wird die Oberfläche wiederum abgeflacht und poliert durch CMP, um die p–-Typ-Schicht 113 und die p–-Typ-Schicht 116 abzuflachen und zu polieren, um die Stufe zu entfernen. Mit diesem Verfahren wird eine Struktur vollendet, in welcher die p–-Typ-Schicht 113 bereits auf den p-Typ-Säulen ausgeformt worden ist, welche die SJ-Struktur konfigurieren und die SJ-Struktur ist vollendet.Then the oxide film becomes 114 etched. With this method, the oxide film 114 in the write region and near the write region in the main region, one step between the exposed p - -type layer 113 and the p - -type layer 116 to mold. For this reason, the surface is again flattened and polished by CMP around the p - -type layer 113 and the p - -type layer 116 flatten and polish to remove the step. With this method, a structure is completed in which the p - -type layer 113 has already been formed on the p-type columns configuring the SJ structure and the SJ structure is completed.

Weil ein Polierprozess von demselben Halbleitermaterial (Silizium) sowie der p–-Typ-Schicht 113 und der p–-Typ-Schicht 116 bei der Ausebnung der Oberfläche durchgeführt wird, gibt es nichts, was als Stopper der Oberflächenausebnung dienen könnte. Weil jedoch die Dicke des Oxidfilms 114 so dünn sein kann wie 0,1 bis 0,3 μm, kann das Abflachen und Polieren durchgeführt werden, ohne eine große Abweichung bzw. Variation nur durch die Zeitsteuerung, sogar wenn es keinen Stopper gibt. Da keine Verarbeitung bzw. Bearbeitung zwischen den Strukturen der Oberfläche der PN-Säulen und der p–-Typ-Schicht 113 durchgeführt wird, sogar wenn eine leichte Abweichung auftritt, die Durchschlagspannung der Halbleitervorrichtung nicht groß variiert.Because a polishing process of the same semiconductor material (silicon) as well as the p - -type layer 113 and the p - -type layer 116 When the surface is flattened, there is nothing that could serve as a stopper to the surface finish. However, because the thickness of the oxide film 114 As thin as 0.1 to 0.3 μm, the flattening and polishing can be performed without a large deviation or variation only by the timing, even if there is no stopper. Since there is no processing between the structures of the surface of the PN columns and the p - -type layer 113 is performed, even if a slight deviation occurs, the breakdown voltage of the semiconductor device does not vary greatly.

In Fig. 12B gezeigtes VerfahrenIn Fig. 12B shown method

Die folgenden Verfahren entsprechen den aus dem Stand der Technik bekannten Verfahren. Beispielsweise wird der folgende Herstellungsprozess durchgeführt. Das heißt p-Typ-Verunreinigungen werden ionenimplantiert in einen Oberflächenschichtenteil der p–-Typ-Schicht 113 auf der n–-Typ-Schicht 112, welche die n–-Typ-Säulen konfiguriert, um eine p–-Typ-Kanal-Schicht 117 auszuformen. Auch n-Typ-Verunreinigungen werden ionenimplantiert in einen Oberflächenschichtteil der p–-Typ-Kanal-Schicht 117, um eine n+-Typ-Source-Region 118 auszuformen. Die p-Typ-Verunreinigungen werden ionenimplantiert hauptsächlich in einen Anteil der p–-Typ-Kanal-Schicht 117, welche auf der p–-Typ-Schicht 116 ausgeformt ist, um eine p+-Typ-Körper-Schicht 119 auszuformen und auch um eine p+-Typ-Kontaktregion 120 in einem Oberflächenschichtteil der p+-Typ-Körper-Schicht 119 auszuformen. Ein jeder Gatter-Graben 121, welcher die p–-Typ-Kanal-Schicht 117 durchdringt und einen Abschnitt der n–-Typ-Schicht 112 erreicht, welcher eine jede n-Typ-Säule konfiguriert, wird ausgeformt. Weiterhin wird eine Gatter-Isolationsfolie 122 ausgeformt, um eine innere Wandoberfläche eines jeden Gatter-Grabens 121 zu bedecken und eine Gatter-Elektrode 123 ist auf der Gatter-Isolationsfolie 122 ausgeformt, um in einem jeden Gatter-Graben 121 eingebettet zu sein. Ein Verfahren zur Ausformung einer Zwischenfolien-Isolationsfolie 124 und ein Verfahren zur Ausformung von Gatter-Linien und eine Source-Elektrode 125 werden auf der Oberflächenseite des Halbleitersubstrats 110 durchgeführt. Auf der rückwärtigen Oberflächenseite des Halbleitersubstrats 110 wird ein Verfahren zur Ausformung einer Drain-Elektrode 126, welche mit der rückwärtigen Oberfläche 111b des n+-Typ-Siliziumsubstrats 111 verbunden ist, durchgeführt, um einen Graben-Gatter-Vertikal-MOSFET mit einem n-Kanal auszuformen. Daraufhin wird der vertikale MOSFET gediced bzw. aufgeteilt in Chipeinheiten, um die Halbleitervorrichtungen zu vollenden, welche den vertikalen MOSFET mit der SJ-Struktur aufweisen.The following methods correspond to the methods known from the prior art. For example, the following manufacturing process is performed. That is, p-type impurities are ion-implanted into a surface layer portion of the p - -type layer 113 on the n - -type layer 112 which configures the n - -type columns to a p - -type channel layer 117 to mold. Also, n-type impurities are ion-implanted into a surface layer portion of the p - -type channel layer 117 to an n + -type source region 118 to mold. The p-type impurities are ion-implanted mainly into a portion of the p - -type channel layer 117 which is on the p - -type layer 116 is formed to a p + -type body layer 119 form and also around a p + -type contact region 120 in a surface layer part of the p + -type body layer 119 to mold. Every gate trench 121 , which is the p - -type channel layer 117 penetrates and a portion of the n - type layer 112 which configures each n-type column is formed. Furthermore, a gate insulation film 122 formed to an inner wall surface of each gate trench 121 to cover and a gate electrode 123 is on the gate insulation foil 122 sculpted to ditch in each gate 121 to be embedded. A method for forming an intermediate film insulation film 124 and a method of forming gate lines and a source electrode 125 become on the surface side of the semiconductor substrate 110 carried out. On the back surface side of the semiconductor substrate 110 is a method of forming a drain electrode 126 , which with the back surface 111b of the n + -type silicon substrate 111 performed to form a trench gate vertical MOSFET with an n-channel. Thereafter, the vertical MOSFET is diced into chip units to complete the semiconductor devices having the vertical MOSFET having the SJ structure.

Gemäß dem Verfahren für die Herstellung der Halbleitervorrichtung gemäß dieser Ausführungsform, wie oben beschrieben, wird die p–-Typ-Schicht 113 auf der n–-Typ-Schicht 112 im Vorhinein ausgeformt, bevor die Gräben 115 für die Ausformung der p–-Typ-Säulen ausgeformt werden und die Gräben 115 werden in der Oberfläche der p–-Typ-Schicht 113 ausgeformt. Dann wird die p–-Typ-Schicht 116 für die Ausformung der p–-Typ-Säulen ausgeformt in den Gräben 115 und auf der p–-Typ-Schicht 113.According to the method for manufacturing the semiconductor device according to this embodiment as described above, the p - -type layer becomes 113 on the n - -type layer 112 formed in advance before the trenches 115 for the formation of the p - type columns are formed and the trenches 115 become in the surface of the p - -type layer 113 formed. Then the p - -type layer becomes 116 for shaping the p - type columns formed in the trenches 115 and on the p - -type layer 113 ,

Aus diesem Grund und nicht wie in einem Fall der Ausformung der p–-Typ-Schicht 113 nachdem die SJ-Struktur konfiguriert worden ist, wird das Abflachen und Polieren der Oberfläche der PN-Säulen nicht durchgeführt und es besteht keine Notwendigkeit, eine Verarbeitung bzw. Bearbeitung zwischen den Strukturen der Oberfläche der PN-Säulen und der p–-Typ-Schicht 113 durchzuführen wie das Abflachen und Polieren oder die Wafer-Reinigung. Daher wird die Tiefe der PN-Säulen nicht durch das Abflachen und Polieren der p–-Typ-Schicht 116 beeinflusst. Daher kann eine Variation in der Durchschlagspannung der Halbleitervorrichtung unterdrückt werden und die Verschlechterung der Vorrichtungscharakteristika kann unterdrückt werden. For this reason, and not as in a case of forming the p - -type layer 113 After the SJ structure has been configured, the flattening and polishing of the surface of the PN columns is not performed, and there is no need for processing between the structures of the surface of the PN columns and the p - -type layer 113 such as flattening and polishing or wafer cleaning. Therefore, the depth of the PN columns does not become low by flattening and polishing the p - -type layer 116 affected. Therefore, a variation in the breakdown voltage of the semiconductor device can be suppressed and the deterioration of the device characteristics can be suppressed.

Fünfte AusführungsformFifth embodiment

Eine fünfte Ausführungsform der vorliegenden Erfindung wird beschrieben. In dieser Ausführungsform wird der vertikale MOSFET, welcher in der Halbleitervorrichtung in der vierten Ausführungsform ausgeformt wird, zu einem planaren Typ geändert und, weil die anderen Konfigurationen identisch mit denen in der vierten Ausführungsform sind, werden nur diese Anteile bzw. Abschnitte beschrieben, welche sich von denen in der vierten Ausführungsform unterscheiden.A fifth embodiment of the present invention will be described. In this embodiment, the vertical MOSFET which is formed in the semiconductor device in the fourth embodiment is changed to a planar type, and because the other configurations are identical to those in the fourth embodiment, only those portions will be described differ from those in the fourth embodiment.

Ein Verfahren für die Herstellung des vertikalen MOSFET gemäß dieser Ausführungsform wird mit Bezugnahme auf die 13A und 13B beschrieben.A method of manufacturing the vertical MOSFET according to this embodiment will be described with reference to FIGS 13A and 13B described.

Zuerst, nachdem die gleichen Verfahren wie in den 11A und 110 bei der vierten Ausführungsform beschrieben, durchgeführt worden sind, wird das gleiche Verfahren wie das in 12A, welches bei der vierten Ausführungsform beschrieben worden ist, in einem Verfahren der 13A durchgeführt. Mit diesem Verfahren wird eine Struktur ausgeformt, in welcher die p–-Typ-Schicht 113 bereits auf den p–-Typ-Säulen ausgeformt worden ist, welche die SJ-Struktur konfigurieren, und die SJ-Struktur wird ausgeformt. Grundsätzlich können diese Verfahren komplett identisch sein mit denen der vierten Ausführungsform. Die Dicke der p–-Typ-Schicht 113 ist zudem auf ein Ausmaß eingestellt, dass eine n-Typ-Verbindungsschicht 130 durch Ionenimplantation durch die p–-Typ-Schicht 113 hindurch ausgeformt werden kann bei der Ausformung der n-Typ-Verbindungsschicht 130, welche später beschrieben werden soll.First, after the same procedures as in the 11A and 110 In the fourth embodiment, the same process as that in FIG 12A , which has been described in the fourth embodiment, in a method of 13A carried out. With this method, a structure is formed in which the p - -type layer 113 has already been formed on the p - type columns configuring the SJ structure, and the SJ structure is formed. In principle, these methods can be completely identical to those of the fourth embodiment. The thickness of the p - -type layer 113 is also set to an extent that an n-type connection layer 130 by ion implantation through the p - -type layer 113 can be formed through in the formation of the n-type compound layer 130 , which will be described later.

In einem in 13B gezeigten Verfahren wird ein Herstellungsverfahren für die Ausformung der jeweiligen Komponenten des planaren vertikalen MOSFET durchgeführt.In an in 13B As shown, a manufacturing method for molding the respective components of the planar vertical MOSFET is performed.

Das heißt, p-Typ-Verunreinigungen werden ionenimplantiert in einen Oberflächenschichtteil der p–-Typ-Schicht 113, um eine p–-Typ-Kanal-Schicht 117 auszuformen und n–-Typ-Verunreinigungen werden ionenimplantiert in einen Oberflächenschichtteil der p–-Typ-Kanal-Schicht 117, um eine n+-Typ-Source-Region 118 auszuformen. Die p-Typ-Verunreinigungen werden ionenimplantiert hauptsächlich in einem Abschnitt der p–-Typ-Kanal-Schicht 117, welche auf einem jeden der p–-Typ-Schicht 116 ausgeformt ist, um eine p+-Typ-Körper-Schicht 119 auszuformen und auch um eine p+-Typ-Kontaktregion 120 in einem Oberflächenschichtteil der p+-Typ-Körper-Schicht 119 auszuformen. Weiterhin werden die n-Typ-Verunreinigungen ionenimplantiert in einer Position, welche von einer jeden n+-Typ-Source-Region 118 um ein vorherbestimmtes Intervall beabstandet ist zwischen den nächstliegenden n+-Typ-Quellen-Regionen 118, welche zwischen der jeweiligen p+-Typ-Kontakt-Region 120 angeordnet sind, um dadurch die p–-Typ-Verbindungsschicht 113 auszuformen, welche die n–-Typ-Schicht 112 von der p–-Typ-Kanal-Schicht 112 erreicht. Die n-Typ-Verbindungsschicht 130 ist so ausgeformt, dass sie durch die p–-Typ-Schicht 113 durchdringt und einen Abschnitt der n–-Typ-Schicht 112 erreicht, welche einen jeden der n-Typ-Säulen konfiguriert, während sie in Kontakt kommt mit einem Kanalformations- bzw. bildungsteil in der p–-Typ-Kanal-Schicht 117. Mit dieser Konfiguration formt die n–-Typ-Verbindungsschicht 130 einen Strompfad, wenn der planare vertikale MOSFET sich im Betrieb befindet und dient dazu, den An-Widerstand zu reduzieren.That is, p-type impurities are ion-implanted into a surface layer portion of the p - -type layer 113 to a p - -type channel layer 117 and n - -type impurities are ion-implanted in a surface layer portion of the p - -type channel layer 117 to an n + -type source region 118 to mold. The p-type impurities are ion-implanted mainly in a portion of the p - -type channel layer 117 which is on each of the p - -type layers 116 is formed to a p + -type body layer 119 form and also around a p + -type contact region 120 in a surface layer part of the p + -type body layer 119 to mold. Furthermore, the n-type impurities are ion-implanted in a position which is from each n + -type source region 118 is spaced by a predetermined interval between the nearest n + -type source regions 118 which is between the respective p + -type contact region 120 are arranged to thereby form the p - -type connecting layer 113 form the n - -type layer 112 from the p - -type channel layer 112 reached. The n-type connection layer 130 is shaped by the p - -type layer 113 penetrates and a portion of the n - type layer 112 which configures each of the n-type pillars while coming in contact with a channel formation part in the p - -type channel layer 117 , With this configuration, the n - -type connection layer forms 130 a current path when the planar vertical MOSFET is in operation and serves to reduce the on-resistance.

Weiterhin wird eine Gatter-Isolationsfolie 122 ausgeformt, welche zumindest eine Oberfläche der p-Typ-Kanal-Schicht 117 bedeckt und eine Gatter-Elektrode 123 wird ausgeformt auf der Gatter-Isolationsfolie 122. Ein Verfahren zur Ausformung der Zwischenfolien-Isolationsfolien 124 und ein Verfahren der Ausformung von Gatter-Linien und einer Source-Elektrode 125 werden ausgeführt auf der Oberflächenseite des Halbleitersubstrats 110. Auf der rückwärtigen Oberflächenseite des Halbleitersubstrats 110 wird ein Verfahren zur Ausformung einer Drain-Elektrode 126, welche mit der rückwärtigen Oberfläche 111b des n+-Typ-Siliziumsubstrats 111 verbunden ist, ausgeformt, um einen planaren vertikalen MOSFET mit einem n-Kanal auszuformen. Daraufhin wird der vertikale MOSFET in Chipeinheiten gediced bzw. aufgeteilt, um die Halbleitervorrichtungen, welche den planaren vertikalen MOSFET mit der SJ-Struktur haben, zu vollenden.Furthermore, a gate insulation film 122 formed, which at least one surface of the p-type channel layer 117 covered and a gate electrode 123 is formed on the gate insulation foil 122 , A method of forming the interlayer insulating films 124 and a method of forming gate lines and a source electrode 125 are performed on the surface side of the semiconductor substrate 110 , On the back surface side of the semiconductor substrate 110 is a method of forming a drain electrode 126 , which with the back surface 111b of the n + -type silicon substrate 111 connected to form a planar vertical MOSFET with an n-channel. Thereafter, the vertical MOSFET is diced in chip units to complete the semiconductor devices having the planar vertical MOSFET having the SJ structure.

Wie oben beschrieben, kann dasselbe Herstellungsverfahren wie das in der vierten Ausführungsform auch auf die Halbleitervorrichtung angewendet werden, welche den planaren vertikalen MOSFET hat, und die gleichen Vorteile wie bei der vierten Ausführungsform können erreicht werden.As described above, the same manufacturing method as that in the fourth embodiment can also be applied to the semiconductor device having the planar vertical MOSFET, and the same advantages as in the fourth embodiment can be obtained.

Sechste Ausführungsform Sixth embodiment

Eine sechste Ausführungsform der vorliegenden Erfindung wird beschrieben. Diese Ausführungsform betrifft ein Herstellungsverfahren, welches eine periphere Durchschlagsspannungsstruktur der Halbleitervorrichtung miteinbezieht in der fünften Ausführungsform und, weil die anderen Konfigurationen identisch sind mit denen in der fünften Ausführungsform, werden nur diese Abschnitte und Anteile beschrieben, welche sich von denen in der fünften Ausführungsform unterscheiden.A sixth embodiment of the present invention will be described. This embodiment relates to a manufacturing method involving a peripheral breakdown voltage structure of the semiconductor device in the fifth embodiment, and because the other configurations are identical to those in the fifth embodiment, only those portions and portions different from those in the fifth embodiment will be described.

Ein Herstellungsverfahren von einem vertikalen MOSFET gemäß dieser Ausführungsform, das heißt ein Herstellungsverfahren, welches ein Verfahren zur Ausformung der peripheren Durchschlagsspannungsstruktur beinhaltet bei der Halbleitervorrichtung, welche den planaren vertikalen MOSFET mit der SJ-Struktur hat, wird mit Bezugnahme auf die 14A bis 16B beschrieben.A manufacturing method of a vertical MOSFET according to this embodiment, that is, a manufacturing method including a method of forming the peripheral breakdown voltage structure in the semiconductor device having the planar vertical MOSFET having the SJ structure will be described with reference to FIGS 14A to 16B described.

Zuerst wird in einem Verfahren, welches in der 14A dargelegt wird, ein Substrat vorbereitet, welches aus einem Halbleitermaterial hergestellt ist, mit einer Oberfläche 111a und einer rückwärtigen Oberfläche 111b. Als das Substrat wird die n–-Typ-Schicht 112, welche der ersten Halbleiterschicht entspricht, epitaxial auf der Oberfläche 111a des n+-Typ-Siliziumsubstrats 111 aufgewachsen. Dann wird ein konkaver Abschnitt 112 in einem Abschnitt ausgeformt, welcher einem äußeren Peripheriebereich der n–-Typ-Schicht 112 entspricht durch ein Photoätzverfahren unter Verwendung einer nicht gezeigten Maske. Im Speziellen wird eine Region, in welcher der vertikale MOSFET ausgeformt ist als eine Zellenregion festgesetzt und eine Resurf-Schicht wird in dem äußeren peripheren Bereich ausgeformt, um die periphere Durchschlagsspannungsstruktur auszuformen. Der konkave Abschnitt 112 ist in dem Abschnitt ausgeformt, welcher die Resurf-Schicht ausformt.First, in a procedure which is in the 14A is prepared, prepared a substrate, which is made of a semiconductor material having a surface 111 and a back surface 111b , As the substrate, the n - -type layer becomes 112 which corresponds to the first semiconductor layer, epitaxially on the surface 111 of the n + -type silicon substrate 111 grew up. Then a concave section 112 is formed in a portion which is an outer peripheral region of the n - -type layer 112 corresponds by a photo-etching using a mask, not shown. Specifically, a region in which the vertical MOSFET is formed is set as a cell region, and a resurf layer is formed in the outer peripheral region to form the peripheral breakdown voltage structure. The concave section 112 is formed in the portion which forms the resurf layer.

Daraufhin wird in einem in 14B dargelegten Verfahren eine p–-Typ-Schicht 113 epitaxial auf der Oberfläche der n–-Typ-Schicht 112 aufgewachsen, so dass sie in dem konkaven Abschnitt 112a eingebettet ist, und die Oberfläche wird abgeflacht und poliert, wie erforderlich. In dieser Situation wird die p–-Typ-Schicht 113 in einer Dicke von 3–7 μm beispielsweise auf der Oberfläche der n–-Typ-Schicht 112 zurückgelassen. Mit diesem Verfahren wird das Halbleitersubstrat 110 ausgeformt, in welchem die p–-Typ-Schicht 113 in dem konkaven Abschnitt 112a dicker ist als ein Abschnitt, in welchem der konkave Abschnitt 112 nicht ausgeformt ist.Thereupon, in an in 14B a p - -type layer 113 epitaxially on the surface of the n - -type layer 112 Grown up, leaving them in the concave section 112a embedded, and the surface is flattened and polished as needed. In this situation, the p - -type layer becomes 113 in a thickness of 3-7 μm, for example, on the surface of the n - -type layer 112 left behind. With this method, the semiconductor substrate 110 formed in which the p - -type layer 113 in the concave section 112a thicker than a section in which the concave section 112 is not formed.

Daraufhin werden in den Verfahren, welche in den 15A, 15B, 16A und 16B dargestellt sind, dieselben Verfahren durchgeführt wie die in den 11B und 11C bei der vierten Ausführungsform und in den 13A und 13B bei der fünften Ausführungsform beschriebenen Verfahren. Mit diesem Verfahren wird die Halbleitervorrichtung, welche den planaren vertikalen MOSFET mit der SJ-Struktur hat, vollendet. In der Halbleitervorrichtung wird die p–-Typ-Schicht 116 tief ausgeformt in der äußeren peripheren Region der Zellenregion, um eine Resurf-Schicht 140 als die periphere Durchschlagspannungsstruktur auszubilden.Thereupon in the procedures, which in the 15A . 15B . 16A and 16B are performed, the same procedures as those in the 11B and 11C in the fourth embodiment and in the 13A and 13B in the fifth embodiment described method. With this method, the semiconductor device having the planar vertical MOSFET having the SJ structure is completed. In the semiconductor device, the p - -type layer becomes 116 deeply formed in the outer peripheral region of the cell region, around a resurf layer 140 as the peripheral breakdown voltage structure.

Wie oben beschrieben bezieht sich dieses Herstellungsverfahren auf einen Fall, in welchem die Resurf-Schicht als die periphere Durchschlagsspannungsstruktur mit einbezogen worden ist. Sogar mit diesem Verfahren können dieselben Vorteile wie die mit der fünften Ausführungsform erwirkt werden.As described above, this manufacturing method refers to a case where the resurf layer has been included as the peripheral breakdown voltage structure. Even with this method, the same advantages as those of the fifth embodiment can be obtained.

Sogar in der fünften Ausführungsform, wobei die p–-Typ-Schicht 113 auch in der äußeren peripheren Region ausgeformt ist, sogar wenn der konkave Abschnitt 112 nicht ausgeformt ist, kann die Resurf-Schicht 140 in der äußeren peripheren Region ausgeformt werden durch das Herstellungsverfahren, welches in der fünften Ausführungsform beschrieben ist. Jedoch beispielsweise, wie in 17A gezeigt, können die p–-Typ-Schicht 113 und die p–-Typ-Schicht 116 zu dem Ausmaß entfernt werden, dass die n–-Typ-Schicht 112 freigelegt ist, wenn die Oberflächen der p–-Typ-Schicht 113 und der p–-Typ-Schicht 116 wie in 16A gezeigt, abgeflacht und poliert werden. Ähnlich, in dem Fall, wie in 17B gezeigt, mit der Durchführung des gleichen Verfahrens wie dem in 16B, kann eine Halbleitervorrichtung, welche den planaren vertikalen MOSFET mit der SJ-Struktur hat, hergestellt werden. In diesem Falle wird die p–-Typ-Schicht 116 nicht in dem äußeren Randbereich zurückgelassen und die Resurf-Schicht 140 kann nicht ausgeformt werden. Daher, wie bei dieser Ausführungsform, wird der konkave Abschnitt 112a in der n–-Typ-Schicht 112 im Vorhinein ausgeformt und die p–-Typ-Schicht 113 wird so ausgeformt, dass sie dicker ist als die Zellenregion in der äußeren Peripherieregion im Vorhinein. Dies führt dazu, dass die Resurf-Schicht 140 sicher ausgeformt werden kann.Even in the fifth embodiment, wherein the p - -type layer 113 is also formed in the outer peripheral region, even if the concave portion 112 not formed, the resurf layer can 140 in the outer peripheral region are formed by the manufacturing method described in the fifth embodiment. However, for example, as in 17A can show the p - -type layer 113 and the p - -type layer 116 are removed to the extent that the n - -type layer 112 is exposed when the surfaces of the p - -type layer 113 and the p - -type layer 116 as in 16A Shown flattened and polished. Similarly, in the case, as in 17B shown with the implementation of the same procedure as in 16B For example, a semiconductor device having the planar vertical MOSFET having the SJ structure can be manufactured. In this case, the p - -type layer becomes 116 not left in the outer edge area and the resurf layer 140 can not be formed. Therefore, as in this embodiment, the concave portion becomes 112a in the n - -type layer 112 formed in advance and the p - -type layer 113 is formed so as to be thicker than the cell region in the outer peripheral region in advance. This causes the resurf layer 140 can be molded safely.

Wenn das Abflachen und Polieren durchgeführt wird zu dem Ausmaß, dass die Oberfläche der n–-Typ-Schicht 112 freigelegt wird, da die n–-Typ-Schicht 112 poliert werden kann, besteht eine Möglichkeit, dass die Tiefen der PN-Säulen abweichen. Weil jedoch der An-Widerstand reduziert ist durch die n–-Typ-Verbindungsschicht 130, kann die Abflachung und das Polieren durchgeführt werden unter einer Bedingung, in welcher die p–-Typ-Schicht 113 übrig bleibt und es ist nicht essentiell, die n–-Typ-Schicht 12 freizulegen, wie in dem Stand der Technik. Aus diesem Grund, sogar wenn die n–-Typ-Schicht 112 poliert wird, ist die Poliermenge relativ klein und eine Abweichung in der Durchschlagsspannung, welche auf einer Abweichung in der Tiefe der PN-Säulen zurückführbar ist, tritt kaum auf.When the flattening and polishing is performed to the extent that the surface of the n - -type layer 112 is exposed because the n - -type layer 112 there is a possibility that the depths of the PN columns may differ. However, because the on-resistance is reduced by the n - -type connection layer 130 For example, the flattening and the polishing may be performed under a condition in which the p - -type layer 113 is left over and it is not essential, the n - type layer 12 uncover, as in the prior art. For that reason, even if the n - type layer 112 is polished, the polishing amount is relatively small and a deviation in the breakdown voltage, which is attributable to a deviation in the depth of the PN columns, hardly occurs.

Andere AusführungsformenOther embodiments

Beispielsweise das Herstellungsverfahren, welches die periphere Durchschlagsspannungsstruktur miteinbezieht, wird in der siebten Ausführungsform beschrieben und kann auf ein Verfahren für die Herstellung der Halbleitervorrichtung angewandt werden, welche den Graben-Gatter-Vertikal-MOSFET hat, welcher in der vierten Ausführungsform beschrieben ist. Im Speziellen, nachdem die gleichen Verfahren wie die in den 13A, 13B, 14A, 14B und 15A in der sechsten Ausführungsform beschrieben worden sind, durchgeführt worden sind, wird der gleiche Verfahrensschritt wie der in 12B gezeigte und in der vierten Ausführungsform beschrieben durchgeführt, um einen Graben-Gatter-Vertikal-MOSFET, wie er in 18 dargestellt ist, bereitzustellen. Wie oben beschrieben, ähnlich bei der Produktion einer Halbleitervorrichtung, welche den Graben-Gatter-Vertikal-MOSFET hat, wenn der konkave Abschnitt 112 in der n–-Typ-Schicht 112 im Vorhinein ausgeformt wird, bleibt die p–-Typ-Schicht 113 in zumindest dem konkaven Abschnitt 112a zurück, sogar nach dem Abflachen und Polieren. Mit diesem Verfahren kann die Resurf-Schicht 140 ausgeformt werden und die gleichen Vorteile, wie in der sechsten Ausführungsform, können bewirkt werden.For example, the manufacturing method involving the peripheral breakdown voltage structure will be described in the seventh embodiment, and may be applied to a method of manufacturing the semiconductor device having the trench gate vertical MOSFET described in the fourth embodiment. In particular, after the same procedures as those in the 13A . 13B . 14A . 14B and 15A in the sixth embodiment, the same process step as that in FIG 12B shown and described in the fourth embodiment to a trench gate vertical MOSFET, as shown in FIG 18 is shown to provide. As described above, similar to the production of a semiconductor device having the trench gate vertical MOSFET when the concave portion 112 in the n - -type layer 112 is formed in advance, the p - -type layer remains 113 in at least the concave section 112a back, even after flattening and polishing. With this method, the resurf layer 140 can be formed and the same advantages as in the sixth embodiment, can be effected.

Auch in den oben genannten jeweiligen Ausführungsformen ist der MOSFET ein n-Kanal-Typ, in welchem der erste Leitungstyp ein n-Typ ist und der zweite Leitungstyp ein p-Typ ist. Dies ist ein Beispiel. Alternativ kann die Erfindung auch angewandt werden auf einen MOSFET von p-Kanal-Typ, in welchem der Leitungstyp der jeweiligen Komponenten umgekehrt ist.Also in the above-mentioned respective embodiments, the MOSFET is an n-channel type in which the first conductivity type is an n-type and the second conductivity type is a p-type. This is an example. Alternatively, the invention may be applied to a p-channel type MOSFET in which the conductivity type of the respective components is reversed.

Die vorliegende Erfindung wurde beschrieben mit Bezugnahme auf die Ausführungsform, jedoch beschränkt sich die Erfindung nicht auf diese Ausführungsformen und Konstruktionen. Die vorliegende Erfindung umfasst verschiedene Abwandlungen und äquivalente Anordnungen. Zusätzlich, während die verschiedenen Kombinationen und Konfigurationen beschrieben worden sind, befinden sich auch andere Kombinationen und Konfigurationen, welche mehr, weniger oder nur ein einziges Element aufweisen, auch innerhalb des Geistes und des Umfangs der vorliegenden Erfindung.The present invention has been described with reference to the embodiment, but the invention is not limited to these embodiments and constructions. The present invention includes various modifications and equivalent arrangements. In addition, while the various combinations and configurations have been described, other combinations and configurations that include more, less, or only a single element are also within the spirit and scope of the present invention.

Claims (16)

Verfahren zur Herstellung einer Halbleitervorrichtung, welche einen vertikalen MOSFET mit einer Super-Junction-Struktur hat, mit den Schritten: Vorbereiten eines Halbleitersubstrats (10), in welchem eine erste Halbleiterschicht (12), welche einen ersten Leitungstyp hat, auf einer Oberfläche (11a) eines Substrats (11) ausgeformt ist, welches aus einem Halbleitermaterial gefertigt ist; Ausformen einer Stufe in der ersten Halbleiterschicht durch Ausformen eines ersten konkaven Abschnitts (12a), welcher zumindest einen Teil einer Hauptregion der ersten Halbleiterschicht beinhaltet, wobei die Hauptregion die Region ist, in welcher der vertikale MOSFET ausgeformt ist und als ein Chip verwendet wird; Ausformen einer Mehrzahl an Gräben (15) beim Anordnen einer Maske (14) auf der ersten Halbleiterschicht, welche eine Innenseite des ersten konkaven Abschnitts beinhaltet, und Ätzen der ersten Halbleiterschicht in dem ersten konkaven Abschnitt der Hauptregion unter Verwendung der Maske; epitaxiales Aufwachsen einer zweiten Halbleiterschicht (16), welche einen zweiten Leitungstyp hat, auf der ersten Halbleiterschicht und Einbetten der zweiten Halbleiterschicht in einem jeden der Gräben und dem ersten konkaven Abschnitt, nach der Entfernung von zumindest einem Abschnitt der Maske, welche in dem ersten konkaven Abschnitt ausgeformt ist; Ausformen einer Super-Junction-Struktur, welche PN-Säulen hat, und in welcher eine Säule von einem zweitem Leitungstyp, welche bereitgestellt wird durch die zweite Halbleiterschicht, welche in einem jeden der Gräben zurückgelassen worden ist, und eine Säule von einem ersten Leitungstyp, welche durch die erste Halbleiterschicht bereitgestellt wird, welche zwischen der Mehrzahl an Gräben angeordnet ist, abwechselnd wiederholt sind, durch Abflachen und Polieren der zweiten Halbleiterschicht, um die zweite Halbleiterschicht in einem jeden der Gräben und in dem ersten konkaven Abschnitt zurückzulassen; und Ausformen des vertikalen MOSFET durch: Ausformen einer Kanalschicht (17), welche den ersten Leitungstyp hat, und einer Source-Region (18), welche den zweiten Leitungstyp hat, in Kontakt mit der Kanalschicht auf der Super-Junction-Struktur; Ausformen einer Gatter-Elektrode (23) über einer Oberfläche der Kanalschicht durch eine Gatter-Isolationsfolie (22); Ausformen einer Source-Elektrode (25), welche elektrisch mit der Source-Region auf einer Oberflächenseite des Halbleitersubstrats verbunden ist; und Ausformen einer Drain-Elektrode (26), welche mit einer rückwärtigen Oberfläche des Substrats verbunden ist auf einer rückwärtigen Oberflächenseite des Halbleitersubstrats.A method of manufacturing a semiconductor device having a vertical MOSFET having a super junction structure, comprising the steps of: preparing a semiconductor substrate ( 10 ), in which a first semiconductor layer ( 12 ), which has a first conductivity type, on a surface ( 11a ) of a substrate ( 11 ) is formed, which is made of a semiconductor material; Forming a step in the first semiconductor layer by forming a first concave section ( 12a ) including at least part of a main region of the first semiconductor layer, the main region being the region in which the vertical MOSFET is formed and used as a chip; Forming a plurality of trenches ( 15 ) when placing a mask ( 14 ) on the first semiconductor layer including an inside of the first concave portion, and etching the first semiconductor layer in the first concave portion of the main region using the mask; epitaxial growth of a second semiconductor layer ( 16 ) having a second conductivity type on the first semiconductor layer and embedding the second semiconductor layer in each of the trenches and the first concave portion after removing at least a portion of the mask formed in the first concave portion; Forming a super-junction structure having PN pillars, and in which a pillar of a second conductivity type provided by the second semiconductor layer left in each of the trenches and a pillar of a first conductivity type, which is alternately repeated by the first semiconductor layer disposed between the plurality of trenches, by flattening and polishing the second semiconductor layer to leave the second semiconductor layer in each of the trenches and in the first concave portion; and forming the vertical MOSFET by: forming a channel layer ( 17 ), which has the first conductivity type, and a source region ( 18 ) having the second conductivity type, in contact with the channel layer on the super junction structure; Forming a gate electrode ( 23 ) over a surface of the channel layer through a gate insulation film ( 22 ); Forming a source electrode ( 25 ) electrically connected to the source region on a surface side of the semiconductor substrate; and forming a drain electrode ( 26 ) connected to a back surface of the substrate on a back surface side of the semiconductor substrate. Verfahren zur Herstellung einer Halbleitervorrichtung, welche einen vertikalen MOSFET mit der Super-Junction-Struktur hat, gemäß Anspruch 1, wobei die Ausformung der Stufe durchgeführt wird durch: Ausformen des ersten konkaven Abschnitts, welcher sich in die Nachbarschaft einer Grenze zwischen der Hauptregion und einer Ritzregion erstreckt, welche in einem Dicing-Schritt geschnitten wird; und Ausformen der Stufe zwischen der Hauptregion und der Ritzregion.A method of manufacturing a semiconductor device having a vertical MOSFET having the super junction structure according to claim 1, wherein the formation of the step is performed by: forming the first concave portion which is in the vicinity of a boundary between the main region and a junction Scoring region extends, which is cut in a dicing step; and forming the step between the main region and the scribe region. Verfahren zur Herstellung der Halbleitervorrichtung, welche den vertikalen MOSFET mit einer Super-Junction-Struktur hat, gemäß Anspruch 1 oder 2, wobei das Ausformen der Stufe durchgeführt wird durch Zurücklassen eines Teils der ersten Halbleiterschicht, welcher eine konvexe Form hat, in zumindest einem Teil einer äußeren Kante der Hauptregion an einer Grenze zwischen der Hauptregion und einer Ritzregion, welche in einem Dicing-Schritt geschnitten wird. A method of manufacturing the semiconductor device having the vertical MOSFET having a super-junction structure according to claim 1 or 2, wherein the forming of the step is performed by leaving a part of the first semiconductor layer having a convex shape in at least a part an outer edge of the main region at a boundary between the main region and a scribe region, which is cut in a dicing step. Verfahren zur Herstellung der Halbleitervorrichtung, welche den vertikalen MOSFET mit der Super-Junction-Struktur hat, gemäß Anspruch 3, mit weiterhin: Ausformen einer Verunreinigungsschicht (27) von einem ersten Leitungstyp, welche mit der ersten Halbleiterschicht leitet, in einer Position, in welcher der Teil der ersten Halbleiterschicht zurückgelassen wird, um die konvexe Form zu haben.A method of manufacturing the semiconductor device having the vertical superconducting MOSFET according to claim 3, further comprising: forming an impurity layer ( 27 ) of a first conductivity type, which conducts with the first semiconductor layer, in a position in which the part of the first semiconductor layer is left to have the convex shape. Verfahren zur Herstellung der Halbleitervorrichtung, welche den vertikalen MOSFET mit der Super-Junction-Struktur hat, gemäß einem der Ansprüche 2 bis 4, mit weiterhin: Ausformen eines zweiten konkaven Abschnitts (12b), welcher ein Ausrichtungsziel ist, in der Ritzregion.A method of manufacturing the semiconductor device having the vertical MOSFET having the super junction structure according to any one of claims 2 to 4, further comprising: forming a second concave portion (FIG. 12b ), which is an alignment target, in the scribe region. Verfahren zur Herstellung der Halbleitervorrichtung, welche den vertikalen MOSFET mit der Super-Junction-Struktur hat, gemäß Anspruch 5, wobei das Ausformen des zweiten konkaven Abschnitts (12b) gleichzeitig mit dem Ausformen des ersten konkaven Abschnitts bei der Ausformung der Stufe durchgeführt wird.A method of manufacturing the semiconductor device having the vertical MOSFET having the super-junction structure according to claim 5, wherein the molding of the second concave portion (FIG. 12b ) is performed simultaneously with the molding of the first concave portion in the formation of the step. Verfahren zur Herstellung einer Halbleitervorrichtung, welche den vertikalen MOSFET mit der Super-Junction-Struktur hat, gemäß einem der Ansprüche 1 bis 6, mit weiterhin: Ausformen eines dritten konkaven Abschnitts (12c) in einer äußeren peripheren Region, welche eine periphere Region der Hauptregion ist, in welcher der vertikale MOSFET in der ersten Halbleiterschicht ausgeformt ist, vor dem epitaxialen Aufwachsen der zweiten Halbleiterschicht, wobei, bei dem epitaxialen Aufwachsen der zweiten Halbleiterschicht die zweite Halbleiterschicht auf der ersten Halbleiterschicht ausgeformt wird, um die zweite Halbleiterschicht in den dritten konkaven Abschnitt einzubetten.A method of manufacturing a semiconductor device having the vertical MOSFET having the super-junction structure according to any one of claims 1 to 6, further comprising: forming a third concave portion (FIG. 12c ) in an outer peripheral region, which is a peripheral region of the main region in which the vertical MOSFET is formed in the first semiconductor layer before epitaxial growth of the second semiconductor layer, wherein, in the epitaxial growth of the second semiconductor layer, the second semiconductor layer on the first Semiconductor layer is formed to embed the second semiconductor layer in the third concave portion. Verfahren zur Herstellung der Halbleitervorrichtung, welche den vertikalen MOSFET mit der Super-Junction-Struktur hat, gemäß einem der Ansprüche 1 bis 7, wobei das Ausformen des vertikalen MOSFET beinhaltet: Ionenimplantieren einer Verunreinigung von einem zweiten Leitungstyp in der zweiten Halbleiterschicht auf der Säule von dem ersten Leitungstyp, um die Kanalschicht auszubilden; Ionenimplantieren einer Verunreinigung von einem ersten Leitungstyp in einen Oberflächenschichtabschnitt der Kanalschicht, um die Source-Region auszuformen; Ausformen eines Gatter-Grabens (21), welcher die Kanalschicht durchdringt und die Säule von dem ersten Leitungstyp erreicht; und Ausformen der Gatter-Isolationsfolie auf einer inneren Wandoberfläche des Gatter-Grabens, und Ausformen der Gatter-Elektrode auf einer Oberfläche der Gatter-Isolationsfolie, und wobei der vertikale MOSFET ein Graben-Gatter-Vertikal-MOSFET ist.A method of manufacturing the semiconductor device having the vertical MOSFET having the super junction structure according to any one of claims 1 to 7, wherein forming the vertical MOSFET includes: ion implanting a second conductivity type impurity in the second semiconductor layer on the pillar of FIG the first conductivity type to form the channel layer; Ion implanting an impurity of a first conductivity type into a surface layer portion of the channel layer to form the source region; Forming a gate trench ( 21 ) penetrating the channel layer and reaching the column of the first conductivity type; and forming the gate insulating film on an inner wall surface of the gate trench, and forming the gate electrode on a surface of the gate insulating film, and wherein the vertical MOSFET is a trench gate vertical MOSFET. Verfahren zur Herstellung der Halbleitervorrichtung, welche den vertikalen MOSFET mit der Super-Junction-Struktur hat, gemäß einem der Ansprüche 1 bis 7, wobei das Ausformen des vertikalen MOSFETs beinhaltet: Ionenimplantieren einer Verunreinigung von einem zweiten Leitungstyp in der zweiten Halbleiterschicht auf der Säule von dem ersten Leitungstyp, um die Kanalschicht auszubilden; Ionenimplantieren einer Verunreinigung von einem ersten Leitungstyp in einen Oberflächenschichtabschnitt der Kanalschicht, um die Source-Region auszuformen; Ionenimplantieren der Verunreinigung von dem ersten Leitungstyp in einer Position, welche von der Source-Region um einen vorherbestimmten Abstand beabstandet ist, um eine Verbindungsschicht (30) von einem ersten Leitungstyp auszubilden, welche die Kanalschicht durchdringt und die erste Halbleiterschicht erreicht; und Ausformen der Gatter-Isolationsfolie auf einer Oberfläche der Kanalschicht, und Ausformen der Gatter-Elektrode auf einer Oberfläche der Gatter-Isolationsfolie, und wobei der vertikale MOSFET ein planarer vertikaler MOSFET ist.A method of manufacturing the semiconductor device having the vertical MOSFET having the super junction structure according to claim 1, wherein forming the vertical MOSFET includes: ion implanting a second conductivity type impurity in the second semiconductor layer on the pillar of FIG the first conductivity type to form the channel layer; Ion implanting an impurity of a first conductivity type into a surface layer portion of the channel layer to form the source region; Ion-implanting the impurity of the first conductivity type in a position spaced from the source region by a predetermined distance to form a connection layer (14); 30 ) of a first conductivity type which penetrates the channel layer and reaches the first semiconductor layer; and forming the gate insulating film on a surface of the channel layer, and forming the gate electrode on a surface of the gate insulating film, and wherein the vertical MOSFET is a planar vertical MOSFET. Verfahren zur Herstellung einer Halbleitervorrichtung, welche einen vertikalen MOSFET mit einer Super-Junction-Struktur hat, mit den Schritten: Vorbereiten eines Halbleitersubstrats (10), in welchem eine erste Halbleiterschicht (12) von einem ersten Leitungstyp auf einer Oberfläche (11a) eines Substrats (11) ausgeformt ist, welches aus einem Halbleitermaterial gefertigt ist; Ausformen einer Mehrzahl von Gräben (15) durch Ätzen der ersten Halbleiterschicht in einer Hauptregion, in welcher der vertikale MOSFET ausgeformt ist und als Chip verwendet wird, nachdem eine Maske (14) auf der ersten Halbleiterschicht angeordnet worden ist; Ausformen der Super-Junction-Struktur, welche PN-Säulen hat, und in welcher eine Säule von einem zweiten Leitungstyp, welche durch eine zweite Halbleiterschicht (16) bereitgestellt wird, welche in einem jeden der Gräben zurückgelassen ist, und eine Säule von einem ersten Leitungstyp, welche von der ersten Halbleiterschicht bereitgestellt wird, welche zwischen der Mehrzahl von Gräben angeordnet ist, abwechselnd wiederholt sind, durch epitaxiales Aufwachsen der zweiten Halbleiterschicht, welche einen zweiten Leitungstyp hat, auf einem Teil der ersten Halbleiterschicht außerhalb der Gräben, und Einbetten der zweiten Halbleiterschicht in einem jeden der Gräben; und Ausformen des vertikalen MOSFET durch: Ausformen einer Kanalschicht (17), welche den ersten Leitungstypen hat, und einer Source-Region (18), welche den zweiten Leitungstyp hat, im Kontakt mit der Kanalschicht auf der Super-Junction-Struktur; Ausformen einer Gatter-Elektrode (23) über einer Oberfläche der Kanalschicht durch eine Gatter-Isolationsfolie (22); Ausformen einer Source-Elektrode (25), welche elektrisch mit der Source-Region verbunden ist, auf einer Oberflächenseite des Halbleitersubstrats; und Ausformen einer Drain-Elektrode (26), welche mit einer rückwärtigen Oberfläche des Halbleitersubstrats verbunden ist, auf der rückwärtigen Oberflächenseite des Halbleitersubstrats.A method of manufacturing a semiconductor device having a vertical MOSFET having a super junction structure, comprising the steps of: preparing a semiconductor substrate ( 10 ), in which a first semiconductor layer ( 12 ) of a first conductivity type on a surface ( 11a ) of a substrate ( 11 ) is formed, which is made of a semiconductor material; Forming a plurality of trenches ( 15 by etching the first semiconductor layer in a main region in which the vertical MOSFET is formed and used as a chip after a mask (FIG. 14 ) has been arranged on the first semiconductor layer; Shaping the super-junction structure, which has PN columns, and in which a column of one second conductivity type, which by a second semiconductor layer ( 16 ) left behind in each of the trenches, and a column of a first conductivity type provided by the first semiconductor layer interposed between the plurality of trenches are alternately repeated by epitaxially growing the second semiconductor layer having a second conductivity type on a part of the first semiconductor layer outside the trenches, and embedding the second semiconductor layer in each of the trenches; and forming the vertical MOSFET by: forming a channel layer ( 17 ), which has the first conductivity type, and a source region ( 18 ) having the second conductivity type in contact with the channel layer on the super junction structure; Forming a gate electrode ( 23 ) over a surface of the channel layer through a gate insulation film ( 22 ); Forming a source electrode ( 25 ) electrically connected to the source region on a surface side of the semiconductor substrate; and forming a drain electrode ( 26 ), which is connected to a rear surface of the semiconductor substrate, on the back surface side of the semiconductor substrate. Halbleitervorrichtung mit einem vertikalen MOSFET mit einer Super-Junction-Struktur, mit: einem Halbleitersubstrat (10), in welchem eine erste Halbleiterschicht (12), welche einen ersten Leitungstyp hat, auf einer Oberfläche (11a) eines Substrats (11) angeordnet ist, welches aus einem Halbleitermaterial gefertigt ist; einem ersten konkaven Abschnitt (12a), welcher in einem Teil der ersten Halbleiterschicht angeordnet ist; einem konvexen Abschnitt, welcher durch eine Stufe bereitgestellt wird, welche in der ersten Halbleiterschicht mit dem ersten konkaven Abschnitt angeordnet ist, und welche in der ersten Halbleiterschicht außerhalb des ersten konkaven Abschnitts befindlich ist; einer Mehrzahl von Gräben (15), welche in der ersten Halbleiterschicht auf einer unteren Seite des ersten konkaven Abschnitts angeordnet ist; einer zweiten Halbleiterschicht (16), welche einen zweiten Leitungstyp hat, und welche in einem jeden der Gräben und dem ersten konkaven Abschnitt eingebettet ist und welche epitaxial auf der ersten Halbleiterschicht angeordnet ist; der Super-Junction-Struktur, welche PN-Säulen hat, und in welcher eine Säule, von einem zweiten Leitungstyp, welche von dem zweiten Halbleiter in einem jeden der Gräben bereitgestellt wird, und eine Säule von einem ersten Leitungstyp, welche von der ersten Halbleiterschicht bereitgestellt wird, welche zwischen der Mehrzahl der Gräben angeordnet ist, abwechselnd wiederholt sind; einer Kanalschicht (17), welche einen ersten Leitungstyp hat, und einer Source-Region (18), welche einen zweiten Leitungstyp hat, in Kontakt mit der Kanalschicht, welche auf der Super-Junction-Struktur angeordnet sind; einer Gatter-Elektrode (23), welche über einer Oberfläche der Kanalschicht durch eine Gatter-Isolationsfolie (22) angeordnet ist; einer Source-Elektrode (25), welche elektrisch mit der Source-Region verbunden ist; und einer Drain-Elektrode (26), welche mit einer rückwärtigen Oberfläche des Substrats verbunden ist, und welche auf einer rückwärtigen Oberflächenseite des Halbleitersubstrats angeordnet ist.Semiconductor device having a vertical MOSFET with a super junction structure, comprising: a semiconductor substrate ( 10 ), in which a first semiconductor layer ( 12 ), which has a first conductivity type, on a surface ( 11a ) of a substrate ( 11 ) is arranged, which is made of a semiconductor material; a first concave section ( 12a ) disposed in a part of the first semiconductor layer; a convex portion provided by a step disposed in the first semiconductor layer having the first concave portion, and located in the first semiconductor layer outside the first concave portion; a plurality of trenches ( 15 ) disposed in the first semiconductor layer on a lower side of the first concave portion; a second semiconductor layer ( 16 ) which has a second conductivity type and which is embedded in each of the trenches and the first concave portion and which is epitaxially disposed on the first semiconductor layer; the super-junction structure having PN pillars, and in which a pillar of a second conductivity type provided by the second semiconductor in each of the trenches and a pillar of a first conductivity type radiating from the first semiconductor layer is provided, which is arranged between the plurality of trenches, are alternately repeated; a channel layer ( 17 ) having a first conductivity type and a source region ( 18 ) having a second conductivity type, in contact with the channel layer, which are arranged on the super junction structure; a gate electrode ( 23 ), which over a surface of the channel layer by a gate insulation film ( 22 ) is arranged; a source electrode ( 25 ) electrically connected to the source region; and a drain electrode ( 26 ), which is connected to a rear surface of the substrate, and which is disposed on a rear surface side of the semiconductor substrate. Halbleitervorrichtung, welche den vertikalen MOSFET mit der Super-Junction-Struktur gemäß Anspruch 11 hat, mit weiterhin: einer Verunreinigungsschicht (27) von einem ersten Leitungstyp, welche mit der ersten Halbleiterschicht leitet, und welche auf dem konvexen Abschnitt angeordnet ist.A semiconductor device having the vertical MOSFET having the super junction structure according to claim 11, further comprising: an impurity layer (15); 27 ) of a first conductivity type which conducts with the first semiconductor layer and which is disposed on the convex portion. Verfahren zur Herstellung einer Halbleitervorrichtung, welche einen vertikalen MOSFET mit einer Super-Junction-Struktur hat, mit den Schritten: Vorbereiten eines Halbleitersubstrats (110), in welchem ein erstes Halbleitersubstrat (112) von einem ersten Leitungstyp auf einer Oberfläche (111a) eines Substrats (111), welches aus einem Halbleitermaterial gefertigt ist, ausgeformt ist und eine zweite Halbleiterschicht (113) von einen zweiten Leitungstyp auf der ersten Halbleiterschicht (112) ausgeformt ist; Ausformen einer Mehrzahl an Gräben (115), welche die zweite Halbleiterschicht durchdringen und welche die erste Halbleiterschicht erreichen durch Anordnen einer Maske (114) auf der zweiten Halbleiterschicht und Ätzen der zweiten Halbleiterschicht und der ersten Halbleiterschicht unter Verwendung der Maske; epitaxiales Aufwachsen einer dritten Halbleiterschicht (116) von einem zweiten Leitungstyp auf der zweiten Halbleiterschicht und Einbetten der dritten Halbleiterschicht in einem jeden der Gräben, nach der Entfernung von zumindest einem Abschnitt der Maske, welche in einer Peripherie von einem jeden der Gräben angeordnet ist; Ausformen der Super-Junction-Struktur, welche PN-Säulen hat, und in welcher eine Säule von einem zweiten Leitungstyp, welche durch die dritte Halbleiterschicht bereitgestellt wird, welche in einem jeden der Gräben zurückgelassen ist, und eine Säule von einem ersten Leitungstyp, welche durch die erste Halbleiterschicht zwischen der Mehrzahl von Gräben bereitgestellt wird, abwechselnd wiederholt sind, durch Abflachen und Polieren der dritten Halbleiterschicht, um die zweite Halbleiterschicht freizulegen, und um die dritte Halbleiterschicht in einem jeden der Gräben zurückzulassen; und Ausformen des vertikalen MOSFETs durch: Ausformen einer Kanalschicht (117), von dem ersten Leitungstyp und einer Source-Region (118) von dem zweiten Leitungstyp in Kontakt mit der Kanalschicht auf der Super-Junction-Struktur; Ausformen einer Gatter-Elektrode (123) über einer Oberfläche der Kanalschicht durch eine Gatter-Isolationsfolie (122); Ausformen einer Source-Elektrode (125), welche elektrisch mit der Source-Region verbunden ist, auf einer Oberflächenseite des Halbleitersubstrats; und Ausformen einer Drain-Elektrode (126), welche mit einer rückwärtigen Oberfläche des Substrats verbunden ist, auf einer rückwärtigen Oberflächenseite des Halbleitersubstrats.A method of manufacturing a semiconductor device having a vertical MOSFET having a super junction structure, comprising the steps of: preparing a semiconductor substrate ( 110 ), in which a first semiconductor substrate ( 112 ) of a first conductivity type on a surface ( 111 ) of a substrate ( 111 ), which is made of a semiconductor material, is formed and a second semiconductor layer ( 113 ) of a second conductivity type on the first semiconductor layer ( 112 ) is formed; Forming a plurality of trenches ( 115 ) which penetrate the second semiconductor layer and which reach the first semiconductor layer by arranging a mask (FIG. 114 ) on the second semiconductor layer and etching the second semiconductor layer and the first semiconductor layer using the mask; epitaxial growth of a third semiconductor layer ( 116 ) of a second conductivity type on the second semiconductor layer and embedding the third semiconductor layer in each of the trenches, after removal of at least a portion of the mask disposed in a periphery of each of the trenches; Forming the super junction structure having PN columns, and in which a column of a second conductivity type provided by the third semiconductor layer left in each of the trenches and a column of a first conductivity type are provided provided by the first semiconductor layer between the plurality of trenches, alternately repeated, by flattening and polishing the third semiconductor layer to expose the second semiconductor layer, and leaving the third semiconductor layer in each of the trenches; and forming the vertical MOSFET by: forming a channel layer ( 117 ), from the first Line type and a source region ( 118 ) of the second conductivity type in contact with the channel layer on the super junction structure; Forming a gate electrode ( 123 ) over a surface of the channel layer through a gate insulation film ( 122 ); Forming a source electrode ( 125 ) electrically connected to the source region on a surface side of the semiconductor substrate; and forming a drain electrode ( 126 ) connected to a back surface of the substrate on a back surface side of the semiconductor substrate. Verfahren zur Herstellung der Halbleitervorrichtung, welche den vertikalen MOSFET mit der Super-Junction-Struktur hat, gemäß Anspruch 13, wobei die Vorbereitung des Halbleitersubstrats durchgeführt wird durch: Vorbereiten des Halbleitersubstrats, in welchem ein konkaver Abschnitt (112a) in einer äußeren peripheren Region der ersten Halbleiterschicht ausgeformt ist als eine periphere Region einer Zellenregion, in welcher der vertikale MOSFET ausgeformt ist, und die zweite Halbleiterschicht auf der ersten Halbleiterschicht ausgeformt ist, um die zweite Halbleiterschicht in dem konkaven Abschnitt einzubetten.A method of manufacturing the semiconductor device having the vertical MOSFET having the super junction structure according to claim 13, wherein the preparation of the semiconductor substrate is performed by: preparing the semiconductor substrate in which a concave portion (FIG. 112a ) is formed in an outer peripheral region of the first semiconductor layer as a peripheral region of a cell region in which the vertical MOSFET is formed, and the second semiconductor layer is formed on the first semiconductor layer to embed the second semiconductor layer in the concave portion. Verfahren zur Herstellung der Halbleitervorrichtung, welche den vertikalen MOSFET mit der Super-Junction-Struktur hat, gemäß Anspruch 13 oder 14, wobei das Ausformen des vertikalen MOSFETs beinhaltet: Ionenimplantieren von einer Verunreinigung von einem zweiten Leitungstyp in der zweiten Halbleiterschicht auf der Säule von dem ersten Leitungstyp, um die Kanalschicht auszuformen; Ionenimplantieren einer Verunreinigung von einem ersten Leitungstyp in einen Oberflächenschichtteil der Kanalschicht, um die Source-Region auszubilden; Ausformen eines Gatter-Grabens (121), welcher die Kanalschicht durchdringt und welcher die Säule von dem ersten Leitungstyp erreicht; und Ausformen der Gatter-Isolationsfolie auf einer inneren Wandoberfläche des Gatter-Grabens; und Ausformen der Gatter-Elektrode auf einer Oberfläche der Gatter-Isolationsfolie, und wobei der vertikale MOSFET ein Graben-Gatter-Vertikal-MOSFET ist.The method of manufacturing the semiconductor device having the vertical MOSFET having the super junction structure according to claim 13 or 14, wherein forming the vertical MOSFET includes: ion implanting a second conductivity type impurity in the second semiconductor layer on the pillar thereof first conductivity type to form the channel layer; Ion implanting an impurity of a first conductivity type into a surface layer portion of the channel layer to form the source region; Forming a gate trench ( 121 ) penetrating the channel layer and reaching the column of the first conductivity type; and forming the gate insulation film on an inner wall surface of the gate trench; and forming the gate electrode on a surface of the gate insulating film, and wherein the vertical MOSFET is a trench gate vertical MOSFET. Verfahren zur Herstellung der Halbleitervorrichtung, welche den vertikalen MOSFET mit der Super-Junction-Struktur hat, gemäß Anspruch 13 oder 14, wobei die Ausformung des vertikalen MOSFETs beinhaltet: Ionenimplantieren einer Verunreinigung von einem zweiten Leitungstyp in die zweite Halbleiterschicht auf der Säule von dem ersten Leitungstyp, um die Kanalschicht auszubilden; Ionenimplantieren einer Verunreinigung von einem ersten Leitungstyp in einen Oberflächenschichtteil der Kanalschicht, um die Source-Region auszubilden; Ionenimplantieren der Verunreinigung von dem ersten Leitungstyp in einer Position, welche von der Source-Region um einen vorherbestimmten Abstand beabstandet ist, um eine Verbindungsschicht (130) von dem ersten Leitungstyp auszubilden, welche die Kanalschicht durchdringt und die erste Halbleiterschicht erreicht; und Ausformen der Gatter-Isolationsfolie auf einer Oberfläche der Kanalschicht; und Ausformen der Gatter-Elektrode auf einer Oberfläche der Gatter-Isolationsfolie, und wobei der vertikale MOSFET ein planarer vertikaler MOSFET ist.A method of manufacturing the semiconductor device having the vertical MOSFET having the super junction structure according to claim 13 or 14, wherein the formation of the vertical MOSFET includes: ion implanting a second conductivity type impurity into the second semiconductor layer on the pillar from the first one Conductivity type to form the channel layer; Ion implanting an impurity of a first conductivity type into a surface layer portion of the channel layer to form the source region; Ion-implanting the impurity of the first conductivity type in a position spaced from the source region by a predetermined distance to form a connection layer (14); 130 ) of the first conductivity type penetrating the channel layer and reaching the first semiconductor layer; and forming the gate insulating film on a surface of the channel layer; and forming the gate electrode on a surface of the gate insulating film, and wherein the vertical MOSFET is a planar vertical MOSFET.
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