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Die Erfindung bezieht sich auf elektronische Vorrichtungen, die eine Anordnung von Transistoren bzw. Transistoranordnung enthalten. In einer Ausführungsform bezieht sie sich auf elektronische Vorrichtungen, die eine auf einem organischen Substrat ausgebildete Transistorordnung enthalten.
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Vorrichtungssubstrate, die ein Plastik bzw. einen Kunststoff, eine Polymerbase bzw. Polymerbasis und eine organische Planarisierungsschicht auf der oberen Oberfläche der Polymerbasis enthalten, werden zum Herstellen elektronischer Vorrichtungen mit verbesserter Flexibilität bzw. Biegsamkeit verwendet. Die Internationale Patentanmeldung mit der Nummer
PCT/EP2010/057863 identifiziert die Herausforderung, eine gute Haftung zwischen der organischen Oberfläche solch eines Vorrichtungssubstrats und der unteren Leiterschicht einer Dünnschichttransistoranordnung zu erzielen, und offenbart die Technik, eine Aluminiumnitrit-Zwischenschicht zwischen der organischen Oberfläche und der unteren Leiterschicht vorzusehen.
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Die Erfinder der vorliegenden Erfindung haben die Herausforderung identifiziert, die Funktionalität dieser zusätzlichen Zwischenschicht weiter zu verbessern.
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Es wird eine Vorrichtung bereitgestellt, die eine Transistoranordnung enthält, welche enthält:
gemusterte leitende Schichten bzw. Leiterschichten, die auf unteren und oberen Ebenen bzw. Niveaus in einem Schichtenstapel auf einem Substrat angeordnet sind, welche gemusterte Leiterschichten Gate-Leiter und Source-Drain-Elektroden bzw. Quellen-Senken-Elektroden der Transistoranordnung definieren; wobei der Schichtenstapel ferner eine dielektrische Schicht unterhalb des unteren Niveaus und eine weitere gemusterte Leiterschicht unterhalb der dielektrischen Schicht enthält; und wobei die weitere gemusterte Leiterschicht sowohl eine elektrische Funktion in der Transistoranordnung durch bzw. über die dielektrische Schicht bereitstellt als auch Öffnungen bereitstellt, durch bzw. über die die dielektrische Schicht dazu dient, die Adhäsionskraft bzw. Haftstärke zwischen dem Vorrichtungssubstrat und der gemusterten Leiterschicht auf dem unteren Niveau zu vergrößern.
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In einer Ausführungsform definiert die weitere gemusterte Leiterschicht eine Anordnung von leitenden Elementen bzw. Leiterelementen für eine kapazitive Kopplung durch bzw. über die dielektrische Schicht mit darüber liegenden Leiterelementen auf dem unteren Niveau.
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In einer Ausführungsform definiert die weitere gemusterte Leiterschicht eine Anordnung von Leiterelementen zum kapazitiven Koppeln durch bzw. über die dielektrische Schicht mit Teilen der Leiterschicht auf der unteren Ebene, die innerhalb der Leiterschicht auf der unteren Ebene mit einer Drain-Elektrode verbunden sind.
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In einer Ausführungsform stellen die Teile der Leiterschicht auf dem unteren Niveau, die innerhalb der Leiterschicht auf dem unteren Niveau mit einer Drain-Elektrode verbunden sind, Basen bzw. Basisteile für jeweilige leitende Verbindungen zwischen den Schichten bzw. Schichtzwischenverbindungen mit einem höheren Niveau bereit.
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In einer Ausführungsform definiert die weitere gemusterte Leiterschicht weitere Gate-Leiter für die Transistoranordnung.
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In einer Ausführungsform enthält die Transistoranordnung sowohl untere Gate-Transistoren, in denen der Gate-Leiter unterhalb der Source-Drain-Elektroden gebildet ist, als auch obere Gate-Transistoren, in denen der Gate-Leiter oberhalb der Source-Drain-Elektroden gebildet ist; und wobei die weitere gemusterte Leiterschicht Gate-Leiter für die unteren Gate-Transistoren definiert.
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In einer Ausführungsform enthält das Vorrichtungssubstrat eine organische obere Oberfläche.
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In einer Ausführungsform enthält das Vorrichtungssubstrat eine organische Polymerstütze bzw. ein organisches Polymerlager, das mit einer organischen Planarisierungsschicht beschichtet bzw. überzogen ist.
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In einer Ausführungsform enthält die dielektrische Schicht ein anorganisches Material.
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In einer Ausführungsform enthält der Stapel ferner Schichten aus organischem Material, um die Halbleiterkanäle zwischen den Source-Drain-Elektroden und dielektrische Gate-Elemente zwischen den Halbleiterkanälen und darüber liegenden Gate-Leitern bereitzustellen.
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In einer Ausführungsform hat die dielektrische Schicht eine Dielektrizitätskonstante von mehr als ungefähr 5.
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In einer Ausführungsform hat die dielektrische Schicht eine Dielektrizitätskonstante zwischen ungefähr 5 und ungefähr 9,3.
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Ausführungsformen der vorliegenden Erfindung werden im Folgenden detailliert lediglich beispielhaft unter Bezug auf die beigefügten Zeichnungen beschrieben, wobei:
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1(a) eine frontale Ansicht der Metallschichten eines Abschnitts einer TFT-Anordnung gemäß einer ersten Ausführungsform der vorliegenden Erfindung ist;
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1(b) einen Querschnitt entlang der Geraden C-C in 1(a) illustriert;
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2(a) eine frontale Ansicht der Metallschichten eines Abschnitts einer gemischten TFT-Anordnung gemäß einer zweiten Ausführungsform der vorliegenden Erfindung ist;
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2(b) einen Querschnitt entlang der Geraden A-A in 2(a) illustriert; und
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2(c) einen Querschnitt entlang der Geraden B-B in 2(a) illustriert.
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1 und 2 illustrieren TFT-Anordnungen gemäß einer ersten und einer zweiten Ausführungsform der vorliegenden Erfindung. Die TFT-Anordnungen können zum Beispiel als die Rückebene bzw. Hinterebene für eine Anzeigevorrichtung dienen, um eine Vorderebene, die ein optisches Anzeigemedium wie etwa ein Flüssigkristalanzeigemedium oder ein elektrophoretisches Anzeigemedium enthält, zu steuern.
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In sowohl der ersten als auch der zweiten Ausführungsform wird ein Bogen aus Vorrichtungssubstratmaterial 14 vorübergehend fest an einen steifen Glasträger (nicht gezeigt) mittels eines Elements (nicht gezeigt) befestigt, wobei solch ein Haftelement eine oder mehrere acrylische Haftschichten enthält. Der Bogen aus Vorrichtungssubstratmaterial 14 stellt eine Mehrzahl von Vorrichtungssubstraten bereit, die später aus dem Vorrichtungssubstratbogen 14 nach Vollendung der Verarbeitung der Vorrichtungssubstrate in situ auf den Träger ausgeschnitten werden. Der steife Träger bildet keinen Teil der Vorrichtungsprodukte und das Haftelement enthält eine oder mehrere Schichten aus einem Klebstoff bzw. Haftmaterial, dessen Klebkraft durch die Wirkung von Wärme oder UV-Bestrahlung reduziert werden kann, um es den Vorrichtungssubstraten zu gestatten, von dem Träger in einem späteren Stadium des Herstellungsprozesses gelöst zu werden.
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Der Vorrichtungssubstratmaterialbogen 14 enthält z. B. einen Film bzw. eine Schicht aus Polyethylenterephtalat (PET), der mit einer Planarisierungsschicht beschichtet ist. Ein anderes Beispiel eines Plastiksubstrats für diese Art Vorrichtung ist ein Film aus Polyethylenaphtalen (PEN), die mit einer Planarisierungsschicht beschichtet ist.
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Die Planarisierungsschicht stellt eine gleichförmige, glatte Oberfläche zur Verfügung, auf der die Transistorelemente hergestellt werden können. Zum Beispiel könnte die Planarisierungsschicht aus einer UV-gehärteten Acrylbeschichtung oder einer wärmegehärteten Nanosilicat-/Polysiloxan-Beschichtung aufgebaut sein. Andere Beispiele geeigneter organischer Planarisierungsmaterialien sind Cyanoaacrylate, Epoxide, Fluoropolymere, Plastisol und Acrylate. Die Planarisierungsschicht kann abgelagert werden, indem Techniken wie etwa Strichauftrag, Rasterdruck, flexografisches Drucken, Sprühbeschichtung, Tintenstrahldrucken oder Spin-Beschichtung oder Schlitzbeschichtung verwendet werden.
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In der ersten in 1 illustrierten Ausführungsform wird dann eine Schicht aus einem Metall wie etwa Gold durch eine physikalische Dampfablagerungstechnik wie etwa Sputtern über der gesamten Oberfläche der Planarisierungsschicht abgelagert, und die Metallschicht wird einer Bemusterungstechnik wie etwa Photolithografie zum Definieren von Leiterelementen 8 unterworfen, um kapazitiv mit den leitenden Drain Pads 6 auf einem höheren Niveau der jeweiligen TFT-Anordnung zu koppeln. Die gesamte gemusterte bzw. bemusterte Metallschicht definiert auch leitende Leitungen 10, die eine elektrisch leitende Verbindung zwischen den Leiterelementen 8 zur Verfügung stellen.
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Ein anorganisches dielektrisches Material wie etwa Aluminiumnitrid wird dann durch Sputterbeschichtung über den gesamten Substratbogen 14 und der gemusterten Metallschicht in der Form eines kontinuierlichen Films 16 abgelagert.
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Eine zweite Schicht aus einem Metall wie etwa Gold wird dann direkt auf der Nitridschicht 16 durch eine physikalische Dampfablagerungstechnik wie etwa Sputtern abgelagert und die Metallschicht wird einer Bemusterungstechnik wie etwa Photolithografie unterworfen, um die Source-Drain-Elektrodenpaare 2, 4, Drain Pads bzw. Senkenstellen 6 und Source-Signalleitungen 3 jeder der Transistoranordnungen zu definieren. Die Lücke zwischen jedem Source-Drain-Elektrodenpaar definiert die Breite des Halbleiterkanals für den jeweiligen Transistor. Die Drain Pads 6 werden mit jeweiligen Drain-Elektroden 4 über eine leitende Verbindung verbunden und stellen die Basis einer jeweiligen leitenden Schichtzwischenverbindung mit einer jeweiligen Pixelelektrode (nicht gezeigt) auf einem höheren Niveau der TFT-Anordnung bereit. Jedes Drain Pad überlappt und koppelt auch mit einem jeweiligen Leiterelement 8 auf einem unteren Niveau der TFT-Anordnung kapazitiv. Die Leiterelemente 8 sind so ausgelegt, dass sie größer sind als die darüber liegenden Drain Pads 6, um eine konsistente und verlässliche kapazitive Kopplung zwischen den Leiterelementen 8 und den Drain Pads 6 sicher zu stellen, selbst wenn es etwas Abweichungen in den relativen Positionen der Leiterelemente 8 und Drain Pads gibt, die z. B. aus einer Verzerrung des Substrats während des Herstellungsprozesses resultiert. Die kapazitive Kopplung zwischen den Leiterelementen 8 und den Drain Pads 6 dient dazu, die von den Transistoren gezeigte Rückschlagspannung zu reduzieren und die Antriebsleistung zu verbessern, wenn die TFT-Anordnung zur Steuerung eines optischen Anzeigemediums einer Anzeigevorrichtung verwendet wird.
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Die untere Metallschicht, die die Leiterelemente 8 und die leitenden Leitungen 10 definiert, ist so ausgelegt, dass der Überlapp und die kapazitive Kopplung zwischen dieser unteren Metallschicht (die die leitenden Leitungen 10 enthält) und den Source-Leitungen 3 minimiert werden.
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Der nächste Schritt umfasst, dass die übrigen Elemente der TFT-Anordnung gebildet werden. Die übrigen Elemente enthalten eine Schicht aus einem organischen polymeren Halbleitermaterial 18, um Halbleiterkanäle zwischen den Source-Drain-Elektrodenpaaren, eine oder mehr Schichten aus einem organischen polymeren dielektrischen Material zum Bereitstellen der dielektrischen Gate-Elemente, die jeden Halbleiterkanal von der Gate-Elektrode desselben Transistors trennt, bereitzustellen, und die Gate-Leitungen 12, die die Gate-Elektroden bereitstellen, und Mittel zum Adressieren bzw. Ansprechen jedes Transistors; und andere Elemente wie etwa Pixelelektroden (nicht gezeigt), die leitend mit jeweiligen Drain-Elektroden 4 über jeweilige Drain Pads 6 und Schichtzwischenverbindungen verbunden sind.
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Sobald die Rückebenen-TFT-Anordnungen fertiggestellt sind, werden die Vorderebenen (nicht gezeigt), die das Anzeigemedium enthalten, auf die Rückebenen laminiert, und die Vorrichtungsprodukte werden voneinander getrennt, indem der Bogen aus Substratmaterial 2 geschnitten wird und die sich ergebenden Vorrichtungssubstrate von dem steifen Träger gelöst werden.
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In der in 2 illustrierten Ausführungsform enthält die TFT-Anordnung eine gemischte Anordnung aus oberen Gate-Transistoren bzw. Top-Gate-Transistoren und unteren Gate-Transistoren bzw. Bottom-Gate-Transistoren.
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Eine Schicht aus einem Metall wie etwa Gold wird durch eine physikalische Dampfablagerungstechnik wie etwa Sputtern über die gesamte Oberfläche der Planarisierungsschicht abgelagert und die Metallschicht wird einer Bemusterungstechnik wie etwa der Photolithographie zum Definieren von Gate-Leitungen 22 für die unteren Gate-TFTs der gemischten Anordnung unterworfen. Jede Gate-Leitung 22 liegt unter den Halbleiterkanälen zwischen den Source/Drain-Elektrodenpaaren einer jeweiligen Serie aus unteren Gate-TFTs und stellt Mittel zum Adressieren jedes der unteren Gate-Transistoren bereit.
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Ein anorganisches dielektrisches Material wie etwa Aluminiumnitrid wird dann durch Sputterbeschichtung über den Substratbogen 14 und die gemusterte untere Metallschicht in der Form eines kontinuierlichen Films 16 abgelagert.
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Eine zweite Schicht aus Metall wie etwa Gold wird dann direkt auf der Nitridschicht 16 durch eine physikalische Dampfablagerungsschicht wie etwa Sputtern abgelagert und die Metallschicht wird einer Bemusterungstechnik wie etwa Photolithographie zum Definieren der Source-Drain-Elektrodenpaare 2, 4, der Drain Pads 6 und der Source-Signalleitungen 3 jeder gemischten Anordnung aus unteren und oberen Gate-Transistoren unterworfen. Die Lücke zwischen jedem Source-Drain-Elektrodenpaar definiert die Breite des Halbleiterkanals des jeweiligen Transistors. Die Drain Pads 6 werden mit jeweiligen Drain-Elektroden 4 über eine leitende Leitung innerhalb derselben gemusterten Metallschicht verbunden und stellen die Basis einer jeweiligen leitenden Verbindung zwischen Schichten mit einer jeweiligen Pixelelektrode (nicht gezeigt) auf einem höheren Niveau der TFT-Anordnung bereit.
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Der nächste Schritt umfasst das Bilden der übrigen Elemente der TFT-Anordnungen. Die übrigen Elemente enthalten eine Schicht aus organischem polymeren Halbleitermaterial 18 zum Bereitstellen von Halbleiterkanälen zwischen den Source-Drain-Elektrodenpaaren, eine oder mehr Schichten aus organischem polymeren dielektrischen Material zum Bereitstellen von dielektrischen Gate-Elementen für die Top-Gate-TFTs, die jeden Halbleiterkanal von der Gate-Elektrode des jeweiligen Top-Gate-Transistors trennen, und von Gate-Leitungen 12, die die Gate-Elektroden für die Top-Gate-TFTs und Mittel zum Adressieren jedes der Top-Gate-Transistoren bereitstellen; und andere Elemente wie etwa Pixelelektroden (nicht gezeigt), die latent mit jeweiligen Drain-Elektroden 4 über jeweilige Drain Pads 6 und Schichtzwischenverbindungen bzw. Zwischenschichtverbindungen verbunden sind.
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Sobald die Rückebenen-TFT-Anordnungen fertiggestellt sind, werden die Vorderebenen (nicht gezeigt), die das Anzeigemedium enthalten, auf die Rückebene laminiert und die Vorrichtungsprodukte werden voneinander durch Schneiden des Bogens aus Substratmaterial 2 und Lösen der sich ergebenden Vorrichtungssubstrate von dem steifen Träger getrennt.
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Für sowohl die erste als auch die zweite Ausführungsform sind Beispiele alternativer Materialien für die Leiterschicht, die die Source-Drain-Elektrodenpaare 2, 4 etc. bereitstellt, Materialien, die eine Widerstandsgröße bzw. einen spezifischen Widerstand von weniger als 5 Ohm/Quadrat (Ω/⎕) und eine hohe Austrittsarbeit bzw. Austrittsenergie von wenigstens ungefähr 5 Elektronenvolt (eV) haben. Alternativ kann eine Doppelschicht aus zwei metallischen Materialien verwendet werden, um sowohl eine hohe Leitfähigkeit als auch eine hohe Austrittsarbeit zu erzielen. Beispiele für Kombinationen von leitenden Materialien sind: Silber (Ag) und Kupfer (Cu); und Nickeloxid (NiO) und Palladium (Pd).
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In der ersten und der zweiten Ausführungsform wird das organische polymere Halbleitermaterial durch flexographisches Drucken abgelagert. Die Lösungskonzentration und Ablagerungsbedingungen werden so ausgewählt, dass ein trockener fester Film aus Halbleitermaterial mit einer Dicke bevorzugt im Bereich von ungefähr 50 nm hergestellt wird. Beispiele für geeignete Halbleitermaterialien umfassen: poly(9,9'-dioctylfluoren-co-bis-N,N')-(4-butylphenyl)diphenylamin (TFB) und andere Polyfluorene, wie etwa poly(dioctylfluoren-co-bithiophen) (F8T2); Polythiophene, Pentacen oder Pentacen-Derivate (wie etwa Triisopropylsilylethynyl(TIPS)-Pentacen). Andere Beispiele für Beschichtungstechniken zum Ablagern des Halbleitermaterials sind Spin-Beschichtung, Tauch-Beschichtung, Strichauftrag, Rakelbeschichtung, Schlitzfarbstoffbeschichtung oder Sprühbeschichtung, Tintenstrahlen, Gravur, Offset- oder Rasterdrucken, Sputterbeschichten und Dampfablagerung.
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In sowohl der ersten als auch der zweiten Ausführungsform werden die eine oder mehr Schichten aus organischem polymeren Gate-Dielektrikummaterial auch durch flexografisches Drucken abgelagert. Die Materialien und Lösungsmittel zum Ablagern des Halbleiters und des Gate-Dielektrikummaterials werden sorgfältig gemäß der in
WO01/47043 beschriebenen Technik mit dem Ziel ausgewählt, eine Verschlechterung der Halbleiterschicht durch das Ablagerungsverfahren für die darüber liegende Gate-Dielektrikumschicht zu minimieren. Andere Beispiele für Beschichtungstechniken zum Ablagern des organischen, polymeren Gate-Dielektrikummaterials bzw. der organischen polymeren Gate-Dielektrikummaterialien sind Spinbeschichtung, Tauchbeschichtung, Strichauftrag, Stangenbeschichtung, Schlitzfarbstoffbeschichtung oder Sprühbeschichtung, Tintenstrahlen, Gravur, Offset- oder Rasterdrucken, Sputterbeschichtung und Dampfablagerung.
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Beispiele für geeignete in Lösung verarbeitbare organische polymere Gate-Dielektrikummaterialien, die verwendet werden können, sind: Polysteren (PS), Polymethylmethacrylat (PMMA), das z. B. in Ethylacetat löslich ist; Cytop®, das ein amorphes Fluorpolymer ist, das von AGS Chemical Europe, Ltd erhältlich ist und das z. B. in einem Perfluorlösungsmittel wie etwa Perfluorotributylamin (FC43) löslich ist; und Polyisobutylen (PIB). Jedes Gate-Dielektrikum kann einen Mehrschichtaufbau haben, der einen Stapel aus zwei oder mehr Schichten aus unterschiedlichen Dielektrikummaterialien zwischen der Halbleiterschicht und der oberen Gate-Leitung/Elektrode 12 enthält. In der ersten und zweiten Ausführungsform werden die oberen Gate-Leitungen 12 bereitgestellt, indem eine obere Schicht aus Metall wie etwa Gold durch eine physikalische Dampfablagerungstechnik wie etwa Sputtern abgelagert wird und die Metallschicht einer Bemusterungstechnik wie etwa Photolithografie unterworfen wird. Beispiele für andere geeignete Materialien für die Gate-Leitungen/Elektroden 12 umfassen andere hoch leitende Metalle wie etwa Kupfer (Cu), ein in Lösung verarbeitbares Material, das anorganische Nanopartikel aus Silber oder anderen Metallen enthält, und ein leitendes Polymer wie etwa PEDOT/PSS. Die Leiterschicht zum Bilden der Gate-Leitungen kann unter Verwendung anderer Dampfablagerungstechniken wie etwa Verdampfung bzw. Verdunstung abgelagert werden. Alternativ kann die Leiterschicht zum Bilden der Gate-Leitungen durch beschichtendes Auftragen eines in Lösung verarbeitbaren Leitermaterials bzw. leitenden Materials (oder Vorläufermaterials dafür) auf die darunter liegende Gate-Dielektrikumschicht oder die darunter liegenden Gate-Dielektrikumschichten abgelagert werden. Beispiele für geeignete Beschichtungstechniken enthalten Spin-, Tauch-, Strich-, Schlitz-Farbstoff-, Gravur-, Offset- oder Raster- oder Tintenstrahldrucken.
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In sowohl der ersten als auch der zweiten Ausführungsform dient die isolierende Nitridschicht 16 zu drei Zwecken: (i) Bereitstellen einer dielektrischen Schicht für kapazitive Kopplung zwischen den Leiterelementen 8 und den Drain Pads 6 (in der in 1 illustrierten Ausführungsform) oder Bereitstellen eines dielektrischen Gate-Elements für die unteren Gate-Transistoren der gemischten TFT-Anordnung (in der in 2 illustrierten Ausführungsform); (ii) Verbessern der Haftung zwischen dem organischen Substrat 14 und der mittleren Metallschicht (die die Source-Drain-Elektrodenpaare 2, 4 definiert) über die Öffnungen in der unteren gemusterten Leiterschicht; und (iii) Wirken als eine Sperre, die die darüber liegenden elektronischen Elemente (und jegliche andere darüber liegenden empfindlichen Elemente) vor dem Eindringen von Feuchtigkeit und Sauerstoff über das Plastiksubstrat 14 schützt.
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In Bezug auf (ii) hat man herausgefunden, dass der Grad an Adhäsion zwischen der isolierenden Nitridschicht 16 und den Source-Drain-Elektrodenpaaren 2, 4 ausreichend hoch ist, um die Verwendung einer intermediären nicht-edlen Metallschicht bzw. Zwischenschicht aus einem unedlen Metall als eine Adhäsionsförderschicht für die Source-Drain-Elektroden unnötig zu machen. Die von der isolierenden Nitridschicht 16 zur Verfügung gestellte Zunahme an Adhäsion kann durch das Standardtestverfahren ASTM D3359-09 zum Messen der Haftung des Metalls auf dem Substrat durch Verwendung eines Tape-Tests bestätigt werden. Genauer gesagt, wird eine Klinge verwendet, um parallele Linien bzw. Geraden in die in dem Test zu betrachtende Schicht (d. h. in die Metallschicht, deren Haftung an einem darunterliegenden Substrat gemessen werden soll) zu schneiden, um ein Gittermuster aus geschnittenen Linien zu erzeugen. Ein Klebeband wird über dem Gitter platziert und glattgestrichen, um einen guten Kontakt mit der zu betrachtenden gitterbemusterten Schicht herzustellen. Das Klebeband wird dann bis zu einem Winkel von 180° unter Verwendung des freien Endes abgezogen und die so freigelegte zu betrachtende gitterbemusterte Schicht wird auf Adhäsionsfehler untersucht. Mittels dieses Testes wurde demonstriert, dass die isolierenden Nitridschichten 16 die Haftung der mittleren Metallschicht auf der darunter liegenden Planarisierungsschicht des Vorrichtungssubstratbogens 14 verbessert. Gute Haftung wird dadurch charakterisiert, dass die zu betrachtende Schicht in den Gitterquadraten nicht abgelöst wird.
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Man hat herausgefunden, dass der Reinheitsgrad des Nitrids an der Oberfläche der Nitridschicht 16, auf der das Gold abgelagert wird, die adhäsionsfördernde Wirkung der Nitridschicht 16 beeinflussen kann. In dieser Ausführungsform der Erfindung müssen Schritte ergriffen werden, um den atomaren Anteil von Sauerstoff auf der Oberfläche der Nitridschicht 16 zu reduzieren. Zuerst wird ein Sputtern der Nitridschicht 16 nach dem Evakuieren der Sputterkammer auf einen Basisdruck von weniger als ungefähr 1 E-4 Pa und dem Verbleiben des Substrats bei solch geringem Druck für eine Zeitdauer durchgeführt. Dies reduziert den in der Sputterkammer vorhandenen Sauerstoffgehalt und reduziert auch die in dem Plastiksubstratbogen 15 in Form von Feuchtigkeit vorhandene Sauerstoffmenge. Backen des Substrats bei dem genannten niedrigen Druck wird das Ausgasen des Plastiksubstratbogen 15 und der Reduktion der Sauerstoff enge in der Sputterkammer weiter fördern. Auch wird nach der Sputterablagerung der Nitridschicht 16 die Nitridschicht 16 einer Plasmabehandlung wie etwa einer Argon (Ar)- oder Stickstoff (N2)-Plasmabehandlung unterworfen. Die Erfinder haben herausgefunden, dass ein guter Adhäsionsgrad zwischen der darüber liegenden Goldschicht und der Nitridschicht 16 durch eine atomare Reinheit von mehr als 90% (d. h. eine Nitridoberfläche, die weniger als 10 Atomprozent Sauerstoff enthält) erzielt werden kann.
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In Bezug auf (iii) denkt man, dass ein wesentlicher Weg für Verschmutzungen wie etwa Feuchtigkeit und Sauerstoff, um an die elektronischen Elemente zu gelangen, diese Art von Herstellungsprozesses durch die Haftschicht bzw. Haftschichten des zum Befestigen des Vorrichtungssubstratmaterialbogens 14 auf dem steifen Träger verwendeten Haftelements führt, einschließlich der Schnittstelle zwischen einer Haftschicht und dem Vorrichtungssubstratmaterialbogen 14. Insbesondere glaubt man, dass die Haftschicht bzw. Haftschichten einen Weg zum Eindringen solcher Verschmutzungen durch die Schnittstelle mit anderen Schichten, wie etwa des darüber liegenden Vorrichtungssubstratmaterialbogens 14 in 1 und 2 bereitstellt bzw. bereitstellen. Die Nitridschicht 16 stellt eine Sperre gegen das Eindringen solcher Stoffarten dar. Die Nitridschicht 16 ist eingerichtet, eine Wasserdampfübertragungsrate (WVTR) von nicht mehr als ungefähr 1 bis 10–7 g/m2/Tag (z. B. 0,5 g/m2/Tag) bereitzustellen, wie unter den folgenden Bedingungen gemessen wird: atmosphärischer Druck; 100% relative Luftfeuchtigkeit; und eine Temperatur von 38°C. Ein Wasserdampfpermeationsinstrument, das von Mocon, Inc. bereitgestellt wird, kann verwendet werden, um die Wasserdampfübertragungsrate zu messen. Die Nitridschicht 16 könnte durch eine andere Zwischenschicht oder einen Stapel aus Zwischenschichten ersetzt werden, der bzw. die Funktionen (i) und (ii) und bevorzugt auch Funktion (iii) erfüllt. Man hat herausgefunden, dass eine dielektrische Schicht mit einer Dielektrizitätskonstante oberhalb von ungefähr 5 besonders vorteilhaft ist. Zum Beispiel hat eine 50 nm-Schicht aus gesputtetem Aluminiumnitrid eine Dielektrizitätskonstante von zwischen 8,9 und 9,3.
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Beispiele für andere Materialien für die dielektrische Schicht 16 sind andere anorganische Nitride und anorganische Oxide, die elektrisch isolierend sind, insbesondere diejenigen, die für eine Ablagerung mittels Sputterbeschichtung oder andere Dampfablagerungstechniken geeignet sind. Ein Material vom Polymertyp mit einer relativ hohen Dielektrizitätskonstante könnte auch verwendet werden.
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Es gibt keine Notwendigkeit, die Nitridzwischenschicht 16 zu bemustern, um Kurzschlüsse der mittleren Metallschicht zu vermeiden, was vom Standpunkt der Reduktion von Verfahrensschritten und der Reduktion des Biegerisikos und oder eines Risikos für eine andere Verzerrung des Mehrschichtstapels während der Verarbeitung vorteilhaft ist. Ein Widerstandswert von wenigstens 5E12 Ohm/Quadrat (Ω/⎕) für die Zwischenschicht wurde als ausreichend befunden, um einen signifikanten Leckstrom zwischen Source- und Drain-Elektrode durch die Zwischenschicht 16 zu verhindern. Ferner ist es insofern vorteilhaft, dass die Zwischenschicht 16 nicht durch eine photolithographische Technik, die die Verwendung eines Lösungsmittels/Ätzmittels umfasst, bemustert werden muss, als dass das Risiko, das Lösungsmittelreste unterhalb der mittleren Metallschicht aufgebaut werden, besser vermieden werden kann. Das Vorhandensein von Lösungsmittelresten ist allgemein unerwünscht, weil die Reste durch die Vorrichtung diffundieren können, was die Gesamtleistung und die Stabilität der Vorrichtung beeinflusst.
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In einer Ausführungsform wird Ti/Au als die untere Leiterschicht verwendet, aber man geht davon aus, dass Kupfer vom Standpunkt der Erzielung einer guten Haftung und des Vermeidens eines ungewollten Entfernens von Abschnitten der unteren Leiterschicht, die als Teil der Vorrichtung übrigbleiben sollen, während des photolithographischen Bemusterungsprozesses für die untere Leiterschicht besser ist.
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Wir haben das Beispiel einer Anzeigerückebene, die eine aktive Matrixanordnung aus TFTs enthält, zu dem Zweck ausgewählt, Ausführungsformen der Erfindung zu beschreiben. Allerdings haben oben beschriebene Techniken auch eine Anwendung in anderen Anordnungen von TFTs mit oder ohne andere Komponenten wie Zwischenverbindern, Widerständen und Kondensatoren. Beispiele für andere Anwendungen umfassen Logikschaltkreise, aktive Matrixschaltungen für eine Speichereinrichtung und eine nutzerdefinierte Gateanordnungsschaltung. Auch für die obige Beschreibung von Techniken gemäß Ausführungsformen der vorliegenden Erfindung haben wir das Beispiel ausgewählt, bei dem eine Mehrzahl von TFT-Anordnungen auf einem Bogen aus Vorrichtungssubstratmaterial gebildet wird und dann später der Bogen aus Substratmaterial in individuelle Vorrichtungssubstrate aufgeteilt wird. Allerdings können gleichartige Techniken auch auf den Fall angewandt werden, bei dem ein oder mehr Vorrichtungssubstrate individuell auf einem Träger befestigt werden, bevor ein oder mehr elektronische Elemente auf der Vorrichtung ein oder mehrere Vorrichtungssubstrate gebildet werden.
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Zusätzlich zu jeglichen ausdrücklich oben genannten Abwandlungen wird es für einen Fachmann klar sein, dass verschiedene andere Abwandlungen der vorliegenden Ausführungsform innerhalb des Bereichs der Erfindung getätigt werden können.
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ZITATE ENTHALTEN IN DER BESCHREIBUNG
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Zitierte Patentliteratur
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- EP 2010/057863 [0002]
- WO 01/47043 [0040]
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Zitierte Nicht-Patentliteratur
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- Standardtestverfahren ASTM D3359-09 [0043]