DE10328008B4

DE10328008B4 - Integrierte Schaltungsanordnung mit pnp- und npn-Bipolartransistoren sowie Herstellungsverfahren

Info

Publication number: DE10328008B4
Application number: DE10328008A
Authority: DE
Inventors: Stefan Drexl; Martin Dr. Seck; Thomas BÖTTNER; Thomas Huttner
Original assignee: Infineon Technologies AG
Current assignee: Infineon Technologies AG
Priority date: 2003-06-21
Filing date: 2003-06-21
Publication date: 2008-04-03
Anticipated expiration: 2023-06-22
Also published as: DE10328008A1; US7038255B2; US20050029624A1

Abstract

Integrierte Schaltungsanordnung (100),
mit mindestens einem npn-Transistor (104), der in der folgenden Reihenfolge aneinandergrenzend einen n-dotierten Randbereich (182), einen p-dotierten Basisbereich (184) und einen weiteren n-dotierten Randbereich (186) enthält,
und mit mindestens einem pnp-Transistor (102), der in der folgenden Reihenfolge aneinandergrenzend einen p-dotierten Randbereich (114), einen n-dotierten Basisbereich (116) und einen weiteren p-dotierten Randbereich (118) enthält,
mit einem einkristallinem Substrat (108), das den Basisbereich (116) des pnp-Transistors (102), die Randbereiche (114, 118) des pnp-Transistors und den einen Randbereich (182) des npn-Transistors (104) enthält,
mit einem an das Substrat (108) angrenzenden Basisanschlussbereich (139) für den Basisbereich (116) des pnp-Transistors (102),
und mit mindestens einer in dem Basisanschlussbereich (139) angeordneten Aussparung (142) unter der der Basisbereich (116) des pnp-Transistors (102) angeordnet ist,
wobei in der Aussparung (142) ein Randanschlussbereich (120) für den einen Randbereich (118) des pnp-Transistors (102) angeordnet ist,
und wobei der Randanschlussbereich...

Description

Die Erfindung betrifft eine integrierte Schaltungsanordnung, die mindestens einen npn-Bipolartransistor und einen pnp-Bipolartransistor enthält. Der npn-Bipolartransistor enthält in der folgenden Reihenfolge aneinandergrenzend:

– einen n-dotierten ersten Randbereich, der auch als Kollektorbereich bezeichnet wird, einen p-dotierten Basisbereich, und
– einen weiteren n-dotierten Randbereich, der auch als Emitterbereich bezeichnet wird.

Der pnp-Bipolartransistor enthält in der folgenden Reihenfolge aneinandergrenzend:

– einen p-dotierten Randbereich, der auch als Kollektorbereich bezeichnet wird,
– einen n-dotierten Basisbereich, und einen weiteren p-dotierten Randbereich, der auch als Emitterbereich bezeichnet wird.

Die Emitterbereiche sind üblicherweise höher dotiert als die Kollektorbereiche. Die Dotierung des Basisbereiches ist üblicherweise höher als die Dotierung des Kollektorbereiches.
Die Randbereiche und der Basisbereich eines Transistors sind in einkristallinem Halbleitermaterial angeordnet. In einem Basisanschlussbereich befindet sich eine Aussparung unter der der Basisbereich des pnp-Transistors angeordnet ist. Bei dem npn-Transistor wird in einer Aussparung einer Isolierschicht eine einkristalline Schicht erzeugt, um beispielsweise durch die Verwendung von zwei aneinandergrenzenden einkristallinen Schichten mit voneinander verschiedenen Grundmaterial die elektrischen Eigenschaften des Transistors zu verbessern, beispielsweise die sogenannte Transitfrequenz.
Eine solche integrierte Schaltungsanordnung ist beispielsweise aus der deutschen Patentschrift DE 19958062 C2 bekannt, wobei dort noch eine zusätzliche Silizidierung durchgeführt wird, die jedoch auch entfallen kann. Weiterhin wird auf die EP 1 039 532 A2 , die EP 0 137 306 A1 , die DE 197 02 320 A1 , die FR 1 448 776 und die US 3 611 067 verwiesen.
Es ist Aufgabe der Erfindung, eine einfach herzustellende integrierte Schaltungsanordnung mit npn- und pnp-Bipolartransistoren anzugeben, die insbesondere gute elektrische Eigenschaften haben. Außerdem soll ein Herstellungsverfahren angegeben werden.
Die erfindungsgemäße Schaltungsanordnung hat die im Patentanspruch 1 genannten Merkmale, insb. die folgenden Merkmale:

– in der Aussparung des Basisanschlussbereiches ist ein Randanschlussbereich für den einen Randbereich des pnp-Transistors angeordnet, insbesondere für den Emitter, und
– der Randanschlussbereich hat einen in der Aussparung angeordneten substratnahen Teil und einen, außerhalb der Aussparung angeordneten substratfernen Teil, der weiter weg vom Substrat angeordnet ist als der substratnahe Teil und der den Basisanschlussbereich überlappt.

Damit wird die wirksame Breite des Randbereiches bzw. des Emitterbereiches nicht durch die Breite des substratfernen Teils beeinflusst. Außerdem lässt sich der Randabschlussbereich strukturieren ohne dass das Substrat als Ätzstopp dient. Hinzu kommt, dass auch die Herstellung des npn-Transistors die elektrischen Eigenschaften des pnp-Transistors weniger beeinträchtigt, da das Substrat des pnp-Transistors durch den Basisanschlussbereich und durch den Randabschlussbereich geschützt werden kann, bevor bspw. ein langes Überätzen zur Herstellung des npn-Transistors durchgeführt wird. Weitere technische Wirkungen werden unten an Hand der Figurenbeschreibungen erläutert.
Bei einer Weiterbildung wird für den Basisbereich des npn-Transistors ein anderes Grundmaterial als für den Basisbereich des pnp-Transistors verwendet. Die elektrischen Eigenschaften, z.B. die Transitfrequenz, des npn-Transistor verbessern sich dadurch erheblich, ohne jedoch die elektrischen Eigenschaften des pnp-Transistors zu beeinträchtigen. Damit werden Schaltungen mit pnp- und npn-Transistoren wieder attraktiv. Bspw. lässt sich eine an der positiven Betriebsspannung angeschlossene Konstantstromquelle mit pnp-Transistoren einfacher herstellen als nur mit npn-Transistoren.
Bei einer anderen Weiterbildung erstreckt sich die Isolierschicht zur Aufnahme des Basisbereiches des npn-Transistors auch in den Bereich des pnp-Transistors und wird dort für Isolierzwecke oder Nivellierungszwecke verwendet, ohne dass bei der Herstellung zusätzliche Verfahrensschritte auszuführen sind.
Bei einer anderen Weiterbildung werden in der Aussparung des pnp-Transistors und in der Aussparung des npn-Transistors voneinander verschiedene Abstandselement bzw. sogenannte Spacer eingesetzt. Dies ermöglicht es, die Spacer jeweils mit Hinblick auf den pnp-Transistor bzw. auf den npn-Transistor ohne Kompromisse bzgl. des anderen Transistors zu optimieren.
Bei einer nächsten Weiterbildung ist der weiter von der Aussparung entfernte Randbereich des pnp-Transistors mit Hilfe eines Dotiergebietes ausgebildet, das den gleichen Umriss wie die Aussparung hat. Mit anderen Worten heißt das, dass die Aussparung als Implantationsmaske verwendet worden ist. Damit hat die Aussparung eine weitere Funktion. Solche Verfahren werden auch als SIC-Verfahren (selektiv implantierter Kollektor) bezeichnet. Durch das SIC-Verfahren lässt sich ein kleines Kollektorgebiet ohne Zusatzmaske erzeugen. Aufgrund des kleinen Kollektorgebietes wird die parasitäre Basiskollektor-Kapazität im Vergleich zu einem breiteren Kollektor erheblich gesenkt. Die elektrischen Eigenschaften des pnp- Transistors verbessern sich weiter. Dies erhöht den Anreiz, Schaltungen zu nutzen, die sowohl npn- als auch pnp-Transistoren enthalten. Beispielsweise lassen sich Stromquellen an positivem Potential einfacher mit pnp-Transistoren realisieren als mit npn-Transistoren. Bisher war ein SIC-Verfahren bei der gleichzeitigen Herstellung von npn- und pnp-Transistoren nur im Bereich des npn-Transistors möglich.
Bei einer nächsten Weiterbildung der erfindungsgemäßen Schaltungsanordnung ist der pnp-Transistors als Multiemitter-Transistor ausgebildet, der mindestens zwei Aussparungen enthält, an denen außerhalb der jeweiligen Aussparung elekrisch leitfähiges Material des Anschlussbereiches eines Emitters angrenzt. Bei der erfindungsgemäßen Schaltungsanordnung lässt sich die Breite des Emitters im Vergleich zu bisherigen pnp-Transistoren in Schaltungen mit npn-Transistoren verringern. Eine kleine Emitterbreite bewirkt gute Hochfrequenzeigenschaften des Transistors, verringert aber den maximal zulässigen Schaltstrom. Um dennoch größere Ströme schalten zu können wird auch die Anordnung mehrerer Emitterbereiche nebeneinander attraktiv, wobei die insgesamt benötigte Chipfläche aufgrund der verringerten Emitterbreite klein ist. Es lassen sich also auf einer kleinen Chipfläche Multiemitter-pnp-Transistoren mit guten Hochfrequenzeigenschaften und hohen schaltbaren Stromstärken herstellen.
Bei einer anderen Weiterbildung sind die in der erfindungsgemäßen Schaltungsanordnung enthaltenen Dotierungen von dem entgegengesetzten Typ zu den oben angegebenen Typen. Demzufolge würde beispielsweise dem pnp-Transistor ein npn-Transistor.
Die Erfindung betrifft in einem weiteren Aspekt ein Verfahren zum Herstellen einer integrierten Schaltungsanordnung, insbesondere der erfindungsgemäßen Schaltungsanordnung oder einer derer Weiterbildungen. Damit gelten die oben genannten technischen Wirkungen auch für das erfindungsgemäße Verfahren und dessen Weiterbildungen. Das erfindungsgemäße Verfahren hat die im Patentanspruch 21 genannten Merkmale.
Im Folgenden werden Ausführungsbeispiele der Erfindung an Hand der beiliegenden Zeichnungen erläutert. Darin zeigen:
1 die Anätzung eines Basisanschlussbereiches eines pnp-Transistors beim gleichzeitigen Überätzen im Bereich eines npn-Transistors,
2 eine integrierte Schaltungsanordnung mit einem pnp-Transistor und einem npn-Transistor, und
3 bis 5 Herstellungsstufen bei der Herstellung der in 2 gezeigten Schaltungsanordnung.
1 zeigt die Herstellung einer integrierten Schaltungsanordnung 8 gemäß der deutschen Patentschrift DE 19958062 C2 . Die integrierte Schaltungsanordnung 8 enthält ein nicht dargestelltes n-dotiertes Substrat aus Silizium. In dem Substrat oder auf in einer auf dem Substrat angeordneten n-Epitaxieschicht 10, befindet sich im Bereich des pnp-Transistors an der Oberfläche der n-Epitaxieschicht 10 ein n-dotierter Dotierbereich 12 der später den Basisanschlussbereich des pnp-Transistors bildet. Die Dotierstoffkonzentration im Dotierbe reich 12 beträgt beispielsweise 10¹⁸ Dotierstoffatome je cm³ (Kubikzentimeter), so dass der Dotierbereich 12 zur Ausbildung eines Basisbereiches des pnp-Transistors geeignet ist. Unterhalb des Dotierbereiches 12 befindet sich ein Dotierbereich 14, in dem eine Grunddotierung der n-Epitaxieschicht von beispielsweise 10¹⁷ Dotieratomen je cm³ vorliegt.
Im Bereich des npn-Transistors befindet sich an der Oberfläche der n-Epitaxieschicht 10 ein Dotierbereich 16, der n-dotiert ist und beispielsweise eine Dotierung von 10¹⁷ Dotieratomen je cm³ hat. Der Dotierbereich 16 enthält den Kollektorbereich des npn-Transistors.
Auf dem Substrat bzw. auf der n-Epitaxieschicht 10 befindet sich eine Isolierschicht 18, die beispielsweise eine Dicke von 100 nm hat und aus Siliziumdioxid besteht. Im Bereich des pnp-Transistors ist die Isolierschicht 18 großflächig ausgespart, so dass sie in 1 nicht dargestellt ist. Im Bereich des npn-Transistors, insbesondere oberhalb des Dotierbereiches 16, ist dagegen die Isolierschicht 18 vorhanden und noch unstrukturiert.
Nach dem Aufbringen der Isolierschicht 18 wurde eine stark p-dotierte polykristalline Siliziumschicht 20 ganzflächig abgeschieden, die im folgenden kurz als Polysiliziumschicht 20 bezeichnet wird. Beispielsweise sind 10²⁰ Dotieratome je cm³ in der Polysiliziumschicht 20 vorhanden. Im Bereich des pnp-Transistors liegt die Polysiliziumschicht 20 aufgrund der dort fehlenden Isolierschicht 18 auf dem Dotierbereich 12 auf. Im Bereich des npn-Transistors liegt die Polysiliziumschicht 20 dagegen auf der Isolierschicht 18 auf.
Oberhalb der Polysiliziumschicht 20 wurde eine isolierende Deckschicht 22 ganzflächig aufgebracht. Danach wurde Fotolack 24 auf die Deckschicht 22 aufgebracht, belichtet und entwickelt, so dass die in 1 dargestellten Bereiche des Fotolacks 24 stehen geblieben sind, d.h. oberhalb eines Emit teranschlussbereiches des pnp-Transistors und oberhalb eines Basisanschlussbereiches des npn-Transistors.
Anschließend wird eine Ätzung zur Strukturierung der Deckschicht 22 und zur Strukturierung der darunterliegenden Polysiliziumschicht 20 durchgeführt, beispielsweise mit Hilfe von reaktivem Ionenätzen, siehe Pfeile 26 und 28. Das reaktive Ionenätzen wird beim Ätzen der Polysiliziumschicht 20 selektiv zur Isolierschicht 18 durchgeführt. Um schräge Flanken 30 der Polysiliziumschicht 20 im Bereich des npn-Transistors vollständig zu beseitigen, wäre ein starkes überätzen erforderlich. Aufgrund der starken Oberätzung beim Ätzen der Polysiliziumschicht 20 würde aber im Bereich des pnp-Transistors der Dotierbereich 12 durchtrennt werden. Deshalb wird nur schwach überätzt, wobei der Dotierbereich 12 angeätzt und somit dessen ursprüngliche Dicke D1 um eine Dicke D2 vermindert wird, z.B. um mehr als 5 Nanometer oder um mehr als 10 Nanometer. Hinzu kommt, dass die Selektivität im Bereich des pnp-Transistors beim Ätzen der Polysiliziumschicht 20 aufgrund des unter der Polysiliziumschicht 20 liegenden Siliziums erheblich geringer als die Selektivität im Bereich des npn-Transistors ist, wo unter der Polysiliziumschicht 20 die Isolierschicht 18 aus Siliziumdioxid liegt.
Gemäß dem Stand der Technik wird zur Erzielung eines Synergieeffektes das npn-Emitterpoly zur Kontaktierung der pnp-Basis verwendet. Der Innenspacer des npn-Transistors dient dem pnp-Transistor zur Emitter/Basis Isolation. Hierbei muss das pnp-Basispoly über den Emitter gezogen werden, um einen Ätzstop auf Oxide zu ermöglichen. Die Lagefehlertoleranzen der Kontaktierung begrenzen beim Stand der Technik die minimale Emitterbreite. Die Emitterbreite und die Anätzung sind also Faktoren, die eine Optimierung des pnp-Transistors erheblich erschweren.
2 zeigt eine integrierte Schaltungsanordnung 100, bei deren Herstellung die an Hand der 1 erläuterten Proble me nicht mehr auftreten. Die integrierte Schaltungsanordnung enthält einen im linken Teil der 2 dargestellten pnp-Transistor 102 und einen im rechten Teil der 2 dargestellten npn-Transistor 104. Beide Transistoren 102 und 104 sind vertikale Transistoren, bei denen der aktive Emitterbereich, der Basisbereich und der aktive Kollektorbereich vertikal angeordnet sind, wenn eine den Transistor tragende Substratoberfläche des Substrats 108 horizontal liegt, d.h. die aktiven Bereiche sind in Normalenrichtung einer Hauptfläche des Substrats 108 aufgereiht, wobei eine Hauptfläche eine Fläche mit einem erheblich größeren Flächeninhalt als beispielsweise eine Randfläche des Substrats 108 ist.
Die Transistoren 102 und 104 können sowohl benachbart zueinander als auch in weit voneinander entfernt liegenden Schaltungsteilen der integrierten Schaltungsanordnung 100 angeordnet werden. Beispielsweise liegen mehrere andere Bauelemente zwischen den beiden Transistoren 102 und 104.
Der Transistor 102 enthält ausgehend von einem Substrat 108 mit zunehmendem Abstand vom Substrat 108 in der angegebenen Reihenfolge aneinadergrenzend:

– eine n-dotierte Wanne 110,
– eine p-dotierte vergrabene Kollektorzuleitungsschicht 111,
– einen einkristallinen p-dotierten Kollektorbereich 114,
– einen einkristallinen n-dotierten Basisbereich 116,
– einen einkristallinen p-dotierten Emitterbereich 118,
– einen stark p-dotierten polykristallinen Emitteranschlussbereich 120, bspw. aus Polysilizium, und
– einen metallischen Emitteranschluss 124, beispielsweise aus Wolfram.

Die n-dotierte Wanne 110 ist über zwei vertikale Dotierbereiche 112 und 113 angeschlossen. In der Epitaxieschicht 126 bzw. in einer Oberfläche des Substrats 108 sind flache Isoliergräben angeordnet, von denen in 2 sieben Isolier gräben 125 bis 129 sowie 194 und 195 dargestellt sind. Bspw. beträgt die Tiefe der flachen Isoliergräben weniger als ein Mikrometer. Die n-Epitaxieschicht 126 wird von den flachen Isoliergräben 125 bis 129 bspw. vollständig durchdrungen. Ein zwischen diesen Isolationsgräben 126 und 128 angeordneter Isolationsgraben 127, dient zur Isolation eines n-Dotierbereiches 134 zur Aufnahme des Basisbereiches 116 von einem p-Dotierbereich 136 zum Anschluss der vergrabenen p-Kollektorzuleitung 111. Zwischen den Isoliergräben 125 und dem Isoliergraben 126 befindet sich ein n-Dotierbereich 133, der zum vertikalen Dotierbereich 112 führt. Zwischen dem Isoliergraben 128 und 129 befindet sich ein n-Dotierbereich 135, der zum vertikalen Dotierbereich 113 führt. Die Isoliergräben 125 und 129 werden von tiefen Isoliergräben 130 und 132 durchdrungen, die bspw. tiefer als ein Mikrometer sind.
Auf den Isoliergräben 127 und 138 sowie auf dem dazwischen liegenden Dotierbereich 134 und auf Teilen des Basisbereiches 116 befindet sich ein Basisanschlussbereich 139 aus stark n-dotiertem polykristallinem Silizium mit einer Schichtdicke von bspw. 200 nm. Auf dem Basisanschlussbereich 139 ist ein Deckschicht 140 angeordnet, die beispielsweise eine Dicke von 100 nm hat und aus Siliziumoxid besteht. Der Basisanschlussbereich 139 und die Deckschicht 140 enthalten eine Aussparung 142 zur Aufnahme des polykristallinen Emitteranschlussbereiches 120 und zweier Spacer 144 und 146 aus elektrisch isolierendem Material, bspw. aus Siliziumdioxid und/oder Siliziumnitrid. Die Spacer 144 und 146 können sowohl als Einfachspacer aus einer Isolierschicht 143 oder als Doppelspacer aus zwei Schichten aus voneinander verschiedenen Materialien erzeugt worden sein. Die Isolierschicht 143 liegt auch auf der Deckschicht 140 auf und enthält eine Aussparung 262 für den außerhalb der Aussparung 142 angeordneten Teil des Emitteranschlussbereiches 120.
Die Deckschicht 140 enthält außerdem beidseitig der Aussparung 142 Aussparungen 148 und 152 für metallische Basisan schlösse 150 und 154, die an den Basisanschlussbereich 139 grenzen. Die Basisanschlüsse 150 und 154 durchdringen auch die auf der Deckschicht 140 aufliegende Isolierschicht 143.
Die Isolierschicht 143 erstreckt sich auch oberhalb der n-Wanne 110 und im Bereich des Dotierbereiches 136 zum Anschluss der Kollektorzuleitung 111. Am linken Rand der n-Wanne 110 oberhalb des vertikalen Dotierbereiches 112 und oberhalb des n-Dotierbereiches 133 befindet sich in der Isolierschicht 143 eine Aussparung 156 in der ein stark n-dotierter Wannenanschlussbereich 158 aus polykristallinem Silizium angeordnet ist. Zwischen dem n-Dotierbereich 133 und dem Wannenanschlussbereich 158 befindet sich ein n-dotierter Diffusionsbereich 159. Der Diffusionsbereich 159 entsteht durch Ausdiffusion von Dotierstoffen aus dem Wannenanschlussbereich 158. Der Wannenanschlussbereich 148 ist mit Hilfe eines metallischen Wannenanschlusses 160 angeschlossen.
Am rechten Rand der n-Wanne 110 oberhalb des vertikalen Dotierbereiches 113 und oberhalb des n-Dotierbereiches 135 befindet sich in der Isolierschicht 143 eine Aussparung 162 in der ein stark n-dotierter Wannenanschlussbereich 164 aus polykristallinem Silizium angeordnet ist. Zwischen dem n-Dotierbereich 135 und dem Wannenanschlussbereich 164 befindet sich ein n-dotierter Diffusionsbereich 166. Der Diffusionsbereich 166 entsteht durch Ausdiffusion von Dotierstoffen aus dem Wannenanschlussbereich 164. Der Wannenanschlussbereich 164 ist mit Hilfe eines metallischen Wannenanschlusses 168 angeschlossen.
Im Bereich des Kollektoranschlusses oberhalb des p-Dotierbereiches 136 befindet sich in der Isolierschicht 143 eine Aussparung 170 in der ein stark p-dotierter Kollektoranschlussbereich 172 aus polykristallinem Silizium angeordnet ist. Zwischen dem p-Dotierbereich 136 und dem Kollektoranschlussbereich 172 befindet sich ein p-dotierter Diffusionsbereich 174. Der Diffusionsbereich 174 entsteht durch Ausdif fusion von Dotierstoffen aus dem Kollektoranschlussbereich 172. Der Kollektoranschlussbereich 172 ist mit Hilfe eines metallischen Kollektoranschlusses 176 angeschlossen.
Der Emitteranschluss 124, die Basisanschlüsse 150, 154, der Kollektoranschluss 176 und die Wannenanschlüsse 160 und 168 liegen in einer Zwischenlagen-Isolierschicht 178, die beispielsweise aus Siliziumdioxid besteht. Weitere Metallisierungslagen zum Anschluss des Transistors 102 sind in 2 nicht dargestellt.
Der npn-Transistor 104 enthält ausgehend von demselben Substrat 108 mit zunehmendem Abstand vom Substrat 108 in der angegebenen Reihenfolge aneinandergrenzend:

– eine n-dotierte vergrabene Kollektorzuleitung 180,
– einen einkristallinen n-dotierten Kollektorbereich 182,
– einen einkristallinen p-dotierten Basisbereich 184,
– einen einkristallinen n-dotierten Emitterbereich 186,
– einen stark n-dotierten polykristallinen Emitteranschlussbereich 188, und
– einen metallischen Emitteranschluss 190.

Der Transistor 104 wird durch den Isoliergraben 129 und den Isoliergraben 194 lateral isoliert. Zwischen den Isolationsgräben 129 und 194 ist ein flacher Isolationsgraben 195 angeordnet, der den Kollektorbereich 182 von einem n-dotierten Dotierbereich 198 isoliert. Der Dotierbereich 198 dient zum Anschluss der vergrabenen Kollektorzuleitung 180. Der flache Isoliergraben 129 wird von einem weiteren tiefen Isoliergraben 196 durchdrungen. Der Isoliergraben 194 wird von einem tiefen Isoliergraben 197 durchdrungen.
Auch auf den Isoliergräben 129, 195 und 194 ist ebenfalls die Isolierschicht 143 angeordnet. Die Isolierschicht 143 hat im Bereich des npn-Transistors 104 eine Aussparung 200, in der eine durch selektive Epitaxie aufgewachsene Silizium-Germaniumschicht angeordnet ist. Die Aussparung 200 und damit die Silizium-Germaniumschicht enthält den Basisbereich 184 und den Emitterbereich 186 des npn-Transistors 104.
In der Isolierschicht 143 befindet sich im Bereich des npn-Transistors 104 außerdem eine Aussparung 202, in der ein stark n-dotierter polykristalliner Kollektoranschlussbereich 204 bspw. aus Silizium angeordnet ist. Der Dotierstoff des Kollektoranschlussbereiches 204 ist zum Teil in das Substrat 108 eindiffundiert worden und bildet dort einen Diffusionsbereich 206, der an den Dotierbereich 198 angrenzt. Der Kollektoranschlussbereich 204 ist über einen metallischen Kollektoranschluss 208 angeschlossen.
Den Rand der Aussparung 200 überlappend sind auf der Isolierschicht 143 und auf der Silizium-Germanium-Schicht im Bereich des npn-Transistors 104 außerdem zwei p-dotierte polykristalline Bereiche 210 und 212 aus polykristallinem Silizium angeordnet. Die polykristallinen Bereiche 210 und 212 werden von verbliebenen Bereichen einer Deckschicht 214 bedeckt. Der polykristalline Bereich 212 ist über einen metallischen Basisanschluss 230 angeschlossen.
An den Seitenflächen der polykristallinen Bereiche 210, 212 und der Bereiche der Deckschicht 214 sind in einer Aussparung 216 Spacer 220 und 222 angeordnet, die an den polykristallinen Emitteranschlussbereich 188 angrenzen. Die Spacer 220 und 222 sind ebenfalls Einfachspacer oder Doppelspacer.
Aus den dotierten polykristallinen Bereichen 210 und 212 sind Dotierstoffe in den innerhalb der Aussparung 200 angeordneten Silizium-Germaniumbereich eingedrungen und bilden dort Dotierbereiche 232 und 234 zum Anschluss des Basisbereiches 184. Auch der Emitterbereich 186 ist durch Ausdiffusion von Dotierstoffen entstanden, jedoch aus dem Emitteranschlussbereich 188.
Die Transistoren 102 und 104 sind beispielsweise radialsymmetrische Transistoren oder Transistoren, deren Schichten sich senkrecht zur Blattebene nach hinten oder nach vorne fortsetzen.
3 zeigt eine Herstellungsstufe der integrierten Schaltungsanordnung 100. Ausgehend vom p-dotierten Substrat 108 wird zunächst im Bereich des npn-Transistors 104 die n-dotierte vergrabene Kollektorzuleitung 180 durch Implantation und anschließende Eindiffusion erzeugt. Im Bereich des pnp-Transistors wird dann die n-Wanne 110 implantiert, die zur Isolation des Transistors 102 gegen das Substrat 108 dient.
Danach wird durch ganzflächige Epitaxie die n-Epitaxieschicht 126 aufgebracht mit einer Dotierstoffkonzentration von bspw. 10¹⁷ cm^–3. Alternativ wird keine Epitaxieschicht aufgebracht, sofern die Bereiche 110 und 180 mit höherer Energie implantiert werden. In der Epitaxieschicht 126 werden danach mit Hilfe eines fotolithografischen Prozesses die flachen Isoliergräben 125 bis 129 sowie 194 und 195 gebildet, beispielsweise mit Hilfe einer reaktiven Ionenätzung. Anschließend werden die tiefen Isoliergräben 130, 132, 196 und 197 hergestellt. Danach werden die flachen Isoliergräben 125 bis 129 sowie 194 und 195 und auch die tiefen Isoliergräben 130, 132, 196 und 197 mit Siliziumdioxid gefüllt, das anschließend planarisiert wird. Alternativ lässt sich an Stelle der flachen Isoliergräben 125 bis 129 sowie 194 und 195 auch eine LOCOS-Technik (LOCal Oxidization of Silicon) verwenden. Durch die flachen Isoliergräben 125 bis 129 sowie 194 und 195 wird auch die Lage der Dotierbereiche 133 bis 135, des Dotierbereichs 198 und des Kollektorbereiches 182 des npn-Transistors 102 festgelegt.
Anschließend wird eine dünne Streuoxidschicht 240 aufgebracht. Die Streuoxidschicht 240 ist bspw. 20 nm (Nanometer) dick.
In einem folgenden optionalen Implantationsschritt unter Verwendung einer nicht dargestellten Fotomaske wird der Dotierbereich 198 dotiert. Beispielsweise mit Hilfe einer Implantation und einer anschließenden Diffusion. Diese Implantation wird auch als npn-Kollektortief-Implantation bezeichnet.
Danach werden unter Zuhilfenahme weiterer Zusatzmasken die vergrabene Kollektorzuleitung 111 und der p-Dotierbereich 136 erzeugt, der zum Anschluss des Kollektorbereiches 114 des pnp-Transistors 102 dient. Weiterhin werden die vertikalen Dotierbereiche 112 und 113 implantiert.
Nach der Durchführung dieser Implantationsschritte wird das Streuoxid lokal entfernt. Dazu lässt sich die bereits zur Implantation der Kollektorzuleitung 111 verwendete Maske in einem fotolithografischen Prozess nochmals verwenden. Es entsteht in der Streuoxidschicht 240 eine Aussparung 242, die oberhalb der Kollektorzuleitung 111 des pnp-Transistors 102 liegt.
In einem folgenden Verfahrensschritt wird eine amorphe oder polykristalline Siliziumschicht abgeschieden, die auch den späteren Basisanschlussbereich 139 enthält. Danach wird auf die noch vollständig unstrukturierte Siliziumschicht die Deckschicht 140 aufgebracht, bspw. in einem TEOS-Verfahren (tetra ethyl ortho silicate).
Auf die Deckschicht 140 wird dann eine Fotolackschicht 250 aufgebracht. Die Fotolackschicht 250 wird selektiv belichtet und entwickelt, um die Lage der Aussparung 142 und des Basisanschlussbereiches 139 festzulegen. Anschließend wird die Aussparungen 142 geätzt und die polykristalline Siliziumschicht sowie die Deckschicht 140 werden in den nicht den Basisanschlussbereich 139 bildenden Bereichen entfernt, beispielsweise mit Hilfe eines reaktiven Ionenätzprozesses, siehe Pfeile 252 oder nass-chemisch. Dabei wird das Substrat 108 unterhalb der Aussparung 142, d.h. im zukünftigen pnp-Emitterbereich, nur gering angeätzt. Insbesondere ist kein langes Überätzen erforderlich. Alternativ lässt sich auch eine Hartmaske, insbesondere eine Siliziumnitrid-Hartmaske, zur Strukturierung der polykristallinen Siliziumschicht und der Deckschicht 140 verwenden. Die Reste der Fotolackschicht 250 und ggf. die Hartmaske werden nach der Strukturierung des Basisanschlussbereiches 139 wieder entfernt.
Wie in 4 dargestellt, wird anschließend innerhalb der Aussparung 242 der Streuoxidschicht 240 an den nicht vom Basisanschlussbereich bedeckten Stellen eine dünne Streuoxidschicht 254 erzeugt, bspw. durch eine thermische Oxidation.
Ohne Verwendung einer zusätzlichen Maske oder unter Verwendung einer Maske mit großen Toleranzen wird anschließend unter der Aussparung 142 der Basisbereich 116 selbstjustierend implantiert. Ohne Verwendung einer zusätzlichen Maske oder unter Verwendung einer Maske mit großen Toleranzen wird danach der Kollektorbereich 114 selbstjustierend implantiert, der ebenfalls unterhalb der Aussparung 142 angeordnet ist.
Die Tiefe des Basisbereiches 116 ist damit unabhängig von der Überätzung beim Erzeugen der Aussparung 142. Der Anschluss des Basisbereiches 116 wird über eine Ausdiffusion aus dem n-Polysilizium des Basisanschlussbereiches 139 erzeugt. Diese Ausdiffusion wird bspw. zu einem späteren Zeitpunkt durchgeführt.
Wie in 5 dargestellt, werden nach den beiden Implantationen die Streuoxidschichten 240 und 254 entfernt. Anschließend wird die Isolierschicht 143 ganzflächig abgeschieden, bspw. in einem TEOS-Verfahren (tetra ethyl ortho silicate) mit einer Dicke von bspw. 200 nm.
Danach wird eine Fotolackschicht 260 auf die Isolierschicht 143 aufgebracht und selektiv belichtet, um die Lage der Aus sparungen 156, 170, 162, 202 sowie einer Aussparung 262 auf der Deckschicht 140 festzulegen. Danach wird die Fotolackschicht 260 entwickelt. Mit einem anisotropen Ätzprozess werden danach die Aussparungen 156, 170, 162, 202 und 262 geätzt, wobei unterhalb der Aussparung 262 in der Aussparung 142 die Spacer 144 und 146 erzeugt werden. Die anisotrope Atzung wird bspw. trockenchemisch durchgeführt.
Bei einem alternativen Ausführungsbeispiel wird über der Isolierschicht 143 bspw. eine Nitridschicht erzeugt, die anisotrop geätzt wird, so dass erste Bereiche von Doppelspacern entstehen. Danach wird die Isolierschicht 143 isotrop geätzt, wobei die Doppelspacer entstehen. Die Anätzung des pnp-Basisbereiches 116 wird durch die Verwendung von Doppelspacern geringer, insbesondere bei nasschemischer isotroper Ätzung.
Während der Erzeugung der Spacer 144 und 146 schützt die Fotolackschicht 260 die Isolierschicht 143 oberhalb des Kollektorbereiches 182 vor Anätzungen. Bei einem weiteren Ausführungsbeispiel liegt die Aussparung 262 nicht auf der Deckschicht 140 sondern auf den Isoliergräben 127 und 128.
Wie wieder in 2 dargestellt, werden anschließend die Reste der Fotolackschicht 260 entfernt. Es wird eine p-dotierte polykristalline Siliziumschicht abgeschieden. Auf die Siliziumschicht wird die Deckschicht 214 aufgebracht, beispielsweise mit Hilfe eines Abscheidungsprozesses. Anschließend wird eine nicht dargestellte Fotolackschicht aufgebracht und selektiv belichtet. Die belichtete Fotolackschicht wird entwickelt, um die Grenzen des polykristallinen Emitteranschlussbereiches 120, des polykristallinen Kollektoranschlussbereiches 172, des polykristallinen Bereiches 210 und des polykristallinen Bereiches 212 festzulegen. Anschließend werden die Deckschicht 214 und die polykristalline Siliziumschicht mit Hilfe der strukturierten Fotolackschicht strukturiert, wobei der Emitteranschlussbereich 120, der Kollektoranschlussbereich 172, der polykristalline Bereich 210 und der polykristalline Bereich 212 aus der polykristallinen Schicht erzeugt werden. Beispielsweise wird eine reaktive Ionenätzung verwendet. Für den Kollektoranschlussbereich 172, den polykristallinen Bereich 210 und den polykristalline Bereich 212 dient die Isolierschicht 143 als Ätzstoppschicht. Für den Emitteranschlussbereich 120 dient die Deckschicht 140 als Ätzstoppschicht. Deshalb greift auch eine lange Überätzung nicht den n-Dotierbereich 134 an. Im npn-Transistor 104 ist das Anätzen des n-Dotierbereiches 198 unkritisch.
Wie weiter aus der 2 ersichtlich, wird anschließend der npn-Transistor 104 vervollständigt. Im Bereich des npn-Transistors 104 werden in der folgenden Reihenfolge insbesondere erzeugt:

– die Spacer 220 und 222, wobei ggf. auch nicht dargestellte gleichartige Spacer am Kollektoranschlussbereich 172 und am Emitteranschlussbereich entstehen,
– die Aussparung 200 durch nass-chemisches Ätzen der Isolierschicht 143,
– die selektive Epitaxieschicht in der Aussparung 200,
– der Kollektoranschlussbereich 204 und der Emitteranschlussbereich 188 aus einer n-dotierten polykristallinen Siliziumschicht mit Hilfe eines fotolithografischen Verfahrens, wobei gleichzeitig vorzugsweise auch die Wannenanschlussbereiche 158 und 162 erzeugt werden.

Anschließend erfolgt eine Temperung zur Diffusion der Dotierstoffe auf dem polykristallinem Silizium. Dabei werden der Emitterbereich 118, die Dotierbereiche 159, 174, 166 und 206, die Dotierbereiche 232 und 234 sowie der Emitterbereich 186 erzeugt. Gleichzeitig diffundieren bspw. auch die Diffusionsbereiche zum Anschluss des Basisbereiches 116 aus dem Basisanschlussbereich 139 aus.
Anschließend wird die Zwischenlager-Isolierschicht 178 aufgebracht, planarisiert und mit Hilfe eines weiteren fotolitho grafischen Verfahrens strukturiert. In die entstehenden Kontaktlöcher werden die metallischen Kontakte eingebracht. Anschließend werden weitere Metallisierungslagen erzeugt.
Bei einem anderen Ausführungsbeispiel werden zusätzlich zu den beiden Bipolartransistortypen noch Feldeffekttransistoren in der integrierten Schaltungsanordnung 100 integriert, so dass bspw. eine BiCMOS-Schaltungsanordnung (Bipolar Complementary Metal Oxide Semiconductor) entsteht. Weitere Abwandlungen sind ein Multiemittertransistor, zusätzliche Kollektorkontakte oder auch nur ein metallischer Basisanschluss.
Durch die erläuterten Verfahren wird ein vertikaler pnp-Transistor 102 auf einfache Art in einen Bipolar -(BiCMOS)-Prozess integriert. Die elektrischen Eigenschaften vorhandener Bauteile, insbesondere des npn-Transistors 104, wird nicht beeinträchtigt. Bei der Herstellung des npn-Transistors 104 erforderliche Schichten und Fotoebenen werden in großer Zahl auch für die Herstellung des pnp-Transistors 102 verwendet. Als Ausführungsbeispiel wurde eine spezielle Technologie mit selektiver Silizium-Germanium-Basisepitaxie erläutert. Jedoch lässt sich die Herstellung des pnp-Transistors 102 auch bei anderen Bipolarprozessen beibehalten.
Bei den Ausführungsbeispielen entsteht ein großer Synergiegewinn, weil das npn-Basispoly als pnp-Emitterpoly verwendet wird. Der npn-Transistor 104 und der pnp-Transistor 102 werden als sogenannte Doppelpoly-selfaligned Transistoren ausgebildet.
Bei den erläuterten Verfahren muss das pnp-Basispoly nicht mehr über den Emitteranschlussbereich gezogen werden, um einen Ätzstop auf einer unter dem Emitteranschlussbereich liegenden Oxidschicht zu ermöglichen. Die Lagefehlertoleranzen der Kontaktierung begrenzen somit nicht mehr die minimale Emitterbreite. Aber selbst wenn man pnp-Basispoly über das Emitterpoly zieht, wird damit die minimale Emitterbreite nicht beeinträchtigt, da sich der Emitteranschlussbereich nach oben verbreitert. Die Aussparung 142 im Basisanschlussbereich 140 und die in ihr angeordneten Spacer 142, 146 begrenzen die Breite des elektrischen Kontaktes des Emitteranschlussbereiches 120 zum Emitterbereich 118 das pnp-Transistors 102, so dass die Breite des Kontaktes im Vergleich zur Breite des substratfernen Teils des Emitteranschlussbereiches klein ist. Die Spacer 142 und 146 grenzen direkt an den Emitteranschlussbereich 120 an.
Durch das Verwenden einer n-Polyschicht als pnp-Basisanschluss 139 unter der Deckschicht 140 aus Oxid erhält man insbesondere die folgenden Vorteile:

– die p-Polysiliziumätzung kann auf der Deckschicht 140 stoppen und eine Überätzung im npn-Emitterfenster ist unkritisch,
– Die Emitterbreite des pnp-Transistors 102 kann deutlich reduziert werden,
– Der pnp-Basislinkwiderstand des pnp-Transistors 102 wird durch die Verminderung der Anätzung des Basisgebietes verringert,
– Es besteht die Möglichkeit den Kollektor des pnp-Transistors 102 durch das Emitterfenster zu implantieren und ihn somit lateral stark einzugrenzen (SIC Implantation) was die Basis-Kollektor-Kapazität reduziert.
– Die zusätzliche n-Polyschicht kann auch als separate Widerstandsebene oder zur Optimierung anderer Bauelemente verwendet werden, z.B. für Dioden, Kapazitäten, Gatepoly oder als Verdrahtungsebene.

Claims

Integrierte Schaltungsanordnung (100), mit mindestens einem npn-Transistor (104), der in der folgenden Reihenfolge aneinandergrenzend einen n-dotierten Randbereich (182), einen p-dotierten Basisbereich (184) und einen weiteren n-dotierten Randbereich (186) enthält, und mit mindestens einem pnp-Transistor (102), der in der folgenden Reihenfolge aneinandergrenzend einen p-dotierten Randbereich (114), einen n-dotierten Basisbereich (116) und einen weiteren p-dotierten Randbereich (118) enthält, mit einem einkristallinem Substrat (108), das den Basisbereich (116) des pnp-Transistors (102), die Randbereiche (114, 118) des pnp-Transistors und den einen Randbereich (182) des npn-Transistors (104) enthält, mit einem an das Substrat (108) angrenzenden Basisanschlussbereich (139) für den Basisbereich (116) des pnp-Transistors (102), und mit mindestens einer in dem Basisanschlussbereich (139) angeordneten Aussparung (142) unter der der Basisbereich (116) des pnp-Transistors (102) angeordnet ist, wobei in der Aussparung (142) ein Randanschlussbereich (120) für den einen Randbereich (118) des pnp-Transistors (102) angeordnet ist, und wobei der Randanschlussbereich (120) einen in der Aussparung (142) angeordneten substratnahen Teil und einen außerhalb der Aussparung (142) angeordneten substratfernen Teil enthält, der weiter weg vom Substrat (108) angeordnet ist als der substratnahe Teil und der den Basisanschlussbereich (139) überlappt, dadurch gekennzeichnet, dass der in der Aussparung (142) angeordnete Randanschlussbereich (120) des pnp-Transistors (102) aus dem gleichen Material besteht, wie ein Basisanschlussbereich (210, 212) des npn-Transistors (104).
Schaltungsanordnung (100) nach Anspruch 1, gekennzeichnet durch einen an das Substrat (108) angrenzenden einkristallinen Bereich, der den Basisbereich (186) und den anderen Randbereich (186) des npn-Transistors (104) enthält und der in einer Aussparung (200) einer Isolierschicht (143) angeordnet ist.
Schaltungsanordnung nach Anspruch 2, dadurch gekennzeichnet, dass der einkristalline Bereich ein anderes Grundmaterial enthält als das Substrat (108).
Schaltungsanordnung (100) nach Anspruch 2 oder 3, dadurch gekennzeichnet, dass mindestens eines der folgenden Merkmale erfüllt ist: die Isolierschicht (143) erstreckt sich auch in den Bereich des pnp-Transistors (102), die Isolierschicht (143) überlappt den Basisanschlussbereich (139) des pnp-Transistors (102).
Schaltungsanordnung (100) nach einem der Ansprüche 2 bis 4, dadurch gekennzeichnet dass die Isolierschicht (143) mindestens eine Aussparung (172) enthält, in der ein Randanschlussbereich (114) für den anderen Randbereich (114) des pnp-Transistors (102) angeordnet ist.
Schaltungsanordnung (100) nach einem der Ansprüche 2 bis 5, dadurch gekennzeichnet, dass die Isolierschicht (143) mindestens eine Aussparung (156, 162) enthält, in der ein Anschlussbereich (158, 164) für eine dotierte Schicht (110) angeordnet ist, die sich zwischen dem pnp-Transistor (102) und dem Substrat (108) befindet.
Schaltungsanordnung (100) nach einem der Ansprüche 2 bis 6, gekennzeichnet durch mindestens ein elektrisch isolierendes Abstandselement (144, 146) in der Aussparung (142) des Basisanschlussbereiches (139) und durch mindestens ein elektrisch isolierendes Abstandselement (220, 222) in der Aussparung (200) der Isolierschicht (143), wobei sich das eine Abstandselement (144, 146) von dem anderen Abstandselement (220, 222) unterscheidet.
Schaltungsanordnung (100) nach Anspruch 7, dadurch gekennzeichnet, dass sich das eine Abstandselement (144, 146) von dem anderen Abstandselement (220, 222) gemäß mindestens einem der folgenden Merkmale unterscheidet: hinsichtlich der Form, hinsichtlich der Abmessungen, hinsichtlich seiner stofflichen Zusammensetzung.
Schaltungsanordnung (100) nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass der eine Randanschlussbereich (120) des pnp-Transistors (102) aus dem gleichen Material besteht, wie ein anderer Randanschlussbereich (172) des pnp-Transistors 102 und/oder wie ein Basisanschlussbereich (210, 212) des npn-Transistors (104).
Schaltungsanordnung (100) nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass ein Anschlussbereich (158, 164) zum Anschluss einer dotierten vergrabenen Schicht (110) zwischen dem pnp-Transistor (102) und dem Substrat (108) aus dem gleichen Material besteht, wie der eine Randanschlussbereich (204) des npn-Transistors (104) und/oder wie der andere Randanschluss-Bereich (188) des npn- Transistors (104).
Schaltungsanordnung (100) nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass das Substrat (108) p-dotiertes Silizium enthält.
Schaltungsanordnung (100) nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass der Basisanschlussbereich (139) eine polykristalline Siliziumschicht ist.
Schaltungsanordnung (100) nach einem der Ansprüche 2 bis 12, soweit auf Anspruch 2 rückbezogen, dadurch gekennzeichnet, dass die Aussparung (142) des Basisanschlussbereiches (139) und die Aussparung (200) der Isolierschicht (143) in einer Ebene liegen.
Schaltungsanordnung (100) nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass der Basisanschlussbereich (139) von einer elektrisch isolierenden Deckschicht (140) bedeckt ist.
Schaltungsanordnung (100) nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass das Substrat (108) eine n-Epitaxieschicht (126) enthält.
Schaltungsanordnung (100) nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass der weiter von der Aussparung (142) im Basisanschlussbereich (139) entferntere Randbereich (114) oder beide Randbereiche (114, 118) des pnp-Transistors (102) die gleichen Umrissform wie diese Aussparung (142) hat.
Schaltungsanordnung nach einem der Ansprüche 2 bis 16, soweit auf Anspruch 2 rückbezogen, dadurch gekennzeichnet, dass auch der weiter von der Aussparung (200) in der Isolierschicht (143) entferntere Randbereich (182) des npn-Transistors (104) oder beide Randbereiche (182, 186) des npn-Transistors (104) die gleiche Umrissform wie die Aussparung (200) in der Isolierschicht (143) hat.
Schaltungsanordnung (100) nach einem der vorhergehenden Ansprüche dadurch gekennzeichnet, dass an den Basisschlussbereich (139) mindestens ein metallischer Kontakt (150, 154) oder mindestens ein metallhaltiger Kontakt angrenzt.
Schaltungsanordnung (100) nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass der pnp-Transistor als Multiemittertransistor ausgebildet ist, der mindestens zwei Aussparungen über Basisbereichen des pnp-Transistors (102) enthält, in denen jeweils ein substratnaher Teil eines Randanschlussbereiches angeordnet ist, der auch einen substratfernen Teil enthält, welcher außerhalb der Aussparung angeordnet ist und die elektrisch leitfähige Schicht (139) überlappt.
Schaltungsanordnung (100) nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass bei Merkmalen, die Dotierungen betreffen, die Dotierungen vom entgegengesetzten Dotiertyp zu den oben genannten Dotiertypen sind.
Verfahren zum Herstellen einer integrierten Schaltungsanordnung (100), die mindestens einen pnp-Transistor (102) enthält, der in der folgenden Reihenfolge aneinandergrenzend einen n-dotierten Randbereich (114), einen p-dotierten Basisbereich (116) und einen weiteren n-dotierten Randbereich (118) enthält, und die mindestens einen npn-Transistor (104) enthält, der in der folgenden Reihenfolge aneinandergrenzend einen p dotierten Randbereich (182), einen n-dotierten Basisbereich (184) und einen weiteren p-dotierten Randbereich (186) enthält, mit den ohne Beschränkungen durch die vorgegebene Reihenfolge ausgeführten Verfahrensschritten: Aufbringen einer elektrisch leitfähigen Schicht (139) oder einer in eine solche Schicht umwandelbaren Schicht auf ein Substrat (108), Aufbringen einer elektrisch isolierenden Deckschicht (140) nach dem Aufbringen der elektrisch leitfähigen Schicht (139), gemeinsames Strukturieren der elektrisch leitfähigen Schicht (139) und der Deckschicht (140) unter Erzeugung mindestens einer Aussparung (142), unter der der Basisbereich des pnp-Transistors (102) angeordnet ist oder angeordnet wird, Aufbringen einer elektrisch isolierenden Isolierschicht (214) nach dem Strukturieren der elektrisch leitfähigen Schicht (139), Strukturieren der Isolierschicht (214) unter Erzeugen mindestens einer weiteren Aussparung (216), unter der der Basisbereich (184) des npn-Transistors (104) angeordnet ist oder angeordnet wird, Aufbringen einer Anschlussschicht aus elektrisch leitfähigem Material oder in ein solches Material umwandelbarem Material vor dem Erzeugen der weiteren Aussparung (216), Strukturieren der Anschlussschicht unter Erzeugen eines Randanschlussbereiches (120) für den einen Randbereich (118) des pnp-Transistors (102) in der Aussparung (142) und überlappend zu der Deckschicht (140) außerhalb der Aussparung (142), dadurch gekennzeichnet, dass beim Strukturieren der Anschlussschicht die weitere Aussparung (216) erzeugt wird.
Verfahren nach Anspruch 21, gekennzeichnet durch den Schritt: Erzeugen von Abstandselementen (144, 146) in der Aussparung (142) des Basisanschlussbereiches (139) ausgehend von der Isolierschicht (143) vor dem Erzeugen der weiteren Aussparung (200).
Verfahren nach Anspruch 21 oder 22, gekennzeichnet durch den Schritt: Strukturieren der Anschlussschicht unter gleichzeitigem Erzeugen mindestens eines Randanschlussbereiches (172) des anderen Randbereiches (114) des pnp-Transistors (102).