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Die
Erfindung betrifft ein Halbleiterspeicher-Bauelement, insbesondere
ein Festwertspeicher-Bauelement, insbesondere ein maskenprogrammierbares
ROM-Bauelement.
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Zur
Informationsspeicherung in digitalen Systemen werden Halbleiterspeicher,
also Halbleiter-Bauelemente mit zumindest einer Speicherzelle verwendet.
Entsprechend der Art der Informationsspeicherung und den verschiedenen
Möglichkeiten, die
Information einzuschreiben und auszulesen, werden die Halbleiterspeicher
in Klassen unterteilt. Bewahrt der Speicher die Information, auch
wenn die Versorgungsspannung abgeschaltet ist, so spricht man von
einem nicht-flüchtigen
Speicher (Festwertspeicher), wie beispielsweise einem ROM (Read Only
Memory). Zur Klasse der flüchtigen
Speicher gehören
die statischen und die dynamischen Speicher, beispielsweise SRAM
(Static Random Access Memory) oder DRAM (Dynamic Random Access Memory).
Diese flüchtigen
Speicherbauelemente können
nach der Herstellung in freier Weise beschrieben und ausgelesen
werden. Im Gegensatz dazu können die
nicht-flüchtigen
Speicherbauelemente nach der Herstellung im allgemeinen nicht beschrieben
werden und im wesentlichen nur zum Lesen benutzt werden.
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Lesespeicher
(ROM) werden in digitalen Systemen verwendet, um Konstanten, Kontrollinformationen
und Programminstruktionen zu speichern. Die Speicherung erfolgt
dadurch, indem an Kreuzungspunkten von Wort- und Bitleitungen Transistoren,
die Verbindungen zwischen den Wort- und Bitleitungen herstellen,
vorhanden oder nicht vorhanden sind. Diese MOS(Metal Oxide Semiconductor)-Transistoren
sind matrixförmig
in einem Speicherfeldbereich des ROM-Bauelements angeordnet.
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Die
Zellen für
ein MOS-ROM-Bauelement (Metal Oxide Semiconductor Read-only-Memory)
benötigen
nur einen Transistor für
ein zu speicherndes Bit. Bei einer möglichen Ausführung wird
bei einem n-Kanaltransistor der Source-Bereich an Masse (”low potential”) angeschlossen.
Zur Speicherung eines Bits (”high” oder ”low potential”) wird
ein elektrischer Kontakt an den Drain-Bereich des Transistors gesetzt
um die elektrische Verbindung zwischen dem Transistor und der Bitleitung
(BL) zu gewährleisten. Wird
nun die Wortleitung (WL), die das Gate des Transistors darstellt,
geöffnet,
kann ”low
potential” vom
Source-Bereich zum Drain-Bereich fließen und über die Bitleitung gelesen
werden. Dadurch ist die 1-Bit ROM-Speicherzelle auf den logischen
Zustand ”0” programmiert.
Um das ”high
potential” zu
programmieren, wird der elektrische Kontakt zwischen dem Drain-Bereich
des Transistors und der Bitleitung weggelassen. Die Bitleitung ist
daher undefiniert und die 1-Bit
ROM-Speicherzelle ist auf den zweiten logischen Zustand ”1” programmiert.
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Entsprechend
der Komplexität
des Systems reicht der Speicherbedarf von nur einigen Bits bis zu vielen
Milliarden Bits. Wird relativ wenig Speicherplatz benötigt, werden
die Speicher als Module neben Datenpfaden und Kontroll-Logik auf
einem Chip integriert. Für
große
Mengen von zu speichernder Information werden Standardbausteine
hergestellt. Beurteilungskriterien für Speicherbausteine sind Kosten (und
damit Komplexität),
schneller Zugriff auf Daten, Verlustleistung und Zuverlässigkeit.
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Lesespeicher
(Festwertspeicher) beziehungsweise ROM-Bauelemente unterscheiden
sich dadurch, ob die Information während des Herstellungsprozesses
oder nach der Herstellung durch elektrische Pulse eingeschrieben
wird. Die im Stand der Technik betrachteten ROM-Bauelemente, bei
denen die Information während
der Herstellung eingeschrieben wird, werden als Masken-ROM-Bauelemente
bezeichnet. Abhängig
von der Art der Datencodierung während
der Herstellung, werden die Masken- ROMs als Diffusions-Typ, als Kontakt-Typ
oder als Via-Kontakt-Typ
klassifiziert. Beim Diffusions-Typ erfolgt die Programmierung dadurch,
dass an den Kreuzungspunkten zwischen den Wort- und Bitleitungen
entsprechend der zu speichernden Information Transistoren oder keine
Transistoren realisiert werden. Die Kodierung bzw. Programmierung
erfolgt daher bereits zu einem sehr frühen Stadium. Nachfolgend sind
bei diesem Typ noch viele Prozessschritte bis zur Fertigstellung
des Speicher-Bauelements notwendig und folglich resultiert bei diesem
Typ eine hohe „turn-around-time”. Damit
wird diejenige Zeitdauer bezeichnet, die benötigt wird, um nach dem Erhalt
der spezifischen Programmierungswünsche des ROMs vom Kunden,
das maskenprogrammierbare ROM fertig hergestellt an den Kunden zu
liefern. Beim Kontakt-Typ wird die Programmierung der Speicherzellen
durch Ausbilden oder Weglassen eines elektrischen Kontakts zwischen
dem Speicherzellen-Transistor und der in der ersten Metallisierungsebene über dem
Speicherzellen-Transistor
angeordneten Bitleitung durchgeführt.
Bei dem Via-Kontakt-Typ
wird die Programmierung in eine höhere Metallisierungsebene verlagert.
Aufgrund der erforderlichen anderen Anordnung der Wort- und Bitleitungen
ist der Flächenbedarf
bei dem Via-Kontakt-Typ und dem Kontakt-Typ jedoch größer als
bei dem Diffusions-Typ. Die Information dieser als Masken-ROMs (”Mask-programmable
ROM”)
bezeichneten Speicher-Bauelemente
ist später
nicht mehr löschbar
und nicht mehr überschreibbar.
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Bei
maskenprogrammierbaren ROMs ist es besonders erwünscht, die sogenannte „turn-around-time” (TAT)
oder „cycle-time” so kurz wie
möglich
zu halten. Ein stetiges Bestreben besteht darin, diese „turn-around-time” zu verkürzen. Zugleich
ist es erwünscht,
den Platzbedarf der Speicherzellen zu minimieren.
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Aus
der Patentschrift
US 5,959,877 ist
ein maskenprogrammierbares ROM-Bauelement bekannt, bei dem die Programmierung
in der zweiten, dritten oder einer höheren Metallisierungsebene durchgeführt werden
kann. Die Transistoren sind in dem Spei cherzellenfeld matrixförmig in
Zeilen und Spalten angeordnet. Die in einer Zeile angeordneten Transistoren
sind mit der gleichen Wortleitung verbunden. Die in Spalten nebeneinander
angeordneten Transistoren sind mit ihren Gate-Anschlüssen mit verschiedenen
Wortleitungen verbunden. Lediglich die dem Rand des Speicherzellenfeldes
zugewandten Diffusionsgebiete der beiden äußeren Transistoren einer Spalte
sind mit Massepotenzial verbunden. Die restlichen, jeweils zwei
Transistoren zugeordneten Diffusionsgebiete, können mit den darüber angeordneten
Bitleitungen kontaktiert werden. Die Transistoren werden daher in
Reihe zwischen den Potenzialen der Wortleitungen geschaltet und
die Diffusionsgebiete benachbarter Transistoren mit mehreren Potenzialknoten
verbunden. Zwar kann durch die Verlagerung der Programmierung in
eine höhere
Metallisierungsebene die „cycle
time” relativ
klein gehalten werden, aber der Platzbedarf für die aufwändige Gestaltung und der Verlauf
der Wort- und Bitleitungen des Schaltungskonzepts ist sehr groß.
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Bei
maskenprogrammierbaren ROM-Zellenfeldern werden Wortleitungen allgemein
aus Polysilizium hergestellt. Da Polysiliziumleitungen einen hohen
Widerstandswert aufweisen, ist es vorteilhaft, die Signale auf diesen
Polysiliziumleitungen durch eine zusätzliche Leitung in einer Metallisierungslage
zu verstärken
bzw. an die erforderliche Signalstärke anzupassen, besonders wenn
ein Speicherzellenfeld eine sehr hohe Anzahl an Speicherzellen aufweist und
ein Potenzialabfall entlang der an einer Wortleitung hängenden
Transistoren dadurch unvermeidlich ist.
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Eine
derartige Anordnung von Leitungen zum Zeilenauswahl-Potenzialangleich
ist in 1 gezeigt. Die 1 zeigt
zwei Speicherzellen-Transistoren, die in einer Spalte eines Speicherzellenfeldes benachbart
angeordnet sind. Die erste Speicherzelle weist einen ersten Speicherzellen-Transistor
auf, der mit seinem Gate G1 mit einer ersten Wortleitung W1 verbunden
ist. Über
seinen Drain-Anschluss D1 wird dieser er ste Speicherzellen-Transistor über einen Kontakt
K, ein erstes Kontaktpad P1 in einer ersten Metallisierungsebene,
einer ersten Via-Verbindung V1, ein zweites Kontaktpad P2 in einer
zweiten Metallisierungsebene und einer zweiten Via Verbindung V2
mit einer Bitleitung BL kontaktiert bzw. auf einen ersten Zustand
programmiert. Ein Source-Bereich SO ist dem ersten und dem zweiten
Speicherzellen-Transistor zugeordnet. Der zweite Speicherzellen-Transistor
ist analog dem ersten Speicherzellen-Transistor aufgebaut. Die Trennlinien
TL bezeichnen die Grenzen einer Speicherzelle und kennzeichnen jeweils
eine Einheitszelle. Zur Angleichung des Massepotenzials, an dem
der Source-Bereich SO anliegt, ist eine Masse-Potenzialangleich-Leitung PAM ausgebildet,
mit der der Source-Bereich SO kontaktierbar ist. Zur Zeilenauswahl-Potenzialangleichung
weist jede Speicherzelle eine eigene elektrische Zeilenauswahl-Potenzialangleich-Leitung PAW1
bzw. PAW2 auf, wobei beide Zeilenauswahl-Potenzialangleich-Leitungen
PAW1 und PAW2 in einer Metallisierungsebene oberhalb der Bitleitung BL
ausgebildet sind. Diese Zeilenauswahl-Potenzialangleich-Leitungen
PAW1 und PAW2 werden daher erst nach dem Programmieren der Speicherzellen
erzeugt, wodurch der Herstellungsprozess des maskenprogrammierbaren
ROMs und damit die „cycle
time” verlängert wird.
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Aufgabe
der Erfindung ist es, ein Halbleiterspeicher-Bauelement zu schaffen, bei dem der
Flächenbedarf
und die „turn
around time” minimiert
werden. Insbesondere soll dabei die Programmierung in einem möglichst
späten
Stadium des Fertigungsprozesses erfolgen und gleichzeitig die Anordnung
der Wort- und Bitleitungen, besonders der Zeilenauswahl-Potenzialangleich-Leitungen,
optimiert werden.
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Diese
Aufgabenstellung wird durch ein Halbleiterspeicher-Bauelement, welches
die Merkmale nach Patentanspruch 1 aufweist, erfüllt.
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Ein
erfindungsgemäßes Halbleiterspeicher-Bauelement
weist einen ersten und einen zweiten Speicherzellen-Transistor und
eine erste und eine zweite Zeilenauswahl-Potenzialangleich-Leitung auf. Der
erste Speicherzellen-Transistor ist insbesondere mit einer ersten
Auswahlleitung und der zweite Speicherzellen-Transistor ist insbesondere mit
einer zweiten Auswahlleitung elektrisch verbunden. Ein wesentlicher
Gedanke der Erfindung ist es, dass die erste Zeilenauswahl-Potenzialangleich-Leitung
und die zweite Zeilenauswahl-Potenzialangleich-Leitung vertikal übereinander
und zwischen den beiden Speicherzellen-Transistoren angeordnet sind.
Das Halbleiterspeicher-Bauelement ist insbesondere als Festwertspeicher-Bauelement, insbesondere
als maskenprogrammierbares ROM(Read Only Memory)-Bauelement ausgeführt. Durch
die erfindungsgemäße Anordnung
der beiden Zeilenauswahl-Potenzialangleich-Leitungen kann der Platzbedarf des Bauelements
wesentlich reduziert werden. Indem die Zeilenauswahl-Potenzialangleich-Leitungen in vertikaler
Richtung betrachtet mit unterschiedlichen Abstand zu den Speicherzellen-Transistoren angeordnet
sind, kann das Speicherzellenfeld und somit auch das Halbleiterspeicher-Bauelement
wesentlich verkleinert werden.
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Erfindungsgemäß ist zumindest
eine der beiden Zeilenauswahl-Potenzialangleich-Leitungen äquidistant
zu den beiden Speicherzellen-Transistoren bzw. zu den Auswahlleitungen,
welche insbesondere als erste und zweite Wortleitung ausgebildet sind,
angeordnet. Dadurch kann die Zeilenauswahl-Potenzialangleich-Leitung zwei in einer
Spalte eines Speicherzellenfeldes benachbarten Speicherzellen-Transistoren
zugeordnet werden. Mindestens eine der beiden Zeilenauswahl-Potenzialangleich-Leitungen
ist also im wesentlichen im gleichen Abstand zu den beiden Speicherzellen-Transistoren angeordnet.
Darüber
hinaus kann durch diese optimierte Anordnung der ersten Zeilenaus wahl-Potenzialangleich-Leitung
erreicht werden, dass die weitere Anordnung der für das gesamte
Speicherbauelement benötigten
elektrischen Leitungen, insbesondere der Datenleitungen und Wortleitungen,
optimiert werden kann. Insbesondere kann die Anordnung dieser benötigten elektrischen
Leitungen derart gestaltet werden, dass die Programmierung des Halbleiterspeicher-Bauelements
zu einem relativ späten
Zeitpunkt des gesamten Fertigungsprozesses durchgeführt werden
kann.
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In
einem bevorzugten Ausführungsbeispiel ist
zumindest eine der beiden Zeilenauswahl-Potenzialangleich-Leitungen
im wesentlichen vertikal und mittig über einem Diffusionsgebiet
der Speicherzellen-Transistoren angeordnet. Dieses Diffusionsgebiet, über dem
diese zumindest eine Zeilenauswahl-Potenzialangleich-Leitung angeordnet
ist, ist sowohl dem ersten als auch dem zweiten Speicherzellen-Transistor
zugeordnet. In einfacher Weise ist dadurch die Kontaktierung des
ersten oder des zweiten Speicherzellen-Transistors bzw. der Wortleitungen
möglich.
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In
besonders vorteilhafter Weise sind die erste und die zweite Zeilenauswahl-Potenzialangleich-Leitung
im wesentlichen deckungsgleich vertikal übereinander angeordnet. Dadurch
kann im besonderen Maße
der Platzbedarf des Speicherzellenfeldes reduziert werden, da praktisch
bei zwei benachbarten Speicherzellen in einer Draufsicht auf das
Speicherzellenfeld betrachtet, stets derjenige Flächenbedarf
eingespart wird, der aufgrund von Designregeln zwischen den beiden
Zeilenauswahl-Potenzialangleich-Leitungen
eingehalten werden muss, wenn diese horizontal nebeneinander ausgebildet sind
(wie im Stand der Technik).
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Vorteilhaft
ist es auch, die beiden Zeilenauswahl-Potenzialangleich-Leitungen in verschiedenen Metallisierungsebenen
anzuordnen.
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Es
kann dabei in bevorzugter Weise vorgesehen sein, die erste Zeilenauswahl-Potenzialangleich-Leitung
in der zweiten oder der dritten Metallisierungsebene über dem
ersten und dem zweiten Speicherzellen-Transistor anzuordnen. Die
zweite Zeilenauswahl-Potenzialangleich-Leitung ist dann entsprechend
in der dritten bzw. der zweiten Metallisierungsebene ausgebildet.
Indem beide Zeilenauswahl-Potenzialangleich-Leitungen symmetrisch
zu den beiden in einer Spalte angeordneten Speicherzellen-Transistoren
und vertikal übereinander
angeordnet sind, kann eine besonders platzsparende Ausführungsform
gebildet werden.
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In
vorteilhafter Weise ist der erste Speicherzellen-Transistor mit der ersten oder der zweiten
Zeilenauswahl-Potenzialangleich-Leitung
kontaktierbar und in entsprechender Weise der zweite Speicherzellen-Transistor
mit der zweiten oder der ersten Zeilenauswahl-Potenzialangleich-Leitung
kontaktierbar. Jede der beiden Zeilenauswahl-Potenzialangleich-Leitungen kann daher
für die
Kontaktierung zweier in einer Spalte eines Speicherzellenfeldes
benachbarten Speicherzellen-Transistoren verwendet werden. Durch
die erfindungsgemäße Anordnung dieser
beiden Zeilenauswahl-Potenzialangleich-Leitungen kann eine hohe Flexibilität und Effizienz
im Hinblick auf die Kontaktierung bzw. einen Potenzialangleich der
Speicherzellen-Transistoren erzielt werden. Gleichzeitig kann mit
der geschickten Anordnung dieser Zeilenauswahl-Potenzialangleich-Leitungen
eine wesentliche Platzeinsparung erzielt werden und darüber hinaus
die weitere Anordnung der für
das Halbleiterspeicher-Bauelement benötigten elektrischen Leitungen
in wesentlich vereinfachter Anordnung derart ausgebildet werden,
dass eine Programmierung des Halbleiterspeicher-Bauelements im zeitlichen
Ablauf des Herstellungsprozesses weit nach hinten verschoben werden
kann.
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In
vorteilhafter Weise sind die Zeilenauswahl-Potenzialangleich-Leitungen
zur Potenzialangleichung von an einer ersten und an einer zweiten Wortleitung
anliegenden Potenzialen aus gebildet. Der Gate-Bereich des ersten
Speicherzellen-Transistors ist mit der ersten und der Gate-Bereich
des zweiten Speicherzellen-Transistors ist mit der zweiten Wortleitung
elektrisch verbunden. Die beiden Zeilenauswahl-Potenzialangleich-Leitungen
sind mit diesen Wortleitungen der Speicherzellen-Transistoren kontaktierbar.
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Bevorzugter
Weise ist eine Datenleitung, die insbesondere als Bitleitung ausgeführt ist,
mit dem ersten und dem zweiten Speicherzellen-Transistor zur Programmierung
von Speicherzuständen
kontaktierbar. Die Datenleitung ist in einer Metallisierungsebene
ausgebildet, die von den Speicherzellen-Transistoren aus betrachtet über den
Metallisierungsebenen liegt, in denen die erste und die zweite Zeilenauswahl-Potenzialangleich-Leitung
angeordnet sind. Die Programmierung des Halbleiterspeicher-Bauelements
erfolgt somit zu einem Zeitpunkt, der nach dem Ausbilden der Zeilenauswahl-Potenzialangleich-Leitungen
liegt.
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In
einer weiteren Ausführungsform
weist das Halbleiterspeicher-Bauelement ein Speicherzellenfeld auf,
in dem eine Vielzahl von Speicherzellen matrixförmig angeordnet ist. Das Speicherzellenfeld weist
zumindest eine erste und eine zweite Reihe auf, wobei in der ersten
und in der zweiten Reihe jeweils eine Mehrzahl an Speicherzellen
mit jeweils einem Speicherzellen-Transistor angeordnet sind. Die Speicherzellen-Transistoren der
ersten Reihe sind mit einer ersten Auswahlleitung und die Speicherzellen-Transistoren
der zweiten Reihe sind mit einer zweiten Auswahlleitung elektrisch
verbunden. Die erste Auswahlleitung ist im Abstand von l Speicherzellen-Transistoren der
ersten Reihe nur mit der ersten Zeilenauswahl-Potenzialangleich-Leitung
elektrisch verbunden. Die zweite Auswahlleitung ist im Abstand einer
Anzahl k an Speicherzellen-Transistoren der zweiten Reihe nur mit
der zweiten Zeilenauswahl-Potenzialangleich-Leitung elektrisch verbunden.
Die ganzen Zahlen l und k sind wesentlich kleiner als die Gesamtanzahl
der jeweils in der ersten und der zweiten Auswahl leitung angeordneten
Speicherzellen-Transistoren. Es kann beispielsweise vorgesehen sein,
im Abstand von 8 Transistoren einer Reihe eine Potenzialangleichung
des Potenzials auf der Wortleitung durchzuführen.
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Es
kann auch vorgesehen sein, dass sowohl die erste als auch die zweite
Wortleitung jeweils zumindest eine elektrische Verbindung zur ersten
und eine elektrische Verbindung zur zweiten Zeilenauswahl-Potenzialangleich-Leitung
aufweisen. Beispielsweise kann die erste Auswahlleitung bzw. Wortleitung
nach einer Anzahl l an Speicherzellen-Transistoren der ersten Reihe
mit der ersten Zeilenauswahl-Potenzialangleich-Leitung verbunden
sein und beispielsweise nach einer Anzahl 2l an Speicherzellen-Transistoren
der ersten Reihe mit der zweiten Zeilenauswahl-Potenzialangleich-Leitung
elektrisch verbunden sein. In analoger Weise kann die zweite Auswahlleitung
bzw. Wortleitung nach einer Anzahl k und einer Anzahl 2k an Speicherzellen-Transistoren der
zweiten Reihe mit der zweiten bzw. der ersten Zeilenauswahl-Potenzialangleich-Leitung
elektrisch verbunden sein.
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Bei
einem Verfahren zum Herstellen eines Halbleiterspeicher-Bauelements, welches
insbesondere als ein Festwertspeicher-Bauelement, insbesondere als ein maskenprogrammierbares ROM-Bauelement ausgebildet
wird, wird ein erster und ein zweiter Speicherzellen-Transistor
in einem Substrat erzeugt, und der erste Speicherzellen-Transistor
insbesondere mit einer ersten und der zweite Speicherzellen-Transistor
insbesondere mit einer zweiten Auswahlleitung, insbesondere einer
ersten und einer zweiten Wortleitung, elektrisch verbunden. Eine
erste und eine zweite Zeilenauswahl-Potenzialangleich-Leitung werden
vertikal übereinander
und zwischen den beiden Speicherzellen-Transisotren ausgebildet.
Dadurch kann ein Halbleiterspeicher-Bauelement mit einem wesentlich
verkleinerten Platzbedarf geschaffen werden.
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In
einem vorteilhaften Ausführungsbeispiel wird
zumindest eine der beiden Zeilenauswahl-Potenzialangleich-Leitungen äquidistant
zu den beiden Speicherzellen-Transistoren bzw. zu den beiden Auswahlleitungen
ausgebildet. Die Zeilenauswahl-Potenzialangleich-Leitung
wird dadurch in besonders platzsparender und für den nachfolgenden Fertigungsprozess
in besonders vorteilhafter Weise angeordnet.
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Sowohl
der Platzbedarf der Halbleiterspeicher-Bauelemente kann flächenmäßig erheblich
reduziert werden und darüber
die ”turn-around-time” wesentlich
reduziert werden, da die Programmierung der Speicherzustände zu einem
relativ späten
Zeitpunkt des Fertigungsprozesses durchgeführt werden kann und darüber hinaus
die Anordnung der für
das Halbleiterspeicher-Bauelement weiterhin benötigten elektrischen Leitungen
aufgrund der optimierten Anordnung der Zeilenauswahl-Potenzialangleich-Leitungen
optimiert werden kann.
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Bevorzugt
wird zumindest eine der beiden Zeilenauswahl-Potenzialangleich-Leitungen zentriert
und vertikal über
einem dem ersten und dem zweiten Speicherzellen-Transistor zugeordneten
Diffusionsgebiet ausgebildet.
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In
bevorzugter Weise werden die erste und die zweite Zeilenauswahl-Potenzialangleich-Leitung im
wesentlichen deckungsgleich vertikal übereinander ausgebildet, wobei
vorgesehen sein kann, dass die erste und die zweite Zeilenauswahl-Potenzialangleich-Leitung
in verschiedenen Metallisierungsebenen ausgebildet werden. Insbesondere
kann vorgesehen sein, dass die erste Zeilenauswahl-Potenzialangleich-Leitung
in einer zweiten oder einer dritten Metallisierungsebene oberhalb
der Speicherzellen-Transistoren und die zweite Zeilenauswahl-Potenzialangleich-Leitung
entsprechend in der dritten bzw. der zweiten Metallisierungslage
ausgebildet werden.
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Die
Programmierung des Halbleiterspeicher-Bauelements kann durch Ausbilden
von elektrischen Kontakten, insbesondere durch Via-Verbindungen,
zu einer in einer vierten oder höheren
Metallisierungsebene erzeugten Datenleitung durchgeführt werden.
Die Datenleitung, insbesondere eine Bitleitung wird in einer Metallisierungsebene
ausgebildet, die über
denjenigen Metallisierungsebenen erzeugt wird, in denen die Zeilenauswahl-Potenzialangleich-Leitungen
hergestellt werden.
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Durch
die erfindungsgemäße Anordnung und
das erfindungsgemäße Ausbilden
der Zeilenauswahl-Potenzialangleich-Leitungen kann sozusagen eine
weitere Programmierungsebene gewonnen werden, indem die Programmierung
in einer Metallisierungsebene erfolgt, die über der Metallisierungsebene
der Zeilenauswahl-Potenzialangleich-Leitungen erfolgt,
und insbesondere in einer letzten im Querschnitt dünn ausgebildeten
Metallisierungsebene durchgeführt
wird. Als letzte dünne
Metallisierungsebene wird dabei jene Metallisierungsebene bezeichnet,
die für
das Ausbilden von elektrischen Leitungen, die für das Halbleiterspeicher-Bauelement
benötigt werden,
erforderlich ist. Oberhalb dieser letzten dünnen Metallisierungsebene wird
lediglich noch eine oder mehrere im Vergleich dazu dicke Metallisierungsebenen
ausgebildet, über
die das Halbleiterspeicher-Bauelement bspw. gebondet wird bzw. über die
elektrische Verbindungen des Halbleiterspeicher-Bauelements nach
außen
erzeugt werden. Diese im Vergleich zu den ersten Metallisierungsebenen dick
ausgebildeten oberen bzw. abschließenden Metallisierungsebenen
sind daher nicht mehr als Programmierungsebenen geeignet.
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Weitere
vorteilhafte Ausgestaltungen der Erfindung sind in den Unteransprüchen angegeben.
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Nachfolgend
wird ein Ausführungsbeispiel der
Erfindung anhand schematischer Zeichnungen näher erläutert. Es zeigen:
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1 eine
Schnittdarstellung einer aus dem Stand der Technik bekannten Anordnung
von zwei Halbleiterspeicher-Bauelementen;
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2 eine
Schnittdarstellung einer weiteren aus dem Stand der Technik bekannten
Anordnung eines Halbleiterspeicher-Bauelements;
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3 eine
Draufsicht bzw. Layout-Darstellung der Anordnung gemäß 2;
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4 eine
Schnittdarstellung eines erfindungsgemäßen Halbleiterspeicher-Bauelements; und
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5 eine
Draufsicht bzw. Layout-Darstellung des erfindungsgemäßen Halbleiterspeicher-Bauelements
gemäß 4.
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In
den Figuren werden gleiche oder funktionsgleiche Elemente mit denselben
Bezugszeichen versehen.
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In 2 ist
eine weitere, aus dem Stand der Technik bekannte Ausführungsform
eines Halbleiterspeicher-Bauelements mit Zeilenauswahl-Potenzialangleich-Leitungen
gezeigt. Bei dieser bekannten Ausführungsform wird in jeder Speicherzelle
SZ1 und SZ2 (Einheitszelle gekennzeichnet durch die Bereiche zwischen
zwei Trennlinien TL) eine dieser Speicherzelle zugeordnete Zeilenauswahl-Potenzialangleich-Leitung
ausgebildet. Der ersten Speicherzelle SZ1 ist die Zeilenauswahl-Potenzialangleich-Leitung PAW1
zugeordnet. In der zweiten Speicherzelle SZ2 ist die einzig dieser
Speicherzelle SZ2 zugeordnete zweite Zeilenauswahl-Potenzialangleich-Leitung PAW2
angeordnet. Beide Zeilenauswahl-Potenzialangleich-Leitungen PAW1
und PAW2 sind in einer Metallisierungsebene, in diesem Beispiel
in der zweiten Metallisierungsebene, ausgebildet. Die Bitleitung BL
ist in diesem Ausführungsbeispiel
oberhalb der Zeilenauswahl-Potenzialangleich-Leitungen PAW1 und
PAW2 angeord net. Zur Potenzialangleichung der an den Wortleitungen
W1 und W2 anliegenden Potenziale ist die Wortleitung W1 nur mit
der in der ersten Speicherzelle SZ1 ausgebildeten Zeilenauswahl-Potenzialangleich-Leitung
PAW1 kontaktierbar. Ebenso ist die Wortleitung W2 in der zweiten
Speicherzelle SZ2 lediglich mit der in dieser Speicherzelle SZ2
ausgebildeten zweiten Zeilenauswahl-Potenzialangleich-Leitung PAW2
kontaktierbar. Aufgrund von Designregeln (Lithographie Tools, Bauelement-Simulationen, Dotierstoffeinstellungen,
chemische Prozess-Schritte,
optische Effekte, Verwendung verschiedener Masken), durch die eine
jeweilige Technologie gekennzeichnet ist und die bei der Entwicklung
und Herstellung eines derartigen Halbleiterspeicher-Bauelements
beachtet werden müssen, werden
Abstände
zwischen den jeweiligen Bereichen des Halbleiterspeicher-Bauelements
vorgegeben. Abhängig
von der entsprechenden Technologie und den betrachteten Teilbereichen
innerhalb eines Halbleiterspeicher-Bauelements, zwischen denen ein Mindestabstand
eingehalten werden muss, liegen diese durch die Designregeln vorgegebenen
minimalen Abstände
zwischen einigen hundertstel bis einige zehntel μm.
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In 2 ist
daher unter anderem ein minimaler Abstand a1 zwischen
dem Kontaktpad P2 in der ersten Speicherzelle SZ1 und der ersten
Zeilenauswahl-Potenzialangleich-Leitung PAW1 einzuhalten. Des Weiteren
ist ein halber minimaler Abstand a2 einerseits
zwischen der Trennlinie TL und dem Kontaktpad P2 der ersten Speicherzelle
SZ1 und ein halber minimaler Abstand a3 zwischen
der zweiten, die erste Speicherzelle SZ1 begrenzenden Trennlinie
TL und der ersten Zeilenauswahl-Potenzialangleich-Leitung PAW1 einzuhalten.
Die zweite Speicherzelle SZ2 ist in analoger Weise zur ersten Speicherzelle SZ1
aufgebaut, wodurch zwischen den beiden Zeilenauswahl-Potenzialangleich-Leitungen
PAW1 und PAW2 ein gesamter minimaler Abstand a3 besteht. Aufgrund
dieser vorgegebenen minimalen Abstände a1,
a2 und a3, die bei
der Entwicklung des Halbleiterspeicher-Bauelements nicht unterschritten
werden dürfen,
ist die Miniaturisierung und damit auch die Verkleinerung der be nötigten Fläche für ein Halbleiterspeicher-Bauelement
begrenzt, insbesondere bei einer wie in 2 dargestellten
Ausbildung der beiden Zeilenauswahl-Potenzial-angleich-Leitungen PAW1 und
PAW2.
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Eine
Draufsicht bzw. eine Layout-Darstellung des bekannten Halbleiterspeicher-Bauelements
gemäß 2 ist
in 3 aufgezeigt. Die entlang der Schnittlinie AA
dargestellte Ausführung
entspricht der in 2. Des Weiteren ist in 3 zu
erkennen, dass die zwischen den Zeilenauswahl-Potenzialangleich-Leitungen
PAW1 und PAW2 und zwischen den Zeilenauswahl-Potenzialangleich-Leitungen
PAW1 und PAW2 zu den entsprechenden Kontaktpads P2 minimalen Abstände a3 bzw. a1 zu einem
relativ großen
Flächenbedarf
des Halbleiterspeicher-Bauelements
führen.
In 3 sind die Kontaktpads P2 und P3 in vereinfachter
Weise und der Übersichtlichkeit dienend
als ein rechteckiges Kontaktpad gezeichnet. Ferner ist in 3 die
Kontaktierung der ersten Zeilenauswahl-Potenzialangleich-Leitung PAW1 mit
der ersten Wortleitung W1 der ersten Speicherzelle aufgezeigt. Die
erste Zeilenauswahl-Potenzialangleich-Leitung PAW1 weist einen in
Richtung zur Wortleitung W1 ausgebildeten T-förmigen Bereich auf, der über die
beiden Kontaktbereiche KW1 mit der Wortleitung kontaktiert sind.
Ebenso ist die zweite Zeilenauswahl-Potenzialangleich-Leitung PAW2
mit der zweiten Wortleitung W2 der zweiten Speicherzelle über die
Kontaktbereiche KW2 elektrisch kontaktiert. Die Masse-Potenzialangleich-Leitung
PAM ist über
den Kontaktbereich KPAM mit dem gemeinsamen Diffusionsgebiet der
beiden Speicherzellen-Tansistoren kontaktiert.
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Ein
erfindungsgemäßes Halbleiterspeicher-Bauelement
ist als maskenprogrammierbares ROM-Bauelement in einer Schnittdarstellung
in 4 aufgezeigt. Sowohl die erste Zeilenauswahl-Potenzialangleich-Leitung
PAW1 bzw. Wortleitungs-Potenzialangleich-Leitung
PAW1 als auch die zweite Zeilenauswahl-Potenzialangleich-Leitung PAW2
bzw. Wortleitungs-Potenzialangleich-Leitung PAW2
sind in symmetrischer Anord nung bezüglich der Trennlinie TL zwischen
den beiden Speicherzellen SZ1 und SZ2, zu den beiden Speicherzellen
SZ1 und SZ2 über
dem gemeinsamen Source-Bereich SO der Speicherzellen-Transistoren
angeordnet. Beide Zeilenauswahl-Potenzialangleich-Leitungen PAW1
und PAW2 sind daher Speicherzellen-übergreifend
sowohl der ersten als auch der zweiten Speicherzelle SZ1 und SZ2
zugeordnet und im wesentlichen im gleichen Abstand zu den Wortleitungen
WL1 und WL2 angeordnet. Die erste Zeilenauswahl-Potenzialangleich-Leitung
PAW1 ist in der zweiten Metallisierungsebene und die zweite Zeilenauswahl-Potenzialangleich-Leitung
PAW2 ist in der dritten Metallisierungsebene ausgebildet. Zur Potenzialangleichung
der ersten Wortleitung W1 („wordline
refresh”) kann
dadurch ein elektrischer Kontakt sowohl mit der ersten Zeilenauswahl-Potenzialangleich-Leitung PAW1
oder mit der zweiten Zeilenauswahl-Potenzialangleich-Leitung PAW2 ausgebildet
werden.
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In
analoger Weise kann eine Potenzialangleichung („wordline refresh”) der zweiten
Wortleitung W2 durch Ausbilden einer elektrischen Verbindung mit
der ersten oder der zweiten Zeilenauswahl-Potenzialangleich-Leitung
PAW1 bzw. PAW2 durchgeführt
werden. Wie in 4 zu erkennen ist, sind die
durch die Designregeln vorgegebenen minimalen Abstände a1 zwischen den Kontaktbereichen P2 und der
ersten Zeilenauswahl-Potenzialangleich-Leitung
PAW1 sowie zwischen den Kontaktbereichen P3 und der zweiten Zeilenauswahl-Potenzialangleich-Leitung PAW2 einzuhalten.
Durch die erfindungsgemäße Anordnung
dieser Zeilenauswahl-Potenzialangleich-Leitungen PAW1 und PAW2 kann
sowohl die erste Speicherzelle SZ1 als auch die zweite Speicherzelle
SZ2 in x-Richtung um einen halben minimalen Abstand a3 verkleinert
werden. Das in 4 dargestellte erfindungsgemäße Halbleiterspeicher-Bauelement
mit den beiden in einer Spalte nebeneinander angeordneten Speicherzellen
SZ1 und SZ2 kann daher in x-Richtung betrachtet um einen minimalen
Designregel-Abstand a kleiner ausgebildet werden als das aus dem
Stand der Technik bekannte Halbleiterspeicher-Bauelement gemäß 2.
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Durch
die vertikale Anordnung der Zeilenauswahl-Potenzialangleich-Leitungen
PAW1 und PAW2 kann auch der Source-Bereich SO verkleinert werden
und weist in lateraler Richtung in der ersten und der zweiten Speicherzelle
SZ1 und SZ2 jeweils eine Ausdehnung d2 auf.
Diese Verkleinerung der lateralen Ausdehnung des Source-Bereichs
SO in jeder der Speicherzellen SZ1 und SZ2 von d1 (2) auf
die laterale Ausdehnung d2 (4)
entspricht im Wesentlichen einem halben minimalen Designregel-Abstand
a3. Wie in 4 weiterhin
dargestellt ist, sind die Drain-Bereiche D1 und D2 der Speicherzellen-Transistoren der
Speicherzellen SZ1 und SZ2 von den angrenzenden, nicht vollständig dargestellten
Drain-Bereichen der angrenzenden Transistoren, durch Shallow-Trench-Isolationsbereiche
STI isoliert. Die Programmierung der Speicherzellen in 4 wird
durch Ausbilden von Via-Verbindungen V3 zu der in der vierten Metallisierungsebene
ausgebildeten Bitleitung BL durchgeführt. Im gezeigten Ausführungsbeispiel
sind beide Speicherzellen bzw. die Drain-Bereiche D1 und D2 mit
der Bitleitung BL elektrisch kontaktiert. Beide Speicherzellen SZ1
und SZ2 weisen einen ersten logischen Zustand auf, der gemäß gewählter Konvention
ein logischer Zustand ”0” ist. Würde beispielsweise
in der Speicherzelle SZ1 die elektrische Verbindung zwischen dem
Kontaktpad P3 und der Bitleitung BL fehlen, d. h. die Via-Verbindung
V3 wäre
nicht ausgebildet, würde
diese Speicherzelle SZ1 einen zweiten logischen Zustand, der gemäß Konvention
ein logischer Zustand ”1” ist, aufweisen.
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Die
Kontaktbereiche K, die Kontaktpads P1, P2 und P3 sowie die Via-Verbindungen
V1, V2 und V3 in den beiden Speicherzellen SZ1 und SZ2 sind in einer
Isolationsschicht I, welche als Mehrschichtensystem ausgebildet
sein kann, eingebettet und erzeugt. Die Programmierung der Speicherzellen
SZ1 und SZ2 kann daher zu einem möglichst späten Zeitpunkt erfolgen und
insbesondere in einer Metallisierungsebene ausgeführt werden,
die im in y-Richtung betrachtet ausgebildeten Schichtenstapel als
letzte dünne
Metallisierungsebene ausgebildet ist. Als dünn wird dabei eine derartige
Metallisierungsebene bezeichnet, die im Vergleich mit den in positiver y-Richtung
darüber
ausgebildeten Metallisierungsebenen eine kleinere bzw. wesentlich
kleinere Ausdehnung in y-Richtung aufweist. In dem in 4 gezeigten
Ausführungsbeispiel
kann auch vorgesehen sein, dass die beiden Zeilenauswahl-Potenzialangleich-Leitungen
PAW1 und PAW2 deckungsgleich aber asymmetrisch zu der zwischen den
beiden Speicherzellen SZ1 und SZ2 gezogenen Trennlinie TL liegen.
Zu beachten ist in diesem Falle, dass die Abstände a1 zu
den Kontaktpads P2 und P3 stets mindestens einzuhalten sind (minimale
Designregelabstände).
In diesem Fall würde
eine Anordnung resultieren, die flächenmäßig etwas größer wäre als die
in 4 gezeigte Ausführung, aber immer noch wesentlich
kleiner wäre
als die aus dem Stand der Technik gemäß 1 und 2 bekannten
Ausführungen.
Es kann auch vorgesehen sein, dass die Zeilenauswahl-Potenzial-angleich-Leitungen
PAW1 und PAW2 nicht deckungsgleich sind und beispielsweise in x-Richtung
(4) zueinander verschoben sind.
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Durch
das erfindungsgemäße Halbleiterspeicher-Bauelement
kann daher eine Programmierung zu einem spätest möglichen Zeitpunkt erfolgen,
insbesondere eine Programmierung in der letzten dünnen Metallisierungsebene
während
eines Logikfertigungsprozesses durchgeführt werden und zugleich eine
wesentliche Reduzierung des Flächenbedarfs der
Halbleiterspeicherzellen des Halbleiterspeicher-Bauelements erreicht
werden. In 4 kann auch vorgesehen sein,
die erste Zeilenauswahl-Potenzialangleich-Leitung
PAW1 in der ersten Metallisierungsebene, in der die Kontaktpads
P1 ausgebildet sind, anzuordnen. Es kann dann auch vorgesehen sein,
dass die zweite Zeilenauswahl-Potenzialangleich-Leitung PAW2 in
der zweiten Metallisierungsebene, in der die Kontaktpads P2 angeordnet sind,
ausgebildet wird. Die Kontaktierung der Speicherzellen SZ1 und SZ2
kann dann bereits in der dritten Metallisierungsebene, in der dann
die Bitleitung BL ausgebildet sein kann, erfolgen. Es kann aber auch
vorgesehen sein, dass bei Anordnung der Zeilenauswahl-Potenzialangleich-Leitungen
PAW1 und PAW2 in der ersten bzw. der zweiten Metallisierungsebene
eine Programmierung in der vierten oder einer höheren Metallisierungsebene
durchgeführt
wird. Ebenso kann in dem in 4 dargestellten
Ausführungsbeispiel
eine Programmierung auch in einer höheren als der vierten Metallisierungsebene
ausgeführt
werden. Wesentlich ist, dass die Programmierung in einer letzten
dünnen
Metallisierungsebene ausgeführt
werden kann. Die in positiver y-Richtung über der letzten gegebenenfalls
zur Programmierung der Speicherzellen verwendeten dünnen Metallisierungsebene
angeordneten dicken Metallisierungsebenen, werden zur Kontaktierung
von Busleitungen bzw. mit dem Bussystem eines integrierten Schaltkreises
oder beispielsweise als Bond-Ebenen ausgebildet. Die dicken Metallisierungsebenen
können
dabei eine Dicke in y-Richtung aufweisen, die beispielsweise zwei-
oder viermal so groß ist
wie die Dicke einer dünnen
Metallisierungsebene. Die Kontaktbereiche K sowie Kontaktpads P1
und die Masse-Potenzialangleich-Leitung PAM können aus Wolfram ausgebildet
sein. Die Via-Verbindungen V1, V2 und V3 sowie die Kontaktpads P2
und P3 und die beiden Zeilenauswahl-Potenzialangleich-Leitungen
PAW1 und PAW2 zwischen den Speicherzellen SZ1 und SZ2 können aus
Kupfer ausgebildet werden. Ebenso kann die Bitleitung BL in der
vierten Metallisierungsebene aus Kupfer ausgebildet sein.
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In 5 ist
eine Draufsicht bzw. eine Layout-Darstellung des erfindungsgemäßen Halbleiter-Bauelements
gemäß 4 gezeigt.
Die beiden Zeilenauswahl-Potenzialangleich-Leitungen PAW1 und PAW2
sind in z-Richtung übereinander
deckungsgleich angeordnet. Im gezeigten Ausführungsbeispiel ist die Wortleitung
W1 mit der zweiten Zeilenauswahl-Potenzialangleich-Leitung PAW2 über die
beiden Kontaktbereiche KW1 kontaktiert. Die zweite Wortleitung W2
ist mit der ersten Zeilenauswahl-Potenzialangleich-Leitung
PAW1 über
die Kontaktbereiche KW2 kontaktiert. Eine Kontaktierung der Wortleitungen
W1 und W2 mit den beiden Zeilenauswahl-Potenzialangleich-Leitungen
PAW1 und PAW2 kann auch in umgekehrter Reihenfolge durchgeführt sein.
Wie in 5 zu erkennen ist, sind die Drain-Bereiche D1
und D2 sowie die Gate-Bereiche G1 und G2 der Speicherzellen-Transistoren
im Vergleich zu der Darstellung in 3 flächenmäßig im Wesentlichen
unverändert.
Wesentlich reduziert ist allerdings der beiden Speicherzellen-Transistoren zugeordnete
Source-Bereich SO. Die Ausdehnung in x-Richtung der beiden Speicherzellen-Transistoren zwischen
den äußeren Trennlinien
TL ist in 5 im Vergleich zu der Darstellung
in 3 um den minimalen Designregel-Abstand a3 verkleinert. Die Darstellung in 4 entspricht
einer Schnittdarstellung entlang der Schnittlinie BB (5).
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Bei
dem erfindungsgemäßen Halbleiterspeicher-Bauelement,
insbesondere dem maskenprogrammierbaren ROM-Bauelement, sind die
Zeilenauswahl-Potenzialangleich-Leitungen von den Speicherzellen-Transistoren
aus betrachtet in vertikaler Lage zueinander und zwischen den Speicherzellen-Transistoren
Speicherzellen-übergreifend
angeordnet. Die Zeilenauswahl-Potenzialangleich-Leitungen
sind somit derart angeordnet, dass sie zwei in einer Spalte eines
Speicherzellenfeldes angeordneten Speicherzellen zugeordnet sind.
Besonders bevorzugt ist es, wenn die Zeilenauswahl-Potenzialangleich-Leitungen nahezu
deckungsgleich zueinander in verschiedenen Ebenen über den
Speicherzellen-Transistoren angeordnet sind und dabei mittig und
im wesentlichen zentriert zwischen einen den Speicherzellen-Transistoren
gemeinsam zugeordneten Diffusionsgebiet ausgebildet sind. Beide Gate-Bereiche
bzw. Wortleitungen der Speicherzellen-Transistoren der benachbarten
Speicherzellen sind daher mit beiden Zeilenauswahl-Potenzialangleich-Leitungen
kontaktierbar. Indem die in einer Metallisierungsebene ausgebildete
Zeilenauswahl-Potenzialangleich-Leitung
zentriert oberhalb dem Diffusionsgebiet angeordnet ist, welches
beiden Speicherzellen-Transistoren zweier benachbarter Speicherzellen
zugeordnet ist, kann der Flächenbedarf
jeder einzelnen Speicherzelle erheblich reduziert werden, insbesondere
um einen Abstand, welcher einem halben mi nimalen, durch die Designregeln
vorgegebenen, Abstand entspricht, verkleinert werden. Darüber hinaus
kann durch die erfindungsgemäße Anordnung
insbesondere der Zeilenauswahl-Potenzialangleich-Leitung
die Anordnung der Wortleitungen und der Bitleitungen derart durchgeführt werden, dass
eine Programmierung der Speicherzellen zu einem spätest möglichen
Zeitpunkt des Fertigungsprozesses durchgeführt werden kann, und insbesondere eine
Programmierung in einer im gesamten Schichtenstapel als letzte dünne Metallisierungsebene
ausgebildete Metallisierungsebene erfolgen kann.