DE10217261A1

DE10217261A1 - Memory module with a memory cell with low-temperature layers in the memory trench and manufacturing process

Info

Publication number: DE10217261A1
Application number: DE10217261A
Authority: DE
Inventors: Dietmar Temmler; Martin Gutsche; Martin Popp; Harald Seidl
Original assignee: Infineon Technologies AG
Current assignee: Infineon Technologies AG
Priority date: 2002-01-21
Filing date: 2002-04-18
Publication date: 2003-08-07

Abstract

Es werden Speicherzellen mit Grabenkondensatoren beschrieben, wobei der Grabenkondensator mit einem Material mindestens teilweise aufgefüllt ist, das Hochtemperaturprozesse, die bei der Herstellung eines Speicherbausteins verwendet werden, nicht ohne Beeinträchtigung ihrer elektrischen Parameter überstehen könnte. Erfindungswesentlich ist, dass das Material des Grabenkondensators erst nach den Hochtemperaturprozessen in den Graben eingebracht wird. Durch das erfindungsgemäße Verfahren können dielektrische Schichten mit großen Dielektrizitätskonstanten und Elektrodenschichten aus metallischem Material verwendet werden. Somit werden die elektrischen Eigenschaften des Grabenkondensators gegenüber bekannten Grabenkondensatoren verbessert.Memory cells with trench capacitors are described, the trench capacitor being at least partially filled with a material that could not survive the high-temperature processes used in the production of a memory chip without impairing its electrical parameters. It is essential to the invention that the material of the trench capacitor is only introduced into the trench after the high-temperature processes. The method according to the invention makes it possible to use dielectric layers with large dielectric constants and electrode layers made of metallic material. The electrical properties of the trench capacitor are thus improved compared to known trench capacitors.

Description

Die Erfindung betrifft einen Speicherbaustein mit einer Grabenkondensator-Speicherzelle gemäß dem Oberbegriff des Patentanspruchs 1. Weiterhin betrifft die Erfindung ein Verfahren zur Herstellung einer Grabenkondensator-Speicherzelle gemäß dem Oberbegriff des Patentanspruchs 7. The invention relates to a memory chip with a Trench capacitor memory cell according to the preamble of Claim 1. The invention further relates to a Method for producing a trench capacitor memory cell according to the preamble of claim 7.

Speicherbausteine werden vorzugsweise mit Halbleitertechnik hergestellt und sind mit dynamischen oder statischen Speicherzellen versehen. Eine dynamische Speicherzelle besteht aus einem Auswahltransistor und einem Speicherkondensator. Die Speicherzustände 0 und 1 entsprechen einer positiven oder einer negativen Polung des Speicherkondensators. Da die Kondensatorladung in Folge von Rekombinations- und Leckströmen in einer Zeit von ca. 1 Sekunde abgebaut wird, muss die Ladung immer wieder neu aufgefrischt werden. Der Speicherkondensator ist beispielsweise als Grabenkondensator ausgebildet. Die Besonderheit des Grabenkondensators besteht darin, dass der Kondensator in Form eines Grabens in ein Substrat eingebracht ist. In der Oberfläche des Substrats (Planartransistor) bzw. im oberen Abschnitt des Speichergrabens (Vertikaltransistor) ist der Auswahltransistor zur Ansteuerung des Grabenkondensators angeordnet. Memory chips are preferably made using semiconductor technology manufactured and are with dynamic or static Provide memory cells. A dynamic memory cell exists from a selection transistor and a storage capacitor. The memory states 0 and 1 correspond to a positive or a negative polarity of the storage capacitor. Since the Capacitor charge due to recombination and leakage currents dismantled in a time of approx. 1 second, the Charge refreshed again and again. The Storage capacitor is, for example, a trench capacitor educated. The peculiarity of the trench capacitor exists in that the capacitor in the form of a trench in one Substrate is introduced. In the surface of the substrate (Planar transistor) or in the upper section of the Memory trench (vertical transistor) is the selection transistor Control of the trench capacitor arranged.

Entsprechende Speicherzellen mit Grabenkondensatoren sind in den Offenlegungsschriften DE 199 41 147 und DE 199 41 148 beschrieben. Bei den beschriebenen Speicherzellen ist die Speicherkapazität in Form eines tief in das Halbleitersubstrat eingesenkten Grabens ausgebildet, während die übrigen Funktions- und Verdrahtungselemente der Speichermatrix und der Speicherperipherie oberhalb des Grabens ohne jede störende Topographie auf der planaren Substratoberfläche angeordnet sind. Diese Ausführungsform erleichtert die Strukturierung der Ebenen oberhalb der Grabenebene. Beispielsweise erlaubt diese Anordnung eine weitergehende Skalierung, d. h. eine weitere Verkleinerung der Strukturen und eine wahlfreie Integration von Speicher- und anderen Funktionen auf dem Chip, ohne aufwendige, spezifische Prozessanpassungen. Corresponding memory cells with trench capacitors are in the published documents DE 199 41 147 and DE 199 41 148 described. In the memory cells described, the Storage capacity in the form of a deep in the semiconductor substrate recessed trench, while the rest Functional and wiring elements of the memory matrix and the Storage periphery above the trench without any annoying Topography arranged on the planar substrate surface are. This embodiment facilitates the structuring the levels above the ditch level. For example, allowed this arrangement further scaling, i. H. a further downsizing of the structures and an optional Integration of memory and other functions on the chip without elaborate, specific process adjustments.

Eine Erhöhung der flächenspezifischen Speicherkapazität bei der Skalierung ist bisher mittels konventioneller Ausdehnung/Erweiterung folgender Lösungen realisiert worden: Die Dicke des Speicherdielektrikums wird bis unter 5 nm reduziert. Eine weitere Reduktion der Dicke ist jedoch durch Ausbeute-, Leckstrom- und Zuverlässigkeitsprobleme auf ca. 4 nm limitiert. An increase in the area-specific storage capacity scaling has so far been conventional Expansion / expansion of the following solutions have been realized: The Thickness of the storage dielectric is below 5 nm reduced. However, a further reduction in thickness is due to Yield, leakage current and reliability problems to about 4 nm limited.

Die Tiefe des Grabens wird bis auf 7 µm vergrößert, was einem Aspektverhältnis von ungefähr 40 entspricht. Damit ist gegenwärtig ein hoher Aufwand für die Herstellung der Ätz-Hartmaske und eine lange Prozesszeit bei den industriell verfügbaren Ätzanlagen unvermeidbar. Eine Vergrößerung des Grabenaspektverhältnisses von > 60 scheint derzeit für eine Serienfertigung nicht realisierbar. The depth of the trench is increased to 7 µm, which makes one Aspect ratio of approximately 40 corresponds. So that is currently a high effort for the production of Etching hard mask and a long process time in the industrial available etching systems inevitable. An enlargement of the Trench aspect ratio of> 60 currently appears for one Series production not possible.

Eine laterale Aufweitung des Grabens wird bis in die Region des Grabenbodens durch anteilig isotropes Ätzen (Botteling) maximiert. Diese Maßnahme kann erfahrungsgemäß bis zu einem Abstand benachbarter Grabenflanken von etwa 0,6-mal der minimalen Strukturgröße getrieben werden und ist durch Prozessstabilität und Homogenität der Grabenstrukturierung limitiert. A lateral widening of the trench extends to the region of the trench floor by partially isotropic etching (botteling) maximized. Experience has shown that this measure can take up to one Distance between adjacent trench flanks of about 0.6 times that minimal structure size and is driven by Process stability and homogeneity of the trench structuring limited.

Die durch den Markt getriebene Kostenreduzierung pro Speichereinheit zwingt zur weiteren Erhöhung der Speichergröße durch Erhöhung der Integrationsdichte (Speicherzellen/Chipfläche). Die damit verbundene Skalierung der Fläche und Strukturgröße der Speicherzelle und des Speicherkondensators erfordert zunehmend weitere Maßnahmen zur Sicherung der Mindestkapazität, die bei Grabenkondensatoren bei etwa 35 bis 40 fF liegt. The cost reduction per Storage unit forces the storage size to increase further by increasing the integration density (Memory cell / die area). The associated scaling of the area and Structure size of the memory cell and the storage capacitor increasingly requires further measures to secure the Minimum capacitance for trench capacitors at around 35 to 40 fF lies.

Leseverstärker, die zum Auslesen der im Grabenkondensator gespeicherten Information verwendet werden, erfordern einen ausreichenden Signalpegel für ein zuverlässiges Auslesen der in der Speicherzelle befindlichen Information. Das Verhältnis der Speicherkapazität zur Kapazität der Bitleitung, über die die gespeicherte Information zum Leseverstärker geleitet wird, ist entscheidend bei der Bestimmung des Signalpegels. Ist die Speicherkapazität zu gering, dann kann die im Grabenkondensator gespeicherte Information nicht mehr eindeutig als Signalpegel vom Leseverstärker auf der Bitleitung erkannt werden. Sense amplifier, which is used to read the trench capacitor stored information used require a sufficient signal level for reliable reading of the information in the memory cell. The relationship the storage capacity to the capacity of the bit line over which the stored information is passed to the sense amplifier is crucial in determining the signal level. If the storage capacity is too low, then the im Trench capacitor information no longer unique as Signal level detected by the sense amplifier on the bit line become.

Da die gespeicherte Ladung zudem über Leckströme abfließt, hat eine kleinere Kapazität den Nachteil, dass in kürzeren Zeitabständen die Ladung aufgefrischt werden muss (größere Refreshfrequenz). Wird aufgrund der Leckströme eine Mindestladungsmenge des Speicherkondensators unterschritten, so ist es für den Leseverstärker nicht möglich, die abgespeicherte Information auszulesen. Since the stored charge also flows through leakage currents, A smaller capacity has the disadvantage of being shorter Intervals the load needs to be refreshed (larger Refresh rate). Is a due to the leakage currents The minimum amount of charge in the storage capacitor is undercut it is not possible for the sense amplifier to save the stored one Read out information.

In Speicherzellen mit Grabenkondensatoren sind bisher ausschließlich Materialkombinationen aus dünnen Siliciumdioxid- und Siliciumnitrid-(Si₃N₄)-Schichten (NO, ON, ONO) als Speicherdielektrikum und dotierte Polysiliciumschichten als Elektrodenmaterial im Einsatz. Diese Materialien sind hochtemperaturfest und werden durch die Temperaturen, die nach der Herstellung des Grabenkondensators zur Einbringung eines Transistors erforderlich sind, nicht in ihren Eigenschaften nachteilig verändert. So far, only material combinations of thin silicon dioxide and silicon nitride (Si ₃ N ₄ ) layers (NO, ON, ONO) as a storage dielectric and doped polysilicon layers as electrode material have been used in memory cells with trench capacitors. These materials are resistant to high temperatures and are not adversely affected in their properties by the temperatures which are required to produce a transistor after the production of the trench capacitor.

Die Aufgabe der Erfindung besteht darin, eine Speicherzelle mit einem Grabenkondensator bereitzustellen, der gegenüber den bisher eingesetzten Grabenkondensatoren eine erhöhte Speicherkapazität aufweist. Weiterhin besteht die Aufgabe der Erfindung darin, ein Verfahren zur Herstellung einer Speicherzelle mit einem Grabenkondensator bereitzustellen, der eine erhöhte Speicherkapazität gegenüber den bisher bekannten Grabenkondensatoren aufweist. The object of the invention is a memory cell to provide with a trench capacitor opposite the previously used trench capacitors Has storage capacity. The task of Invention therein, a method for producing a To provide memory cell with a trench capacitor that an increased storage capacity compared to the previously known Has trench capacitors.

Die Aufgabe der Erfindung wird durch die Merkmale des Anspruchs 1 und durch die Merkmale des Anspruchs 7 gelöst. Ein Vorteil der Erfindung besteht darin, dass der Graben mit einer Füllung wenigstens teilweise versehen ist, die bei hohen Temperaturen, die üblicherweise bei der Herstellung eines Transistors angewendet werden, instabil ist. The object of the invention is characterized by the features of Claim 1 and solved by the features of claim 7. An advantage of the invention is that the trench with a filling is at least partially provided at high temperatures that are common in manufacturing of a transistor are applied, is unstable.

Vorzugsweise weist die Füllung wenigstens teilweise ein metallisches Material auf. Durch die Verwendung eines metallischen Materials als Elektrodenmaterial wird der Widerstand zum Kontaktieren des Grabenkondensators reduziert. Der kleine Widerstand ermöglicht es, das Signal mit einem Ausleseverstärker zuverlässig detektieren zu können. The filling preferably has at least partially metallic material. By using a metallic material as the electrode material becomes the resistance reduced to contact the trench capacitor. The small Resistance enables the signal to be connected to a To be able to reliably detect read-out amplifiers.

In einer weiteren vorteilhaften Ausführungsform weist die Füllung wenigstens teilweise ein dielektrisches Material mit großen Dielektrizitätskonstanten auf. Dielektrische Materialien mit einer großen Dielektrizitätskonstanten sind üblicherweise nur bis Temperaturen von ungefähr 800°C stabil. Deshalb war bisher die Anwendung der dielektrischen Materialien mit großen Dielektrizitätskonstanten bei der Herstellung einer Speicherzelle in Form eines Grabenkondensators nicht möglich. Da jedoch in der erfindungsgemäßen Ausführungsform der Speicherzelle das dielektrische Material erst nach den Hochtemperaturprozessen in den Graben eingefügt wird, kann es dadurch ohne Probleme in der Trench-Speicherzelle eingesetzt werden. Die Verwendung eines dielektrischen Materials mit einer großen Dielektrizitätskonstante weist den Vorteil auf, dass eine größere Ladungsmenge bei gleich bleibender Fläche des Grabenkondensators speicherbar ist, d. h. die Speicherkapazität des Grabenkondensators wird erhöht. In a further advantageous embodiment, the Filling at least partially with a dielectric material large dielectric constant. dielectric Are materials with a large dielectric constant Usually only stable up to temperatures of around 800 ° C. That is why the application of the dielectric was previously Materials with high dielectric constants during manufacture a memory cell in the form of a trench capacitor possible. However, since in the embodiment according to the invention the memory cell, the dielectric material only after the High temperature processes inserted in the trench, it can thereby used without problems in the trench memory cell become. The use of a dielectric material with a large dielectric constant has the advantage that a larger amount of charge with the same area the trench capacitor is storable, d. H. the The storage capacity of the trench capacitor is increased.

In einer weiteren bevorzugten Ausführungsform wird sowohl eine metallische Schicht als auch eine dielektrische Schicht mit einer großen Dielektrizitätskonstante eingesetzt. Durch die Kombination der zwei vorteilhaften Materialien wird ein besonders vorteilhafter Grabenkondensator erhalten. Die metallische Schicht sorgt für einen geringen Widerstand bei der Kontaktierung des Grabenkondensators und die dielektrische Schicht sorgt für eine große Ladungskapazität des Grabenkondensators. In a further preferred embodiment, both a metallic layer as well as a dielectric layer used with a large dielectric constant. By the combination of the two advantageous materials becomes one get particularly advantageous trench capacitor. The metallic layer ensures low resistance the contacting of the trench capacitor and the dielectric layer ensures a large charge capacity of the Grave capacitor.

Vorzugsweise ist angrenzend an den Graben eine elektrisch leitende Schicht im Substrat ausgebildet, die eine Gegenelektrode des Kondensators bildet. Aufgrund der Anordnung der elektrisch leitenden Schicht nahe an der Füllung des Grabenkondensators wird eine besonders hohe Speicherkapazität erhalten. Preferably, one is electrical adjacent to the trench conductive layer formed in the substrate, the one Counter electrode of the capacitor forms. Due to the arrangement of the electrically conductive layer close to the filling of the Trench capacitor becomes a particularly high storage capacity receive.

In einer weiteren bevorzugten Ausführungsform ist der Graben von einer Deckschicht bedeckt, die eine Öffnung zur elektrischen Kontaktierung der Füllung des Grabens aufweist. Auf der Unterseite der Deckschicht ist eine dielektrische Schicht wenigstens teilweise aufgebracht. Auf diese Weise wird auch die Fläche der Deckschicht zur Speicherung der Ladung ausgenutzt. Dadurch wird die Kapazität des Grabenkondensators erhöht. In a further preferred embodiment, the trench is covered by a cover layer that has an opening to the electrical contact of the filling of the trench. On the underside of the cover layer is a dielectric layer at least partially applied. This way too the area of the top layer for storing the load exploited. This will increase the capacitance of the trench capacitor elevated.

Das erfindungsgemäße Verfahren gemäß Anspruch 7 weist den wesentlichen Vorteil auf, dass nach der Herstellung des Grabens der Graben mit einer Zwischenfüllung aufgefüllt wird, dass anschließend der Transistor zur Ansteuerung des Grabenkondensators eingebracht wird, dass daraufhin die Zwischenfüllung wieder aus dem Graben entfernt wird und abschließend die dielektrisch wirksame, finale Kondensatorfüllung in den Graben eingebracht wird. Das erfindungsgemäße Verfahren weist den Vorteil auf, dass während der Prozessschritte mit hohen Temperaturen die Zwischenfüllung im Graben eingebracht ist und die dielektrische Schicht und/oder eine Elektrodenschicht erst nachträglich in den Graben eingebracht werden. Die Zwischenfüllung ist in der Weise ausgewählt, dass sie hohe Temperaturen ohne eine wesentliche Beeinträchtigung ihrer mechanischen Eigenschaften übersteht, dass sie den Graben nicht nachteilig beeinflusst, und dass sie sich leicht wieder aus dem Graben entfernen lässt. Nach Integration des Transistors wird der Graben mit einer Kondensatorfüllung mindestens teilweise aufgefüllt. Auf diese Weise ist es möglich, als Kondensatorfüllung Materialien zu verwenden, die eine verbesserte Funktionsweise der Speicherzelle ermöglichen, aber hohe Temperaturen nicht ohne Minderung ihrer Materialqualität vertragen. The inventive method according to claim 7 has the significant advantage that after the manufacture of the Trench the trench is filled with an intermediate filling, that then the transistor for driving the Trench capacitor is introduced that thereupon the Intermediate filling is removed from the trench again and finally the dielectric effective, final capacitor filling in the Digging is made. The method according to the invention has the advantage that during the process steps with high Temperatures the intermediate filling is placed in the trench and the dielectric layer and / or an electrode layer only be introduced into the trench afterwards. The Intermediate filling is selected in such a way that it is high Temperatures without significantly affecting them mechanical properties that it survives the trench not adversely affected, and that they are easy again can be removed from the trench. After integrating the The transistor becomes the trench with a capacitor filling at least partially filled. In this way it is possible to use as a capacitor filling materials that a enable improved functioning of the memory cell, but high temperatures are not without reducing their Tolerate material quality.

Vorzugsweise wird als Kondensatorfüllung ein dielektrisches Material verwendet, das eine große Dielektrizitätskonstante aufweist. Damit wird die Speicherkapazität des Grabenkondensators erhöht. A dielectric is preferably used as the capacitor filling Material used that has a large dielectric constant having. The storage capacity of the Trench capacitor increased.

In einer Weiterbildung des erfindungsgemäßen Verfahrens wird vorzugsweise zur Kontaktierung der dielektrischen Schicht eine metallische leitende Schicht als Elektrode in den Graben eingebracht. Die Verwendung der metallischen Schicht ist nur deshalb möglich, weil sie erst nach den Hochtemperaturprozessen eingebracht wird. Die metallische Schicht weist den Vorteil auf, dass ein geringerer Widerstand zur Kontaktierung des Grabenkondensators erreicht wird. In a development of the method according to the invention preferably for contacting the dielectric layer a metallic conductive layer as an electrode in the trench brought in. The use of the metallic layer is only possible because it is only after the High temperature processes is introduced. The metallic layer has the Advantage on having a lower contact resistance of the trench capacitor is reached.

Vorzugsweise wird zum Entfernen der Zwischenfüllung ein Kanal eingeätzt und die Seitenwände des Kanals mit einer Schutzschicht bedeckt. Anschließend wird die Zwischenfüllung aus dem Graben über den Kanal herausgeätzt. Auf diese Weise ist eine einfache Entfernung der Zwischenfüllung möglich. A channel is preferably used to remove the intermediate filling etched and the side walls of the channel with a Protective layer covered. Then the intermediate filling is made etched out of the ditch across the canal. That way easy removal of the intermediate filling possible.

Die Erfindung wird im Folgenden anhand der Figuren näher erläutert. Es zeigen The invention is explained in more detail below with reference to the figures explained. Show it

Fig. 1 einen Querschnitt durch einen ersten Speicherbaustein mit einer ersten Speicherzelle, Fig. 1 shows a cross section through a first memory device having a first memory cell,

Fig. 2 eine Ansicht von oben auf den ersten Speicherbaustein, Fig. 2 is a view from above of the first memory block,

Fig. 3 eine schematische Darstellung eines Verfahrensablaufs zur Herstellung einer ersten Speicherzelle, Fig. 3 is a schematic representation of a process flow for producing a first memory cell,

Fig. 4 einen Querschnitt durch einen Speicherbaustein mit einer zweiten Speicherzelle, Fig. 4 shows a cross section through a memory device with a second memory cell,

Fig. 5 eine Ansicht von oben auf den zweiten Speicherbaustein, Fig. 5 is a view from above of the second memory block,

Fig. 6 einen schematischen Verfahrensablauf zur Herstellung der Speicherzelle des zweiten Speicherbausteins und Fig. 6 is a schematic process flow for manufacturing the memory cell of the second memory device and

Fig. 7 einen schematischen Verfahrensablauf zur Herstellung einer dritten Speicherzelle. Fig. 7 is a schematic process flow for forming a third memory cell.

Fig. 1 zeigt einen Teil eines Querschnitts durch einen Speicherbaustein, der in Form eines DRAM ausgebildet ist. In dem Ausschnitt ist eine Speicherzelle bestehend aus einem Transistor und einem Grabenkondensator dargestellt. Der Grabenkondensator weist einen Graben 2 auf, der in ein Halbleitersubstrat 1 eingebracht ist. Das Halbleitersubstrat 1 ist üblicherweise in Form eines Siliciumwafers ausgebildet. Der Graben 2 weist einen rechteckförmigen Querschnitt auf, wobei in den Seitenwänden, die den Graben 2 begrenzen, vertikale Plate-Dotierzonen 5 eingebracht sind. Die vertikalen Plate- Dotierzonen 5 stellen erste Dotierzonen dar und sind an den Seitenwänden des Grabens 2 ausgebildet. Im oberen Bereich des Grabens 2 sind angrenzend an die vertikalen Plate-Dotierzonen 5 horizontale Plate-Dotierzonen 15 angeordnet, die zweite Dotierzonen darstellen, die im wesentlichen horizontal ausgebildet sind und sowohl seitlich zu einer vertikalen Plate- Dotierzone 5 als auch über dem Graben 2 in einer Epitaxieschicht 6 ausgebildet sind. Die Epitaxieschicht 6 ist im wesentlichen als epitaktische Siliciumschicht ausgebildet. Die vertikale und horizontale Plate-Dotierzone 5, 15 stellen eine zweite Elektrode des Grabenkondensators dar. Auf der Innenwand des Grabens 2 ist ein Speicherdielektrikum 3 aufgebracht. Vorzugsweise bedeckt das Speicherdielektrikum 3 die gesamte Wandung des Grabens 2. Im oberen Bereich mündet der Graben 2 in einen Strap-Kanal 24, der vorzugsweise senkrecht durch die Epitaxieschicht 6 nach oben bis zu einer Zwischenisolationsschicht 23 geführt ist. Der Strap-Kanal 24 wird seitlich von der Epitaxieschicht 6 begrenzt. Weiterhin ist in einem vorgegebenen Abstand von der Unterkante des Strap- Kanals 24 ein Isolationskragen 7 im Strap-Kanal 24 angeordnet. Der Isolationskragen 7 ist hülsenförmig ausgebildet und reicht bis zu einem vorgegebenen Abstand von der Oberseite der Epitaxieschicht 6. Das Speicherdielektrikum 3 ist auch auf der Unterseite der Epitaxieschicht 6 über dem Graben 2 angeordnet und vorzugsweise bis zur Unterkante des Isolationskragens 7 geführt. Auf der Innenseite des Speicherdielektrikums 3 ist eine Grabenelektrode 4 angeordnet, die ebenfalls bis in den Strap-Kanal 24 geführt ist. Die Grabenelektrode 4 stellt eine Elektrode des Grabenkondensators dar. Vorzugsweise ist die Grabenelektrode 4 nach oben in dem Strap-Kanal 24 bis über die Unterkante des Isolationskragens 7 geführt. Im Strap-Kanal 24 ist eine leitfähige Strap- Füllung 17 angeordnet, die nach oben bis knapp unter die Oberkante der Deckschicht 6 geführt ist. Die Strap-Füllung 17 ist im oberen Endbereich von einer Strap-Kappe 26 umgeben, die aus einem leitenden Material gefertigt ist. Die Strap- Kappe 26 ist in Form einer Hülse mit Endplatte ausgebildet und liegt mit einem Hülsenrand auf dem Isolationskragen 7 und mit der Endplatte auf der Strap-Füllung 17 auf. Die Strap- Kappe 26 schließt etwa mit der Oberkante der Epitaxieschicht 6 ab. Fig. 1 shows part of a cross section through a memory device, which is designed in the form of a DRAM. The section shows a memory cell consisting of a transistor and a trench capacitor. The trench capacitor has a trench 2 , which is introduced into a semiconductor substrate 1 . The semiconductor substrate 1 is usually designed in the form of a silicon wafer. The trench 2 has a rectangular cross section, vertical plate doping zones 5 being introduced in the side walls which delimit the trench 2 . The vertical plate doping zones 5 represent first doping zones and are formed on the side walls of the trench 2 . In the upper area of the trench 2 , adjacent to the vertical plate doping zones 5, there are arranged horizontal plate doping zones 15 , which represent second doping zones, which are essentially horizontal and both laterally to a vertical plate doping zone 5 and above the trench 2 in an epitaxial layer 6 are formed. The epitaxial layer 6 is essentially designed as an epitaxial silicon layer. The vertical and horizontal plate doping zones 5 , 15 represent a second electrode of the trench capacitor. A storage dielectric 3 is applied to the inner wall of the trench 2 . The storage dielectric 3 preferably covers the entire wall of the trench 2 . In the upper region, the trench 2 opens into a strap channel 24 , which is preferably led vertically upwards through the epitaxial layer 6 to an intermediate insulation layer 23 . The strap channel 24 is laterally delimited by the epitaxial layer 6 . Furthermore, the & strap channel 24 is disposed an insulating collar 7 in the strap-channel 24 at a predetermined distance from the lower edge. The insulation collar 7 is sleeve-shaped and extends up to a predetermined distance from the top of the epitaxial layer 6 . The storage dielectric 3 is also arranged on the underside of the epitaxial layer 6 above the trench 2 and is preferably guided up to the lower edge of the insulation collar 7 . A trench electrode 4 is arranged on the inside of the storage dielectric 3 and is also led into the strap channel 24 . The grave electrode 4 is an electrode of the grave capacitor. Preferably, the grave out electrode 4 upwards into the strap channel 24 to beyond the lower edge of the insulation collar. 7 In the strap channel 24 , a conductive strap filling 17 is arranged, which is guided up to just below the upper edge of the cover layer 6 . The strap filling 17 is surrounded in the upper end area by a strap cap 26 , which is made of a conductive material. The strap cap 26 is designed in the form of a sleeve with an end plate and rests with a sleeve edge on the insulation collar 7 and with the end plate on the strap filling 17 . The strap cap 26 closes approximately with the upper edge of the epitaxial layer 6 .

Die Epitaxieschicht 6 besteht im wesentlichen aus einer Siliciumschicht, die über dem Graben 2 angeordnet ist und in deren unteren Bereich die horizontale Plate-Dotierzone 15 angeordnet ist. Die horizontale Plate-Dotierzone 15 grenzt sowohl seitlich an den Strap-Kanal 24 als auch an die vertikale Plate-Dotierzone 5. Die Epitaxieschicht 6 weist im linken Bereich neben dem Strap-Kanal 24 eine STI-Feldisolationsschicht 9 auf, die bis zur Oberkante der Epitaxieschicht 6 geführt ist. Im rechten Bereich neben dem Isolationskragen 7 ist angrenzend an die Strap-Kappe 26 ein Drain-Gebiet 21ausgebildet. In einem vorgegebenen seitlichen Abstand ist rechts davon ein Source-Gebiet 22 angrenzend an die Oberkante der Epitaxieschicht 6 angeordnet. The epitaxial layer 6 essentially consists of a silicon layer which is arranged above the trench 2 and in the lower region of which the horizontal plate doping zone 15 is arranged. The horizontal plate doping zone 15 borders both laterally on the strap channel 24 and on the vertical plate doping zone 5 . The epitaxial layer 6 has, in the left area next to the strap channel 24, an STI field insulation layer 9 which extends up to the upper edge of the epitaxial layer 6 . In the right area next to the insulation collar 7 , a drain region 21 is formed adjacent to the strap cap 26 . A source region 22 is arranged adjacent to the top edge of the epitaxial layer 6 to the right of it at a predetermined lateral distance.

In einer dritten Schicht 25 ist angrenzend an die Feldisolationsschicht 9 eine passive Wortleitung 27 angeordnet, die von einer Wortleitungsdeckisolation 19 bedeckt ist. Die Wortleitungsdeckisolation 19 ist auf der linken Seite von einer Versiegelungsschicht 20 bedeckt, auf der wiederum eine erste Isolationsfüllung 10 aufgebracht ist. In einem vorgegebenen Abstand zur passiven Wortleitung 27 ist eine aktive erste Wortleitung 28 rechts neben dem Strap-Kanal 24 in der dritten Schicht 25 angeordnet. Die erste aktive Wortleitung 28 liegt auf einer Oxidschicht auf, die auf der Epitaxieschicht 6 angeordnet ist. In zwei gegenüberliegenden Randbereichen ist die erste aktive Wortleitung 28 über dem Drain-Gebiet 21 und dem Source-Gebiet 22 angeordnet. Die erste Wortleitung 28, das Drain- und Source-Gebiet 21, 22 und der Bereich der Epitaxieschicht 6, der unter der ersten aktiven Wortleitung angeordnet ist, stellen einen Transistor 18 dar. A passive word line 27 , which is covered by a word line cover insulation 19 , is arranged in a third layer 25 adjacent to the field insulation layer 9 . The word line cover insulation 19 is covered on the left side by a sealing layer 20 , on which in turn a first insulation filling 10 is applied. An active first word line 28 is arranged to the right of the strap channel 24 in the third layer 25 at a predetermined distance from the passive word line 27 . The first active word line 28 lies on an oxide layer which is arranged on the epitaxial layer 6 . The first active word line 28 is arranged in two opposite edge regions above the drain region 21 and the source region 22 . The first word line 28 , the drain and source region 21 , 22 and the region of the epitaxial layer 6 which is arranged under the first active word line represent a transistor 18 .

Rechts neben der ersten aktiven Wortleitung 28 ist in einem vorgegebenen Abstand eine weitere aktive Wortleitung 8 in der dritten Schicht 25 angeordnet. Die weitere aktive Wortleitung 8 ist durch eine Oxidschicht getrennt von der Epitaxieschicht 6 und mit einem linken Randbereich über dem Source-Gebiet 22 angeordnet. Die erste und die weitere Wortleitung 28, 8 sind jeweils von einer Wortleitungsdeckisolation 19 bedeckt. Die Wortleitungsdeckisolation 19 ist im seitlichen Randbereich wiederum mit einer Versiegelungsschicht 20 abgedeckt, die vom oberen Endbereich der Wortleitungsdeckisolation 19 bis zur Oberkante der Deckschicht 6 geführt ist. Zwischen der ersten und weiteren Wortleitung 28, 8 ist über dem Source-Gebiet 22 ein Bitleitungs-Plug 11 in der dritten Schicht 25 angeordnet, die bis zur Oberkante der dritten Schicht 25 geführt ist. Der Bitleitungs-Plug 11 stellt einen Kontaktanschluss dar. Die weiteren Bereiche der dritten Schicht 25 sind durch die Zwischenisolation 23 ausgefüllt. Auf der dritten Schicht 25 ist eine Bitleitung 12 aufgebracht. Die Bitleitung 12 steht in leitendem Kontakt mit dem Bitleitungs-Plug 11. To the right of the first active word line 28 , a further active word line 8 is arranged in the third layer 25 at a predetermined distance. The further active word line 8 is arranged separated from the epitaxial layer 6 by an oxide layer and with a left edge region above the source region 22 . The first and the further word lines 28 , 8 are each covered by a word line cover insulation 19 . The word line cover insulation 19 is in turn covered in the lateral edge region with a sealing layer 20 , which is guided from the upper end region of the word line cover insulation 19 to the upper edge of the cover layer 6 . Between the first and further word lines 28 , 8 , a bit line plug 11 is arranged in the third layer 25 above the source region 22 and is led to the upper edge of the third layer 25 . The bit line plug 11 represents a contact connection. The further areas of the third layer 25 are filled by the intermediate insulation 23 . A bit line 12 is applied to the third layer 25 . Bit line 12 is in conductive contact with bit line plug 11 .

Die Funktionsweise der Speicherzelle der Fig. 1 ist wie folgt: In dem Grabenkondensator, der von dem Speicherdielektrikum 3, der Grabenelektrode 4 und der vertikalen und horizontalen Plate-Dotierzone 5, 15 gebildet wird, ist eine Ladung gespeichert. Soll die Ladung ausgelesen werden, so wird die erste Wortleitung 28 mit einer vorgegebenen Spannung beaufschlagt, so dass der Transistor 18 bestehend aus der ersten Wortleitung 28, dem Drain-Gebiet 21 und dem Source- Gebiet 22 elektrisch leitend geschaltet wird. Da das Drain- Gebiet 21 elektrisch leitend über die Strap-Kappe 26, die leitende Strap-Füllung 17 mit der Grabenelektrode 4 verbunden ist, wird die im Grabenkondensator gespeicherte elektrische Ladung über den Transistor 18 und den Bitleitungs-Plug 11 auf die Bitleitung 12 übertragen. Die Bitleitung 12 ist üblicherweise mit einem Leseverstärker verbunden, der aufgrund der im Grabenkondensator gespeicherten Ladung den Spannungspegel auf der Bitleitung 12 erfasst und weitergibt. Durch die Ausbildung der Grabenelektrode 4 in Form eines metallischen Materials wird der Ohmsche Widerstand zum Kontaktieren des Grabenkondensators erheblich reduziert. . The operation of the memory cell of Figure 1 is as follows: In the grave capacitor of the storage dielectric 3, the grave electrode 4 and the vertical and horizontal plate Dotierzone 5, 15 is formed, stored charge. If the charge is to be read out, a predetermined voltage is applied to the first word line 28 , so that the transistor 18 consisting of the first word line 28 , the drain region 21 and the source region 22 is switched to be electrically conductive. Since the drain region 21 is connected to the trench electrode 4 in an electrically conductive manner via the strap cap 26 , the conductive strap filling 17 , the electrical charge stored in the trench capacitor is transferred to the bit line 12 via the transistor 18 and the bit line plug 11 , The bit line 12 is usually connected to a sense amplifier which detects and passes on the voltage level on the bit line 12 due to the charge stored in the trench capacitor. The design of the trench electrode 4 in the form of a metallic material considerably reduces the ohmic resistance for contacting the trench capacitor.

Weiterhin bietet die Ausbildung des Speicherdielektrikums 3 in Form eines dielektrischen Materials mit einer großen Dielektrizitätskonstante den Vorteil, dass eine größere Ladungsmenge bei gleichen Dimensionen im Grabenkondensator gespeichert werden kann. Aufgrund des erfindungsgemäßen Herstellungsverfahrens kann als dielektrisches Material für das Speicherdielektrikum ein Material verwendet werden, das nur bis zu einer relativ geringen Höchsttemperatur von beispielsweise 800 bis 1050°C stabil ist. Als bevorzugte Materialien werden binäre Oxide, wie z. B. Tantaloxid (Ta₂O₅) mit einer Dielektrizitätskonstanten von 25 bis 26 und einer Temperaturstabilität von 800°C verwendet. Weiterhin ist die Verwendung von Aluminiumoxid (Al₂O₃) mit einer Dielektrizitätskonstanten von 10 und einer Temperaturstabilität von bis zu 830°C als Speicherdielektrikum 3 vorteilhaft. Furthermore, the design of the storage dielectric 3 in the form of a dielectric material with a large dielectric constant has the advantage that a larger amount of charge can be stored in the trench capacitor with the same dimensions. On the basis of the production method according to the invention, a material can be used as the dielectric material for the storage dielectric which is stable only up to a relatively low maximum temperature of, for example, 800 to 1050 ° C. Binary oxides, such as e.g. B. tantalum oxide (Ta ₂ O ₅ ) with a dielectric constant of 25 to 26 and a temperature stability of 800 ° C. Furthermore, the use of aluminum oxide (Al ₂ O ₃ ) with a dielectric constant of 10 and a temperature stability of up to 830 ° C. as the storage dielectric 3 is advantageous.

Als weiteres Material wird vorzugsweise Hafniumoxid (HfO₂) mit einer Dielektrizitätskonstanten von 15 bis 40 als Speicherdielektrikum 3 verwendet. Weiterhin bietet sich Zirkoniumoxid (ZrO₂) an, das eine Dielektrizitätskonstante von 11 bis 25 aufweist. Zudem kann auch Lanthanoxid (La₂O₃) mit einer Dielektrizitätskonstanten von 20 bis 30 als Speicherdielektrikum 3 verwendet werden. Bei der Verwendung von Lanthanoxid ist jedoch zu beachten, dass Lanthanoxid keine gesicherte Stabilität gegenüber Wasserstoff aufweist. Zudem kann zur Ausbildung des Speicherdielektrikums 3 auch Yttriumoxid (Y₂O₃) verwendet werden, das eine Dielektrizitätskonstante von 12 bis 15 aufweist. Hafnium oxide (HfO ₂ ) with a dielectric constant of 15 to 40 is preferably used as the storage dielectric 3 as a further material. Furthermore, zirconium oxide (ZrO ₂ ) offers itself, which has a dielectric constant of 11 to 25. In addition, lanthanum oxide (La ₂ O ₃ ) with a dielectric constant of 20 to 30 can also be used as the storage dielectric 3 . When using lanthanum oxide, however, it should be noted that lanthanum oxide does not have any guaranteed stability against hydrogen. In addition, to form the storage dielectric 3 may also be yttria (Y ₂ O ₃₎ may be used which has a dielectric constant of 12 to 15

Weiterhin kommen zur Ausbildung als Speicherdielektrikum 3 noch Aluminiumoxidverbindungen in Frage. Die Verbindungen mit Hafnium, Zirkonium und Lanthan sind besonders für die Ausbildung des Speicherdielektrikums 3 geeignet. Beispielsweise können die Materialverbindungen Hf-Al-O, Zr-Al-O, La-Al-O verwendet werden. Furthermore, aluminum oxide compounds are also suitable for formation as a storage dielectric 3 . The compounds with hafnium, zirconium and lanthanum are particularly suitable for the formation of the storage dielectric 3 . For example, the material compounds Hf-Al-O, Zr-Al-O, La-Al-O can be used.

Weiterhin kann das Speicherdielektrikum 3 auch aus Silicatverbindungen wie z. B. Hf-Si-O, Zr-Si-O, La-Si-O oder Y-Si-O hergestellt werden. Vorzugsweise wird die Materialverbindung Hf₇Si₂₉O₆₄ mit einer Temperaturstabilität von bis zu 1050°C verwendet. Auch die Materialverbindung Zr₄Si₃₁O₆₅ ist bis zu einer Temperatur von 800°C stabil. Zudem eignet sich eine 30%ige Lanthanoxid-Siliciumoxid-Verbindung. Ebenso ist eine 70%ige Siliciumoxid-Silicium-Sauerstoff-Verbindung bis zu einer Temperatur von 1000°C stabil und als Speicherdielektrikum 3 geeignet. Auch ist eine 30%ige Hafniumoxid-Silicium- Sauerstoff- und eine 70%ige Siliciumoxid-Silicium-Sauerstoff- Verbindung als Speicherdielektrikum 3 geeignet und bis zu einer Temperatur von 1000°C stabil. Lanthandioxidsilicat und Siliciumdioxidsilicat weisen eine Dielektrizitätskonstante von 14 auf. Hafniumdioxidsilicat und Siliciumdioxidsilicat weisen eine Dielektrizitätskonstante von 7 auf. Furthermore, the storage dielectric 3 can also be made of silicate compounds such. B. Hf-Si-O, Zr-Si-O, La-Si-O or Y-Si-O. The material compound Hf ₇ Si ₂₉ O ₆₄ with a temperature stability of up to 1050 ° C. is preferably used. The material compound Zr ₄ Si ₃₁ O ₆₅ is also stable up to a temperature of 800 ° C. A 30% lanthanum-silicon oxide compound is also suitable. A 70% silicon oxide-silicon-oxygen compound is likewise stable up to a temperature of 1000 ° C. and is suitable as a storage dielectric 3 . A 30% strength hafnium oxide-silicon-oxygen and a 70% strength silicon oxide-silicon-oxygen compound are also suitable as storage dielectric 3 and are stable up to a temperature of 1000 ° C. Lanthanum dioxide silicate and silicon dioxide silicate have a dielectric constant of 14. Hafnium dioxide silicate and silicon dioxide silicate have a dielectric constant of 7.

Weitere Materialverbindungen, die als dielektrisches Material für das Speicherdielektrikum 3 geeignet sind, sind beispielsweise Y₂O₃-ZrO₂ mit einer Dielektrizitätskonstanten von 30 und Strontiumtitanoxid (SrTiO₃) mit einer Dielektrizitätskonstanten von 175. Strontiumtitanoxid ist bis zu einer Temperatur von 800°C stabil. Other material compounds that are suitable as dielectric material for the storage dielectric 3 are, for example, Y ₂ O ₃ -ZrO ₂ with a dielectric constant of 30 and strontium titanium oxide (SrTiO ₃ ) with a dielectric constant of 175. Strontium titanium oxide is up to a temperature of 800 ° C stable.

Die Grabenelektrode 4 wird vorzugsweise aus dotiertem Polysilicium oder aus einer Metallverbindung hergestellt. Aufgrund des erfindungsgemäßen Verfahrens werden das Speicherdielektrikum 3 und/oder die Grabenelektrode 4 nach den Prozessschritten in den Graben 2 eingebracht, die eine hohe Temperatur erfordern. Dies sind beispielsweise die Prozesse zur Integration des Transistors. Nach dem Einbringen der Speicherdielektrikumschicht 3 und der Grabenelektrodenschicht 4 werden nur noch Prozessschritte mit geringeren Temperaturen durchgeführt, die die temperatursensitiven dielektrischen und metallischen Materialien des Speicherdielektrikums 3 und der Grabenelektrode 4 nicht beschädigen. The trench electrode 4 is preferably made from doped polysilicon or from a metal compound. On the basis of the method according to the invention, the storage dielectric 3 and / or the trench electrode 4 are introduced into the trench 2 after the process steps, which require a high temperature. These are, for example, the processes for integrating the transistor. After the storage dielectric layer 3 and the trench electrode layer 4 have been introduced , only process steps with lower temperatures are carried out which do not damage the temperature-sensitive dielectric and metallic materials of the storage dielectric 3 and the trench electrode 4 .

Fig. 2 zeigt eine Ansicht von oben auf den Speicherbaustein der Fig. 1, wobei schematisch verschiedene Bereiche der Speicherzelle eingezeichnet sind. Es ist eine passive Wortleitung 27 dargestellt, die mit der Wortleitungsdeckisolation 19 bedeckt ist. Neben der passiven Wortleitung 27 ist die aktive erste Wortleitung 28 angeordnet, die ebenfalls von einer Wortleitungsdeckisolation 19 bedeckt ist. In Form einer gestrichelten Linie ist die Form des Grabens 2 angedeutet. In Form einer durchgehenden Linie ist ein aktives Gebiet 59 angedeutet, das in der Epitaxieschicht 6 ausgebildet ist und sich bis über zwei Gräben 2, 30 erstreckt. Das aktive Gebiet 59 kennzeichnet einen Bereich der Epitaxieschicht 6, der zwischen zwei nebeneinander angeordneten Gräben 2, 30angeordnet ist, und in dem zwei Transistoren mit der ersten und der weiteren Wortleitung 28, 8 als Steueranschlüsse ausgebildet sind. Neben der ersten aktiven Wortleitung 28 ist der Bitleitungs-Plug 11 eingezeichnet. Rechts neben dem Bitleitungs-Plug 11 ist die zweite aktive Wortleitung 8 angeordnet, die ebenfalls von einer Wortleitungsdeckisolation 19 bedeckt ist. Die ersten und weiteren Wortleitungen 28, 8 sind parallel zueinander angeordnet. Die senkrecht zu den Wortleitungen angeordneten Bitleitungen 12 sind in Fig. 2 nicht dargestellt. Die weitere Wortleitung 8 ist teilweise über einem weiteren Graben 30 angeordnet, der ebenfalls in Form einer gestrichelten Linie angedeutet ist. Der Anschluss des weiteren Grabens 30 an einen weiteren Transistor, der durch die zweite Wortleitung 8 gebildet wird, ist entsprechend dem Anschluss des Grabens 2 an die erste Wortleitung 28 ausgebildet. FIG. 2 shows a view from above of the memory module of FIG. 1, different areas of the memory cell being shown schematically. A passive word line 27 is shown, which is covered with the word line cover insulation 19 . In addition to the passive word line 27 , the active first word line 28 is arranged, which is also covered by a word line cover insulation 19 . The shape of the trench 2 is indicated in the form of a dashed line. An active region 59 is indicated in the form of a continuous line, which is formed in the epitaxial layer 6 and extends over two trenches 2 , 30 . The active region 59 identifies a region of the epitaxial layer 6 which is arranged between two trenches 2 , 30 arranged next to one another and in which two transistors with the first and the further word lines 28 , 8 are formed as control connections. In addition to the first active word line 28 , the bit line plug 11 is shown. The second active word line 8 , which is also covered by a word line cover insulation 19 , is arranged to the right of the bit line plug 11 . The first and further word lines 28 , 8 are arranged parallel to one another. The bit lines 12 arranged perpendicular to the word lines are not shown in FIG. 2. The further word line 8 is partially arranged over a further trench 30 , which is also indicated in the form of a dashed line. The connection of the further trench 30 to a further transistor, which is formed by the second word line 8 , is designed corresponding to the connection of the trench 2 to the first word line 28 .

Fig. 3 zeigt die wesentlichen Prozessschritte zum Herstellen der erfindungsgemäßen Speicherzelle der Fig. 1. Dabei wird in ein beispielsweise P-leitendes Siliciumsubstrat 1 mit Lithographie- und Ätzverfahren über eine Hartmaske ein Graben 2 eingeätzt. Dazu ist das Siliciumsubstrat 1 mit einer Siliciumdioxidschicht und einer Siliciumnitridschicht als Hartmaske beschichtet. Nach der Maskenentfernung und der Reinigung wird z. B. mittels einer mit Arsen dotierten Glasschicht 31 und folgendem Diffusionsprozess die vertikale Plate-Dotierzone 5 in den Seitenwänden des Grabens 2 erzeugt. Anschließend wird eine Dummy-Füllung 32 bis zur vollständigen Verfüllung des Grabens 2 abgeschieden. Die Dummy-Füllung 32 ist vorzugsweise aus Siliciumdioxid gebildet und für große Nassätzraten optimiert. Fig. 3 shows the essential process steps for manufacturing the memory cell of the invention of FIG. 1. This is etched in a, for example, P-type silicon substrate 1 with lithography and etch a hard mask, a trench 2. For this purpose, the silicon substrate 1 is coated with a silicon dioxide layer and a silicon nitride layer as a hard mask. After mask removal and cleaning z. B. by means of a glass layer 31 doped with arsenic and the following diffusion process, the vertical plate doping zone 5 is generated in the side walls of the trench 2 . A dummy fill 32 is then deposited until the trench 2 is completely filled. The dummy fill 32 is preferably formed from silicon dioxide and optimized for large wet etching rates.

In einer ersten Ausgestaltung des Verfahrens wird der Graben 2 im oberen Abschnitt durch ein anteiliges isotropes Ätzverfahren geringfügig bauchig geätzt, so dass ein negativer Flankenwinkel erzeugt wird. Dadurch nimmt der Querschnitt der Grabenöffnung nach unten zu. Durch die bauchige Form im oberen Bereich des Grabens 2 wird der Graben 2 durch die Dummy-Füllung 32 geschlossen, noch bevor tiefer liegende Abschnitte des Grabens 2 vollständig verfüllt sind. Dadurch verbleibt im unteren Bereich des Grabens 2 entlang dessen Symmetrieachse ein ausgedehnter Lunker, d. h. ein Hohlraum, der die spätere restlose Herauslösung der Dummy-Füllung 32 wesentlich erleichtert. Dieser Effekt kann durch ein akonformes Abscheideverfahren mit in der Tiefe des Grabens stark abfallenden Abscheideraten des auf die Glasschicht 31 abgeschiedenen Siliciumoxids noch verstärkt werden. Fig. 3B zeigt die Anordnung eines aufgefüllten Grabens 2 mit einem Lunker 60. In a first embodiment of the method, the trench 2 is slightly bulbously etched in the upper section by a proportional isotropic etching method, so that a negative flank angle is generated. This increases the cross-section of the trench opening downwards. Due to the bulbous shape in the upper region of the trench 2 , the trench 2 is closed by the dummy filling 32 , even before lower-lying sections of the trench 2 are completely filled. As a result, in the lower region of the trench 2 there is an extended void along its axis of symmetry, ie a cavity, which considerably facilitates the subsequent complete removal of the dummy filling 32 . This effect can be further enhanced by an conformal deposition process with deposition rates of the silicon oxide deposited on the glass layer 31 falling sharply in the depth of the trench. Fig. 3B shows the arrangement of a filled trench 2 having a voids 60th

In einer weiteren Ausgestaltung des Verfahrens wird anstelle des Siliciumoxids auf die Glasschicht 31 zunächst eine Siliciumschicht abgeschieden. Die Siliciumschicht wird dann bis knapp unter das Niveau der Oberfläche des Siliciumsubstrats 1 planar zurückgeätzt. Anschließend wird erst eine Siliciumdioxidschicht abgeschieden. Somit besteht in diesem Ausführungsbeispiel die Dummy-Füllung aus der Glasschicht 31 und einer als Siliciumschicht ausgebildeten Zwischenfüllung, die von einem Siliciumoxid bedeckt ist. In a further embodiment of the method, a silicon layer is first deposited on the glass layer 31 instead of the silicon oxide. The silicon layer is then etched back planar to just below the level of the surface of the silicon substrate 1 . Then a silicon dioxide layer is deposited. Thus, in this exemplary embodiment, the dummy filling consists of the glass layer 31 and an intermediate filling designed as a silicon layer, which is covered by a silicon oxide.

Anschließend wird die Dummy-Füllung 32 über ein planares Rückätzverfahren bis auf das Niveau der Oberfläche des Siliciumsubstrats 1 zurückgeätzt. Dieser Verfahrensstand ist in Fig. 3A dargestellt. Subsequently, the dummy filling 32 is etched back to the level of the surface of the silicon substrate 1 using a planar etching process. This process status is shown in Fig. 3A.

Daraufhin wird die Nitridschicht und die Oxidschicht entfernt und eine einkristalline Siliciumschicht als Epitaxieschicht 6 auf den offenen Bereich des Siliciumsubstrats 1 und über den mit der Dummy-Füllung versehenen Graben 2 mit homogener Dicke ausgebildet. Dieser Verfahrensstand ist in Fig. 3C dargestellt. Vorzugsweise wird zur Abscheidung der Siliciumschicht ein selektives, epitaktisches Abscheideverfahren verwendet, das genauer in der Offenlegungsschrift DE 199 41 148 beschrieben ist. The nitride layer and the oxide layer are then removed and a single-crystalline silicon layer is formed as an epitaxial layer 6 on the open area of the silicon substrate 1 and over the trench 2 provided with the dummy filling with a homogeneous thickness. This process status is shown in Fig. 3C. A selective, epitaxial deposition method is preferably used for the deposition of the silicon layer, which is described in more detail in the published patent application DE 199 41 148.

In einem folgenden Verfahrensschritt wird mittels einer Ionenimplantation in die Epitaxieschicht die horizontale Plate-Dotierzone 15 eingebracht, die n-dotiert ist. Dieser Verfahrensstand ist in Fig. 3D dargestellt. Anschließend wird eine STI-Feldisolationsschicht 9 über einem linken Teilbereich des Grabens 2 in die Epitaxieschicht 6 eingebracht. Dieser Verfahrensstand ist in Fig. 3E dargestellt. Die Feldisolationsschicht 9 reicht bis zu einem vorgegebenen Abstand zur horizontalen Plate-Dotierzone 15 und ist bis an die Obergrenze der Epitaxieschicht 6 geführt. Die Feldisolationsschicht 9 erstreckt sich seitlich bis über einen Teil des Grabens 2. In a subsequent method step, the horizontal plate doping zone 15 , which is n-doped, is introduced into the epitaxial layer by means of ion implantation. This process status is shown in Fig. 3D. An STI field insulation layer 9 is then introduced into the epitaxial layer 6 over a left partial region of the trench 2 . This process status is shown in Fig. 3E. The field insulation layer 9 extends up to a predetermined distance from the horizontal plate doping zone 15 and is guided up to the upper limit of the epitaxial layer 6 . The field insulation layer 9 extends laterally over part of the trench 2 .

Anschließend werden eine passive Wortleitung 27 und eine erste und weitere aktive Wortleitung 28, 8 auf die Epitaxieschicht 6 aufgebracht. Die Wortleitungen werden mit Wortleitungsdeckisolationsschichten 19 abgedeckt. Anschließend wird nach bekannten Verfahren, wie beispielsweise in DE 199 41 148 beschrieben, das Drain-Gebiet 21 und das Source- Gebiet 22 in die Epitaxieschicht 6 eingebracht. Das Einbringen des Drain- und Source-Gebietes 21, 22 erfolgt nach bekannten Dotierverfahren und einer anschließenden Hochtemperaturdiffusionsphase. Zusätzlich wird auf die Wortleitungsdeckisolationsschicht 19 eine Versiegelungsschicht 20 aufgebracht. Das Drain-Gebiet 21, das Source-Gebiet 22 und die erste aktive Wortleitung 28 bilden einen ersten Transistor 18. Dieser Verfahrensstand ist in Fig. 3F dargestellt. A passive word line 27 and a first and further active word line 28 , 8 are then applied to the epitaxial layer 6 . The word lines are covered with word line cover insulation layers 19 . The drain region 21 and the source region 22 are then introduced into the epitaxial layer 6 using known methods, as described for example in DE 199 41 148. The drain and source regions 21 , 22 are introduced by known doping methods and a subsequent high-temperature diffusion phase. In addition, a sealing layer 20 is applied to the word line cover insulation layer 19 . The drain region 21 , the source region 22 and the first active word line 28 form a first transistor 18 . This process status is shown in Fig. 3F.

In einem folgenden Verfahrensschritt wird eine erste Isolationsfüllung 10 zwischen die passive Wortleitung 27 und die erste aktive Wortleitung 28 eingebracht. Zudem wird zwischen die erste und die zweite aktive Wortleitung 28, 8 ein leitender Bitleitungs-Plug 11 eingebracht. Die erste Isolationsfüllung 10 und der Bitleitungs-Plug 11 werden bis auf die Oberkante der Versiegelungsschicht 20 abgeätzt. Daraufhin wird der Bitleitungs-Plug 11 einem Ausheilungsprozess unterzogen. Dieser Prozess stellt im wesentlichen die letzte Hochtemperaturbelastung dar. Anschließend wird eine Strapfenster- Maske 61 bestehend aus Si₃N₄ und eine Strapfenster-Hartmaske 63 bestehend aus SiO₂ auf das Substrat aufgebracht. Über dem Zwischenbereich zwischen der passiven Wortleitung 27 und der aktiven Wortleitung 28 wird ein Kontaktfenster in die Strapfenster-Maske und die Strapfenster-Hartmaske 61, 63 eingebracht. Dieser Verfahrensstand ist in Fig. 3 G dargestellt. Anschließend wird der Bereich zwischen der passiven Wortleitung 27 und der ersten aktiven Wortleitung 28 freigeätzt und die erste Isolationsfüllung 10 zwischen der ersten aktiven und der passiven Wortleitung entfernt. Zudem wird die Strapfenster-Hartmaske 63 entfernt. Dieser Verfahrensstand ist in Fig. 3H dargestellt. In a subsequent method step, a first insulation filling 10 is introduced between the passive word line 27 and the first active word line 28 . In addition, a conductive bit line plug 11 is inserted between the first and the second active word lines 28 , 8 . The first insulation filling 10 and the bit line plug 11 are etched down to the upper edge of the sealing layer 20 . The bit line plug 11 is then subjected to a healing process. This process essentially represents the last high-temperature load. Then a strap window mask 61 consisting of Si ₃ N ₄ and a strap window hard mask 63 consisting of SiO ₂ are applied to the substrate. A contact window is introduced into the strap window mask and the strap window hard mask 61 , 63 above the intermediate region between the passive word line 27 and the active word line 28 . This process status is shown in Fig. 3G. The area between the passive word line 27 and the first active word line 28 is then etched free and the first insulation filling 10 between the first active and the passive word line is removed. In addition, the strap window hard mask 63 is removed. This process status is shown in Fig. 3H.

Anschließend wird ein Strap-Kanal 24 durch die Deckschicht 6 bis an die Oberkante des aufgefüllten Grabens 2 geätzt. Dieser Verfahrenszustand ist in Fig. 31 dargestellt. A strap channel 24 is then etched through the cover layer 6 up to the upper edge of the filled trench 2 . This process state is shown in FIG. 31.

Bei dem folgenden Prozessschritt wird die Seitenwand des Strap-Kanals 24 mit einer dünnen Ätzkanalschutzschicht 62 bedeckt. Die Ätzkanalschutzschicht 62 ist als Nitridschicht ausgebildet und bis an die Oberkante der Dummy-Füllung 32 geführt. Dieser Verfahrenszustand ist in Fig. 3J dargestellt. In the following process step, the side wall of the strap channel 24 is covered with a thin etching channel protective layer 62 . The etching channel protective layer 62 is designed as a nitride layer and is guided up to the upper edge of the dummy filling 32 . This process state is shown in Fig. 3J.

Anschließend wird die Ätzkanalschutzschicht 62 durch ein anisotropes, selektives Plasmaätzen von der Oberfläche der Dummy-Füllung wieder entfernt. The etching channel protective layer 62 is then removed again from the surface of the dummy filling by anisotropic, selective plasma etching.

Bei einem folgenden Prozessschritt wird die Dummy-Füllung und die Glasschicht mittels eines isotropen Ätzvorganges aus dem Graben 2 restlos entfernt, indem der für den späteren Strapanschluss notwendige, zwischen aktiver und passiver Wortleitung 27, 28 angeordnete Abstand temporär als versiegelter Ätzkanal ausgenutzt wird. Bei diesem Prozessschritt sind alle sonst auf dem Speicherbaustein offenliegenden Oberflächen gegen die Ätzlösung, die zum Herauslösen der Zwischenfüllung verwendet wird, resistent ausgebildet oder durch eine Versiegelungsschicht abgedeckt. Dieser Verfahrenszustand ist in Fig. 3K dargestellt. In a subsequent process step, the dummy filling and the glass layer are completely removed from the trench 2 by means of an isotropic etching process, in that the distance between active and passive word lines 27 , 28, which is necessary for the subsequent connection to the power supply, is temporarily used as a sealed etching channel. In this process step, all surfaces that are otherwise exposed on the memory chip are designed to be resistant to the etching solution that is used to remove the intermediate filling, or are covered by a sealing layer. This process state is shown in Fig. 3K.

Nach der Reinigung der Innenwand des Grabens 2 erfolgt vorzugsweise eine konforme Abscheidung des Speicherdielektrikums 3 und anschließend eine Abscheidung der Grabenelektrodenschicht 4. Vorzugsweise werden das Speicherdielektrikum 3 und die Grabenelektrode 4 nach einem Atomic Layer Deposition-Verfahren (ALD) abgeschieden. Dieser Verfahrenszustand ist in Fig. 3L dargestellt. In Fig. 3L ist zu erkennen, dass das Material, das die Grabenelektrode 4 bildet, auch den Strap- Kanal 24 füllt. After cleaning the inner wall of the trench 2, there is preferably a conformal deposition of the storage dielectric 3 and then a deposition of the trench electrode layer 4 . The storage dielectric 3 and the trench electrode 4 are preferably deposited using an atomic layer deposition method (ALD). This process state is shown in Fig. 3L. It can be seen in FIG. 3L that the material that forms the trench electrode 4 also fills the strap channel 24 .

Anschließend wird die Grabenelektrodenschicht 4 selektiv bis kurz über die Oberkante des Grabens 2 zurückgeätzt. Dann wird die zurückgeätzte Grabenelektrodenschicht 4 als Ätzmaske für die isotrope Entfernung der freiliegenden Bereiche des Speicherdielektrikums 3 verwendet. Dabei wird die Ätzkanalschutzschicht 62 als Ätzmaske in diesem Prozess eingesetzt. Der Verfahrenszustand ist in Fig. 3M dargestellt. The trench electrode layer 4 is then selectively etched back to just above the upper edge of the trench 2 . The etched-back trench electrode layer 4 is then used as an etching mask for the isotropic removal of the exposed areas of the storage dielectric 3 . The etching channel protective layer 62 is used as an etching mask in this process. The process state is shown in Fig. 3M.

In einer vorteilhaften Ausgestaltung des erfindungsgemäßen Verfahrens erfolgt die selektive Rückätzung der Grabenelektrode 4 bis kurz unter die Oberkante des Grabens 2, wodurch der Graben 2 wieder geöffnet wird. Danach erfolgt erneut eine Abscheidung der Grabenelektrode 4, so dass die Dicke der Grabenelektrode 4 im Graben 2 in vorteilhafter Weise vergrößert wird. Dieser Prozesszyklus von Abscheidung und Rückätzung der Grabenelektrode 4 kann bei Bedarf mehrfach durchgeführt werden. Dabei ist jedoch die letzte abgeschiedene Grabenelektrodenschicht 4 bis kurz über die Oberkante des Grabens zurückzuätzen, wie in Fig. 3M dargestellt ist. Eine größere Dicke der Grabenelektrode 4 im oberen Bereich des Grabens 2 weist einen besonders geringen Ohmschen Widerstand zur Kontaktierung der im Graben 2 befindlichen Grabenelektrode 4 auf. Somit ist diese Ausführungsform besonders vorteilhaft für eine Kontaktierung des Grabenkondensators mit einem geringen Ohmschen Widerstand. In an advantageous embodiment of the method according to the invention, the trench electrode 4 is selectively etched back to just below the upper edge of the trench 2 , as a result of which the trench 2 is opened again. The trench electrode 4 is then deposited again, so that the thickness of the trench electrode 4 in the trench 2 is advantageously increased. This process cycle of deposition and etching back of the trench electrode 4 can be carried out several times if required. However, the last deposited trench electrode layer 4 is to be etched back to just above the top edge of the trench, as shown in FIG. 3M. A greater thickness of the trench electrode 4 in the upper region of the trench 2 has a particularly low ohmic resistance for contacting the trench electrode 4 located in the trench 2 . This embodiment is therefore particularly advantageous for contacting the trench capacitor with a low ohmic resistance.

Im Anschluss daran erfolgt die Ausbildung der Strap-Füllung 17, die von einem Isolationskragen 7 umgeben ist. Dazu wird zuerst die Ätzkanalschicht 62 bis knapp unter die Oberkante der Grabenelektrode 4 abgeätzt und anschließend die Seitenwände des Strap-Kanals 24 mit einem Isolationskragen 7 versehen. Der Isolationskragen 7 besteht vorzugsweise aus Siliciumdioxid. In den Isolationskragen 7 wird anschließend die elektrisch leitende Strap-Füllung 17 eingebracht. Dieser Verfahrenszustand ist in Fig. 3N dargestellt. This is followed by the formation of the strap filling 17 , which is surrounded by an insulation collar 7 . For this purpose, the etching channel layer 62 is first etched off to just below the upper edge of the trench electrode 4 and then the side walls of the strap channel 24 are provided with an insulation collar 7 . The insulation collar 7 is preferably made of silicon dioxide. The electrically conductive strap filling 17 is then introduced into the insulation collar 7 . This process state is shown in Fig. 3N.

Daraufhin wird der obere Bereich des Isolationskragens 7 abgeätzt und eine Strapkappe 26 aus einem elektrisch leitenden Material auf die Strap-Füllung 17 und den Isolationskragen 7 aufgebracht. Die Strapkappe 26 ist leitend mit der Strap-Füllung 17 und mit dem Drain-Anschluss 21 verbunden. Dieser Verfahrensstand ist in Fig. 30 dargestellt. The upper region of the insulation collar 7 is then etched off and a strap cap 26 made of an electrically conductive material is applied to the strap filling 17 and the insulation collar 7 . The strap cap 26 is conductively connected to the strap filling 17 and to the drain connection 21 . This process status is shown in FIG. 30.

Anschließend wird der noch offene Bereich zwischen der passiven Wortleitung 27 und der ersten aktiven Wortleitung 28 mit einer Zwischenisolation 23 aufgefüllt und die Oberfläche der Wortleitungen damit abgedeckt. Dieser Verfahrensstand ist in Fig. 3P dargestellt. In die Zwischenisolationsschicht 23 wird über dem Bitleitungs-Plug 11 ein Verbindungsloch eingeätzt, und das Verbindungsloch mit einer leitenden Schicht planar aufgefüllt. Auf die zweite Zwischenisolationsschicht 23 wird anschließend die Bitleitung 12 aufgebracht. Auf diese Weise wird ein Speicherbaustein mit Speicherzellen gemäß der Fig. 1 erhalten. Subsequently, the still open area between the passive word line 27 and the first active word line 28 is filled with an intermediate insulation 23 and the surface of the word lines is covered with it. This process status is shown in Fig. 3P. A connection hole is etched into the intermediate insulation layer 23 above the bit line plug 11 , and the connection hole is filled planar with a conductive layer. The bit line 12 is then applied to the second intermediate insulation layer 23 . In this way, a memory module with memory cells according to FIG. 1 is obtained.

Fig. 4 zeigt eine weitere Ausführungsform einer Speicherzelle in Form einer Sub8F²-DRAM-Zelle mit einem Open-Bitline-Layout mit selbstjustiert angeschlossener, begrabener Grabenkapazität mit Niedertemperatur-High-K-Dielektrikum und einer metallischen Elektrode. Der Aufbau des Grabenkondensators ist im wesentlichen identisch zu dem Aufbau des Grabenkondensators der Fig. 1. Ein wesentlicher Unterschied besteht darin, dass zwei benachbarte Gräben 2, 34 über zwei Strap-Kontakte 37, 38 elektrisch kontaktiert sind, wobei die Strap-Kontakte 37, 38 nebeneinander angeordnet sind. Fig. 4 zeigt einen Querschnitt durch einen DRAM-Speicher mit einem ersten und einem zweiten Graben 2, 34, die in ein Halbleitersubstrat 1 eingebracht sind. Der erste und der zweite Graben 2, 34 sind jeweils von einer vertikalen Plate-Dotierzone 5 umgeben, die in das Halbleitersubstrat 1 an den Seitenwänden des Grabens 2 eingebracht sind. Weiterhin sind die Seitenwände des ersten und zweiten Grabens 2, 34 mit einem Speicherdielektrikum 3 bedeckt. Auf dem Speicherdielektrikum 3 ist eine Grabenelektrode 4 aufgebracht. Der Innenraum des ersten und des zweiten Grabens 2, 34 ist teilweise als Hohlraum ausgebildet. Fig. 4 shows another embodiment of a memory cell in the form of a Sub8F ² DRAM cell having an open bitline layout with self-aligned attached, buried grave capacity of low-temperature high-K dielectric and a metallic electrode. The structure of the trench capacitor is essentially identical to the structure of the trench capacitor of FIG. 1. A significant difference is that two adjacent trenches 2 , 34 are electrically contacted via two strap contacts 37 , 38 , the strap contacts 37 , 38 are arranged side by side. FIG. 4 shows a cross section through a DRAM memory with a first and a second trench 2 , 34 , which are introduced into a semiconductor substrate 1 . The first and the second trench 2 , 34 are each surrounded by a vertical plate doping zone 5 , which are introduced into the semiconductor substrate 1 on the side walls of the trench 2 . Furthermore, the side walls of the first and second trenches 2 , 34 are covered with a storage dielectric 3 . On the storage dielectric 3 is a grave electrode 4 is applied. The interior of the first and second trenches 2 , 34 is partially designed as a cavity.

Zwischen den einander zugeordneten vertikalen Plate-Dotierzonen 5 des ersten und des zweiten Grabens 2, 34 ist in Form eines Trennsteges 35 das Halbleitersubstrat 1 ausgebildet. Der erste und der zweite Graben 2, 34 sind mit einer Epitaxieschicht 6 bedeckt. Die Epitaxieschicht 6 besteht vorzugsweise aus einer epitaktischen Siliciumschicht. In die Epitaxieschicht 6 ist ein gemeinsamer Verbindungskanal 36 eingebracht, der symmetrisch zum Trennsteg 35 angeordnet ist und jeweils über einem Teil des ersten und des zweiten Grabens 2, 34 angeordnet ist. Der gemeinsame Verbindungskanal 36 wird von einem Isolationskragen 7 umgeben und damit gegenüber der umgebenden Siliciumschicht elektrisch isoliert. Der Isolationskragen 7 besteht beispielsweise aus Siliciumdioxid. Die Epitaxieschicht 6 weist im unteren Bereich eine horizontale Plate-Dotierzone 15 auf, die an den Isolationskragen 7 angrenzt. Im gemeinsamen Verbindungskanal 36 ist symmetrisch eine Zwischenisolation 23 eingebracht, die ausgehend von einem Bereich über einer dritten Wortleitung 43 und der ersten aktiven Wortleitung 28 zwischen der dritten und der ersten Wortleitung 43, 28 nach unten durch den gemeinsamen Verbindungskanal 36 bis zum Trennsteg 35 geführt ist. Die Zwischenisolation 23 stellt eine Isolationsfüllung dar und führt zu einer Aufteilung des gemeinsamen Verbindungskanals 36 in den ersten und zweiten Strap-Kontakt 37, 38, die voneinander elektrisch isoliert sind. Der erste und der zweite Strap-Kontakt 37, 38 sind jeweils mit einer elektrisch leitenden Strap-Füllung 17 gefüllt. Die Strap-Füllung 17 ist bis zu einem vorgegebenen Abstand zur Oberkante der Epitaxieschicht 6 geführt. Auf der Strap-Füllung 17 des ersten und zweiten Strap-Kontakts 37, 38 ist eine erste und zweite Strap-Kappe 39, 40 aufgebracht, die etwas über die Obergrenze der Epitaxieschicht 6 hinausragt. Die erste und zweite Strap- Kappe 39, 40 sind aus einem elektrisch leitenden Material, vorzugsweise aus dotiertem Silicium hergestellt. Im Bereich der ersten und zweiten Strap-Kappe 39, 40 weist der Isolationskragen 7 einen vorgegebenen Abstand zur Oberkante der Epitaxieschicht 6 auf. Auf diese Weise wird eine leitende Verbindung zwischen der ersten bzw. zweiten Strap-Kappe 39, 40 und einem Drain-Gebiet 21 bzw. einem weiteren Drain-Gebiet 41 ausgebildet, die angrenzend an die erste und zweite Strap- Kappe 39, 40 in die Epitaxieschicht 6 eingebracht sind. Das weitere Drain-Gebiet 41 ist angrenzend an die dritte Wortleitung 43 ausgebildet. The semiconductor substrate 1 is formed between the mutually assigned vertical plate doping zones 5 of the first and the second trench 2 , 34 in the form of a separating web 35 . The first and the second trench 2 , 34 are covered with an epitaxial layer 6 . The epitaxial layer 6 preferably consists of an epitaxial silicon layer. A common connecting channel 36 is introduced into the epitaxial layer 6, which is arranged symmetrically with respect to the separating web 35 and is each arranged over a part of the first and the second trench 2 , 34 . The common connection channel 36 is surrounded by an insulation collar 7 and thus electrically insulated from the surrounding silicon layer. The insulation collar 7 consists for example of silicon dioxide. The epitaxial layer 6 has a horizontal plate doping zone 15 in the lower region, which adjoins the insulation collar 7 . In the common connection channel 36 , an intermediate insulation 23 is introduced symmetrically, which, starting from an area above a third word line 43 and the first active word line 28, is led down between the third and the first word line 43 , 28 through the common connection channel 36 to the separating web 35 , The intermediate insulation 23 represents an insulation filling and leads to a division of the common connecting channel 36 into the first and second strap contacts 37 , 38 , which are electrically insulated from one another. The first and the second strap contacts 37 , 38 are each filled with an electrically conductive strap filling 17 . The strap filling 17 is guided up to a predetermined distance from the upper edge of the epitaxial layer 6 . A first and second strap cap 39 , 40 is applied to the strap filling 17 of the first and second strap contact 37 , 38 , which protrudes somewhat beyond the upper limit of the epitaxial layer 6 . The first and second strap caps 39 , 40 are made of an electrically conductive material, preferably of doped silicon. In the area of the first and second strap caps 39 , 40 , the insulation collar 7 is at a predetermined distance from the upper edge of the epitaxial layer 6 . In this way, a conductive connection is formed between the first or second strap cap 39 , 40 and a drain region 21 or a further drain region 41 , which leads into the region adjacent to the first and second strap cap 39 , 40 Epitaxial layer 6 are introduced. The further drain region 41 is formed adjacent to the third word line 43 .

An der Unterseite der Strap-Füllungen 17 des ersten und zweiten Strap-Kontakts 37, 38 ist in einem Randbereich angrenzend an den Isolationskragen 7 die Epitaxieschicht 3 angeordnet. In Richtung der Zwischenisolation 23 grenzen die benachbarten Grabenelektroden 4 an die Strap-Füllungen 17 an. Auf diese Weise ist ein elektrisch leitender Kontakt zwischen der Grabenelektrode 4 im jeweiligen Graben und dem Drain-Gebiet 21 bzw. dem weiteren Drain-Gebiet 41 hergestellt. In der Epitaxieschicht 6 sind im oberen Grenzbereich neben dem Drain-Gebiet und dem weiteren Drain-Gebiet 41 ein Source- Gebiet 22 und ein weiteres Source-Gebiet 42 eingebracht, die einen vorgegebenen Abstand zu dem Drain-Gebiet 21 und dem weiteren Drain-Gebiet 41 aufweisen. In dem Bereich zwischen dem Drain-Gebiet 21 und dem Source-Gebiet 22 ist eine erste Wortleitung 28 auf der Epitaxieschicht 6 aufgebracht, die von einer Wortleitungsdeckisolation 19 umgeben ist. Auf der Wortleitungsdeckisolation 19 ist wiederum eine Versiegelungsschicht 20 aufgebracht. Der Drain-Anschluss 21, der Source- Anschluss 22 und die erste Wortleitung 28 bilden den ersten Transistor 18. In einem vorgegebenen Abstand zur ersten Wortleitung 28 ist eine zweite Wortleitung 8 angeordnet, die wiederum mit einer Wortleitungsdeckisolation 19 und einer darauf aufgebrachten Versiegelungsschicht 20 umgeben ist. In dem Bereich zwischen der ersten und der zweiten Wortleitung 28, 8 ist ein Bitleitungs-Plug 11 eingebracht, der ausgehend vom ersten Source-Gebiet 22 durch die dritte Schicht 25 bis zu einer Bitleitung 12 geführt ist. Durch den Bitleitungs- Plug 11 ist eine elektrisch leitende Verbindung zwischen der Bitleitung 12 und dem ersten Source-Gebiet 22 hergestellt. The epitaxial layer 3 is arranged on the underside of the strap fillings 17 of the first and second strap contacts 37 , 38 in an edge region adjacent to the insulation collar 7 . In the direction of the intermediate insulation 23 , the adjacent trench electrodes 4 adjoin the strap fillings 17 . In this way, an electrically conductive contact is established between the trench electrode 4 in the respective trench and the drain region 21 or the further drain region 41 . In the epitaxial layer 6 , in addition to the drain region and the further drain region 41, a source region 22 and a further source region 42 are introduced in the upper boundary region, which have a predetermined distance from the drain region 21 and the further drain region 41 have. In the area between the drain region 21 and the source region 22 , a first word line 28 is applied to the epitaxial layer 6 , which is surrounded by a word line cover insulation 19 . A sealing layer 20 is in turn applied to the word line cover insulation 19 . The drain connection 21 , the source connection 22 and the first word line 28 form the first transistor 18 . A second word line 8 is arranged at a predetermined distance from the first word line 28 and is in turn surrounded by a word line cover insulation 19 and a sealing layer 20 applied thereon. In the area between the first and second word lines 28 , 8 , a bit line plug 11 is introduced, which is led from the first source region 22 through the third layer 25 to a bit line 12 . The bit line plug 11 establishes an electrically conductive connection between the bit line 12 and the first source region 22 .

In dem Bereich zwischen dem weiteren Drain-Gebiet 41 und dem weiteren Source-Gebiet 42 ist auf der Epitaxieschicht 6 die dritte Wortleitung 43 aufgebracht, die von einer Wortleitungsdeckisolation 19 und einer Versiegelungsschicht 20 bedeckt ist. Die dritte Wortleitung 43 stellt zusammen mit dem weiteren Drain-Gebiet 41 und dem weiteren Source-Gebiet 42 einen zweiten Transistor 65 dar. Über dem weiteren Source- Gebiet 42 ist ein zweiter Bitleitungs-Plug 44 angeordnet, der durch die dritte Schicht 25 hindurch bis zu der Bitleitung 12 geführt ist, die auf der dritten Schicht 25 aufgebracht ist. Über den zweiten Bitleitungs-Plug 44 ist eine elektrisch leitende Verbindung zwischen dem weiteren Source-Gebiet 42 und der Bitleitung 12 hergestellt. Der erste und der zweite Bitleitungs-Plug 11, 44 sind durch die Zwischenisolationsschicht 23 elektrisch voneinander isoliert. Die Zwischenisolationsschicht 23 ist auf der Versiegelungsschicht 20, der ersten und der dritten Wortleitung 28, 43 aufgebracht. Die Zwischenisolationsschicht 23 verjüngt sich ausgehend von der Oberkante der Versiegelungsschicht 20 der ersten und der dritten Wortleitung 28, 43 in Richtung auf den Trennsteg 35. Der Zwischenraum zwischen dem verjüngten Bereich der Zwischenisolationsschicht 23 und den seitlichen Flächen der Versiegelungsschicht 20 der ersten und der dritten Wortleitung 28, 43 ist durch eine Zwischenschicht ausgefüllt, die eine Strap- Trennmaske darstellt, elektrisch isolierend ausgebildet ist und an der Oberkante der ersten und zweiten Strap-Kappe 39, 40 angrenzt. In the area between the further drain region 41 and the further source region 42 , the third word line 43 , which is covered by a word line cover insulation 19 and a sealing layer 20 , is applied to the epitaxial layer 6 . The third word line 43 , together with the further drain region 41 and the further source region 42, represents a second transistor 65. A second bit line plug 44 is arranged above the further source region 42 and extends through the third layer 25 to is led to the bit line 12 , which is applied to the third layer 25 . An electrically conductive connection between the further source region 42 and the bit line 12 is established via the second bit line plug 44 . The first and the second bit line plug 11 , 44 are electrically insulated from one another by the intermediate insulation layer 23 . The intermediate insulation layer 23 is applied to the sealing layer 20 , the first and the third word lines 28 , 43 . The intermediate insulation layer 23 tapers starting from the upper edge of the sealing layer 20 of the first and third word lines 28 , 43 in the direction of the separating web 35 . The space between the tapered area of the intermediate insulation layer 23 and the lateral surfaces of the sealing layer 20 of the first and third word lines 28 , 43 is filled by an intermediate layer, which is a strap separation mask, is electrically insulating and is on the upper edge of the first and second Strap cap 39 , 40 adjacent.

Über die Bitleitung 12 kann durch die Ansteuerung der ersten Wortleitung 28 eine elektrisch leitende Verbindung zu dem Grabenkondensator des zweiten Grabens 34 hergestellt werden und die im Grabenkondensator des zweiten Grabens gespeicherte Information ausgelesen werden. Das Auslesen der im Grabenkondensator des zweiten Grabens 34 gespeicherten Information erfolgt über den zweiten Strap-Kontakt 38, das erste Drain- Gebiet 21, das erste Source-Gebiet 22 und den ersten Bitleitungs-Plug 11. Weiterhin kann durch eine Ansteuerung der dritten Wortleitung 43 die im Grabenkondensator des ersten Grabens 2 gespeicherte Information über den ersten Strap-Kontakt 37, das weitere Drain-Gebiet 41, das weitere Source- Gebiet 42 und den zweiten Bitleitungs-Plug 44 an die Bitleitung 12 ausgelesen werden. By driving the first word line 28, an electrically conductive connection to the trench capacitor of the second trench 34 can be established via the bit line 12 and the information stored in the trench capacitor of the second trench can be read out. The information stored in the trench capacitor of the second trench 34 is read out via the second strap contact 38 , the first drain region 21 , the first source region 22 and the first bit line plug 11 . Furthermore, by controlling the third word line 43, the information stored in the trench capacitor of the first trench 2 can be sent to the bit line 12 via the first strap contact 37 , the further drain region 41 , the further source region 42 and the second bit line plug 44 be read out.

Das Speicherdielektrikum 3 ist nicht nur auf den Seitenwänden des ersten und des zweiten Grabens 2, 34 aufgebracht, sondern auch auf der Unterseite der Epitaxieschicht 6, die den ersten bzw. den zweiten Graben 2, 34 bedeckt. Somit wird eine vergrößerte Fläche zur Abspeicherung von Ladungen bereitgestellt. The storage dielectric 3 is not only applied to the side walls of the first and second trench 2 , 34 , but also to the underside of the epitaxial layer 6 , which covers the first and second trench 2 , 34 , respectively. This provides an enlarged area for storing charges.

Fig. 5 zeigt eine schematische Anordnung des Speicherbausteins der Fig. 4 von oben, wobei in einer gestrichelten Linie die Gräben 2, 34, der Bitleitungs-Plug 11 und eine aktive Zone 45 in Form einer durchgezogenen Linie angedeutet ist. Weiterhin sind in Form von Streifen die erste, die zweite und die dritte Wortleitung 28, 8, 43 dargestellt. Die aktive Zone 45 wird in der Epitaxieschicht unter zwei Wortleitungen 27, 8 gebildet, die gemeinsam an einem Source- Gebiet 22 angeschlossen sind. FIG. 5 shows a schematic arrangement of the memory chip of FIG. 4 from above, the trenches 2 , 34 , the bit line plug 11 and an active zone 45 being indicated in the form of a solid line in a broken line. Furthermore, the first, second and third word lines 28 , 8 , 43 are shown in the form of strips. The active zone 45 is formed in the epitaxial layer under two word lines 27 , 8 , which are connected to a source region 22 together.

Fig. 6 zeigt die wichtigsten Prozessschritte zur Herstellung eines Speicherbausteins gemäß der Fig. 4. Die Speicherzellenanordnung wird hergestellt, indem ein mit Siliciumoxid und Siliciumnitrid beschichtetes, P-leitendes Siliciumsubstrat 1 mittels Lithographie- und Ätzverfahren über eine Hartmaske zunächst Gräben 2, 34 geätzt werden. Nach der Maskenentfernung und Reinigung wird eine mit Arsen dotierte Glasschicht 31 auf die Seitenwände der Gräben 2, 34 aufgebracht. Durch einen anschließenden Diffusionsvorgang wird vertikale Plate- Dotierzone 5 in den Seitenwänden der Gräben 2, 34 erzeugt. Anschließend werden die Gräben 2, 34 vollständig mit einer SiO₂-Schicht als Dummy-Füllung 32 aufgefüllt. To Fig. 6 shows the main process steps for fabricating a memory device according to the Fig. 4. The memory cell array is formed by a substrate coated with silicon oxide and silicon, P-type silicon substrate 1 is etched by lithography and etching through a hard mask, first trenches 2, 34 , After mask removal and cleaning, a glass layer 31 doped with arsenic is applied to the side walls of the trenches 2 , 34 . A subsequent diffusion process creates vertical plate doping zone 5 in the side walls of the trenches 2 , 34 . The trenches 2 , 34 are then completely filled with an SiO ₂ layer as a dummy filling 32 .

In einer ersten Ausgestaltung des Verfahrens werden die Gräben 2, 34 im oberen Abschnitt durch ein anteilig isotropes Ätzen geringfügig bauchig geätzt, so dass ein negativer Flankenwinkel analog zu Fig. 3B erzeugt wird. Durch die bauchige Form des Grabens 2, 34 wird die Öffnung des Grabens 2, 34 durch die Dummy-Füllung geschlossen, bevor tiefer liegende Abschnitte der Gräben 2, 34 vollständig aufgefüllt sind. Dadurch verbleibt im unteren Bereich der Gräben 2, 34 entlang dessen Symmetrieachse ein ausgedehnter Lunker, d. h. ein Hohlraum. Der Hohlraum erleichtert die spätere restlose Entfernung der Dummy-Füllung wesentlich. Dieser Effekt kann auch durch eine akonforme Abscheidung der Dummy-Füllung, bei der abhängig von der Tiefe des Grabens 2 eine stark abfallende Abscheiderate erzeugt wird, noch verstärkt werden. In a first embodiment of the method, the trenches 2 , 34 are slightly bulbously etched in the upper section by a proportionally isotropic etching, so that a negative flank angle is generated analogously to FIG. 3B. Due to the bulbous shape of the trench 2 , 34 , the opening of the trench 2 , 34 is closed by the dummy filling before lower-lying sections of the trenches 2 , 34 are completely filled. As a result, in the lower region of the trenches 2 , 34, an extended blowhole, ie a cavity, remains along its axis of symmetry. The cavity makes the subsequent complete removal of the dummy filling much easier. This effect can also be intensified by non-conformal deposition of the dummy filling, in which a strongly falling deposition rate is generated depending on the depth of the trench 2 .

In einer weiteren Ausgestaltung des Verfahrens wird anstelle der Dummy-Füllung 32 zunächst eine Siliciumschicht abgeschieden, die Siliciumschicht anschließend bis knapp unter das Niveau der Oberfläche des Siliciumsubstrats 1 planar zurückgeätzt und anschließend eine SiO₂-Schicht als Dummy-Füllung 32 abgeschieden. In a further embodiment of the method, a silicon layer is first deposited instead of the dummy filling 32 , the silicon layer is then planarly etched back to just below the level of the surface of the silicon substrate 1 , and an SiO ₂ layer is then deposited as a dummy filling 32 .

In einem folgenden Verfahrensschritt wird die Dummy-Füllung 32 mit einem planaren Rückätzverfahren bis auf das Niveau der Oberfläche des Siliciumsubstrates 1 zurückgeätzt, anschließend die Siliciumnitrid- und die Siliciumoxidschicht entfernt und eine einkristalline Siliciumschicht als Epitaxieschicht 6 auf die Oberfläche des Siliciumsubstrats 1 und auf die Dummy-Füllung mit homogener Dicke aufgebracht. Dabei wird vorzugsweise das in der Offenlegungsschrift DE 199 41 148 beschriebene Verfahren zur selektiven epitaptischen Abscheidung eingesetzt. In a subsequent process step, the dummy filling 32 is etched back to the level of the surface of the silicon substrate 1 using a planar etch-back method, then the silicon nitride and silicon oxide layers are removed and a single-crystalline silicon layer as epitaxial layer 6 on the surface of the silicon substrate 1 and on the dummy -Filling with a homogeneous thickness applied. The method for selective epitaptic deposition described in published patent application DE 199 41 148 is preferably used.

Anschließend wird mittels Ionenimplantation die horizontale Plate-Dotierzone 15 in die Epitaxieschicht 6 eingebracht. Danach wird eine streifenförmige STI-Feldisolationsschicht 9 hergestellt. Dann wird die erste, zweite und dritte Wortleitung 28, 8, 43 in den Bereichen zwischen den Drain- und Source-Gebieten aufgebracht. Die Wortleitungen werden mit einer Wortleitungsdeckisolation 19 und einer Versiegelungsschicht 20 versehen. Danach wird vorzugsweise entsprechend dem in der Offenlegungsschrift DE 199 41 148 beschriebenen Verfahren die Dotiergebiete der Transistoren mit dem Drain- Gebiet 21, dem Source-Gebiet 22, dem weiteren Drain-Gebiet 41 und dem weiteren Source-Gebiet 42 hergestellt. Anschließend wird eine erste Isolationsfüllung 10 zwischen die Wortleitungen eingebracht. Die erste Isolationsfüllung 10 wird in den Bereich zwischen den Wortleitungen, die an ein gemeinsames Source-Gebiet 22 angrenzen, entfernt und ein erster bzw. zweiter Bitleitungs-Plug 11, 44 eingebracht. Die Bitleitungs-Plugs 11, 44 werden anschließend bis auf das Niveau der Oberkante der Versiegelungsschicht 20 der Wortleitungen 28, 8, 43 zurückplanarisiert. Innerhalb dieser Prozessschritte erfolgt auch die Ausheilung der Bitleitungskontakte, die eine letzte, wesentliche Hochtemperaturbelastung des Gesamtprozesses darstellt. The horizontal plate doping zone 15 is then introduced into the epitaxial layer 6 by means of ion implantation. A strip-shaped STI field insulation layer 9 is then produced. The first, second and third word lines 28 , 8 , 43 are then applied in the regions between the drain and source regions. The word lines are provided with a word line cover insulation 19 and a sealing layer 20 . Thereafter, the doping regions of the transistors with the drain region 21 , the source region 22 , the further drain region 41 and the further source region 42 are preferably produced in accordance with the method described in the published patent application DE 199 41 148. A first insulation filling 10 is then introduced between the word lines. The first insulation filling 10 is removed in the area between the word lines which adjoin a common source region 22 and a first or second bit line plug 11 , 44 is introduced. The bit line plugs 11 , 44 are then backplanarized to the level of the upper edge of the sealing layer 20 of the word lines 28 , 8 , 43 . During these process steps, the bit line contacts are also healed, which represents a final, significant high-temperature load on the overall process.

Anschließend wird eine Strap-Trennmaske 46 aufgebracht, die als Kontaktfenster den Bereich zwischen der ersten und dritten Wortleitung 28, 43 freihält. Dieser Prozessstatus ist in Fig. 6A dargestellt. In diesem Prozessstatus sind das Drain- Gebiet 21 und das weitere Drain-Gebiet 41 noch zusammenhängend ausgebildet. A strap separating mask 46 is then applied, which, as a contact window, keeps the area between the first and third word lines 28 , 43 clear. This process status is shown in Fig. 6A. In this process status, the drain region 21 and the further drain region 41 are still coherent.

Beim folgenden Verfahrensschritt wird die Isolationsfüllung 10 vollständig durch ein Ätzverfahren entfernt. Dieser Verfahrenszustand ist in Fig. 6B dargestellt. Anschließend wird über einen Ätzvorgang der zwischen der ersten und der dritten Wortleitung 28, 43 angeordnete Bereich über den Dotierzonen 21, 41 und die darunter liegende Epitaxieschicht 6 abgeätzt. Weiterhin wird ein Teil eines zwischen dem ersten und zweiten Grabens 2, 34 angeordneten Trennsteges 35, der durch einen Teil des Substrates 1 gebildet ist, und die angrenzenden vertikalen Plate-Dotierzonen 5 abgeätzt. Auf diese Weise ist ein Strap-Kanal 24 zu den Dummy-Füllungen 32 des ersten und des zweiten Grabens 2, 34 hergestellt. Dieser Verfahrensstand ist in Fig. 6C dargestellt. In the following process step, the insulation filling 10 is completely removed by an etching process. This process state is shown in Fig. 6B. The region arranged between the first and third word lines 28 , 43 above the doping zones 21 , 41 and the epitaxial layer 6 underneath is then etched away by means of an etching process. Furthermore, part of a separating web 35 which is arranged between the first and second trench 2 , 34 and is formed by part of the substrate 1 and the adjacent vertical plate doping zones 5 are etched off. A strap channel 24 to the dummy fillings 32 of the first and second trenches 2 , 34 is produced in this way. This process status is shown in Fig. 6C.

Anschließend werden die Wände des Strap-Kanals 24 durch eine Ätzkanalschutzschicht 62 aus Nitrid abgedeckt. Im Bereich der Zwischenfüllung wird die Ätzkanalschutzschicht 62 durch ein anisotropes, selektives Plasmaätzverfahren wieder entfernt. Dieser Verfahrensstand ist in Fig. 6D dargestellt. Dann wird die Dummy-Füllung 32 und die Glasschicht 31 mittels eines isotropen Ätzverfahrens aus dem ersten und dem zweiten Graben 2, 34 restlos entfernt. Dabei wird der Bereich zwischen den Wortleitungen temporär als versiegelter Ätzkanal in vorteilhafter Weise ausgenutzt. Dieser Verfahrensstand ist in Fig. 6E dargestellt. Bei diesem Prozessschritt sind alle sonst auf dem Speicherbaustein freiliegenden Oberflächen gegen die Ätzlösung, die zum Herauslösen der Dummy-Füllung verwendet wird, resistent ausgebildet oder durch eine Versiegelungsschicht abgedeckt. The walls of the strap channel 24 are then covered by an etching channel protective layer 62 made of nitride. In the area of the intermediate filling, the etching channel protective layer 62 is removed again by an anisotropic, selective plasma etching process. This process status is shown in Fig. 6D. Then the dummy filling 32 and the glass layer 31 are completely removed from the first and the second trench 2 , 34 by means of an isotropic etching process. The area between the word lines is temporarily used advantageously as a sealed etching channel. This process status is shown in Fig. 6E. In this process step, all surfaces that are otherwise exposed on the memory chip are designed to be resistant to the etching solution that is used to remove the dummy filling, or are covered by a sealing layer.

Nach dem Reinigen der Innenwände des ersten und des zweiten Grabens 2, 34 erfolgt eine vorzugsweise konforme Abscheidung des Speicherdielektrikums 3. Auf das Speicherdielektrikum 3 wird die Grabenelektrode 4 aufgebracht. Vorzugsweise werden das Speicherdielektrikum 3 und die Grabenelektrode 4 mit einem Atomic Layer Deposition-Verfahren (ALD) aufgebracht. Dabei wird der Strap-Kanal 24 und die Oberfläche des Speicherbausteins mit dem Speicherdielektrikum 3 von der Grabenelektrodenschicht 4 bedeckt. Dieser Verfahrensstand ist in Fig. 6F dargestellt. After cleaning the inner walls of the first and second trenches 2 , 34 , the storage dielectric 3 is preferably deposited in a conformal manner. On the storage dielectric 3, the grave electrode 4 is applied. The storage dielectric 3 and the trench electrode 4 are preferably applied using an atomic layer deposition method (ALD). The strap channel 24 and the surface of the memory module are covered with the memory dielectric 3 by the trench electrode layer 4 . This process status is shown in Fig. 6F.

Anschließend wird durch ein selektives Rückätzverfahren die Grabenelektrodenschicht 4 bis kurz über die Oberkante des ersten und des zweiten Grabens 2, 34 zurückgeätzt. Daraufhin wird die zurückgeätzte Grabenelektrodenschicht 4 als Ätzmaske verwendet, um mit einem isotropen Ätzverfahren freiliegende Bereiche des Speicherdielektrikums 3 und der Ätzkanalschutzschicht 62 zu entfernen. Dieser Verfahrensstand ist in Fig. 6G dargestellt. The trench electrode layer 4 is then etched back to just above the upper edge of the first and second trench 2 , 34 by a selective etch-back process. The etched-back trench electrode layer 4 is then used as an etching mask in order to remove exposed regions of the storage dielectric 3 and the etching channel protective layer 62 using an isotropic etching method. This process status is shown in Fig. 6G.

In einer vorteilhaften Ausgestaltung des Verfahrens erfolgt die selektive Rückätzung der Grabenelektrodenschicht 4 bis kurz unter die Oberkante des ersten und zweiten Grabens 2, 34. Auf diese Weise werden der Hohlraum des ersten und des zweiten Grabens 2, 34 wieder geöffnet. Anschließend erfolgt die Abscheidung einer weiteren Grabenelektrodenschicht 4, so dass die Dicke der resultierenden Grabenelektrodenschicht 4 im ersten und zweiten Graben 2, 34 in vorteilhafter Weise erhöht wird. Dieser Prozesszyklus von Abscheidung und Rückätzung der Grabenelektrodenschicht 4 kann bei Bedarf mehrfach durchgeführt werden, wobei die zuletzt abgeschiedene Grabenelektrodenschicht 4 wieder bis kurz über die Oberkante des ersten und zweiten Grabens 2, 34 zurückgeätzt wird. In an advantageous embodiment of the method, the trench electrode layer 4 is selectively etched back to just below the upper edge of the first and second trenches 2 , 34 . In this way, the cavity of the first and second trenches 2 , 34 are opened again. A further trench electrode layer 4 is then deposited, so that the thickness of the resulting trench electrode layer 4 in the first and second trench 2 , 34 is advantageously increased. This process cycle of deposition and etch-back of the trench electrode layer 4 can be carried out several times if necessary, the last deposited trench electrode layer 4 being etched back up to just above the upper edge of the first and second trenches 2 , 34 .

In einem weiteren Verfahrensschritt wird im Bereich der Deckschicht 6 im Strap-Kanal 24 der Isolationskragen 7 eingebracht und anschließend der Isolationskragen 7 mit einer leitfähigen Strap-Füllung 17 aufgefüllt. Anschließend wird die Strap-Füllung 17 ein vorgegebenes Stück zurückgeätzt. Danach wird der Isolationskragen 7 im oberen Bereich zurückgeätzt, wobei die zurückgeätzte Strap-Füllung 17 als Ätzmaske dient. Dieser Verfahrensstand ist in Fig. 6H dargestellt. Anschließend wird eine Strap-Kappe 26 auf den Isolationskragen 7 und die Strap-Füllung 17 aufgebracht. Die Strap- Kappe 26 ist bis zu einem vorgegebenen Abstand über die Obergrenze der Deckschicht 6 aufgefüllt und besteht aus einem elektrisch leitenden Material. Dieser Verfahrensstand ist in Fig. 61 dargestellt. In a further method step, the insulation collar 7 is introduced in the area of the cover layer 6 in the strap channel 24 and then the insulation collar 7 is filled with a conductive strap filling 17 . The strap filling 17 is then etched back a predetermined amount. The insulation collar 7 is then etched back in the upper region, the etched-back strap filling 17 serving as an etching mask. This process status is shown in Fig. 6H. A strap cap 26 is then applied to the insulation collar 7 and the strap filling 17 . The strap cap 26 is filled up to a predetermined distance above the upper limit of the cover layer 6 and consists of an electrically conductive material. This process status is shown in FIG. 61.

In einem weiteren Prozessschritt wird eine Strap-Trennmaske 46 in den Strap-Kanal 24 eingebracht, die die Seitenwände der Versiegelungsschichten 20 der ersten und dritten Wortleitung 28, 43 bedeckt. Die Strap-Trennmaske 46 wird vorzugsweise aus Si₃N₄ gebildet und definiert einen Ätzkanal 49, der bis zur Strap-Kappe 26 geführt ist. Dieser Verfahrensstand ist in Fig. 6J dargestellt. In a further process step, a strap separation mask 46 is introduced into the strap channel 24 , which covers the side walls of the sealing layers 20 of the first and third word lines 28 , 43 . The strap separating mask 46 is preferably formed from Si ₃ N ₄ and defines an etching channel 49 which extends up to the strap cap 26 . This process status is shown in Fig. 6J.

Anschließend wird in einem Ätzprozess der Ätzkanal 49 durch die Strap-Kappe 26, die Strap-Füllung 17, die Grabenelektrode 4, das Speicherdielektrikum 3 bis in das obere Ende des Trennsteges 35 und in die seitlich angrenzenden vertikalen Plate-Dotierzonen 5 weiter eingeätzt. Dieser Verfahrensstand ist in Fig. 6K dargestellt. Subsequently, in an etching process, the etching channel 49 is further etched through the strap cap 26 , the strap filling 17 , the trench electrode 4 , the storage dielectric 3 as far as into the upper end of the separating web 35 and into the laterally adjacent vertical plate doping zones 5 . This process status is shown in Fig. 6K.

Anschließend wird die Zwischenisolationsschicht 23 in den Ätzkanal 49 eingebracht und auf diese Weise der erste und zweite Strap-Kontakt 37, 38 geschaffen. Dieser Verfahrensstand ist in Fig. 6L dargestellt. Die weiteren Prozessschritte zur Herstellung des Bitleitungskontaktes, zur Aufbringung der Bitleitung 12 und folgender Metallisierungsebenen zur Komplettierung des Speicherbausteins erfolgt in der üblich bekannten Art und Weise, wie in der Fig. 3 beschrieben. Subsequently, the intermediate insulation layer 23 is introduced into the etching channel 49 and the first and second strap contacts 37 , 38 are created in this way. This process status is shown in Fig. 6L. The further process steps for producing the bit line contact, for applying the bit line 12 and subsequent metallization levels for completing the memory module are carried out in the customarily known manner, as described in FIG. 3.

Fig. 7 zeigt ein Verfahren zur Herstellung einer dritten Ausführungsform einer Speicherzellenanordnung. Die dritte Ausführungsform weist eine Speicherzellenanordnung mit einem vertikalen, zweifachen Gate-Anschluss auf. Die Speicherzellenanordnung wird hergestellt, indem ein P-leitendes Siliciumsubstrat 1 mit einer Siliciumdioxid- und Siliciumnitridschicht als Ätzmaske bedeckt wird. Mittels eines Lithographieverfahrens und eines Ätzverfahrens wird über eine Hartmaske zunächst ein Graben 2 aus dem Siliciumsubstrat 1 herausgeätzt. Anschließend wird die Hartmaske entfernt und der Graben 2 wird einem Reinigungsverfahren unterzogen. Daraufhin werden die Wände des Grabens 2 mit einer Arsendotierten Glasschicht 31 lokal bedeckt. Durch einen anschließenden Diffusionsprozess wird im unteren Bereich des Grabens 2 eine vertikale Plate-Dotierzone 5 eingebracht. Nach Entfernung der Maskenschichten und Reinigung des Grabens 2 wird der Graben 2 mit einer Dummy-Füllung 32 aufgefüllt. Die Dummy-Füllung 32 besteht beispielsweise aus einer Siliciumdioxid- und/oder einer Siliciumschicht. Fig. 7 shows a method for manufacturing a third embodiment of a memory cell array. The third embodiment has a memory cell arrangement with a vertical, double gate connection. The memory cell arrangement is produced by covering a P-type silicon substrate 1 with a silicon dioxide and silicon nitride layer as an etching mask. Using a lithography process and an etching process, a trench 2 is first etched out of the silicon substrate 1 via a hard mask. The hard mask is then removed and the trench 2 is subjected to a cleaning process. The walls of the trench 2 are then locally covered with an arsenic-doped glass layer 31 . A vertical plate doping zone 5 is introduced in the lower region of the trench 2 by a subsequent diffusion process. After removal of the mask layers and cleaning of the trench 2 , the trench 2 is filled with a dummy filling 32 . The dummy filling 32 consists, for example, of a silicon dioxide and / or a silicon layer.

In einer vorteilhaften Ausgestaltung des Verfahrens wird der Graben 2 im unteren Abschnitt durch ein anteilig isotropes Ätzverfahren geringfügig bauchig geätzt, so dass ein negativer Flankenwinkel erzeugt wird. Auf diese Weise nimmt der Querschnitt der Öffnung des Grabens 2 nach oben hin ab, so dass die Öffnung des Grabens 2 beim Auffüllen des Grabens 2 mit der Dummy-Füllung 32 geschlossen wird, bevor tiefer liegende Bereiche des Grabens 2 vollständig mit der Dummy-Füllung 32 verfüllt sind. Dadurch bleibt im unteren Abschnitt des Grabens 2 entlang dessen Symmetrieachse ein ausgedehnter Lunker, d. h. ein Hohlraum, der die spätere restlose Wiederauslösung der Dummy-Füllung 50 wesentlich erleichtert. Die Dummy-Füllung 50 ist in der Weise ausgebildet, dass ein einfaches und vollständiges Auslösen über ein Ätzverfahren möglich ist. In an advantageous embodiment of the method, the trench 2 is slightly bulbously etched in the lower section by a partially isotropic etching method, so that a negative flank angle is generated. In this way, the cross-section increases the opening of the trench 2 towards the top so that the opening of the trench 2 during filling of the trench 2 with the dummy panel 32 is closed is before depressed areas of the trench 2 completely to the dummy stuffing 32 are filled. As a result, in the lower section of the trench 2, along the axis of symmetry, there is an extended blow hole, ie a cavity, which considerably facilitates the subsequent complete releasing of the dummy filling 50 . The dummy filling 50 is designed in such a way that simple and complete triggering is possible using an etching process.

In einem folgenden Prozessschritt wird die Dummy-Füllung 32 bis in den oberen Teil des Grabens 2 planar zurückgeätzt. Anschließend werden die freigelegten Bereiche der Oxidschicht, die an den Seitenwänden des Grabens 2 ausgebildet ist, entfernt. Daraufhin wird mittels einer konventionellen Prozessführung durch mehrfache Schichtabscheideprozesse und Rückätzprozesse im oberen Bereich des Grabens 2 ein Isolationskragen 7 eingebracht. Der Isolationskragen 7 wird vorzugsweise aus Siliciumdioxid oder Siliciumnitrid gebildet. Anschließend wird eine erste Strap-Dotierzone 67 an gegenüberliegenden Seiten des Grabens 2 ausgebildet. In a subsequent process step, the dummy filling 32 is etched back planarly into the upper part of the trench 2 . Then the exposed areas of the oxide layer, which is formed on the side walls of the trench 2 , are removed. An insulation collar 7 is then introduced in the upper region of the trench 2 by means of a conventional process control by means of multiple layer deposition processes and etch-back processes. The insulation collar 7 is preferably formed from silicon dioxide or silicon nitride. A first strap doping zone 67 is then formed on opposite sides of the trench 2 .

Nach Entfernung der Hilfsschichten liegt die Oberkante des Isolationskragens 7 sowie die Innenwand des Grabens 2 frei und wird mit einer dünnen Siliciumdioxidschicht belegt. Daraufhin wird mittels eines anisotropen Schichtabscheideverfahrens eine erste Isolationsplatte 55 ausgebildet. Die dünne Oxidschicht auf der Innenwand des Grabens 2 wird daraufhin wieder entfernt und eine Gate-Oxidschicht auf der Innenwand des Grabens 2 ausgebildet. Dann wird der offene, obere Bereich des Grabens 2 mit einer Gate-Schicht 51 verfüllt und bis auf die Siliciumnitridschicht 53 planarisiert. Dieser Verfahrensstand ist in Fig. 7A dargestellt. After removal of the auxiliary layers, the upper edge of the insulation collar 7 and the inner wall of the trench 2 are exposed and are covered with a thin silicon dioxide layer. A first insulation plate 55 is then formed using an anisotropic layer deposition method. The thin oxide layer on the inner wall of the trench 2 is then removed again and a gate oxide layer is formed on the inner wall of the trench 2 . The open, upper region of the trench 2 is then filled with a gate layer 51 and planarized down to the silicon nitride layer 53 . This process status is shown in Fig. 7A.

In einem weiteren Prozessschritt wird eine horizontale Plate- Dotierzone 15 und eine Feldisolationsschicht 9 mittels konventioneller Prozessschritte ausgebildet. Anschließend wird die Gate-Schicht 51 bis unter die Oberfläche des Substrates 1 zurückgeätzt. Dann werden die freiliegenden Seitenflächen des Siliciumsubstrates 1 dotiert und eine dritte und vierte Dotierzone 69, 70 hergestellt, die zwei Source-Gebiete darstellen. Dieser Verfahrensstand ist in Fig. 7B dargestellt. Die erste und dritte Dotierzone und die zugeordnete Gate- Schicht 51 bilden einen Transistor. Ebenso bilden die zweite und vierte Dotierzone und das zugeordnete Dual-Gate 51 einen weiteren Transistor. In a further process step, a horizontal plate doping zone 15 and a field insulation layer 9 are formed by means of conventional process steps. The gate layer 51 is then etched back to below the surface of the substrate 1 . Then the exposed side surfaces of the silicon substrate 1 are doped and a third and fourth doping zone 69 , 70 are produced, which represent two source regions. This process status is shown in Fig. 7B. The first and third doping zones and the associated gate layer 51 form a transistor. The second and fourth doping zones and the associated dual gate 51 likewise form a further transistor.

Im Anschluss daran wird an den freiliegenden Seitenflächen des Siliciumnitrids 53 ein Spacer 54 aus einem isolierenden Material ausgebildet. Dieser Verfahrensstand ist in Fig. 7C dargestellt. A spacer 54 made of an insulating material is then formed on the exposed side surfaces of the silicon nitride 53 . This process status is shown in Fig. 7C.

In einem weiteren Prozessschritt wird die Gate-Schicht 51 unter Verwendung der Spacer 54 als Ätzmaske anisotrop strukturiert und bis auf die erste Isolationsplatte 55 abgeätzt. Dieser Verfahrensstand ist in Fig. 7D dargestellt. Daraufhin werden die vertikalen Flächen der verbliebenen Dualschicht 51 mit einer Siliciumoxidschicht 56 überzogen. Dieser Verfahrensstand ist in Fig. 7E dargestellt. In a further process step, the gate layer 51 is anisotropically structured using the spacers 54 as an etching mask and etched down to the first insulation plate 55 . This process status is shown in Fig. 7D. The vertical surfaces of the remaining dual layer 51 are then coated with a silicon oxide layer 56 . This process status is shown in Fig. 7E.

In einem folgenden Schritt wird die erste Isolationsplatte 55 mit einem anisotropen Ätzverfahren bis auf die Dummy-Füllung 50 durchtrennt. Dieser Verfahrensstand ist in Fig. 7F dargestellt. In a subsequent step, the first insulation plate 55 is cut apart to the dummy filling 50 using an anisotropic etching process. This process status is shown in Fig. 7F.

Der offene Graben 2 mit den Spacern 54, den vertikalen Siliciumdioxidschichten 56 und den vertikalen Flanken der ersten Isolationsplatte 55 bilden eine versiegelte Ätzöffnung 57. Durch die Ätzöffnung 57 wird die Dummy-Füllung 50 restlos aus dem Graben 2 herausgelöst. Dieser Verfahrensstand ist in Fig. 7G dargestellt. The open trench 2 with the spacers 54 , the vertical silicon dioxide layers 56 and the vertical flanks of the first insulation plate 55 form a sealed etching opening 57 . The dummy filling 50 is completely removed from the trench 2 through the etching opening 57 . This process status is shown in Fig. 7G.

Bei diesem Prozessschritt sind alle sonst auf dem Speicherbaustein offenliegenden Oberflächen gegen die Ätzlösung, die zum Herauslösen der Dummy-Füllung 50 verwendet wird, hinreichend resistent ausgebildet oder durch eine entsprechende Versiegelungsschicht abgedeckt. In this process step, all surfaces that are otherwise exposed on the memory chip are sufficiently resistant to the etching solution that is used to remove the dummy filling 50 or are covered by a corresponding sealing layer.

Nach Reinigung der Innenwand des Grabens 2 erfolgt die konforme Abscheidung des Speicherdielektrikums 3 und einer Grabenelektrode 4. Vorzugsweise werden das Speicherdielektrikum 3 und die Grabenelektrode 4 mit einem Atomic Layer Deposition-Verfahren (ALD) abgeschieden. Für die Ausbildung der Grabenelektrode wird wie in den vorhergehenden Ausführungsformen ein metallisches Material verwendet. Dieser Verfahrensstand ist in Fig. 7H dargestellt. After cleaning the inner wall of the trench 2 , the conformal deposition of the storage dielectric 3 and a trench electrode 4 takes place . The storage dielectric 3 and the trench electrode 4 are preferably deposited using an atomic layer deposition method (ALD). As in the previous embodiments, a metallic material is used to form the trench electrode. This process status is shown in Fig. 7H.

Anschließend wird die Grabenelektrode 4 selektiv bis unter die Oberkante des Isolationskragens 7 zurückgeätzt. Daraufhin wird die zurückgeätzte Grabenelektrode 4 als Ätzmaske für ein isotropes Entfernen des freiliegenden Speicherdielektrikums 3 verwendet. Dieser Verfahrensstand ist in Fig. 7J dargestellt. The trench electrode 4 is then selectively etched back to below the upper edge of the insulation collar 7 . The etched-back trench electrode 4 is then used as an etching mask for an isotropic removal of the exposed storage dielectric 3 . This process status is shown in Fig. 7J.

Anschließend werden die freien Oberflächen mit einer Schutzschicht 71 aus Nitrid überzogen und die Strap-Füllung 17 wird abgeschieden. Dieser Verfahrensstand ist in Fig. 7K dargestellt. The free surfaces are then covered with a protective layer 71 made of nitride and the strap filling 17 is deposited. This process status is shown in Fig. 7K.

Anschließend wird die Strap-Füllung 17 planar zurückgeätzt bis auf ein Niveau, das knapp oberhalb der ersten Isolationsplatte 55 angeordnet ist. Dann wird eine zweite Isolationsplatte 58 auf der Strap-Füllung ausgebildet. Dieser Verfahrensstand ist in Fig. 7L dargestellt. The strap filling 17 is then etched back planar to a level which is arranged just above the first insulation plate 55 . Then a second insulation plate 58 is formed on the strap fill. This process status is shown in Fig. 7L.

Anschließend wird die zweite Schutzschicht 71 von der Oberfläche des Grabens 2 entfernt. In einem weiteren Verfahrensschritt wird die Siliciumoxidschicht 56 von der Gate-Schicht 51 entfernt. Anschließend wird eine Wortleitung 8 abgeschieden und strukturiert. Dieser Verfahrensstand ist in Fig. 7M dargestellt. Die weitere Prozessierung der Bitleitungskontakte, der Bitleitungs- und folgenden Metallisierungsebenen bis zur Komplettierung des Speicherbausteins erfolgt in konventioneller Art und Weise. The second protective layer 71 is then removed from the surface of the trench 2 . In a further method step, the silicon oxide layer 56 is removed from the gate layer 51 . A word line 8 is then deposited and structured. This process status is shown in Fig. 7M. The further processing of the bit line contacts, the bit line and subsequent metallization levels up to the completion of the memory chip is carried out in a conventional manner.

Die Ausbildung des Speicherdielektrikums 3 und der Grabenelektrode 4 in den Ausführungsbeispielen der Fig. 4, 5, 6, 7 sind entsprechend dem Ausführungsbeispiel der Fig. 1 zu wählen. The design of the storage dielectric 3 and the trench electrode 4 in the exemplary embodiments of FIGS . 4, 5, 6, 7 are to be selected in accordance with the exemplary embodiment of FIG. 1.

Aufgrund der beschriebenen Verfahren können die Grabenkondensatoren mit einer Grabenfüllung versehen werden, die die bei der Herstellung der Transistoren verwendeten Temperaturen nicht ohne Minderung ihrer Materialparameter überstehen. Bezugszeichenliste 1 Halbleitersubstrat
2 Graben
3 Speicherdielektrikum
4 Grabenelektrode
5 vertikale Plate-Dotierzone
6 Epitaxieschicht
7 Isolationskragen
8 weitere aktive Wortleitung
9 Feldisolation
10 erste Isolationsfüllung
11 Bitleitungs-Plug
12 Bitleitung
15 horizontale Plate-Dotierzone
17 Strap-Füllung
18 Transistor
19 Wortleitungsdeckisolation
20 Versiegelungsschicht
21 Drain-Gebiet
22 Source-Gebiet
23 Zwischenisolation
24 Strap-Kanal
25 dritte Schicht
26 Strap-Kappe
27 passive Wortleitung
28 erste aktive Wortleitung
29 zweite aktive Wortleitung
30 weiterer Graben
32 Dummy-Füllung
34 zweiter Graben
35 Trennsteg
36 gemeinsamer Verbindungskanal
37 erster Strap-Kontakt
38 zweiter Strap-Kontakt
39 erste Strap-Kappe
40 zweite Strap-Kappe
41 weiteres Drain-Gebiet
42 weiteres Source-Gebiet
43 dritte Wortleitung
44 zweiter Kontaktanschluss
45 aktive Zone
46 Strap-Trennmaske
47 Kanal
49 Ätzkanal
51 Gate-Schicht
53 Siliciumnitridschicht
54 Spacer
55 erste Isolationsplatte
56 Siliciumoxidschicht
57 Ätzöffnung
58 zweite Isolationsplatte
59 aktives Gebiet
60 Lunker
61 Strapfenster-Maske
62 Ätzkanalschutzschicht
63 Strapfenster-Hartmaske
65 zweiter Transistor
67 Strap-Dotierzone
69 dritte Dotierzone
70 vierte Dotierzone
71 Schutzschicht
On the basis of the described methods, the trench capacitors can be provided with a trench filling which cannot withstand the temperatures used in the manufacture of the transistors without reducing their material parameters. REFERENCE SIGNS LIST 1 semiconductor substrate
2 trenches
3 storage dielectric
4 trench electrode
5 vertical plate doping zone
6 epitaxial layer
7 insulation collar
8 more active word lines
9 field insulation
10 first insulation filling
11 bit line plug
12 bit line
15 horizontal plate doping zone
17 Strap filling
18 transistor
19 word line cover insulation
20 sealing layer
21 drain area
22 Source area
23 intermediate insulation
24 strap channel
25 third shift
26 strap cap
27 passive word line
28 first active word line
29 second active word line
30 more trenches
32 dummy filling
34 second trench
35 separator
36 common connection channel
37 first strap contact
38 second strap contact
39 first strap cap
40 second strap cap
41 further drain area
42 other source areas
43 third word line
44 second contact connection
45 active zone
46 Strap release mask
47 channel
49 etching channel
51 gate layer
53 silicon nitride layer
54 spacers
55 first insulation plate
56 silicon oxide layer
57 etching opening
58 second insulation plate
59 active area
60 cavities
61 Strap window mask
62 etch channel protective layer
63 Strap window hard mask
65 second transistor
67 strap doping zone
69 third doping zone
70 fourth doping zone
71 protective layer

Claims

1. memory module with a substrate ( 1 ) into which memory cells are introduced,
the memory cells having a trench capacitor ( 2 ) and a transistor,
wherein the trench capacitor has at least partially a filling ( 3 , 4 ), and
wherein the transistor ( 22 , 21 , 28 ) has a source, drain ( 21 , 22 ) and a gate connection ( 28 ),
the drain connection ( 21 ) being electrically conductively connected to the trench capacitor ( 3 , 4 ),
the source connection ( 22 ) can be conductively connected to the filling ( 3 , 4 ) depending on a control of the gate connection ( 28 ),
characterized in that
the filling ( 3 , 4 ) at least partially has a material which is unstable at high temperatures, in particular at temperatures above 800 ° C.

2. Memory chip according to claim 1, characterized in that the filling ( 3 , 4 ) has at least partially a metallic material.

3. Memory module according to one of claims 1 or 2, characterized in that the filling ( 3 , 4 ) at least partially comprises a dielectric material with a large dielectric constant.

4. Memory device according to one of claims 1 to 3, characterized in that the wall of the trench ( 2 ) is at least partially covered with a dielectric layer ( 3 ), that on the dielectric layer ( 3 ) at least partially a metallic layer ( 4 ) It is applied that the metallic layer ( 4 ) is electrically connected to the drain connection ( 21 ) of the transistor via a strap filling ( 17 ).

5. Memory module according to one of claims 1 to 4, characterized in that an electrically conductive layer ( 5 ) is formed adjacent to the trench ( 2 ) in the substrate ( 1 ).

6. Memory block according to one of claims 1 to 5, characterized in
that the trench is covered by an epitaxial layer ( 6 ),
that an opening is made in the epitaxial layer ( 6 ),
that a conductive connection between the filling ( 3 , 4 ) and the drain connection ( 21 ) is formed through the opening,
that a dielectric layer ( 3 ) is at least partially applied to the side of the epitaxial layer ( 6 ) which faces the trench ( 2 ).

7. Method for producing a memory cell with a trench capacitor with the following method steps:
Introducing a trench ( 2 ) into a substrate ( 1 );
Filling the trench ( 2 ) at least partially with a dummy filling ( 32 );
Applying a cover layer ( 6 ) to the substrate ( 1 ), which is preferably designed as an epitaxial layer;
Introducing a transistor ( 21 , 22 ) into the cover layer ( 6 );
Removing the dummy fill ( 32 ) from the trench ( 2 );
Introducing a storage dielectric ( 3 ) and a trench electrode ( 4 ) into the trench ( 2 ), a trench capacitor being created and
Forming a connection of the trench electrode ( 4 ) to a connection ( 21 ) of the transistor.

8. The method according to claim 7, characterized in that a channel ( 24 , 57 ) is etched into the cover layer ( 6 ) up to the dummy filling ( 32 ),
that the dummy filling ( 32 ) is etched out via the channel ( 24 , 47 , 57 ),
that a dielectric layer ( 3 ) is at least partially applied to the wall of the trench ( 2 ),
that a conductive layer ( 4 ) is applied to the dielectric layer ( 3 ),
that the conductive layer ( 4 ) is electrically conductively connected to a terminal ( 21 ) of the transistor.

9. The method according to any one of claims 7 or 8, characterized in
that after the etching of the channel ( 47 , 57 ), the side walls of the channel ( 47 , 57 ) are covered with a protective layer ( 62 , 71 ), preferably made of nitride,
that the dummy filling ( 32 ) is then etched out of the trench ( 2 , 3 ).