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DE102022100570A1 - Halbleitervorrichtungen mit parasitären kanalstrukturen - Google Patents

Halbleitervorrichtungen mit parasitären kanalstrukturen Download PDF

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DE102022100570A1
DE102022100570A1 DE102022100570.4A DE102022100570A DE102022100570A1 DE 102022100570 A1 DE102022100570 A1 DE 102022100570A1 DE 102022100570 A DE102022100570 A DE 102022100570A DE 102022100570 A1 DE102022100570 A1 DE 102022100570A1
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nanostructures
semiconductor device
semiconductor
semiconductor layers
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Yu-Cheng Shen
Guan-Jie Shen
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Taiwan Semiconductor Manufacturing Co TSMC Ltd
Original Assignee
Taiwan Semiconductor Manufacturing Co TSMC Ltd
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Abstract

In der vorliegenden Erfindung werden eine Halbleitervorrichtung und Verfahren zu deren Herstellung beschrieben. Die Halbleitervorrichtung weist Nanostrukturen auf einem Substrat und einen Source/Drainbereich in Kontakt mit den Nanostrukturen auf. Die Halbleitervorrichtung weist außerdem eine Gatestruktur auf, die einen ersten und einen zweiten Teil aufweist. Der erste Teil ist zwischen den einzelnen Nanostrukturen der Mehrzahl von Nanostrukturen hergestellt. Der zweite Teil ist unter der untersten Nanostruktur der Mehrzahl von Nanostrukturen hergestellt und erstreckt sich unter einer Oberseite des Substrats.

Description

  • Querverweis auf verwandte Anmeldung
  • Die vorliegende Anmeldung beansprucht die Priorität der am 16. April 2021 eingereichten vorläufigen US-Patentanmeldung mit dem Aktenzeichen 63/175.706 und dem Titel „Semiconductor Devices Having Parasitic Channel Structures“ („Halbleitervorrichtungen mit parasitären Kanalstrukturen“), die durch Bezugnahme in die vorliegende Anmeldung aufgenommen ist.
  • Hintergrund
  • Mit Fortschritten in der Halbleiter-Technologie ist eine wachsende Nachfrage nach höherer Speicherkapazität, schnelleren Bearbeitungssystemen, höherer Leistung und niedrigeren Kosten entstanden. Um diese Forderungen zu erfüllen, verkleinert die Halbleiterindustrie die Abmessungen von Halbleitervorrichtungen weiter, und es werden dreidimensionale Transistoren eingeführt, wie etwa Gate-all-around-Feldeffekttransistoren (GAA-FETs) und Finnen-Feldeffekttransistoren (FinFETs).
  • Figurenliste
  • Aspekte der vorliegenden Erfindung lassen sich am besten anhand der folgenden detaillierten Beschreibung in Verbindung mit den beiliegenden Zeichnungen verstehen. Es ist zu beachten, dass gemäß der branchenüblichen Praxis verschiedene Merkmale nicht maßstabsgetreu dargestellt sind. Vielmehr können die Abmessungen der verschiedenen Merkmale zugunsten einer klaren Erläuterung willkürlich vergrößert oder verkleinert sein.
    • 1 ist ein Ablaufdiagramm eines Verfahrens zum Herstellen von mehrschichtigen epitaxialen Source/Drain-Strukturen in Halbleitervorrichtungen gemäß einigen Ausführungsformen.
    • Die 2A bis 2D, 3A, 3B und 4 bis 8 zeigen verschiedene Schnittansichten von Halbleitervorrichtungen auf verschiedenen Stufen ihres Herstellungsprozesses gemäß einigen Ausführungsformen.
    • Die 9 bis 13 zeigen verschiedene Halbleitervorrichtungen, in denen vergrößerte Gatestrukturen verwendet werden, gemäß einigen Ausführungsformen.
  • Nachstehend werden erläuternde Ausführungsformen unter Bezugnahme auf die beigefügten Zeichnungen beschrieben. In den Zeichnungen bezeichnen ähnliche Bezugszahlen im Allgemeinen identische, funktionell ähnliche und/oder baulich ähnliche Elemente.
  • Detaillierte Beschreibung
  • Die nachstehende Beschreibung liefert viele verschiedene Ausführungsformen oder Beispiele zum Implementieren verschiedener Merkmale des bereitgestellten Gegenstands. Nachstehend werden spezielle Beispiele für Komponenten und Anordnungen beschrieben, um die vorliegende Erfindung zu vereinfachen. Diese sind natürlich lediglich Beispiele und sollen nicht beschränkend sein. Zum Beispiel kann die Herstellung eines ersten Elements über oder auf einem zweiten Element in der nachstehenden Beschreibung Ausführungsformen umfassen, bei denen das erste und das zweite Element in direktem Kontakt hergestellt werden, und sie kann auch Ausführungsformen umfassen, bei denen zusätzliche Elemente zwischen dem ersten und dem zweiten Element hergestellt werden können, sodass das erste und das zweite Element nicht in direktem Kontakt sind. Darüber hinaus können in der vorliegenden Erfindung Bezugszahlen und/oder -buchstaben in den verschiedenen Beispielen wiederholt werden. Diese Wiederholung dient der Einfachheit und Übersichtlichkeit und schreibt an sich keine Beziehung zwischen den verschiedenen erörterten Ausführungsformen und/oder Konfigurationen vor.
  • Darüber hinaus können hier räumlich relative Begriffe, wie etwa „darunter befindlich“, „unter“, „untere(r)“/„unteres“, „darüber befindlich“, „obere(r)“/„oberes“ und dergleichen, zur einfachen Beschreibung der Beziehung eines Elements oder einer Struktur zu einem oder mehreren anderen Elementen oder Strukturen verwendet werden, die in den Figuren dargestellt sind. Die räumlich relativen Begriffe sollen zusätzlich zu der in den Figuren dargestellten Orientierung andere Orientierungen der in Gebrauch oder in Betrieb befindlichen Vorrichtung umfassen. Die Vorrichtung kann anders ausgerichtet werden (um 90 Grad gedreht oder in einer anderen Orientierung), und die räumlich relativen Deskriptoren, die hier verwendet werden, können entsprechend interpretiert werden.
  • Die hier verwendete Abkürzung „FET“ bezieht sich auf einen Feldeffekttransistor. Ein Beispiel für einen FET ist ein Metalloxidhalbleiter-Feldeffekttransistor (MOSFET). MOSFETs können zum Beispiel (I) planare Strukturen sein, die in und auf einer planaren Oberfläche eines Substrats, wie etwa eines Halbleiterwafers, hergestellt sind, oder (II) mit vertikalen Strukturen versehen sind.
  • Der hier verwendete Begriff „Nenn-“ bezeichnet einen gewünschten oder Sollwert einer Eigenschaft oder eines Parameters für eine Komponente oder einen Prozessschritt, die/der während der Entwurfsphase für ein Produkt oder einen Prozess festgelegt wird, zusammen mit einem Bereich von Werten über und/oder unter dem Sollwert. Der Bereich von Werten ergibt sich normalerweise aus geringfügigen Abweichungen bei Herstellungsprozessen oder -toleranzen.
  • Die hier verwendeten Begriffe „etwa“ und „im Wesentlichen“ geben einen Wert einer gegebenen Größe an, der sich aufgrund eines speziellen Technologieknotens, der mit der erfindungsgemäßen Halbleitervorrichtung assoziiert ist, ändern kann. Bei einigen Ausführungsformen können aufgrund des speziellen Technologieknotens die Begriffe „etwa“ und „im Wesentlichen“ einen Wert einer gegebenen Größe angeben, der zum Beispiel innerhalb von 5 % des Werts (z. B. ±1 %, ±2 %, ±3 %, ±4 %, ±5 % des Werts), 10 % des Werts, 20 % des Werts usw. variiert.
  • In der vorliegenden Erfindung werden beispielhafte FET-Vorrichtungen (z. B. GAA-FETs, FinFETs, horizontale oder vertikale GAA-FinFETs oder planare FETs) in einer Halbleitervorrichtung und/oder einem integrierten Schaltkreis (IC) sowie beispielhafte Verfahren zu deren Herstellung bereitgestellt.
  • GAA-FETs und FinFETs erhöhen die Vorrichtungsdichte und verbessern die Vorrichtungsleistung. GAA-FETs und FinFETs weisen ein Paar Source/Drainbereiche auf, die auf gegenüberliegenden Seiten eines Kanalbereichs hergestellt sind. Da die Halbleiterindustrie die Abmessungen von Halbleitervorrichtungen weiter verkleinert, ist die Schaltungskomplexität in allen Vorrichtungsebenen gestiegen. Zum Beispiel kann bei Technologieknoten, die kleiner als 5 nm oder m 3 nm sind, durch eine erhöhte Source/Drain-Tunnelung der Leckstrom steigen, und es kann zu einem Vorrichtungsausfall kommen. Kurzkanaleffekte können ebenfalls eine der Ursachen für einen Vorrichtungsausfall sein. Halbleitervorrichtungen, die Nanostrukturen, wie etwa Nanodrähte und Nanolagen, implementieren, sind potentielle Kandidaten zum Überwinden der Kurzkanaleffekte. Unter ihnen können GAA-FETs Kurzkanaleffekte reduzieren und die Trägerbeweglichkeit erhöhen, wodurch wiederum die Vorrichtungsleistung verbessert wird. Es ist immer schwieriger geworden, Kriechwege weiter zu reduzieren, die unter einem Gatestapel und zwischen dem Paar Source/Drainbereiche entstehen. Zum Beispiel werden während der Herstellung von Gatestapeln auch ein dielektrisches Gatematerial und eine Gateelektrode auf Oberseiten des Substrats oder der Finne hergestellt, sodass ein parasitärer Kanal entsteht, der als ein Kriechweg fungieren kann, der das Paar Source/Drain-Strukturen verbindet. Ein Leckstrom, der durch den parasitären Kanal fließt, kann einen Ausschaltstrom beeinträchtigen und die Vorrichtungsleistung verringern.
  • Bei verschiedenen Ausführungsformen der vorliegenden Erfindung werden Verfahren zum Herstellen eines Gatestapels beschrieben, der sich in einen Bereich des Substrats erstreckt, der eine niedrigere Trägerbeweglichkeit hat, wodurch wiederum der Stromverlust zwischen einem Paar Source/Drainbereiche reduziert wird. Der vergrößerte Gatestapel kann durch Ätzen einer Öffnung hergestellt werden, die sich von einem oberen Bereich des Substrats bis zu einem unteren Bereich des Substrats erstreckt, der eine niedrigere Trägerkonzentration hat. Die Öffnung kann sich auch unter Innenabstandshaltern erstrecken, die auf Seitenflächen des Gatestapels angeordnet sind. In der Öffnung kann der Gatestapel hergestellt werden, der dielektrische Gateschichten und Gateelektroden aufweist. Vergrößerte Gatestapel, die hier beschrieben werden, bieten verschiedene Vorzüge, wie etwa verbesserte Vorrichtungsleistung und Zuverlässigkeit. Weitere Vorzüge können unter anderem reduzierte Kurzkanaleffekte, reduzierter Vorschwellenwert-Leckverlust und verbesserte Einschalt- /Ausschaltstromeigenschaften sein. Die hier beschriebenen Ausführungsformen verwenden GAA-FETs als Beispiele und können auch für andere Halbleiterstrukturen, wie etwa FinFETs und planare FETs, verwendet werden. Außerdem können die hier beschriebenen Ausführungsformen in verschiedenen Technologieknoten verwendet werden, wie etwa in 14-nm-, 7-nm-, 5-nm-, 3-nm-, 2-nm- und kleineren Technologieknoten.
  • 1 ist ein Ablaufdiagramm eines Verfahrens 100 zum Herstellen einer Halbleitervorrichtung, in der vergrößerte Gatestrukturen verwendet werden, gemäß einigen Ausführungsformen. Zur Erläuterung werden die in 1 angegebenen Schritte unter Bezugnahme auf einen beispielhaften Herstellungsprozess zum Herstellen einer Halbleitervorrichtung 200 beschrieben, der in den 2A bis 2D, 3A, 3B und 4 bis 8 dargestellt ist. In Abhängigkeit von den speziellen Anwendungen können Schritte in einer anderen Reihenfolge oder gar nicht durchgeführt werden. Es ist zu beachten, dass in dem Verfahren 100 keine vollständige Halbleitervorrichtung hergestellt werden kann. Es versteht sich daher, dass weitere Prozesse vor, während und nach dem Verfahren 100 vorgesehen werden können und dass einige weitere Prozesse hier nur kurz beschrieben werden können.
  • In 1 werden in einem Schritt 105 bei einigen Ausführungsformen Halbleiterschichten auf Finnenstrukturen eines Substrats hergestellt. Zum Beispiel kann eine Finnenstruktur 108 mit einem Finnenbasisteil 108A und einem Finnenoberteil 108B auf einem Substrat 106 hergestellt werden, wie es für die in den 2A bis 2C gezeigte Halbleitervorrichtung 200 beschrieben wird. 2B ist eine Schnittansicht der Struktur von 2A entlang einer Linie A - A. 2C ist eine Schnittansicht der Struktur von 2A entlang einer Linie B - B. Die Herstellung der Finnenstruktur 108 kann ein Herstellen des Finnenbasisteils 108A und des Finnenoberteils 108B auf dem Substrat 106 umfassen. Die 2A bis 2C zeigen Halbleiterschichten, die in einer Draht-Konfiguration (z. B. mit einer Querschnittsfläche, die eine im Wesentlichen quadratische Form hat) hergestellt werden. Alternativ können Halbleiterschichten der Halbleitervorrichtung 200 auch in einer Lagen-Konfiguration (z. B. mit einer Querschnittsfläche, die eine im Wesentlichen rechteckige Form hat) hergestellt werden, wie in 2D gezeigt ist.
  • Das Substrat 106 kann ein Halbleitermaterial, wie etwa Silizium, sein. Bei einigen Ausführungsformen ist das Substrat 106 ein kristallines Siliziumsubstrat (z. B. ein Wafer). Bei einigen Ausführungsformen weist das Substrat 106 Folgendes auf: (I) einen elementaren Halbleiter, wie etwa Germanium; (II) einen Verbindungshalbleiter, wie etwa Siliziumcarbid, Galliumarsenid, Galliumphosphid, Indiumphosphid, Indiumarsenid und/oder Indiumantimonid; (III) einen Legierungshalbleiter, wie etwa Siliziumgermaniumcarbid, Siliziumgermanium, Galliumarsenphosphid, Galliumindiumphosphid, Galliumindiumarsenid, Galliumindiumarsenphosphid, Aluminiumindiumarsenid und/oder Aluminiumgalliumarsenid; oder (IV) eine Kombination davon. Außerdem kann das Substrat 106 in Abhängigkeit von Entwurfsanforderungen dotiert sein (und z. B. ein p-Substrat oder ein n-Substrat sein). Bei einigen Ausführungsformen kann das Substrat 106 mit p-Dotanden (z. B. Bor, Indium, Aluminium oder Gallium) oder n-Dotanden (z. B. Phosphor oder Arsen) dotiert werden.
  • Die Finnenstruktur 108 erstreckt sich entlang einer x-Achse. Die Finnenstruktur 108 kann ein Teil eines Substrats sein und kann einen Finnenbasisteil 108A und einen Finnenoberteil 108B aufweisen, der auf dem Finnenbasisteil 108A angeordnet ist.
  • Der Finnenbasisteil 108A kann ein Material aufweisen, das dem des Substrats 106 ähnlich ist. Der Finnenbasisteil 108A kann durch fotolithografisches Strukturieren und Ätzen des Substrats 106 hergestellt werden. Bei einigen Ausführungsformen kann der Finnenbasisteil 108A aus Siliziumgermanium mit einer Germaniumkonzentration hergestellt werden, die von einer Oberseite der Finnenstruktur 108 schrittweise abnimmt. Bei einigen Ausführungsformen ist die Germaniumkonzentration in der Finnenstruktur 108 auf der Oberseite der Finnenstruktur 108 am höchsten.
  • Der Finnenoberteil 108B kann einen Stapel von Halbleiterschichten aufweisen. Jede Halbleiterschicht kann später so bearbeitet werden, dass ein Kanalbereich unter später herzustellenden Gatestrukturen der FinFETs entsteht. Der Finnenoberteil 108B weist eine erste Gruppe von Halbleiterschichten 122 und eine zweite Gruppe von Halbleiterschichten 124 auf, die in einer Wechselkonfiguration aufeinandergestapelt sind. Die Halbleiterschichten 122 und 124 können jeweils auf ihrer darunter befindlichen Schicht epitaxial aufgewachsen werden, und sie können jeweils Halbleitermaterialien aufweisen, die voneinander verschieden sind. Bei einigen Ausführungsformen können die Halbleiterschichten 122 und 124 Halbleitermaterialien aufweisen, die denen des Substrats 106 ähnlich sind oder von diesen verschieden sind. Bei einigen Ausführungsformen können die Halbleiterschichten 122 und 124 Halbleitermaterialien mit Oxidationsgeschwindigkeiten und/oder Ätzselektivitäten aufweisen, die voneinander verschieden sind. Bei einigen Ausführungsformen kann jede der Halbleiterschichten 122 aus Silizium hergestellt werden, und jede der Halbleiterschichten 124 kann aus Siliziumgermanium hergestellt werden. Bei einigen Ausführungsformen können die Halbleiterschichten 122 aus Siliziumgermanium hergestellt werden, und die Halbleiterschichten 124 können aus Silizium hergestellt werden. Die Halbleiterschichten 122 und/oder die Halbleiterschichten 124 können undotiert sein oder können während ihres epitaxialen Aufwachsprozesses unter Verwendung von (I) p-Dotanden wie Bor, Indium und Gallium und/oder (II) n-Dotanden wie Phosphor und Arsen in situ dotiert werden. Für eine In-situ-p-Dotierung können p-Dotierungsvorläufer wie Diboran, Bortrifluorid und andere p-Dotierungsvorläufer verwendet werden. Für eine In-situ-n-Dotierung können n-Dotierungsvorläufer wie Phosphan und Arsan verwendet werden. In den 2A bis 2C sind zwar vier Schichten für jede der Halbleiterschichten 122 und der Halbleiterschichten 124 gezeigt, aber die Halbleitervorrichtung 200 kann jede geeignete Anzahl von Halbleiterschichten 122 und Halbleiterschichten 124 aufweisen.
  • Zwischen dem Finnenbasisteil 108A und dem Stapel aus Halbleiterschichten 122 und 124 kann eine Opferschicht 109 hergestellt werden. Die Opferschicht 109 kann unter Verwendung desselben Materials wie das für den Finnenbasisteil 108A, aber mit anderen Atomkonzentrationen hergestellt werden. Zum Beispiel kann der Finnenbasisteil 108A unter Verwendung von Siliziumgermanium mit einer schrittweise abnehmenden Germaniumkonzentration hergestellt werden, während die Opferschicht 109 mit einer gleichbleibenden Germaniumkonzentration hergestellt werden kann, die im Wesentlichen dieselbe wie die höchste Germaniumkonzentration des Finnenbasisteils 108A ist. Durch die Differenz der Germaniumkonzentration können unterschiedliche Ätzraten der Opferschicht 109 über dem Finnenbasisteil 108A bereitgestellt werden.
  • Das Herstellen des Finnenbasisteils 108A und des Finnenoberteils 108B kann außerdem ein Ätzen des vorgenannten Stapels von Materialien durch strukturierte Hartmaskenschichten 134 und 136 umfassen, die auf dem Stapel von Materialien hergestellt werden. Bei einigen Ausführungsformen kann die Hartmaskenschicht 134 eine Dünnschicht sein, die Siliziumoxid enthält und zum Beispiel mit einem thermischen Oxidationsprozess abgeschieden wird. Bei einigen Ausführungsformen kann die Hartmaskenschicht 136 aus Siliziumnitrid zum Beispiel durch chemische Aufdampfung bei Tiefdruck (LPCVD) oder plasmaunterstützte chemische Aufdampfung (PECVD) hergestellt werden. Die Ätzung des Stapels von Materialien kann mit einem Trockenätzprozess, einem Nassätzprozess oder einer Kombination davon erfolgen. Nach dem Herstellen von Finnenstrukturen 108 können die Hartmaskenschichten 134 und 136 entfernt werden.
  • Die Finnenoberteile 108B können unter Verwendung des Stapels aus Halbleiterschichten 122 und 124 in einer Draht-Konfiguration hergestellt werden, wie in 2C gezeigt ist. Zum Beispiel haben die Opferschicht 109 und die Halbleiterschichten 122 und 124 in 2C eine im Wesentlichen quadratische Querschnittsfläche. Bei einigen Ausführungsformen können die Finnenoberteile 108B unter Verwendung von Stapeln aus Halbleiterschichten 122 und 124 in einer Lagen-Konfiguration hergestellt werden, wie in 2D gezeigt ist. Die Opferschicht 109 und die Halbleiterschichten 122 und 124 in 2C haben zum Beispiel eine im Wesentlichen rechteckige Querschnittsfläche. Die 3A, 3B und 4 bis 8 zeigen ein Herstellen von Halbleitervorrichtungen mit Halbleiterschichten in einer Draht-Konfiguration, die später Nanolagenstrukturen bilden. Das in den vorgenannten Figuren dargestellte Verfahren kann auch für Halbleitervorrichtungen mit Halbleiterschichten in der Lagen-Konfiguration, die später Nanolagenstrukturen bilden, verwendet werden.
  • In 1 werden in einem Schritt 110 bei einigen Ausführungsformen Opfergatestrukturen auf dem Substrat hergestellt, und die Halbleiterschichten werden geätzt. In den 3A und 3B können STI-Bereiche 138 mit einem ersten und einem zweiten Schutzbelag 138A und 138B und einer Isolierschicht 138C auf dem Substrat 106 erzeugt werden. 3B ist eine Schnittansicht der Halbleitervorrichtung 200 von 3A entlang einer Linie C - C. Bei einigen Ausführungsformen verbleibt nach dem Erzeugen der STI-Bereiche 138 die Hartmaskenschicht 136 auf der Oberseite der Hartmaskenschicht 134. Bei einigen Ausführungsformen wird die Hartmaskenschicht 136 vor dem Erzeugen der STI-Bereiche 138 entfernt. Die STI-Bereiche 138 können wie folgt erzeugt werden: (I) Abscheiden einer Schicht aus Nitridmaterial (nicht dargestellt) für den ersten Schutzbelag 138A auf der Struktur von 2A; (II) Abscheiden einer Schicht aus Oxidmaterial (nicht dargestellt) für den zweiten Schutzbelag 138B auf der Schicht aus Nitridmaterial; (III) Abscheiden einer Schicht aus Isoliermaterial für die Isolierschicht 138C auf der Schicht aus Oxidmaterial; (IV) Tempern der Schicht aus Isoliermaterial für die Isolierschicht 138C; (V) chemisch-mechanisches Polieren (CMP) der Schichten aus Nitrid- und Oxidmaterialien und der getemperten Schicht aus Isoliermaterial; und (VI) Rückätzen der polierten Struktur, um die Struktur von 3A herzustellen. Die Schichten aus Nitrid- und Oxidmaterialien können mit einem Verfahren abgeschieden werden, das zum Abscheiden von Nitrid- und Oxidmaterialien geeignet ist, wie etwa Atomlagenabscheidung (ALD) und chemische Aufdampfung (CVD). Diese Schichten aus Nitrid- und Oxidmaterialien können eine Oxidation von Seitenwänden des Finnenoberteils 108B während des Abscheidens und Temperns des Isoliermaterials für die Isolierschicht 138C verhindern. Bei einigen Ausführungsformen kann die Schicht aus Isoliermaterial für die Isolierschicht 138C Siliziumoxid, Siliziumnitrid, Siliziumoxidnitrid, Fluorsilicatglas (FSG) oder ein dielektrisches Low-k-Material aufweisen. Bei einigen Ausführungsformen kann die Schicht aus Isoliermaterial mit einem CVD-Prozess oder einem HDP-CVD-Prozess (HDP-CVD: chemische Aufdampfung mit einem Plasma hoher Dichte) unter Verwendung von Silan und Sauerstoff als Reaktionsvorläufern abgeschieden werden. Bei einigen Ausführungsformen kann die Schicht aus Isoliermaterial mit einem SACVD-Prozess (SACVD: CVD bei subatmosphärischem Druck) oder einem Hohes-Seitenverhältnis-Prozess (HARP) hergestellt werden, wobei Tetraethylorthosilicat (TEOS) und/oder Ozon als Prozessgase verwendet werden können.
  • Auf den STI-Bereichen 138 werden Polysilizium-Gatestrukturen 112 hergestellt, wie in den 3A und 3B gezeigt ist. Die Polysilizium-Gatestrukturen 112 sind Opfergatestrukturen und können in einem Gate-Ersetzungsprozess ersetzt werden, um Metallgatestrukturen herzustellen. Bei einigen Ausführungsformen können die Polysilizium-Gatestrukturen 112 durch Schutzabscheidung einer Schicht aus Polysiliziummaterial und Ätzen der Schicht aus Polysiliziummaterial durch eine strukturierte Hartmaskenschicht 116 hergestellt werden, die auf der Schicht aus Polysiliziummaterial hergestellt ist. Bei einigen Ausführungsformen kann die Schicht aus Polysiliziummaterial undotiert sein, und die Hartmaskenschicht 116 kann eine Oxidschicht und/oder eine Nitridschicht umfassen. Die Oxidschicht kann mit einem thermischen Oxidationsprozess hergestellt werden, und die Nitridschicht kann durch LPCVD oder PECVD hergestellt werden. Die Hartmaskenschicht 116 kann die Polysilizium-Gatestrukturen 112 von späteren Bearbeitungsschritten (z. B. während einer Herstellung von Abstandshaltern 114 und/oder von Source/Drainbereichen) schützen. Die Schutzabscheidung der Schicht aus Polysiliziummaterial kann durch CVD, physikalische Aufdampfung (PVD), ALD oder mit einem anderen geeigneten Abscheidungsverfahren erfolgen. Bei einigen Ausführungsformen kann die Ätzung der abgeschiedenen Schicht aus Polysiliziummaterial mit einer Trockenätzung, einer Nassätzung oder einer Kombination davon erfolgen. Auf Seitenwänden der Polysilizium-Gatestrukturen 112 können Abstandshalter 114 hergestellt werden. Die Herstellung der Abstandshalter 114 kann durch eine Schutzabscheidung einer Schicht aus einem Isoliermaterial (z. B. einem Oxid-, einem Nitrid- und/oder einem Silizium-Kohlenstoff-Oxidnitrid-Material) erfolgen, woran sich ein Fotolithografieprozess und ein Ätzprozess (z. B. eine reaktive Ionenätzung oder ein anderer geeigneter Trockenätzprozess unter Verwendung eines chlor- oder fluorbasierten Ätzmittels) anschließen.
  • Nach dem Herstellen der Polysilizium-Gatestrukturen 112 können die Finnenoberteile 108B geätzt werden. Durch den Ätzprozess können Teile der Halbleiterschichten 122 und der Halbleiterschichten 124 entfernt werden, die zwischen benachbarten Polysilizium-Gatestrukturen 112 freiliegen. Der Ätzprozess kann ein Nassätzprozess zum Beispiel unter Verwendung von verdünntem HF sein. Bei einigen Ausführungsformen können ein oder mehrere Ätzprozesse verwendet werden. Zum Beispiel kann der Ätzprozess einen Ätzprozess zum Entfernen von Siliziummaterial und einen weiteren Ätzprozess zum Entfernen von Siliziumgermanium-Material umfassen. Während des Ätzprozesses können die Polysilizium-Gatestrukturen 112 durch die Abstandshalter 114 und die Hartmaskenschicht 116 gegen die Ätzung geschützt werden.
  • In 1 werden in einem Schritt 115 bei einigen Ausführungsformen Innenabstandshalter zwischen den Halbleiterschichten hergestellt. In 4 können Teile der Halbleiterschichten 124 rückgeätzt werden, um ausgesparte Bereiche zu erzeugen, und in den ausgesparten Bereichen kann ein dielektrisches Material abgeschieden werden, um Innenabstandshalter 127 herzustellen. Zum Beispiel kann die in 4 gezeigte Halbleitervorrichtung 200 n-Metalloxidhalbleiter-Vorrichtungen (NMOS-Vorrichtungen) aufweisen, wobei Teile der Halbleiterschichten 124 rückgeätzt sind.
  • Die in 4 gezeigte Halbleitervorrichtung 200 kann Halbleiterschichten 124, eine Opferschicht 109 und ein Substrat 106 aufweisen, die unter Verwendung von Siliziumgermanium hergestellt werden. Bei einigen Ausführungsformen können die Halbleiterschichten 122 unter Verwendung von Silizium hergestellt werden. Das Substrat 106 kann eine schrittweise abnehmende Germaniumkonzentration haben, die von einer Oberseite 106A bis zu einer Unterseite 106B des Substrats 106 gemessen wird.
  • Die Halbleitervorrichtung 200 kann außerdem p-Metalloxidhalbleiter-Vorrichtungen (PMOS-Vorrichtungen) aufweisen. Konfigurationen der PMOS-Vorrichtungen sind der Einfachheit halber in 5 nicht dargestellt. Für die Konfigurationen der PMOS-Vorrichtungen können die Halbleiterschichten 124 so bearbeitet werden, dass sie als Kanalbereiche verwendet werden können. Die Halbleiterschichten 122 können mit geeigneten Ätzprozessen rückgeätzt werden, und mit ähnlichen Abscheidungs- und Ätzprozessen, wie sie nachstehend zum Rückätzen der Halbleiterschichten 124 und zum Herstellen der Innenabstandshalter 127 beschrieben werden, können die Innenabstandshalter 127 zwischen benachbarten Halbleiterschichten 124 hergestellt werden.
  • Die Halbleiterschichten 124 können mit einem Trockenätzprozess, einem Nassätzprozess oder einer Kombination davon rückgeätzt werden. Der Rückätzprozess für die Halbleiterschichten 124 kann so konfiguriert sein, dass die Halbleiterschichten 122 und 124 nicht-planare Außenflächen haben. Zum Beispiel kann der Ätzprozess wechselnde Zyklen von Ätz- und Spülprozessen umfassen. Für den Ätzprozess in jedem Zyklus kann ein Gasgemisch aus Fluorwasserstoff, Stickstofftrifluorid, einem fluorbasierten Gas und einem chlorbasierten Gas verwendet werden. Wie in der vergrößerten Darstellung 401 von 4 gezeigt ist, können die Halbleiterschichten 122 konvex gewölbte Außenflächen 122t haben, und die Halbleiterschichten 124 können konkav gewölbte Außenflächen 124t haben. Bei einigen Ausführungsformen können später hergestellte Innenabstandshalter 127 Außenflächen 127t haben, die auch im Wesentlichen die Kontur der Außenflächen 124t der Halbleiterschichten 124 zeigen.
  • In 1 werden bei einigen Ausführungsformen in einem Schritt 120 Epitaxieschichten auf dem Substrat, den Halbleiterschichten und den Innenabstandshalterstrukturen aufgewachsen. In 5 kann eine Source/Drain-Struktur 502 auf dem Substrat 106 und auf den Außenflächen der Halbleiterschichten 122 und der Innenabstandshalter 127 abgeschieden werden. Bei einigen Ausführungsformen kann die Source/Drain-Struktur 502 mit einem selektiven Aufwachsprozess hergestellt werden, bei dem ein Halbleitermaterial auf selektiven Oberflächen aufgewachsen wird. Zum Beispiel kann die Source/Drain-Struktur 502 durch epitaxiales Aufwachsen eines kristallinen Materials unter Verwendung der freiliegenden Teile des Substrats 106 und der Halbleiterschichten 122 als Seedschichten hergestellt werden. Bei einigen Ausführungsformen werden das Substrat 106 und die Halbleiterschichten 122 aus kristallinem Silizium hergestellt, und mit einem epitaxialen Abscheidungsverfahren unter Verwendung einer selbstorganisierenden Monoschicht (SAM) oder einer Selektivbereich-ALD kann kristallines Silizium selektiv auf den freiliegenden Oberflächen des Substrats 106 und der Halbleiterschichten 122 aufgewachsen werden. Die Source/Drain-Struktur 502 kann mit geeigneten Abscheidungsverfahren hergestellt werden, wie etwa (I) CVD, unter anderem LPCVD, Atomlagen-CVD (ALCVD), CVD im Ultrahochvakuum (UHV-CVD), CVD bei reduziertem Druck (RPCVD) und anderen geeigneten CVD-Verfahren; (II) MBE-Verfahren (MBE: Molekularstrahlepitaxie); (III) einem anderen geeigneten Epitaxieverfahren; oder (IV) einer Kombination davon. Bei einigen Ausführungsformen kann die Source/Drain-Struktur 502 mit einem Prozess mit epitaxialer Abscheidung und partieller Ätzung aufgewachsen werden, der mindestens einmal wiederholt wird. Dieser wiederholte Prozess mit epitaxialer Abscheidung und partieller Ätzung wird auch als ein CDE-Prozess (CDE: zyklische Abscheidung und Ätzung) bezeichnet. Bei einigen Ausführungsformen kann ein Plasma-Abscheidungsprozess unter Verwendung von Spezies wie Monogerman, Dichlorsilan und Hydrochlorid zum Abscheiden der Source/Drain-Struktur 502 aus Siliziumgermanium verwendet werden.
  • Das kristalline Siliziummaterial, das auf benachbarten Halbleiterschichten 122 und dem Substrat 106 epitaxial abgeschieden wird, kann sich ausdehnen und verschmelzen, sodass es Außenflächen der Innenabstandshalter 127 bedeckt. Eine Breite W der Source/Drain-Struktur 502 kann etwa 10 nm bis etwa 80 nm, etwa 15 nm bis etwa 75 nm oder etwa 20 nm bis etwa 60 nm betragen oder andere geeignete Abmessungen haben. Bei einigen Ausführungsformen kann eine Höhe H der Source/Drain-Struktur 502, die von einer Oberseite 502t bis zu einer Unterseite 502b der Source/Drain-Struktur 502 gemessen wird, etwa 20 nm bis etwa 140 nm, etwa 30 nm bis etwa 120 nm oder etwa 40 nm bis etwa 100 nm betragen oder andere geeignete Abmessungen haben. Die Source/Drain-Struktur 502 kann aus Silizium, Siliziumgermanium, Siliziumphosphid, einem anderen geeigneten Halbleitermaterial und/oder Kombinationen davon hergestellt werden. Bei einigen Ausführungsformen kann die Source/Drain-Struktur 502 mit geeigneten Dotanden, wie etwa Bor und Phosphor, dotiert werden.
  • In 1 werden bei einigen Ausführungsformen in einem Schritt 125 Nanostrukturen freigelegt, und in dem Substrat und unter den Innenabstandshaltern wird eine Öffnung erzeugt. In den 6A und 6B werden die Halbleiterschichten 124 entfernt, sodass Teile der Halbleiterschichten 122, die zwischen gegenüberliegenden Innenabstandshaltern 127 hergestellt sind, freigelegt werden. Die freigelegten Halbleiterschichten können als Nanostrukturen (z. B. Nanodrähte oder Nanolagen) bezeichnet werden. Bei einigen Ausführungsformen werden die Halbleiterschichten 122 entfernt (was in den 6A und 6B nicht dargestellt ist), und die Halbleiterschichten 124 bilden Nanostrukturen. Bei einigen Ausführungsformen wird eine Zwischenschichtdielektrikum-Schicht (ILD-Schicht) 618 zwischen den Abstandshaltern 114 abgeschieden, und die Polysilizium-Gatestrukturen 112 werden entfernt.
  • Die ILD-Schicht 618 kann auf der Source/Drain-Struktur 502 der Source/Drainbereiche und zwischen den Abstandshaltern 114 abgeschieden werden. Die ILD-Schicht 618 kann ein dielektrisches Material enthalten, das mit einem Abscheidungsverfahren abgeschieden wird, das für fließfähige dielektrische Materialien (z. B. fließfähiges Siliziumoxid, fließfähiges Siliziumnitrid, fließfähiges Siliziumoxidnitrid, fließfähiges Siliziumcarbid oder fließfähiges Siliziumoxidcarbid) geeignet ist. Zum Beispiel kann fließfähiges Siliziumoxid durch fließfähige CVD (FCVD) abgeschieden werden. Bei einigen Ausführungsformen ist das dielektrische Material Siliziumoxid. Andere Materialien und Herstellungsverfahren für die ILD-Schicht 618 liegen ebenfalls innerhalb des Schutzumfangs und Grundgedankens der vorliegenden Erfindung.
  • An die Herstellung der ILD-Schicht 618 kann sich ein Entfernen der Polysilizium-Gatestrukturen 112 und der Halbleiterschichten 124 mit einem Trockenätzprozess (z. B. einer reaktiven Ionenätzung) oder einem Nassätzprozess anschließen, wodurch Teile der Halbleiterschichten 122 freigelegt werden. Die freigelegten Halbleiterschichten 122 können als Nanostrukturen (z. B. Nanodrähte und Nanolagen) bezeichnet werden. In Abhängigkeit von der Art der Vorrichtungen, die gerade hergestellt werden, können auch die Halbleiterschichten 122 entfernt werden, sodass Teile der Halbleiterschichten 124 freigelegt werden, die ebenfalls als Nanostrukturen bezeichnet werden können. Bei einigen Ausführungsformen können Ätzgase, die in dem Trocken-Plasmaätzprozess verwendet werden, Wasserstoff und Radikale enthalten, wie etwa Chlor, Fluor, Brom oder eine Kombination davon. Zum Beispiel können die Ätzgase Bromwasserstoff, Chlorwasserstoff oder andere geeignete Ätzgase sein. Bei einigen Ausführungsformen kann eine Ätzung mit Nasschemikalien erfolgen. Als Ätzmittel für den nasschemischen Ätzprozess können Ozon, das mit Fluorwasserstoff, Chlorwasserstoff und/oder Wasserstoffperoxid vermischt ist, oder andere geeignete Ätzchemikalien verwendet werden. Bei einigen Ausführungsformen kann eine Trockenätzung mit einer anschließenden Nassätzung verwendet werden.
  • Nachdem die Polysilizium-Gatestrukturen 112 und die Halbleiterschichten 124 entfernt worden sind, liegen Teile der Oberseite 106A des Substrats 106 zwischen den untersten gegenüberliegenden Innenabstandshaltern 127 frei. In 6B kann eine Öffnung in diesen Teilen der Oberseite 106A erzeugt werden. Zum Beispiel können Öffnungen 602 in dem Substrat 106 und unter den untersten gegenüberliegenden Innenabstandshaltern 127 erzeugt werden. In 6B ist eine Schnittansicht einer im Wesentlichen ovalen Öffnung 602 gezeigt, die mit isotropen Ätzprozessen erzeugt werden kann. Bei einigen Ausführungsformen können die Ätzprozesse, die zum Erzeugen der Öffnungen 602 verwendet werden, denen ähnlich sein, die zum Entfernen der Halbleiterschichten 124 verwendet werden. Zum Beispiel kann zum Erzeugen der Öffnung 602 ein nasschemischer Ätzprozess unter Verwendung von Chlorwasserstoff verwendet werden. Bei einigen Ausführungsformen kann die Öffnung 602 jede geeignete Form haben, wie etwa eine im Wesentlichen dreieckige Form, eine im Wesentlichen rechteckige Form, eine im Wesentlichen runde Form oder eine andere geeignete Form. Bei einigen Ausführungsformen kann mittels einer Trocken-Plasmaätzung mit einem niedrigeren Hochfrequenzstrom eine stärker isotrope Ätzung erfolgen, und die Öffnungen 602 können sich weiter unter die Innenabstandshalter 127 erstrecken.
  • Atomkonzentrationen der Halbleiterschichten 124 und des Substrat 106 können eingestellt werden, damit die Ätzung zum Erzeugen einer Sollform für die Öffnungen 602 gesteuert werden kann. Bei einigen Ausführungsformen können die Halbleiterschichten 124 und das Substrat 106 unter Verwendung von ähnlichen Materialien mit unterschiedlichen Atomkonzentrationen hergestellt werden. Die unterschiedlichen Atomkonzentrationen können zu unterschiedlichen Ätzraten für die Halbleiterschichten 124 und das Substrat 106 führen. Eine größere Differenz der Atomkonzentrationen kann zu einer größeren Differenz der Ätzraten führen. Zum Beispiel kann ein Siliziumgermanium-Material mit einer Germanium-Atomkonzentration von etwa 10 % wesentlich schneller (z. B. 10-mal schneller) als ein Siliziummaterial geätzt werden. Dementsprechend können durch Erhöhen oder Verringern der Germaniumkonzentration die Ätzraten-Differenzen von Siliziumgermanium-Materialien erhöht oder verringert werden.
  • Bei einigen Ausführungsformen können obere Teile des Substrats 106 ähnliche Atomkonzentrationen wie die Halbleiterschichten 124 haben, während untere Teile des Substrats 106 eine niedrigere Atomkonzentration haben können, sodass die Ätzrate für das Substrat 106 abnimmt, wenn der Ätzprozess tiefer in das Substrat 106 fortschreitet. Mit der reduzierten Ätzrate tiefer in das Substrat 106 können die Ätztiefe und die Form der Öffnungen 602 leichter kontrolliert werden. Zum Beispiel können die Halbleiterschichten 124 und ein oberer Teil 610 des Substrats 106 beide unter Verwendung eines Siliziumgermanium-Materials mit ähnlichen Germanium-Atomkonzentrationen hergestellt werden. Ein unterer Teil 620 des Substrats 106 kann unter Verwendung von Siliziumgermanium mit einer Germanium-Atomkonzentration hergestellt werden, die niedriger als die des oberen Teils 610 und der Halbleiterschichten 124 ist. Zum Beispiel kann die Germanium-Atomkonzentration des unteren Teils 620 um etwa 5 % bis etwa 10 % niedriger als die Germanium-Atomkonzentration des oberen Teils 610 sein. Bei einigen Ausführungsformen nimmt die gemessene Germanium-Atomkonzentration in dem Substrat 106 von der Oberseite 106A des Substrats 106 schrittweise ab. Bei einigen Ausführungsformen kann der obere Teil 610 eine Germanium-Atomkonzentration haben, die höher als die der Halbleiterschichten 124 ist, und der untere Teil 620 kann eine Germanium-Atomkonzentration haben, die niedriger als die der Halbleiterschichten 124 ist. Bei einigen Ausführungsformen kann die Germanium-Atomkonzentration auf der Oberseite 106A des Substrats 106 der Germanium-Atomkonzentration der Halbleiterschichten 124 ähnlich sein. Bei einigen Ausführungsformen kann eine Grenze 630 zwischen dem oberen Teil 610 und dem unteren Teil 620 einen Teil des Substrats 106 darstellen, der eine ähnliche Germanium-Atomkonzentration wie die Halbleiterschichten 124 hat. Bei einigen Ausführungsformen hat das Substrat 106 eine schrittweise abnehmende Germanium-Atomkonzentration, und die Grenze 630 kann einen Teil des Substrats 106 darstellen, der aufgrund der niedrigen Atomkonzentration eine ausreichend niedrige Trägerdichte hat, wodurch wiederum die Entstehung eines Leckstromflusses verhindert wird. Die Germanium-Atomkonzentration an der Grenze 630 kann zum Beispiel etwa 12 % bis etwa 18 % betragen. Bei einigen Ausführungsformen kann die Germanium-Atomkonzentration an der Grenze 630 etwa 15 % betragen, und Teile des Substrats 106 unter der Grenze 630 haben Atomkonzentrationen, die niedriger als etwa 15 % sind. Bei einigen Ausführungsformen können sich die Öffnungen 602 vertikal (z. B. in der z-Richtung) bis zu der Grenze 630 erstrecken, wie in 6B gezeigt ist. Bei einigen Ausführungsformen können sich die Öffnungen 602 über der Grenze 630 und tiefer in das Substrat 106 erstrecken. Bei einigen Ausführungsformen kann die Grenze 630 etwa 0,2 nm bis etwa 2,0 nm, etwa 0,5 nm bis etwa 1,7 nm oder etwa 0,8 nm bis etwa 1,2 nm betragen oder andere geeignete Abmessungen haben. Wenn sich die Öffnungen 602 über der Grenze 630 erstrecken, kann dies den Vorteil haben, dass die Wahrscheinlichkeit der Entstehung eines Leckstroms aufgrund der reduzierten Trägerdichte des Substrats 106 unter den Öffnungen 602 sinkt.
  • In 1 werden bei einigen Ausführungsformen in einem Schritt 130 dielektrische Gateschichten, Austrittsarbeitsschichten und Gateelektroden in der Öffnung und auf den Nanostrukturen abgeschieden. In 7 wird ein Gatestapel 710, der dielektrische Gateschichten 712, Austrittsarbeitsschichten 714 und eine Gateelektrode 716 aufweist, in der Öffnung 602 und auf den Halbleiterschichten 122 hergestellt.
  • Auf den Halbleiterschichten 122 können die dielektrischen Gateschichten 712 hergestellt werden. Bei einigen Ausführungsformen können die dielektrischen Gateschichten 712 freiliegende Nanostruktur-förmige Halbleiterschichten 122 umschließen. Bei einigen Ausführungsformen können die Halbleiterschichten 122 Nanolagen oder Nanodrähte sein. Zum Herstellen der dielektrischen Gateschichten 712 kann eine Schutzabscheidung einer geeigneten dielektrischen Gate-Materialschicht durchgeführt werden. Bei einigen Ausführungsformen können die dielektrischen Gateschichten 712 aus einem dielektrischen High-k-Material (z. B. einem dielektrischen Material mit einer Dicke von mehr als etwa 3,9) hergestellt werden. Die dielektrischen Gateschichten 712 können zum Beispiel aus Hafniumoxid hergestellt werden. Auf den dielektrischen Gateschichten 712 werden die Austrittsarbeitsschichten 714 hergestellt. Bei einigen Ausführungsformen kann jede Austrittsarbeitsschicht 714 eine oder mehrere Austrittsarbeitsmetallschichten aufweisen und kann unter Verwendung desselben Materials oder von unterschiedlichen Materialien und/oder derselben Dicke oder von unterschiedlichen Dicken hergestellt werden. Die dielektrischen Gateschichten 712 und die Austrittsarbeitsschichten 714 können jeweils die Nanostruktur-förmigen Halbleiterschichten 122 umschließen. In Abhängigkeit von den Zwischenräumen zwischen benachbarten Halbleiterschichten 122 können die Halbleiterschichten 122 von den dielektrischen Gateschichten 712 und den Austrittsarbeitsschichten 714 umschlossen werden, wodurch die Zwischenräume zwischen benachbarten Halbleiterschichten 122 gefüllt werden. Bei einigen Ausführungsformen kann später auch Gate-Elektrodenmaterial in den Zwischenräumen zwischen benachbarten Halbleiterschichten 122 abgeschieden werden, wie in einer vergrößerten Darstellung 750 gezeigt ist und nachstehend beschrieben wird.
  • Bei einigen Ausführungsformen können die Gateelektroden 716 auf den Austrittsarbeitsschichten 714 hergestellt werden. Auf den Austrittsarbeitsschichten 714 werden Schichten aus leitfähigem Material für die Gateelektroden 716 hergestellt. Wie in der vergrößerten Darstellung 750 gezeigt ist, können - für den Fall, dass Abstände zwischen benachbarten Halbleiterschichten 122 so groß sind, dass sie die Dicke des Gate-Elektrodenmaterials ausgleichen - die Gateelektroden 716 zwischen benachbarten Halbleiterschichten 122 und auf den Austrittsarbeitsschichten 714 hergestellt werden, sodass die Zwischenräume zwischen benachbarten Halbleiterschichten 122 gefüllt werden. Die Gateelektroden 716 befinden sich zwischen benachbarten Halbleiterschichten 122, und Gateelektroden 716, die zwischen den Abstandshaltern 114 hergestellt werden, werden miteinander elektrisch verbunden. Die Schicht aus leitfähigem Material für die Gateelektroden 716 kann geeignete leitfähige Materialien enthalten, wie etwa Titan, Silber, Aluminium, Wolfram, Kupfer, Ruthenium, Molybdän, Wolframnitrid, Cobalt, Nickel, Titancarbid, Titan-Aluminiumcarbid, Mangan, Zirconium, Metalllegierungen und Kombinationen davon. Die Gateelektroden 716 können durch ALD, PVD, CVD oder mit einem anderen geeigneten Abscheidungsverfahren hergestellt werden. Die Abscheidung der Gateelektroden 716 kann so lange andauern, bis die Öffnungen zwischen gegenüberliegenden Abstandshaltern 114 mit den Gateelektroden 716 gefüllt sind. Überschüssige Teile der Gateelektroden 716 können mit einem CMP-Prozess entfernt werden, sodass Oberseiten der Gateelektroden 716 und der ILD-Schicht 618 im Wesentlichen koplanar sind. Bei einigen Ausführungsformen können auch andere Strukturen, wie etwa Blockierschichten, hergestellt werden. Vor dem Abscheiden der Gateelektroden 716 können eine oder mehrere Blockierschichten (die in 7 nicht dargestellt sind) hergestellt werden, um eine Diffusion und eine Oxidation der Gateelektroden 716 zu verhindern.
  • Ein vergrößerter Gatestapel 710A ist der Teil des Gatestapels 710, der unter der untersten Halbleiterschicht 122 und in der Öffnung 602 hergestellt wird. Der vergrößerte Gatestapel 710A kann einen ersten Teil, der zwischen gegenüberliegenden Seitenwänden der Innenabstandshalter 127 hergestellt wird, und einen zweiten Teil aufweisen, der in der Öffnung 602 hergestellt wird. Der erste und der zweite Teil des vergrößerten Gatestapels 710A werden direkt unter den untersten Nanostrukturen, wie etwa der untersten Schicht der Halbleiterschichten 122, hergestellt. Der zweite Teil des vergrößerten Gatestapels 710A erstreckt sich ebenfalls direkt unter den untersten Innenabstandshaltern 127 und hat die Kontur der Form der Öffnung 602. Daher kann der zweite Teil des vergrößerten Gatestapels 710A mit einer im Wesentlichen ovalen Form, einer im Wesentlichen runden Form, einer im Wesentlichen rechteckigen Form oder mit anderen geeigneten Formen hergestellt werden. Der vergrößerte Gatestapel 710A kann außerdem eine im Wesentlichen planare Unterseite in Kontakt mit dem Substrat 106 haben. Wie in 7 gezeigt ist, kann ein Kriechweg 720 zwischen einem Paar Source/Drain-Strukturen 502 durch den Hauptteil des Substrats 106 entstehen. Da sich jedoch der vergrößerte Gatestapel 710A bis zu der oder unter der Grenze 630 erstreckt, kann der untere Teil 620 des Substrats 106 keine ausreichende Trägerkonzentration bereitstellen, um einen Leckstromfluss zu bewirken, sodass eine Unterbrechung, wie etwa eine Schaltungsunterbrechung 730, entstehen kann.
  • Eine vergrößerte Darstellung 760 zeigt einen Teil des vergrößerten Gatestapels 710A. Wie in der vergrößerten Darstellung 760 gezeigt ist, kann sich der Gatestapel 710A horizontal (z. B. in der x-Richtung) unter dem Innenabstandshalter 127 erstrecken. Bei einigen Ausführungsformen ist der Gatestapel 710A in Kontakt mit Innenwandflächen und einer Unterseite der Innenabstandshalter 127. Eine Höhe der Innenabstandshalter 127 kann als eine Höhe H1 bezeichnet werden. Bei einigen Ausführungsformen kann die Höhe H1 etwa 3 nm bis etwa 10 nm oder etwa 5 nm bis etwa 7 nm betragen oder andere geeignete Werte haben. Bei einigen Ausführungsformen kann sich der vergrößerte Gatestapel 710A mit einer Höhe H2, die von einer Unterseite der untersten Halbleiterschicht 122 und einer Unterseite des vergrößerten Gatestapels 710A gemessen wird, in das Substrat 106 erstrecken. Bei einigen Ausführungsformen kann die Höhe H2 etwa 5 nm bis etwa 15 nm, etwa 7 nm bis etwa 13 nm oder etwa 9 nm bis etwa 11 nm betragen. Ein Verhältnis der Höhe H2 zu der Höhe H1 kann etwa 1,01 bis etwa 3 betragen. Das Verhältnis kann zum Beispiel etwa 1,05 bis etwa 2,2, etwa 1,3 bis etwa 1,8 oder etwa 1,4 bis etwa 1,6 betragen. Bei einigen Ausführungsformen kann das Verhältnis etwa 1,01 bis etwa 1,5 betragen. Ein größeres Höhenverhältnis kann auf einen sich tiefer erstreckenden Gatestapel 710A hinweisen, wodurch wiederum ein kleinerer Leckstrom entsteht.
  • In 1 werden bei einigen Ausführungsformen in einem Schritt 135 Source/Drainkontakte und Gatekontakte hergestellt. In 8 werden Source/Drainkontakte 804 und Gatekontakte 806 hergestellt, um elektrische Verbindungen mit den Source/Drainbereichen bzw. den Gateelektroden herzustellen. Insbesondere können die Source/Drainkontakte 804 und die Gatekontakte 806 zum Übertragen von elektrischen Signalen zwischen Source/Drainbereichen und Gateelektroden sowie Außenanschlüssen (die in 8 nicht dargestellt sind) verwendet werden. Zum Beispiel können die Gatekontakte 806 mit Gateelektroden 716 elektrisch verbunden werden, die zwischen den Abstandshaltern 114 und zwischen benachbarten Halbleiterschichten 122 hergestellt sind. Auf der Oberseite der ILD-Schicht 618 können weitere ILD-Schichten hergestellt werden. Zum Beispiel kann eine dielektrische Schicht 818 auf der ILD-Schicht 618 hergestellt werden. Bei einigen Ausführungsformen kann die dielektrische Schicht 818 unter Verwendung eines ähnlichen Materials wie für die ILD-Schicht 618 hergestellt werden. Die Gatekontakte 806 und die Source/Drainkontakte 804 können dadurch hergestellt werden, dass in der dielektrischen Schicht 818, den Gateelektroden 716 und der ILD-Schicht 618 Öffnungen erzeugt werden, in die dann ein leitfähiges Material abgeschieden wird. Der Abscheidungsprozess kann ein Abscheiden einer Metallschicht in den Öffnungen und ein Durchführen eines Temperprozesses zum Induzieren einer Silizidierung der abgeschiedenen Metallschicht umfassen. Als die leitfähigen Materialien zum Herstellen der Source/Drainkontakte 804 und der Gatekontakte 806 können Titan, Aluminium, Silber, Wolfram, Cobalt, Kupfer, Ruthenium, Zirconium, Nickel, Titannidrid, Wolframnitrid, Metalllegierungen und/oder Kombinationen davon verwendet werden. Für den Abscheidungsprozess können ALD, PVD, CVD, andere geeignete Abscheidungsverfahren und/oder Kombinationen davon verwendet werden. Die Gatekontakte 806 und die Source/Drainkontakte 804 können mit den Gateelektroden 716 bzw. einer dritten Epitaxieschicht 902 des Source/Drainbereichs verbunden werden.
  • Mit einem Planarisierungsprozess können die Oberseiten der dielektrischen Schicht 818, der Source/Drainkontakte 804 und der Gatekontakte 806 planarisiert werden, sodass die Oberseiten im Wesentlichen koplanar sind. Bei einigen Ausführungsformen können sich die Gatekontakte 806 in die Gateelektroden 716 erstrecken. Zwischen den Source/Drainkontakten 804 und den Source/Drain-Strukturen 502 können Silizidbereiche (in 8 nicht dargestellt) erzeugt werden, um den Kontaktwiderstand zu reduzieren. Bei einigen Ausführungsformen können die Silizidbereiche Rutheniumsilizid, Nickelsilizid, Cobaltsilizid, Wolframsilizid, Tantalsilizid, Platinsilizid, Erbiumsilizid, Palladiumsilizid, ein anderes geeignetes Silizidmaterial und/oder Kombinationen davon aufweisen.
  • Über den Source/Drainkontakten 804 und den Gatekontakten 806 werden BEOL-Interconnect-Strukturen (BEOL: Back End of Line) hergestellt. Die BEOL-Interconnect-Strukturen können in den dielektrischen Schichten 822 hergestellt werden, die auf der dielektrischen Schicht 818 abgeschieden werden. In der dielektrischen Schicht 822 können Interconnects hergestellt werden. Bei einigen Ausführungsformen können die Interconnects ein Netzwerk von elektrischen Verbindungen sein, die Durchkontaktierungen 826, die sich vertikal (z. B. entlang der z-Achse) erstrecken, und Drähte 828 umfassen, die sich lateral (z. B. entlang der x-Achse) erstrecken. Die Interconnect-Strukturen können elektrische Verbindungen mit den Source/Drainkontakten 804 und den Gatekontakten 806 herstellen. Bei einigen Ausführungsformen können in den dielektrischen Schichten 808 und 822 geeignete passive und aktive Halbleitervorrichtungen hergestellt werden, die der Einfachheit halber nicht dargestellt sind.
  • Die 9 bis 13 zeigen verschiedene Halbleiterstrukturen, in denen ein vergrößerter Gatestapel zum Reduzieren des Leckstroms verwendet wird. Die Bezugszahlen in den 9 bis 13, die denen in den 2A bis 8 ähnlich sind, bezeichnen im Allgemeinen identische, funktionell ähnliche und/oder baulich ähnliche Elemente.
  • 9 zeigt eine Halbleiterstruktur 900, in der ein vergrößerter Gatestapel verwendet wird, gemäß einigen Ausführungsformen. Die Halbleiterstruktur 900 weist ein Substrat 906, das aus Silizium hergestellt ist, und Halbleiterschichten 922 auf, die aus Siliziumgermanium hergestellt sind. Die Halbleiterschichten 922 können Nanostrukturen sein, wie etwa Nanolagen oder Nanodrähte. Die Halbleiterschichten 922 können wie folgt hergestellt werden: Abscheiden eines Stapels von Halbleiterschichten, die wechselnde Schichten aus Silizium und Siliziumgermanium umfassen; Entfernen des Siliziummaterials; und Freilegen des Siliziumgermanium-Materials. Bei einigen Ausführungsformen kann das Siliziummaterial mit einem nasschemischen Ätzprozess unter Verwendung von Ätzchemikalien entfernt werden, wie etwa einem Gemisch aus Ammoniakhydrat und Wasserstoffperoxid, einem Fluorwasserstoff- oder Alkali-basierten nasschemischen Ätzmittel oder einem anderen geeigneten nasschemischen Ätzmittel.
  • 10 zeigt eine Halbleiterstruktur 1000, in der ein vergrößerter Gatestapel verwendet wird, gemäß einigen Ausführungsformen. Die Halbleiterstruktur 1000 weist ein Substrat 1006 und Halbleiterschichten 1022 auf, die unter Verwendung von Siliziumgermanium hergestellt sind. Die Halbleiterschichten 1022 können Nanostrukturen sein, wie etwa Nanolagen oder Nanodrähte. Die Halbleiterschichten 1022 können wie folgt hergestellt werden: Abscheiden eines Stapels von Halbleiterschichten, die wechselnde Schichten aus Silizium und Siliziumgermanium umfassen; Entfernen des Siliziummaterials; und Freilegen des Siliziumgermanium-Materials. Die Ätzprozesse zum Entfernen des Siliziummaterials können denen ähnlich sein, die unter Bezugnahme auf 9 beschrieben worden sind.
  • 11 zeigt eine Halbleiterstruktur 1100, in der ein vergrößerter Gatestapel verwendet wird, gemäß einigen Ausführungsformen. Die Halbleiterstruktur 1100 weist ein Substrat 1106 und Halbleiterschichten 1122 auf, die unter Verwendung von Silizium hergestellt sind. Die Halbleiterschichten 1122 können Nanostrukturen sein, wie etwa Nanolagen oder Nanodrähte. Die Halbleiterschichten 1122 können wie folgt hergestellt werden: Abscheiden eines Stapels von Halbleiterschichten, die wechselnde Schichten aus Silizium und Siliziumgermanium umfassen; Entfernen des Siliziumgermanium-Materials; und Freilegen des Siliziummaterials. Der Ätzprozess zum Entfernen des Siliziumgermanium-Materials kann ein nasschemischer Ätzprozess unter Verwendung von geeigneten Ätzchemikalien sein, wie etwa von Schwefelsäure, eines Gemisches aus Fluorwasserstoffsäure und Ozon oder von anderen geeigneten nasschemischen Ätzmitteln.
  • 12 zeigt eine Halbleiterstruktur 1200, in der ein vergrößerter Gatestapel verwendet wird, gemäß einigen Ausführungsformen. Die Halbleiterstruktur 1200 weist ein Substrat 1206 und Halbleiterschichten 1222 auf, die unter Verwendung von Germanium hergestellt sind. Die Halbleiterschichten 1222 können Nanostrukturen sein, wie etwa Nanolagen oder Nanodrähte. Die Halbleiterschichten 1222 können wie folgt hergestellt werden: Abscheiden eines Stapels von Halbleiterschichten, die wechselnde Schichten aus Germanium und einer Germanium-Zinn-Legierung umfassen; Entfernen der Germanium-Zinn-Legierung; und Freilegen des Germaniummaterials. Der Ätzprozess zum Entfernen der Germanium-Zinn-Legierung kann ein nasschemischer Ätzprozess oder ein Trockenätzprozess sein.
  • 13 zeigt eine Halbleiterstruktur 1300, in der ein vergrößerter Gatestapel verwendet wird, gemäß einigen Ausführungsformen. Die Halbleiterstruktur 1300 weist ein Substrat 1306 und Halbleiterschichten 1322 auf, die unter Verwendung von Siliziumgermanium hergestellt sind. Die Halbleiterschichten 1322 können Nanostrukturen sein, wie etwa Nanolagen oder Nanodrähte. Die Halbleiterschichten 1322 können wie folgt hergestellt werden: Abscheiden eines Stapels von Halbleiterschichten, die wechselnde Schichten aus Siliziumgermanium und einer Germanium-Zinn-Legierung umfassen; Entfernen der Germanium-Zinn-Legierung; und Freilegen des Siliziumgermanium-Materials. Der Ätzprozess zum Entfernen der Germanium-Zinn-Legierung kann ein nasschemischer Ätzprozess oder ein Trockenätzprozess sein.
  • Bei verschiedenen Ausführungsformen der vorliegenden Erfindung werden Verfahren zum Herstellen eines Gatestapels beschrieben, der sich in einen Bereich eines Substrats erstreckt, der eine niedrigere Trägerbeweglichkeit hat, wodurch wiederum ein Leckstrom zwischen einem Paar Source/Drainbereiche reduziert wird. Der vergrößerte Gatestapel kann durch Ätzen einer Öffnung hergestellt werden, die sich von einer Oberseite des Substrats bis zu einem unteren Bereich des Substrats erstreckt, der eine niedrigere Trägerkonzentration hat. Die Öffnung kann sich auch unter Innenabstandshaltern erstrecken, die auf Seitenflächen des Gatestapels angeordnet sind. In der Öffnung kann der Gatestapel mit dielektrischen Gateschichten und Gateelektroden hergestellt werden. Die hier beschriebenen vergrößerten Gatestapel bieten verschiedene Vorzüge, wie etwa verbesserte Vorrichtungsleistung und Zuverlässigkeit.
  • Bei einigen Ausführungsformen weist eine Halbleitervorrichtung Nanostrukturen auf einem Substrat und einen Source/Drainbereich in Kontakt mit den Nanostrukturen auf. Die Halbleitervorrichtung weist außerdem eine Gatestruktur auf, die einen ersten und einen zweiten Teil aufweist. Der erste Teil ist zwischen den einzelnen Nanostrukturen der Mehrzahl von Nanostrukturen hergestellt. Der zweite Teil ist unter der untersten Nanostruktur der Mehrzahl von Nanostrukturen hergestellt und erstreckt sich unter einer Oberseite des Substrats.
  • Bei einigen Ausführungsformen weist eine Halbleitervorrichtung Nanostrukturen über einem Substrat; und Innenabstandshalter auf. Jeder Innenabstandshalter ist unter einer Nanostruktur der Nanostrukturen hergestellt. Die Halbleitervorrichtung weist außerdem eine Gatestruktur auf, die einen ersten und einen zweiten Teil aufweist. Der erste Teil umschließt jede Nanostruktur der Mehrzahl von Nanostrukturen. Der zweite Teil ist unter der untersten Nanostruktur der Mehrzahl von Nanostrukturen hergestellt und erstreckt sich unter einer Oberseite des Substrats.
  • Bei einigen Ausführungsformen umfasst ein Verfahren ein Abscheiden einer ersten und einer zweiten Gruppe von Halbleiterschichten, um einen Stapel von wechselnden Halbleiterschichten auf einem Substrat herzustellen. Das Verfahren umfasst weiterhin ein Herstellen von Abstandshaltern auf Seitenwänden der ersten Gruppe von Halbleiterschichten. Das Verfahren umfasst weiterhin ein Entfernen der ersten Gruppe von Halbleiterschichten, sodass ein Teil einer Oberseite des Substrats und Teile der zweiten Gruppe von Halbleiterschichten zwischen den mehreren Abstandshaltern freigelegt werden. Das Verfahren umfasst weiterhin ein Erzeugen einer Öffnung durch Ätzen des Teils der Oberseite des Substrats, der zwischen den Abstandshaltern freigelegt worden ist, sodass sich die Öffnung unter der Oberseite des Substrats erstreckt. Das Verfahren umfasst weiterhin ein Herstellen einer Gatestruktur, die einen ersten und einen zweiten Teil aufweist. Der erste Teil der Gatestruktur umschließt jede Halbleiterschicht der zweiten Gruppe von Halbleiterschichten. Der zweite Teil der Gatestruktur wird in der Öffnung hergestellt.
  • Vorstehend sind Merkmale verschiedener Ausführungsformen beschrieben worden, sodass Fachleute die Aspekte der vorliegenden Erfindung besser verstehen können. Fachleuten dürfte klar sein, dass sie die vorliegende Erfindung ohne Weiteres als eine Grundlage zum Gestalten oder Modifizieren anderer Verfahren und Strukturen zum Erreichen der gleichen Ziele und/oder zum Erzielen der gleichen Vorzüge wie bei den hier vorgestellten Ausführungsformen verwenden können. Fachleute dürften ebenfalls erkennen, dass solche äquivalenten Auslegungen nicht von dem Grundgedanken und Schutzumfang der vorliegenden Erfindung abweichen und dass sie hier verschiedene Änderungen, Ersetzungen und Abwandlungen vornehmen können, ohne von dem Grundgedanken und Schutzumfang der vorliegenden Erfindung abzuweichen.

Claims (20)

  1. Halbleitervorrichtung mit: einer Mehrzahl von Nanostrukturen auf einem Substrat; einem Source/Drainbereich in Kontakt mit der Mehrzahl von Nanostrukturen; und einer Gatestruktur, die Folgendes aufweist: einen ersten Teil, der zwischen den einzelnen Nanostrukturen der Mehrzahl von Nanostrukturen hergestellt ist, und einen zweiten Teil, der unter der untersten Nanostruktur der Mehrzahl von Nanostrukturen hergestellt ist und sich unter einer Oberseite des Substrats erstreckt.
  2. Halbleitervorrichtung nach Anspruch 1, die weiterhin eine Mehrzahl von Innenabstandshaltern aufweist, wobei ein Innenabstandshalter der Mehrzahl von Innenabstandshaltern zwischen benachbarten Nanostrukturen der Mehrzahl von Nanostrukturen hergestellt ist.
  3. Halbleitervorrichtung nach Anspruch 2, wobei der zweite Teil der Gatestruktur unter einem untersten Innenabstandshalter der Mehrzahl von Innenabstandshaltern hergestellt ist.
  4. Halbleitervorrichtung nach Anspruch 2 oder 3, wobei der zweite Teil der Gatestruktur in Kontakt mit einer Innenseite des untersten Innenabstandshalters der Mehrzahl von Innenabstandshaltern ist.
  5. Halbleitervorrichtung nach Anspruch 2 oder 3, wobei der zweite Teil der Gatestruktur in Kontakt mit einer Unterseite des untersten Innenabstandshalters der Mehrzahl von Innenabstandshaltern ist.
  6. Halbleitervorrichtung nach einem der Ansprüche 2 bis 5, wobei ein Verhältnis einer Höhe des zweiten Teils der Gatestruktur zu einer Höhe eines Innenabstandshalters der Mehrzahl von Innenabstandshaltern etwa 1,01 bis etwa 1,5 beträgt.
  7. Halbleitervorrichtung nach einem der vorhergehenden Ansprüche, wobei das Substrat Siliziumgermanium aufweist und die Mehrzahl von Nanostrukturen Silizium aufweist.
  8. Halbleitervorrichtung nach einem der vorhergehenden Ansprüche, wobei das Substrat und die Mehrzahl von Nanostrukturen Germanium aufweisen.
  9. Halbleitervorrichtung nach einem der vorhergehenden Ansprüche, wobei eine Querschnittsfläche des zweiten Teils der Gatestruktur eine ovale Form hat.
  10. Halbleitervorrichtung nach einem der vorhergehenden Ansprüche, wobei das Substrat eine uneinheitliche Atomkonzentration von Germanium hat, die von der Oberseite des Substrats bis zu einer Unterseite des Substrats abnimmt.
  11. Halbleitervorrichtung mit: einer Mehrzahl von Nanostrukturen über einem Substrat; einer Mehrzahl von Innenabstandshaltern, wobei jeder Innenabstandshalter unter einer Nanostruktur der Mehrzahl von Nanostrukturen hergestellt ist; und einer Gatestruktur, die Folgendes aufweist: einen ersten Teil, der jede Nanostruktur der Mehrzahl von Nanostrukturen umschließt, und einen zweiten Teil, der unter einer untersten Nanostruktur der Mehrzahl von Nanostrukturen hergestellt ist, wobei sich der zweite Teil unter einer Oberseite des Substrats erstreckt.
  12. Halbleitervorrichtung nach Anspruch 11, wobei der zweite Teil der Gatestruktur in Kontakt mit einer Seitenwandfläche und einer Unterseite der untersten Nanostruktur der Mehrzahl von Nanostrukturen ist.
  13. Halbleitervorrichtung nach Anspruch 11 oder 12, wobei ein Verhältnis einer Höhe des zweiten Teils der Gatestruktur zu einer Höhe eines Innenabstandshalters der Mehrzahl von Innenabstandshaltern etwa 1,01 bis etwa 1,5 beträgt.
  14. Halbleitervorrichtung nach Anspruch 11, 12 oder 13, wobei das Substrat Siliziumgermanium aufweist und die Mehrzahl von Nanostrukturen Silizium aufweist.
  15. Halbleitervorrichtung nach einem der Ansprüche 11 bis 14, wobei das Substrat eine uneinheitliche Atomkonzentration von Germanium hat, die von der Oberseite des Substrats bis zu einer Unterseite des Substrats abnimmt.
  16. Verfahren mit den folgenden Schritten: Abscheiden einer ersten und einer zweiten Gruppe von Halbleiterschichten, um einen Stapel von wechselnden Halbleiterschichten auf einem Substrat herzustellen; Herstellen einer Mehrzahl von Abstandshaltern auf Seitenwänden der ersten Gruppe von Halbleiterschichten; Entfernen der ersten Gruppe von Halbleiterschichten, sodass ein Teil einer Oberseite des Substrats und Teile der zweiten Gruppe von Halbleiterschichten zwischen den mehreren Abstandshaltern freigelegt werden; Erzeugen einer Öffnung durch Ätzen des Teils der Oberseite des Substrats, der zwischen den Abstandshaltern freigelegt worden ist, sodass sich die Öffnung unter der Oberseite des Substrats erstreckt; und Herstellen einer Gatestruktur mit den folgenden Schritten: Herstellen eines ersten Teils der Gatestruktur so, dass er jede Halbleiterschicht der zweiten Gruppe von Halbleiterschichten umschließt, und Herstellen eines zweiten Teils der Gatestruktur in der Öffnung.
  17. Verfahren nach Anspruch 16, wobei das Abscheiden der ersten und der zweiten Gruppe von Halbleiterschichten ein Abscheiden von Siliziumgermaniumschichten bzw. von Siliziumschichten umfasst.
  18. Verfahren nach Anspruch 16 oder 17, wobei das Erzeugen der Öffnung ein Freilegen einer Unterseite eines untersten Abstandshalters der Mehrzahl von Abstandshaltern umfasst.
  19. Verfahren nach Anspruch 16, wobei das Abscheiden der ersten und der zweiten Gruppe von Halbleiterschichten ein Abscheiden von Germaniumschichten bzw. von Germanium-Zinn-Legierungsschichten umfasst.
  20. Verfahren nach einem der Ansprüche 16 bis 19, wobei das Erzeugen der Öffnung ein Erzeugen einer Öffnung mit einer Querschnittsfläche mit einer ovalen Form umfasst.
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