DE102021101657A1

DE102021101657A1 - Verfahren zur Herstellung eines hybriden Bauelements

Info

Publication number: DE102021101657A1
Application number: DE102021101657.6A
Authority: DE
Inventors: Frank Singer; Oliver Hellmund; Brendan Holland; Matthias Sperl
Original assignee: Infineon Technologies AG
Current assignee: Infineon Technologies AG
Priority date: 2021-01-26
Filing date: 2021-01-26
Publication date: 2022-07-28
Also published as: US20220238751A1

Abstract

Ein Verfahren zur Herstellung einer Mikro-LED Anzeige umfasst das Prozessieren eines Wafers auf, um eine Mehrzahl von funktionalen Chips zu bilden, die im Wafer integriert sind. Eine Mehrzahl von Waferkacheln wird in dem Wafer definiert, wobei jede Waferkachel aus einem Cluster von funktionalen Chips zusammengesetzt ist. Die Waferkacheln werden durch Wafer-Zerteilen vereinzelt. Eine Mehrzahl von separaten Waferkacheln wird durch Hybridbonden mit einem Halbleiterwafer gebondet. Die funktionalen Chips werden zusammen mit den Chips des Halbleiterwafers vereinzelt, indem die gebondeten Waferkacheln und der Halbleiterwafer zerteilt werden.

Description

Technischer Bereich
Diese Offenbarung bezieht sich auf das Gebiet der Hybridbauelemente, die aus gebondeten Chips bestehen, und insbesondere auf Verfahren zur Herstellung von Hybridbauelementen auf der Grundlage von funktionalen III-V-Halbleiterchips.
Hintergrund
Konventionell werden Hybridbauelemente hergestellt, indem ein Wafer mit einem Halbleiter-Wafer verbunden wird und der gebondete Wafer und Halbleiter-Wafer in gebondete Chips zerschnitten wird, d.h. in Chips, die aus einem aus dem Wafer herausgeschnittenen funktionalen Chip und einem aus dem Halbleiter-Wafer herausgeschnittenen Halbleiter-Chip bestehen.
Beispielsweise können Mikro-LED-Anzeigen auf diese Weise hergestellt werden, indem ein Mikro-LED-Wafer mit einem Halbleiter-Wafer gebondet wird, der integrierte Schaltungen zur Steuerung der Mikro-LEDs enthält. Dieses Herstellungskonzept stellt eine Herausforderung dar, wenn es darum geht, eine hohe Ausbeute zu gewährleisten, da auf dem Mikro-LED-Wafer fehlerhafte Mikro-LEDs auftreten und es Probleme gibt, qualitativ hochwertige Bonds zwischen dem Mikro-LED-Wafer und dem Halbleiter-Wafer herzustellen. Außerdem besteht der Mikro-LED-Wafer in der Regel aus einem anderen Material (z.B. GaN) als der Halbleiter-Wafer (z.B. Si) und hat daher signifikant andere thermomechanische Eigenschaften.
Kurzbeschreibung
Gemäß einem Aspekt der Offenbarung umfasst ein Verfahren zur Herstellung eines Hybridbauelements die Prozessierung eines Wafers, um eine Mehrzahl von funktionalen Chips zu bilden, die im Wafer integriert sind. Eine Mehrzahl von Waferkacheln wird in dem Wafer definiert, wobei jede Waferkachel aus einem Cluster von funktionalen Chips zusammengesetzt ist. Die Waferkacheln werden durch Wafer-Zerteilen vereinzelt. Eine Mehrzahl von separaten Waferkacheln wird durch Hybridbonden mit einem Halbleiterwafer gebondet. Die funktionalen Chips werden zusammen mit den Chips des Halbleiterwafers vereinzelt, indem die gebondeten Waferkacheln und der Halbleiterwafer zerteilt werden.
Figurenliste
Die Elemente in den Zeichnungen sind nicht unbedingt maßstabsgetreu zueinander. Gleiche Bezugszeichen bezeichnen entsprechende ähnliche Teile. Die Merkmale der verschiedenen dargestellten Ausführungsformen können kombiniert werden, sofern sie sich nicht gegenseitig ausschließen, und/oder sie können selektiv weggelassen werden, wenn sie nicht als unbedingt erforderlich beschrieben werden. Die Ausführungsformen sind in den Zeichnungen dargestellt und werden in der folgenden Beschreibung beispielhaft näher erläutert.

1 ist ein Flussdiagramm, das die Schritte eines Verfahrens zur Herstellung eines beispielhaften Hybridbauelements veranschaulicht.
2A ist eine schematische Querschnittsansicht einer Waferkachel eines beispielhaften Wafers, wobei die Waferkachel ein Cluster von funktionalen Chips enthält.
2B ist eine schematische Querschnittsansicht einer Waferkachel, in der jeder funktionale Chip durch ein Mikro-LED-Array realisiert ist.
3 ist eine schematische Querschnittsansicht, die ein Stadium der Vereinzelung von Waferkacheln zeigt.
4A und 4B sind schematische Seitenansichten von oben, die Beispiele für das Bonden einer Mehrzahl von Waferkacheln mit einem Halbleiterwafer zeigen.
4C ist eine schematische Querschnitts-Teilansicht, die das in den 4A und 4B gezeigte Bonden der Waferkachel und des Halbleiter-Wafers zeigt.
5A ist eine schematische Querschnitts-Teilansicht, die das Entfernen des Substrats von der Waferkachel nach dem Bonden auf den Halbleiterwafer zeigt.
5B ist eine schematische Querschnitts-Teilansicht, die ein beispielhaftes Stadium des Dünnens der Waferkacheln nach dem Bonden mit dem Halbleiterwafer zeigt.
5C ist eine schematische Querschnitts-Teilansicht, die die Bildung einer gemeinsamen Vorderseiten-Elektrodenschicht auf jedem Mikro-LED-Array zeigt.
6A ist eine schematische Querschnittsansicht, die ein beispielhaftes Stadium der Herstellung einer Mikro-LED-Anzeige durch Chipvereinzelung zeigt.
6B ist eine schematische Querschnittsansicht, die ein weiteres beispielhaftes Stadium der Herstellung einer Mikro-LED-Anzeige durch Chipvereinzelung zeigt.
7A-7I sind schematische Querschnitts-Teilansichten, die beispielhafte Stadien der Herstellung eines Mikro-LED-Wafers mit einer Mehrzahl von Mikro-LED-Arrays auf einem Substrat zeigen.
8 ist eine schematische Teilansicht der Vorderseite einer beispielhaften Mikro-LED-Anzeige gemäß einem Design der gemeinsamen Vorderseiten-Elektrodenschicht wie in 5C gezeigt.
9 ist eine schematische Teilansicht der Vorderseite einer beispielhaften Mikro-LED-Anzeige gemäß einer anderen Designoption der gemeinsamen Vorderseiten-Elektrodenschicht.

Ausführliche Beschreibung
Die in dieser Beschreibung als benachbarte Schichten oder Elemente dargestellten Schichten oder Elemente müssen nicht unbedingt direkt miteinander in Kontakt stehen; zwischen diesen Schichten oder Elementen können Zwischenelemente oder -schichten vorgesehen sein. Gemäß der Offenbarung können die als benachbarte Schichten oder Elemente dargestellten Elemente oder Schichten jedoch insbesondere direkt miteinander in Kontakt stehen, d.h. es sind keine dazwischenliegenden Elemente oder Schichten zwischen diesen Schichten bzw. Elementen vorgesehen.
Die Worte „über“ oder „unter“ in Bezug auf ein Teil, ein Element oder eine Materialschicht, das/die „über“ oder „unter“ einer Oberfläche geformt oder angeordnet ist, können hier bedeuten, dass sich das Teil, das Element oder die Materialschicht „direkt auf“ oder „direkt unter“, d.h. in direktem Kontakt mit der implizierten Oberfläche befindet (z.B. platziert, geformt, angeordnet, vorgesehen, platziert usw.). Das Wort „über“ oder „unter“, das in Bezug auf ein Teil, ein Element oder eine Materialschicht verwendet wird, das/die „über“ oder „unter“ einer Oberfläche geformt oder angeordnet oder platziert wird, kann hier jedoch auch so verwendet werden, dass das Teil, das Element oder die Materialschicht „indirekt auf“ oder „indirekt unter“ der angedeuteten Oberfläche angeordnet (z.B. platziert, geformt, angeordnet, vorgesehen usw.) wird, wobei ein oder mehrere zusätzliche Teile, Elemente oder Schichten zwischen der implizierten Oberfläche und dem Teil, dem Element oder der Materialschicht angeordnet sind.
Wie in 1 dargestellt, wird in S1 ein Wafer bearbeitet, um eine Mehrzahl von funktionalen Chips zu bilden, die in dem Wafer integriert sind. Als Beispiel, das weiter unten ausführlicher beschrieben wird, kann der Wafer z.B. ein Mikro-LED-Wafer sein, und die im Wafer integrierten funktionalen Chips können z.B. durch Mikro-LED-Arrays gebildet werden, wobei jedes Mikro-LED-Array einem Mikro-LED-Chip entspricht.
Bei S2 wird eine Mehrzahl von Waferkacheln auf dem Wafer definiert. Jede Waferkachel besteht aus einem Cluster von funktionalen Chips. Jeder funktionale Chip enthält monolithisch integrierte funktionale Bauelemente (z.B. Mikro-LEDs des Mikro-LED-Arrays).
Bei S3 werden die Waferkacheln durch Zerteilen des Wafers vereinzelt. Jede Waferkachel kann z.B. die gleiche Größe haben und die gleiche Anzahl von funktionalen Chips (z.B. Mikro-LED-Arrays) enthalten.
In S4 wird eine Mehrzahl separater Waferkacheln durch Hybridbonden mit einem Halbleiterwafer gebondet. Der Halbleiterwafer kann integrierte Schaltungen zur Steuerung der funktionalen Bauelemente (z.B. der Mikro-LEDs) enthalten. Insbesondere kann jedes funktionale Bauelement einzeln durch einen integrierten Schaltkreis gesteuert werden. Ist das funktionale Bauelement beispielsweise eine Mikro-LED, kann jede Mikro-LED einzeln durch einen integrierten Schaltkreis steuerbar sein.
In S5 werden dann funktionale Chips mit Chips des Halbleiterwafers vereinzelt, indem die gebondeten Waferkacheln und der Halbleiterwafer zerteilt werden. Durch diesen gemeinsamen Schritt des Zerteilens können die hybriden Bauelemente hergestellt werden.
2A illustriert eine Teilansicht eines beispielhaften Wafers 200 und zeigt eine sogenannte Waferkachel 200T des Wafers 200. Der Wafer 200 umfasst eine Mehrzahl von Waferkacheln 200T. Jede Waferkachel 200T enthält eine Mehrzahl von funktionalen Chips 100, die in den Wafer 200 integriert sind. Die Mehrzahl der in einer Waferkachel 200T enthaltenen funktionalen Chips 100 wird als ein Cluster von funktionalen Chips 100 bezeichnet. In 2A sind zur besseren Veranschaulichung nur drei funktionale Chips 100 abgebildet. In der Praxis ist der Cluster von funktionalen Chips 100 in einer Waferkachel 200T in der Regel viel größer als nur aus drei funktionalen Chips 100 zusammengesetzt.
Die funktionalen Chips 100 sind monolithisch in den Wafer 200 und damit in eine entsprechende Waferkachel 200T integriert. Wie weiter unten noch genauer beschrieben wird, entspricht jeder in den Wafer 200 integrierte funktionale Chip 100 einem einzelnen funktionalen Chip, der in einem späteren Stadium des Herstellungsprozesses aus einer Waferkachel 200T herausgeschnitten wird.
Der Wafer 200 kann ein Substrat 210 und eine funktionale Schicht 220 umfassen, die über dem Substrat 210 angeordnet ist. Die funktionale Schicht 220 kann z.B. aus einer oder mehreren epitaktischen Halbleiterschichten bestehen, in denen funktionale Bauelemente (nicht dargestellt) ausgebildet sind. Wie weiter unten im Detail erläutert wird, kann in der funktionalen Schicht 220 beispielsweise ein Muster aus funktionalen Bauelementen gebildet werden. Die funktionale Schicht 220 kann aus Halbleitermaterial bestehen oder hergestellt werden, z.B. aus einem Halbleitermaterial mit breiter Bandlücke (WBG) oder einem III-V-Halbleitermaterial. Das Substrat 210 kann aus Saphir, Si, GaN, GaAs oder Glas oder einem anderen Material bestehen, das z.B. als Basismaterial für epitaktisches Wachstum geeignet ist.
Die in den funktionalen Chips 100 enthaltenen funktionalen Bauelemente sind für die Funktion des herzustellenden Hybridbauelements von grundlegender Bedeutung. Wie weiter unten näher beschrieben wird, kann ein funktionales Bauelement z.B. eine Mikro-LED sein. Das Hybridbauelement kann dann eine Mikro-LED-Anzeige sein.
2B zeigt ein spezielles Beispiel, bei dem der Wafer 200 als Mikro-LED-Wafer konfiguriert ist. In diesem Beispiel kann die funktionale Schicht 220 eine z.B. kontinuierliche zweite Halbleiterschicht 124 eines zweiten Dotierungstyps (z.B. eine epitaktische n-GaN-Schicht), die über dem Substrat 210 gebildet wird, und eine strukturierte erste Halbleiterschicht 122 (z.B. eine epitaktische p-GaN-Schicht), die angrenzend an die zweite Halbleiterschicht 124 gebildet wird, umfassen. In diesem Beispiel wird jeder funktionale Chip 100, der in dem Mikro-LED-Wafer 200 integriert ist, durch ein Mikro-LED-Array 100A realisiert. Jedes Mikro-LED-Array 100A umfasst eine Mehrzahl von Mikro-LEDs 120, die in einem regelmäßigen Array angeordnet sind.
In 2B ist jedes Mikro-LED-Array 100A in vereinfachter Form dargestellt und umfasst nur drei Mikro-LEDs 120. In der Praxis umfasst jedes Mikro-LED-Array 100A typischerweise eine viel größere Anzahl von einzelnen Mikro-LEDs 120.
Die Mikro-LEDs 120 können in einer Vielzahl von verschiedenen Designs vorliegen. Im Folgenden wird zur Erläuterung ein bestimmtes Design einer Mikro-LED 120 verwendet, und beispielhafte Verfahren zur Herstellung eines Mikro-LED-Wafers 200 mit Mikro-LEDs 120 dieses speziellen Designs werden später in Verbindung mit den 7A-7J beschrieben. Der Umfang dieser Offenbarung ist jedoch weder auf funktionale Bauelemente beschränkt, die durch Mikro-LEDs 120 implementiert werden, noch auf Mikro-LEDs 120 mit einem solchen speziellen Design.
In 2B entspricht die Struktur der ersten Halbleiterschicht 122 dem Muster der Mikro-LEDs 120. Die Mikro-LEDs 120 und damit die Arrays von Mikro-LEDs 100 sind in eine Einbettungsschicht 130 des Mikro-LED-Wafers 200 eingebettet. Bei der Einbettungsschicht 130 handelt es sich um eine elektrisch isolierende Schicht, die z.B. Siliziumoxid oder Siliziumnitrid umfasst oder daraus bestehen kann.
Jede Mikro-LED 120 enthält eine Struktur aus der ersten Halbleiterschicht 122 und der zweiten Halbleiterschicht 124, die angrenzend an die erste Halbleiterschicht 122 angeordnet ist. Durchgangsverbindungen 140 können sich von einer Rückseitenoberfläche 130B der Einbettungsschicht 130 zur ersten Halbleiterschicht 122 jeder Mikro-LED 120 erstrecken. Wie in 2 dargestellt, können die Durchgangsverbindungen 140 jeweils eine Kontaktsäule 145 umfassen. Ferner kann eine Kontaktsäule 145' vorgesehen werden, die sich von einer Rückseitenoberfläche 130B der Einbettungsschicht 130 bis zur zweiten Halbleiterschicht 124 erstreckt.
Optional kann eine dielektrische Schicht 410 und/oder eine Reflektormetallschicht 420 Teil jeder Mikro-LED 120 sein. Ein beispielhaftes Verfahren zur Herstellung eines solchen Mikro-LED-Wafers 200 wird in Verbindung mit den 7A-7I ausführlicher beschrieben.
3 veranschaulicht einen Prozess der Vereinzelung von Waferkacheln. Dieser Prozess kann zum Beispiel in mehreren Stadien durchgeführt werden. Ein erstes Stadium dieses Prozesses ist bereits in den 2A-2B dargestellt und kann die Bildung einer Schnittfuge (Kerf) zwischen den Waferkacheln 200T entlang der Waferkachel-Zerteilungsstraßen 320 umfassen. Im Beispiel der Mikro-LED-Waferkacheln 200T können die Einbettungsschicht 130 und z.B. die zweite Halbleiterschicht 124 entlang der Waferkachel-Zerteilungsstraßen 320 z.B. durch Ätzen entfernt werden. Das Substrat 210 kann während dieses ersten Stadiums unbeeinflusst (d.h. integral) bleiben.
Ein zweites Stadium der Vereinzelung von Waferkacheln kann das Zerteilen (Dicing) des Substrats umfassen. Das Zerteilen des Substrats erfolgt entlang und in Ausrichtung mit den Zerteilungsstraßen 320. Insbesondere wenn es sich bei dem Substrat 210 um ein Saphirsubstrat handelt, kann zum Beispiel ein Stealth-Laser-Dicing verwendet werden. Andere Zerteilungstechniken, die z.B. für das Zerteilen des Substrats verwendet werden können, sind Plasmaätzen oder Sägen.
Es sei darauf hingewiesen, dass das Vereinzeln der Waferkacheln 200T durch Zerteilen der Wafer auch in einem einstufigen Prozess erfolgen kann, bei dem die funktionale Schicht 220 (z.B. die Einbettungsschicht 130 und die zweite Halbleiterschicht 124) und das Substrat 210 gleichzeitig z.B. mit einer der oben genannten Zerteilungstechniken geschnitten werden.
3 zeigt einen prozessierten Bereich 310 des Wafers 200, z.B. des Mikro-LED-Wafers 200. Der prozessierte Bereich 310 des Wafers 200 ist in Waferkacheln 200T (z.B. Mikro-LED-Waferkacheln 200T) unterteilt. Jede Waferkachel 200T enthält den definierten Cluster (oder das Array) von funktionalen Chips 100 (z.B. Mikro-LED-Arrays 100A).
Vor dem Zerteilen der Waferkacheln muss das Cluster der funktionalen Chips 100 (z.B. Mikro-LED-Arrays 100A), aus denen jede Waferkachel 200T des Wafers 200 bestehen soll, definiert werden. Das heißt, ein Aspekt der Offenbarung besteht darin, eine Waferkachelgröße und eine Waferkachelform zu definieren, bevor der Wafer 200 in diese Waferkacheln 200T unterteilt wird.
Die Waferkachelgröße kann durch die Anzahl der in der Waferkachel 200T enthaltenen funktionalen Chips 100 (z.B. Mikro-LED-Arrays 100A) auf der Grundlage einer bestimmten Größe eines funktionalen Chips 100 (z.B. Mikro-LED-Array 100A), d.h. der Chipgröße, definiert werden. Andere Möglichkeiten, die Waferkachelgröße zu definieren, bestehen darin, die Flächengröße der Waferkachel 200T und/oder ihre Abmessungen in X- und Y-Richtung anzugeben.
Beispielsweise kann die Größe der Waferkacheln auf der Grundlage einer gewünschten (oder minimal akzeptablen) Ausbeute bestimmt werden, da die Wahrscheinlichkeit des Auftretens defekter funktionaler Bauelemente (z.B. Mikro-LEDs) auf einer Waferkachel 200T mit der Größe der Waferkachel zunimmt. Weitere Aspekte können die Wölbung des Wafers betreffen (kleinere Waferkacheln 200T weisen eine geringere Wölbung auf als größere Waferkacheln 200T und lassen sich daher in den nachfolgenden Fertigungsprozessen leichter handhaben). Außerdem kann die Größe der Waferkacheln so gewählt werden, dass sie vom Grad des Unterschieds der thermomechanischen Eigenschaften des Wafers 200 und des Halbleiterwafers 110 abhängt, auf den die Waferkacheln 200T gebondet werden sollen. Je größer der Unterschied im CTE (Wärmeausdehnungskoeffizient) des Wafers 200 und des Halbleiterwafers 110 ist (siehe 4A-4B), desto kleiner kann die optimale Waferkachelgröße im Hinblick auf die Ausbeute und/oder Kostenoptimierung sein.
Andere Aspekte, die für die Definition einer Waferkachelgröße in Betracht gezogen werden können, sind die (gegebene) Größe des Wafers 200 (z.B. derzeit typischerweise 6 Zoll (Inches)) in dem Bemühen, einen hohen Grad an Flächenausnutzung des Wafers zu erreichen, und/oder die (gegebene) Größe des Halbleiterwafers 110 (siehe 4A-4B - z.B. 12 Zoll (Inches)) in dem Bemühen, einen hohen Grad an Flächenausnutzung des Halbleiterwafers 110 zu erreichen.
Außerdem kann die Form der Waferkacheln bestimmt werden. Die Waferkacheln 200T können z.B. eine polygonale Form haben. Beispielsweise kann eine Waferkachel 200T die Form eines Rechtecks, z.B. eines Quadrats, oder eines Sechsecks haben. Die Bestimmung der Form kann auf der Größe des Mikro-LED-Wafers 200 und/oder auf der Größe des Halbleiterwafers 110 und/oder auf Überlegungen beruhen, einen hohen Grad der Flächenausnutzung des Wafers zu erreichen (z.B. kann eine sechseckige Form bevorzugt werden).
Im Folgenden wird ein nicht einschränkendes, illustratives Beispiel für die Unterteilung eines Wafers 200 (z.B. Mikro-LED-Wafer) in Waferkacheln 200T beschrieben. Hier ist eine Waferkachel 200T als ein Rechteck definiert, das n × m funktionale Chips 100 (z.B. Mikro-LED-Arrays 100A, die zukünftige Mikro-LED-Chips sind) enthält, wobei n die Anzahl der Zeilen und m die Anzahl der Spalten der funktionalen Chips 100 (z.B. Mikro-LED-Arrays 100A) ist.
So kann ein funktionaler Chip 100 beispielsweise 1920 × 1080 funktionale Bauelemente (z.B. Mikro-LEDs 120, d.h. Pixel) enthalten. Jedes funktionale Bauelement (z.B. Pixel) kann einen Rasterabstand von 1 - 5 µm, z.B. etwa 2 µm haben. Die Größe der hybriden Bauelemente (z.B. die Anzeigengröße eines Mikro-LED-Arrays 100A) beträgt dann ~ 3500 × 2000 µm. Die Größe eines funktionalen Chips 100 (z.B. Mikro-LED-Array 100A), d.h. die Chipgröße, kann dann z.B. ~ 4,5 mm × 3 mm betragen. Die Chipgröße (z.B. Größe eines Mikro-LED-Arrays 100A) ist eine vorgegebene Größe, die von der für die Prozessierung des Wafers 200 verwendeten Technologie und von der gewünschten Anzahl der funktionalen Bauelemente (z.B. Mikro-LEDs 120) des funktionalen Chips 100 (z.B. des Mikro-LED-Arrays 100A) abhängt.
Zum Beispiel ist n = 6 und m = 7. Dann ist die Y-Abmessung der Waferkachel 200T 6 × 4,5 mm = 27 mm und die X-Abmessung der Waferkachel 200T ist 8 × 3 mm = 24 mm. Anders ausgedrückt enthält diese beispielhafte Waferkachel 200T 6 × 7 = 42 funktionale Chips 100 (z.B. Mikro-LED-Arrays 100A, die künftigen Mikro-LED-Chips entsprechen) und hat eine Größe von 27 mm × 24 mm. Es versteht sich von selbst, dass es sich hierbei um ein spezielles Beispiel handelt und die Offenbarung Modifikationen der oben genannten Größen in weiten Bereichen von z.B. ±100% oder ±75% oder ±50% der oben genannten Größen umfassen soll.
In einigen Beispielen kann eine Waferkachel 200T z.B. eine Größe in Y-Dimension in einem Bereich zwischen 20 mm und 60 mm und eine Größe in X-Dimension in einem Bereich zwischen 20 mm und 60 mm haben.
In einigen Beispielen kann eine Waferkachel 200T z.B. eine Anzahl von funktionalen Chips 100 (z.B. Mikro-LED-Arrays 100A) in einem Bereich zwischen 5 und 500 oder 10 und 200 oder 20 und 100 enthalten.
Im Allgemeinen können alle Waferkacheln 200T die gleiche Größe und/oder Anzahl an funktionalen Chips 100 (z.B. Mikro-LED-Arrays 100A) oder unterschiedliche Größen und/oder Anzahl an funktionalen Chips 100 (z.B. Mikro-LED-Arrays 100A) haben, je nachdem, wo sie z.B. auf einem Halbleiterwafer 110 für das Hybridbonden (siehe 4A-4B) während der nachfolgenden Prozessierung platziert werden.
Es ist anzumerken, dass bei der Prozessierung des Wafers 200 die Unterteilung des Wafers 200 in Waferkacheln 200T nicht berücksichtigt werden muss. Mit anderen Worten muss das Unterteilungsmuster, das für die Vereinzelung der Waferkacheln bestimmt wurde, nicht im Muster der funktionalen Chips 100 (z.B. Mikro-LED-Wafer-Arrays 100A) auftauchen, die während der Front-End-of-Line (FEOL)-Prozessierung auf dem Wafer 200 gebildet werden.
Die 4A und 4B zeigen Beispiele für das Bonden einer Mehrzahl von Waferkacheln 200T mit einem Halbleiterwafer 110. Wie weiter unten ausführlicher beschrieben wird, dient der Halbleiterwafer 110 als rückseitige Kontaktebene für die funktionalen Chips 100 (z.B. Mikro-LED-Arrays 100A). Der Halbleiterwafer 110 kann integrierte Schaltkreise (nicht dargestellt) enthalten, die so konfiguriert sind, dass sie jedes funktionale Bauelement (z.B. die Mikro-LED 120) einzeln steuern. In einigen Beispielen kann der Halbleiterwafer 110 ein CMOS-Wafer (Complementary Metal Oxide Semiconductor) sein.
Das hier offenbarte Konzept des Kachel-zu-Wafer-Bonding ermöglicht die Verwendung von Wafern 200 (die die funktionalen Bauelemente enthalten) und Halbleiterwafern 110 (die die Steuerschaltung für die funktionalen Bauelemente enthalten) unterschiedlicher Größe. Insbesondere kann die Größe des Halbleiterwafers 110 größer sein als die Größe des Wafers 200. Die Möglichkeit, unterschiedliche Wafergrößen zu verwenden, bietet einen zusätzlichen Freiheitsgrad für die Optimierung der Ausbeute, da die Wahrscheinlichkeit von Defekten (z.B. defekte CMOS-Schaltkreise) auf dem Halbleiterwafer 110 in der Regel signifikant geringer ist als die Wahrscheinlichkeit von Defekten (z.B. defekte Pixel oder andere Arten von funktionalen Bauelementen) auf dem Wafer 200. Darüber hinaus kann die Ausbeute des Hybridbondverfahrens durch die Wahl der Waferkachelgröße eingestellt werden, da die Ausbeute des Hybridbondverfahrens vom Waferkachelwölbung und/oder von der CTE-Fehlanpassung zwischen dem Wafer 200 und dem Halbleiterwafer 110 - und damit von der Waferkachelgröße - abhängt.
4A zeigt ein spezielles Beispiel, bei dem Waferkacheln 200T von einem 6-Inch-Wafer 200 mit einem 8-Inch-Halbleiterwafer 110 gebondet werden. Die Waferkacheln 200T haben z.B. eine Größe von 27 mm × 24 mm und können z.B. 6 × 7 = 42 funktionale Chips 100 (z.B. Mikro-LED-Arrays 100A) enthalten. In dem in 4A gezeigten Beispiel sind z.B. 21 Waferkacheln 200T auf den Halbleiterwafer 110 gebondet.
Wie bereits erwähnt, werden die funktionalen Chips 100 zusammen mit den Chips des Halbleiterwafers 110 dann durch Zerteilen der gebondeten Waferkacheln 200T und des Halbleiterwafers 110 vereinzelt. Auf diese Weise werden Hybridbauelemente 400 hergestellt, wie sie in 4A in einer schematischen Seitenansicht dargestellt sind. Die Hybridbauelemente 400 bestehen aus einem vereinzelten funktionalen Chip 100C (d.h. dem Chip, der durch Trennen des im Wafer integrierten funktionalen Chips 100 aus dem Wafer hergestellt wird) und einem Halbleiterchip 110C, der aus dem Halbleiterwafer 110 herausgetrennt wird.
4B zeigt ein spezielles Beispiel, bei dem Waferkacheln 200T von einem 6-Inch-Wafer 200 mit einem 12-Inch-Halbleiterwafer 110 gebondet werden. Die Waferkacheln 200T haben z.B. eine Größe von 50 mm × 50 mm. In dem in 4B gezeigten Beispiel werden z.B. 21 Waferkacheln 200T auf den Halbleiterwafer 110 gebondet.
Wie weiter unten noch näher beschrieben wird, erfolgt das Bonden mit Hilfe der Hybridbondtechnik. Nach der Platzierung auf dem Halbleiterwafer 110 können die Waferkacheln 200T nur um einen kleinen Abstand voneinander beabstandet sein, der z.B. der Breite der während der Vereinzelung der Waferkacheln gebildeten Zerteilungsstraßen 320 entspricht, oder die Waferkacheln 200T können aneinanderstoßend platziert werden. Die Waferkacheln 200T können in einem Muster angeordnet werden, das den Halbleiterwafer 110 möglichst effizient abdeckt.
Beispielsweise liegt die Anzahl der Waferkacheln 200T, die auf den Halbleiterwafer 110 gebondet werden, zwischen 10 und 50. Für das Hybridbonden von Waferkacheln auf Halbleiterwafer können spezielle Bondwerkzeuge verwendet werden.
In der folgenden Beschreibung werden die Stadien des Herstellungsprozesses ohne Verlust der Allgemeinheit anhand eines Mikro-LED-Wafers als Beispiel für den Wafer 200 beschrieben, d.h. anhand von Mikro-LED-Arrays 100A zur Implementierung der funktionalen Chips 100, die im Wafer 200 integriert sind. Diese Beschreibung ist jedoch nicht auf Mikro-LED funktionale Chips beschränkt, sondern gilt auch für den allgemeinen Fall, dass das herzustellende Hybridbauelement auf funktionalen Chips 100 basiert, die sich von Mikro-LED-Chips unterscheiden.
4C veranschaulicht den Prozess des Bondens der Einbettungsschicht 130 einer Waferkachel 200T an den Halbleiterwafer 110. Die Schnittdarstellung zeigt einen Teil der Waferkachel 200T, der einem Mikro-LED-Array 100A entspricht. Der Halbleiterwafer 110 kann mit einer isolierenden Oberflächenschicht 430 versehen sein, in die ein Array von Kontakten 445 und z.B. ein Kontakt 445' eingebettet sind. Das Bonden des Halbleiterwafers 110 an die Einbettungsschicht 130 kann ein elektrisches Verbinden des durch die Kontaktsäulen 145 gebildeten Arrays von Rückseitenkontakten mit dem Array von Kontakten 445 des Halbleiterwafers 110 umfassen. Ferner kann der von der Kontaktsäule 145' gebildete Rückseitenkontakt mit dem Kontakt 445' des Halbleiterwafers 110 elektrisch verbunden werden.
Das Bonden wird mit der herkömmlichen Technik des Hybrid-Wafer-Bondens durchgeführt, die hier jedoch für das Kachel-zu-Wafer-Bonden verwendet wird. Das heißt, das Hybridbonden wird auf der Kachel-zu-Wafer Ebene und nicht auf der Wafer-zu-Wafer Ebene oder der Chip-zu-Wafer Ebene durchgeführt. Das hybride Kachel-zu-Wafer-Bonden kann eine H₂-Konditionierung der hybriden Kontaktflächen vor dem Bondschritt enthalten.
Das Substrat 210 wird dann, wie in 5A dargestellt, entfernt. Insbesondere bei Verwendung eines Saphirsubstrats 210 kann die Entfernung des Substrats 210 durch ein Laserablösungsprozess erfolgen. Andere Prozesse zum Lösen des Substrats 210 von der Einbettungsschicht 130, wie z.B. Schleifen und/oder Ätzen, können ebenfalls verwendet werden (z.B. wenn ein Si- oder GaAs-Substrat 210 verwendet wird). Die Entfernung des Substrats erfolgt auf Kachel/Wafer-Ebene.
Bei der anschließenden Prozessierung der Waferkacheln kann jedes Mikro-LED-Array 100A mit einer gemeinsamen Vorderseiten-Elektrodenschicht versehen werden. Im Allgemeinen kann eine solche gemeinsame Vorderseiten-Elektrodenschicht z.B. ein n-GaN-Material und/oder ein Metallmaterial und/oder ein transparentes leitfähiges Oxid (TCO), wie z.B. Indiumzinnoxid (ITO), umfassen oder daraus bestehen.
Eine Möglichkeit besteht darin, einfach die zweite Halbleiterschicht 124 (z.B. aus einem n-GaN-Material) als gemeinsame Vorderseiten-Elektrodenschicht zu verwenden.
In einem anderen Beispiel kann die zweite Halbleiterschicht 124 durch Dünnen entfernt und stattdessen eine andere gemeinsame Vorderseiten-Elektrodenschicht aufgebracht werden. In 5B ist ein Verfahren zum Dünnen der zweiten Halbleiterschicht 124 dargestellt. Die zweite Halbleiterschicht 124 kann z.B. so weit gedünnt werden, dass die zweiten Halbleiterschichten 124 benachbarter Mikro-LEDs 120 voneinander getrennt werden.
Zum Beispiel kann ein zweistufiger Dünnungsprozess verwendet werden. In einem ersten Dünnungsschritt kann eine Trockenätzung bis zu einer Ätzstoppschicht (nicht dargestellt) erfolgen, die sich in geringer Entfernung von der finalen Dünnungsebene befindet. In einem zweiten Ätzschritt kann dann die verbleibende zweite Halbleiterschicht 124 langsam abgeätzt werden, um das gesamte oder zumindest fast das gesamte Material zwischen benachbarten Mikro-LEDs 120 zu entfernen. Das Dünnen kann beispielsweise bis zur dielektrischen Schicht 410 oder bis zu einer vorderen Oberfläche 130A der Einbettungsschicht 130 reichen. Das Dünnen wird auf Kachel/Wafer-Ebene durchgeführt.
Durch den Dünnungsprozess wird die seitliche Wellenleiterfunktionalität der (gemeinsamen) zweiten Halbleiterschicht 124 entfernt. Dies ermöglicht die Implementierung einer gemeinsamen Vorderseiten-Elektrodenschicht 150, die das optische Übersprechen zwischen benachbarten Mikro-LEDs 120 erheblich reduziert oder ganz vermeidet.
5C zeigt ein Beispiel für die Bildung einer gemeinsamen Vorderseiten-Elektrodenschicht 150 auf Kachel/Wafer-Ebene. In diesem speziellen Beispiel besteht die gemeinsame Elektrodenschicht 150 aus Metall und TCO, obwohl es auch möglich ist, eine gemeinsame Vorderseiten-Elektrodenschicht 150 zu verwenden, die lediglich eine strukturierte Metallschicht ist.
In diesem Beispiel wird zunächst eine durchgehende TCO-Schicht auf die durch den Dünnungsprozess entstandene Oberfläche aufgebracht. Die durchgehende TCO-Schicht kann dann (optional) so strukturiert werden, dass jede Mikro-LED 120 eine individuelle TCO-Schicht 510 aufweist, die von den TCO-Schichten 510 anderer Mikro-LEDs 120 getrennt ist. Jede einzelne TCO-Schicht 510 kann die zweite Halbleiterschicht 124 jeder Mikro-LED 120 teilweise oder vollständig bedecken.
Dann kann ein Metallteil 550 der gemeinsamen Vorderseiten-Elektrodenschicht 150 ausgebildet werden, um eine elektrische Verbindung mit den einzelnen TCO-Schichten 510 und der Kontaktsäule 145' herzustellen. Auf diese Weise erstreckt sich die gemeinsame Vorderseiten-Elektrodenschicht 150 über alle Mikro-LEDs 120 eines Mikro-LED-Arrays 100A, um eine elektrische Verbindung mit geringen Verlusten zwischen der gemeinsamen Vorderseiten-Elektrodenschicht 150 und den zweiten Halbleiterschichten 124 der Mikro-LEDs 120 herzustellen. Wie in 5A dargestellt, kann die elektrisch leitende TCO-Schicht 510 durch die dielektrische Schicht 410 von der Reflektormetallschicht 420 isoliert werden, um Kurzschlüsse zu vermeiden.
Die gemeinsame Vorderseiten-Elektrodenschicht 150, die auf Kachel/Wafer-Ebene aufgebracht wird, kann so strukturiert sein, dass sie mit allen Mikro-LEDs des Mikro-LED-Arrays 100A elektrisch verbunden ist, wobei die gemeinsamen Vorderseiten-Elektrodenschichten 150 verschiedener Mikro-LED-Arrays voneinander getrennt sein können. Dies ermöglicht das Testen von Mikro-LED-Chips auf Kachel/Wafer-Ebene.
5C zeigt ferner, dass sich die erste Halbleiterschicht 122 und/oder die zweite Halbleiterschicht 124 nach unten hin verjüngen können. Dadurch entsteht eine konkave Oberfläche der ersten und/oder zweiten Halbleiterschicht 122, 124, die zur Bildung eines Reflektors verwendet werden kann. Genauer gesagt kann die dielektrische Schicht 410 einen Brechungsindex aufweisen, der kleiner ist als der Brechungsindex der ersten und/oder zweiten Halbleiterschichten 122, 124 und kann die sich verjüngenden Seitenwände der ersten und/oder zweiten Halbleiterschichten 122, 124 bedecken, um eine interne Totalreflexion zu ermöglichen. Die dielektrische Schicht 410 kann beispielsweise aus SiO₂ oder ein oder mehrere andere nichtleitende transparente Oxide sein.
Alternativ oder zusätzlich kann ein in der Mikro-LED 120 ausgebildeter Reflektor eine Reflektormetallschicht 420 umfassen. Die Reflektormetallschicht 420 kann Ag, Al oder Rh oder eine Legierung aus einem oder mehreren dieser Metalle umfassen oder daraus bestehen. Die Reflektormetallschicht 420 kann beispielsweise eine durch Atomlagenabscheidung (ALD) hergestellte Aluminiumoxidschicht (AlOx) 420 aufweisen. Da die dielektrische Schicht 410 als Haftvermittler für die Reflektormetallschicht 420 wirken kann, kann es von Vorteil sein, sowohl die dielektrische Schicht 410 als auch die Reflektormetallschicht 420 zu verwenden.
Die 6A und 6B veranschaulichen die Stadien eines Verfahrens, das anschließend für die Vereinzelung von Chips verwendet werden kann. In 6A kann die Einbettungsschicht 130 z.B. durch einen Ätzprozess in den Schnittfugenbereichen 620 entfernt werden. Anschließend kann die zusammengesetzte Kachel-zu-Wafer-Struktur, die aus dem Halbleiterwafer 110 und der Mehrzahl von Waferkacheln 200T (z.B. mit gemeinsamen Vorderseiten-Elektrodenschichten pro Mikro-LED-Array 100A) zusammengesetzt ist, in einzelne Mikro-LED-Chips getrennt werden.
Bezugnehmend auf 6B kann die Vereinzelung der Chips durch Zerteilen (z.B. mechanisches Sägen oder Lasersägen) des Halbleiterwafers 110 entlang der Schnittfugenbereiche 620 durchgeführt werden. CL bezeichnet die Chipebene, TL die Kachelebene und WL die (Halbleiter-)Waferebene. Jedes Mikro-LED-Array 100A entspricht einem einzigen Mikro-LED-Chip 600C, und die Mikro-LED-Chips 600C werden zusammen mit den Chips 610C des Halbleiterwafers 110 vereinzelt, indem die zusammengebondeten Waferkacheln 200T und Halbleiterwafer 110 zerteilt werden. Auf diese Weise werden Mikro-LED-Anzeigen 600 hergestellt. Im Hinblick auf die in 4A dargestellten allgemeinen Hybridbauelemente 400 entspricht der Mikro-LED-Chip 600C dem vereinzelten funktionalen Chip 100C und der Halbleiterchip 610C entspricht dem Halbleiterchip 110C.
Es ist anzumerken, dass die schematische Querschnitt-Teilansicht von 5C, die den gebondeten Wafer und die Kacheln über ein Mikro-LED-Array 100A nach der Bildung der gemeinsamen Vorderseiten-Elektrode 150 zeigt, auch so interpretiert werden kann, dass sie eine Mikro-LED-Anzeige 600 nach der Chipvereinzelung zeigt.
7A-7I zeigen beispielhafte Stadien eines Herstellungsverfahrens für ein Beispiel eines Mikro-LED-Wafers 200, wie z.B. in 2 dargestellt. Viele andere Herstellungsverfahren und Designs von Mikro-LED-Wafern 200 sind denkbar, und die folgende Beschreibung beschränkt die Offenbarung nicht auf die folgenden speziellen Verfahrensschritte oder Mikro-LED-Designmerkmale.
Bezugnehmend auf 7A wird die zweite Halbleiterschicht 124 eines zweiten Dotierungstyps (z.B. eine epitaktische n-GaN-Schicht) über dem Substrat 210 gebildet. Die erste Halbleiterschicht 122 (z.B. eine epitaktische p-GaN-Schicht) wird über der zweiten Halbleiterschicht 124 gebildet. Das Substrat 210 kann aus Saphir, Si, GaN, GaAs oder Glas oder einem anderen geeigneten Material sein.
Bezugnehmend auf die 7B und 7C ist ein Array von Mesa-Strukturen 720 aus der ersten Halbleiterschicht 122 und der zweiten Halbleiterschicht 124 herausgebildet.
Die Mesa-Strukturen 720 können durch Aufbringen und Strukturieren einer Resistschicht über der ersten Halbleiterschicht 122 erzeugt werden, um ein Array von Resiststrukturen 722 zu bilden. Dann kann optional eine Graustufenlithografie angewandt werden, um Mesa-Strukturen 720 mit einer sich verjüngenden Form zu bilden. Zu diesem Zweck kann ein Resiststruktur-Reflow verwendet werden, um abgerundete Resiststrukturen 724 zu bilden. Die Resiststrukturen 722 oder die abgerundeten Resiststrukturen 724 (z.B. bei Anwendung der Graustufenlithografie) können dann verwendet werden, um die Mesa-Strukturen 720 durch einen Ätzprozess, z.B. Trockenätzen, zu formen.
Wie in 7D dargestellt, kann die dielektrische Schicht 410 dann über der strukturierten ersten und zweiten Halbleiterschicht 122, 124 erzeugt werden. Zum Beispiel kann eine konforme Oxidabscheidung verwendet werden. Die dielektrische Schicht 410 kann einen Bragg-Reflektor bilden. Zu diesem Zweck kann ein Stapel aus z.B. SiOx/TaOx/SiOx/... Schichten oder ein Stapel aus z.B. SiOx/NbOx/SiOx/NbOx/... Schichten gebildet werden, die in der dielektrischen Schicht 410 enthalten sind. Es ist auch möglich, dass die dielektrische Schicht 410 so konfiguriert ist, dass sie für eine interne Totalreflexion sorgt, d.h. als dielektrischer Spiegel wirkt.
Der Rasterabstand P des Arrays von Mesa-Strukturen 720 kann von der Apertur der herzustellenden Mikro-LED 120 abhängen. Im Allgemeinen kann die herzustellende Mikro-LED-Anzeige 600 eine Apertur der einzelnen Mikro-LEDs 120 in einem Bereich zwischen z.B. 100 nm und 5 µm aufweisen. Der Rasterabstand P kann daher in einem ähnlich breiten Bereich variieren und z.B. in diesem Beispiel etwa 2 µm betragen.
Bezugnehmend auf 7E kann die dielektrische Schicht 410 dann in Bereichen oberhalb der ersten Halbleiterschichten 122 geöffnet werden. Die Öffnungen können in zentralen Bereichen der ersten Halbleiterschichten 122 hergestellt werden, wo sich die Durchgangsverbindung 140 befindet.
Die 7F und 7G zeigen mögliche Stadien eines Verfahrens zur Abscheidung und Strukturierung einer Metallschicht über dem Array von Mesa-Strukturen 720, um einen Reflektor (d.h. die Reflektormetallschicht 420) über jeder Mesa-Struktur 720 zu bilden. Das Verfahren kann die Lift-off-Lithographie nutzen. Bei der Lift-off-Lithografie kann eine strukturierte Lift-off-Resistmaske 726 zwischen benachbarten Mesa-Strukturen 720 aufgebracht werden, die Reflektormetallschicht 420 über dieser Struktur abgeschieden werden, und die Resistmaske 726 abgehoben werden, um die Reflektormetallschicht 420 in die einzelnen Reflektormetallschichten 420 zu trennen. Wie bereits erwähnt, kann eine Haftvermittlerschicht wie z.B. eine ITO-Schicht vor dem Metallabscheidungsschritt aufgebracht werden und/oder die Reflektormetallschicht 420 kann z.B. durch einen AlOx-ALD-Prozess gebildet werden.
Das Array von Mesa-Strukturen 720 wird dann in die Einbettungsschicht 130 eingebettet. Bezugnehmend auf 7H kann das Einbetten des Arrays von Mesa-Strukturen 720 das Aufbringen eines Einbettungsschichtmaterials über dem Array von Mesa-Strukturen 720 umfassen. Das Material der Einbettungsschicht kann Siliziumoxid, Siliziumnitrid und/oder ein dielektrisches Material umfassen oder daraus bestehen.
Beispielsweise kann, wie in 7H gezeigt, ein Oxidmaterial als Einbettungsschicht 130 aufgebracht werden. In die Einbettungsschicht 130 können dann mittels Lithografie Öffnungen eingebracht werden. Die Öffnungen werden dann mit einem leitfähigen Material wie z.B. einem Metall (z.B. Cu) gefüllt, um die Kontaktsäulen 145 und 145' zu bilden. Die Metallfüllung kann durch ein Plattierungsverfahren erfolgen, z.B. durch galvanisches Plattieren (Beschichten) oder stromloses Plattieren (Beschichten). Beispielsweise kann in jeder Öffnung eine TiWCu-Keimschicht (nicht dargestellt) gebildet werden, und die Kupferfüllung kann durch elektrochemische Abscheidung (ECD) erfolgen. Zwischen der Reflektormetallschicht 420 (z.B. einer Au-Schicht) und den Kontaktsäulen 145 kann eine Spannungskompensationsschicht (nicht dargestellt) angeordnet sein.
Im Allgemeinen können die Durchgangsverbindungen 140 aus jedem elektrisch leitenden Material bestehen. Die Kontaktsäulen 145, 145' können zum Beispiel aus Cu oder einer Legierung auf Cu-Basis bestehen.
Bezugnehmend auf 7I kann dann ein Planarisierungsprozess, z.B. durch chemisch-mechanisches Polieren (CMP), durchgeführt werden, um die Rückseitenoberfläche 130B der Einbettungsschicht 130 vorzubereiten. Eine hohe Ebenheit der Rückseitenoberfläche 130B ist für das spätere Hybridbonden wichtig. Als Ergebnis wird ein Mikro-LED-Wafer 200 wie z.B. in 2 dargestellt erhalten.
8 ist eine schematische Teilansicht der Vorderseite einer beispielhaften Mikro-LED-Anzeige 800 gemäß einem Design der gemeinsamen Vorderseiten-Elektrodenschicht wie in 5C gezeigt. In diesem Beispiel ist die Vorderseiten-Elektrodenschicht 150 eine kontinuierliche gemeinsame Vorderseiten-Elektrodenschicht 150, die aus der Mehrzahl von TCO-Schichten 510 und dem Metallteil 550 der gemeinsamen Vorderseiten-Elektrodenschicht 150 besteht. Wie aus diesen Figuren ersichtlich, kann der Metallteil 550 der gemeinsamen Vorderseiten-Elektrodenschicht 150 so geformt sein, dass er sich mit der Reflektormetallschicht 420 in einer vertikalen Projektion überlappt, um die Apertur einer Mikro-LED 120 (d.h. ein Pixel) zu definieren. In anderen Beispielen kann die Vorderseiten-Elektrodenschicht 150 in einem Lochmuster strukturiert sein, wobei sich jedes Loch zu einer Emissionsfläche (hier: z.B. der zweiten Halbleiterschicht 124) einer einzelnen Mikro-LED 120 hin öffnet. In diesem Fall kann die Vorderseiten-Elektrodenschicht 150 nur aus Metall bestehen (entsprechend dem Metallteil 550) und es werden keine TCO-Schichten 510 verwendet.
9 ist eine schematische Teilansicht der Vorderseite einer beispielhaften Mikro-LED-Anzeige 900 gemäß einer anderen Designoption für die gemeinsame Vorderseiten-Elektrodenschicht 150. In diesem Beispiel ist die gemeinsame Vorderseiten-Elektrodenschicht 150 in einem Netzmuster (Gittermuster) strukturiert. Jede Mikro-LED 120 kann über eine oder mehrere Leiterbahnen 150_1, 150_2, 150_3, 150_4 mit der gemeinsamen Vorderseiten-Elektrodenschicht 150 verbunden sein. Dies ermöglicht die individuelle Deaktivierung einer bestimmten Mikro-LED (d.h. eines Pixels) der Mikro-LED-Anzeige 900. Das Bezugszeichen 124d bezeichnet zum Beispiel die zweite Halbleiterschicht einer defekten Mikro-LED. In diesem Fall können die Leiterbahnen 150_1, 150_2, 150_3, 150_4, die mit dieser defekten Mikro-LED verbunden sind, z.B. durch Laserablation geöffnet werden, um dieses Pixel zu deaktivieren. Das Öffnen der Leiterbahnen 150_1, 150_2, 150_3, 150_4 zur Deaktivierung des Pixels wird durch vier durchgezogene Kreise (die z.B. Laserstrahlflecken entsprechen) veranschaulicht, die um die defekte Mikro-LED gruppiert sind.
Der Prozess der Deaktivierung defekter Mikro-LEDs 120 kann z.B. auf Kachel-zu-Wafer-Ebene, d.h. vor der Chipvereinzelung, durchgeführt werden.
BEISPIELE
Die folgenden Beispiele beziehen sich auf weitere Aspekte der Offenbarung:

Beispiel 1 ist ein Verfahren zur Herstellung eines Hybridbauelements, wobei das Verfahren die folgenden Schritte umfasst: Prozessieren eines Wafers, um eine Mehrzahl von funktionalen Chips zu bilden, die im Wafer integriert sind; Definieren einer Mehrzahl von Waferkacheln in dem Wafer, wobei jede Waferkachel aus einem Cluster von funktionalen Chips zusammengesetzt ist; Vereinzeln der Waferkacheln durch Zerteilen des Wafers; Bonden einer Mehrzahl von separaten Waferkacheln mit einem Halbleiterwafer durch Hybridbonden; und Vereinzeln der funktionalen Chips zusammen mit den Chips des Halbleiterwafers durch Zerteilen der gebondeten Waferkacheln und des Halbleiterwafers.
In Beispiel 2 kann der Gegenstand von Beispiel 1 optional beinhalten, dass jede Waferkachel eine polygonale Form hat.
In Beispiel 3 kann der Gegenstand von Beispiel 1 oder 2 optional beinhalten, dass eine erste seitliche Abmessung der Waferkachel in einem Bereich zwischen 20 und 60 mm liegt und eine zweite seitliche Abmessung der Waferkachel in einem Bereich zwischen 20 und 60 mm liegt.
In Beispiel 4 kann der Gegenstand eines der vorhergehenden Beispiele optional beinhalten, dass die Anzahl der separaten Waferkacheln, die mit dem Halbleiterwafer verbunden sind, zwischen 10 und 50 liegt.
In Beispiel 5 kann der Gegenstand jedes vorhergehenden Beispiels optional beinhalten, dass der Halbleiterwafer integrierte Schaltkreise zur Steuerung jedes funktionalen Chips aus der Mehrzahl funktionaler Chips enthält.
In Beispiel 6 kann der Gegenstand jedes vorhergehenden Beispiels optional beinhalten, dass der Wafer und der Halbleiterwafer signifikant unterschiedliche thermomechanische Eigenschaften aufweisen.
In Beispiel 7 kann der Gegenstand jedes vorhergehenden Beispiels optional beinhalten, dass der Wafer eine III-V-Halbleiterschicht umfasst.
In Beispiel 8 kann der Gegenstand jedes vorhergehenden Beispiels optional beinhalten, dass der Halbleiterwafer ein Si-Wafer ist.
In Beispiel 9 kann der Gegenstand jedes vorhergehenden Beispiels optional beinhalten, dass der Wafer ein Mikro-LED-Wafer ist und jeder funktionale Chip der Mehrzahl von funktionalen Chips ein Mikro-LED-Array enthält.
In Beispiel 10 kann der Gegenstand von Beispiel 9 optional umfassen, dass jede Waferkachel ein Substrat, eine erste Halbleiterschicht eines ersten Dotierungstyps, die über dem Substrat angeordnet ist, und eine zweite Halbleiterschicht eines zweiten Dotierungstyps, die über der ersten Halbleiterschicht angeordnet ist, umfasst, wobei das Verfahren ferner umfasst: Entfernen der Substrate jeder einzelnen Waferkachel nach dem Bonden der mehreren separaten Waferkacheln mit dem Halbleiterwafer.
In Beispiel 11 kann der Gegenstand des Beispiels 10 optional das Dünnen der Waferkacheln an einer nach dem Entfernen der Substrate jeder Waferkachel verfügbaren Oberfläche umfassen.
In Beispiel 12 kann der Gegenstand von Beispiel 10 oder 11 optional das Bilden einer gemeinsamen Vorderseiten-Elektrodenschicht auf einer Oberfläche jeder Waferkachel umfassen, die nach dem Entfernen der Substrate jeder Waferkachel oder nach dem Dünnen der Waferkacheln verfügbar ist.
In Beispiel 13 kann der Gegenstand jedes der Beispiele 7 bis 12 optional beinhalten, dass jedes Mikro-LED-Array einer Waferkachel eine gemeinsame Vorderseiten-Elektrodenschicht aufweist, die mit allen Mikro-LEDs des Mikro-LED-Arrays elektrisch verbunden ist, wobei gemeinsame Vorderseiten-Elektrodenschichten verschiedener Mikro-LED-Arrays voneinander getrennt sind.
In Beispiel 14 kann der Gegenstand des Beispiels 13 optional beinhalten, dass die gemeinsame Vorderseiten-Elektrodenschicht jedes Mikro-LED-Arrays durch Metallabscheidung und/oder Erzeugung eines transparenten leitenden Oxids gebildet wird.

In allen Beispielen kann das Hybridbauelement z.B. eine Mikro-LED-Anzeige (Mikro-LED-Display) sein, der Wafer kann ein Mikro-LED-Wafer sein, jeder in den Wafer integrierte Funktionschip kann ein Mikro-LED-Array sein und/oder der Halbleiter-Wafer kann integrierte Schaltungen zur Steuerung von Funktionsbauelementen des funktionalen Chips wie z.B. Mikro-LEDs enthalten.
Obwohl hier spezifische Ausführungsformen abgebildet und beschrieben wurden, wird der Fachmann erkennen, dass eine Mehrzahl alternativer und/oder gleichwertiger Ausführungsformen anstelle der abgebildeten und beschriebenen spezifischen Ausführungsformen verwendet werden können, ohne den Anwendungsbereich der vorliegenden Erfindung zu verlassen. Die vorliegende Anmeldung soll alle Anpassungen oder Variationen der hierin beschriebenen spezifischen Ausführungsformen abdecken. Daher ist beabsichtigt, dass diese Erfindung nur durch die Ansprüche und deren Äquivalente beschränkt wird.

Claims

Verfahren zur Herstellung eines Hybridbauelements, umfassend: Prozessieren eines Wafers, um eine Mehrzahl von funktionalen Chips zu bilden, die im Wafer integriert sind; Definieren einer Mehrzahl von Waferkacheln in dem Wafer, wobei jede Waferkachel aus einem Cluster von funktionalen Chips zusammengesetzt ist; Vereinzeln der Waferkacheln durch Zerteilen des Wafers; Bonden einer Mehrzahl von separaten Waferkacheln mit einem Halbleiterwafer durch Hybridbonden; und Vereinzeln der funktionalen Chips zusammen mit den Chips des Halbleiterwafers durch Zerteilen der gebondeten Waferkacheln und des Halbleiterwafers.
Verfahren nach Anspruch 1, wobei jede Waferkachel eine polygonale Form hat.
Verfahren nach Anspruch 1 oder 2, wobei eine erste seitliche Abmessung der Waferkachel in einem Bereich zwischen 20 und 60 mm liegt und eine zweite seitliche Abmessung der Waferkachel in einem Bereich zwischen 20 und 60 mm liegt.
Verfahren nach einem der vorhergehenden Ansprüche, wobei die Anzahl der separaten Waferkacheln, die mit dem Halbleiterwafer verbunden sind, zwischen 10 und 50 liegt.
Verfahren nach einem der vorhergehenden Ansprüche, wobei der Halbleiterwafer integrierte Schaltkreise zur Steuerung jedes funktionalen Chips aus der Mehrzahl der funktionalen Chips enthält.
Verfahren nach einem der vorhergehenden Ansprüche, wobei der Wafer und der Halbleiterwafer signifikant unterschiedliche thermomechanische Eigenschaften aufweisen.
Verfahren nach einem der vorhergehenden Ansprüche, wobei der Wafer eine III-V-Halbleiterschicht umfasst.
Verfahren nach einem der vorhergehenden Ansprüche, wobei der Halbleiterwafer ein Si-Wafer ist.
Verfahren nach einem der vorhergehenden Ansprüche, wobei der Wafer ein Mikro-LED-Wafer ist und jeder funktionale Chip der Mehrzahl von funktionalen Chips ein Mikro-LED-Array enthält.
Verfahren nach Anspruch 9, wobei jede Waferkachel ein Substrat, eine erste Halbleiterschicht eines ersten Dotierungstyps, die über dem Substrat angeordnet ist, und eine zweite Halbleiterschicht eines zweiten Dotierungstyps, die über der ersten Halbleiterschicht angeordnet ist, umfasst, wobei das Verfahren ferner umfasst: Entfernen der Substrate jeder einzelnen Waferkachel nach dem Bonden der mehreren separaten Waferkacheln mit dem Halbleiterwafer.
Verfahren nach Anspruch 10, ferner umfassend: Dünnen der Waferkacheln an einer nach dem Entfernen der Substrate jeder Waferkachel verfügbaren Oberfläche.
Verfahren nach Anspruch 10 oder 11, ferner umfassend: Bilden einer gemeinsamen Vorderseiten-Elektrodenschicht auf einer Oberfläche jeder Waferkachel, die nach dem Entfernen der Substrate jeder Waferkachel oder nach dem Dünnen verfügbar ist.
Verfahren nach einem der Ansprüche 7 bis 12, wobei jedes Mikro-LED-Array einer Waferkachel eine gemeinsame Vorderseiten-Elektrodenschicht aufweist, die mit allen Mikro-LEDs des Mikro-LED-Arrays elektrisch verbunden ist, wobei gemeinsame Vorderseiten-Elektrodenschichten verschiedener Mikro-LED-Arrays voneinander getrennt sind.
Verfahren nach Anspruch 13, wobei die gemeinsame Vorderseiten-Elektrodenschicht jedes Mikro-LED-Arrays durch Metallabscheidung und/oder Erzeugung eines transparenten leitenden Oxids gebildet wird.