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DE102020001516A1 - AMPLIFIER FOR DIVIDING AND COMBINING AN MM WAVE SIGNAL - Google Patents

AMPLIFIER FOR DIVIDING AND COMBINING AN MM WAVE SIGNAL Download PDF

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DE102020001516A1
DE102020001516A1 DE102020001516.6A DE102020001516A DE102020001516A1 DE 102020001516 A1 DE102020001516 A1 DE 102020001516A1 DE 102020001516 A DE102020001516 A DE 102020001516A DE 102020001516 A1 DE102020001516 A1 DE 102020001516A1
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DE
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coupled
node
output
base
Prior art date
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Application number
DE102020001516.6A
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Inventor
Tom Heller
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Ay Dee Kay LLC
Original Assignee
Semiconductor Components Industries LLC
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Publication date
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Abstract

Eine MIMO-Verstärkerschaltung, die betreibbar ist, um einen oder mehrere auswählbare Eingangsanschlüsse an einen oder mehrere auswählbare Ausgangsanschlüsse zu koppeln. Die Schaltung schließt N Eingangstransistoren und M Ausgangstransistoren ein. Bei jedem Eingangstransistor ist die Basis an einen jeweiligen Eingangsanschlussknoten gekoppelt, ist der Emitter an Masse gekoppelt und ist der Kollektor an einen Zwischenknoten gekoppelt. Bei jedem Ausgangstransistor ist die Basis an einen Vorspannungsknoten gekoppelt, ist der Emitter an den Zwischenknoten gekoppelt und ist der Kollektor an einen jeweiligen Ausgangsanschlussknoten gekoppelt. Jeder Eingangstransistor aktiviert den jeweiligen Eingangsanschlussknoten, wenn seine Basis vorgespannt ist. Jeder Ausgangstransistor aktiviert den jeweiligen Ausgangsanschlussknoten, wenn sein Vorspannungsknoten aktiv gesetzt ist. Die Basis des Eingangstransistors für jeden aktivierten Anschluss ist vorgespannt, um einen Ruhestrom I*m/n durch diesen Eingangstransistor bereitzustellen, wobei m die Anzahl aktivierter Ausgangsanschlüsse ist und n die Anzahl aktivierter Eingangsanschlüsse ist.A MIMO amplifier circuit operable to couple one or more selectable input ports to one or more selectable output ports. The circuit includes N input transistors and M output transistors. Each input transistor has its base coupled to a respective input terminal node, the emitter coupled to ground, and the collector coupled to an intermediate node. Each output transistor has its base coupled to a bias node, the emitter coupled to the intermediate node, and the collector coupled to a respective output terminal node. Each input transistor activates the respective input terminal node when its base is biased. Each output transistor activates the respective output connection node when its bias node is set active. The base of the input transistor for each activated terminal is biased to provide a quiescent current I * m / n through that input transistor, where m is the number of activated output terminals and n is the number of activated input terminals.

Description

HINTERGRUNDBACKGROUND

Elektromagnetische Signalwellenlängen (EM-Signalwellenlängen) im Millimeterbereich (10 mm bis 1 mm; 30 GHz bis 300 GHz) sind zum Bilden von Mobilfunknetzen, zum Kommunizieren von Daten hoher Bandbreite und für Radar besonders nützlich. Insbesondere setzen Kraftfahrzeugradarsysteme Millimeterwellensignale (mm-Wellensignale) ein, weil diese es ermöglichen, dass enge Strahlbreiten mit angemessenen Antennen-Array-Abmessungen (z. B. in der Größenordnung von 10 mm) erreicht werden. Egal ob für das Übertragen und Empfangen von mm-Wellensignalen über ein Antennen-Array oder für andere mm-Wellensignal-Anwendungen ist es oft wünschenswert, die Signalleistung auf kontrollierte Weise zwischen mehreren Ausgängen zu teilen oder die Signalleistung auf kontrollierte Weise von mehreren Eingängen zu kombinieren. Idealerweise würde der Leistungsteiler/-kombinierer eine Leistungsteilungs-/- kombinationsverteilung bereitstellen, die dynamisch eingestellt werden kann, während eine hohe Effizienz für alle potenziellen Kopplungsanordnungen beibehalten wird.Electromagnetic signal wavelengths (EM signal wavelengths) in the millimeter range ( 10 mm to 1 mm; 30 GHz to 300 GHz) are particularly useful for forming cellular networks, for communicating high bandwidth data and for radar. In particular, automotive radar systems employ millimeter-wave (mm-wave) signals because they allow narrow beam widths to be achieved with adequate antenna array dimensions (e.g., on the order of 10 mm). Whether for transmitting and receiving mm-wave signals via an antenna array or for other mm-wave signal applications, it is often desirable to share the signal power in a controlled manner between multiple outputs or to combine the signal power from multiple inputs in a controlled manner . Ideally, the power splitter / combiner would provide a power splitting / combining distribution that can be dynamically adjusted while maintaining high efficiency for all potential coupling arrangements.

Bestehende Lösungen sind nicht einstellbar oder ineffizient. Zum Beispiel werden Wilkinson-Leistungskoppler (Teiler/Kombinierer) häufig verwendet, um eine mm-Wellensignalleistung umzuverteilen. Ein Wilkinson-Koppler erscheint jedoch nur verlustfrei, wenn er an allen Anschlüssen impedanzangepasst ist. Das Deaktivieren eines der Anschlüsse erzeugt eine Impedanzfehlanpassung und einen Verlust von Übertragungseffizienz an den anderen Anschlüssen.Existing solutions are not adjustable or inefficient. For example, Wilkinson power couplers (splitters / combiners) are often used to redistribute mm-wave signal power. A Wilkinson coupler only appears to be loss-free if it is impedance-matched at all connections. Deactivating one of the ports creates an impedance mismatch and loss of transmission efficiency at the other ports.

Einpolige Vielfachumschalter können eine mm-Wellenleistung effizient zwischen jeweils einem Eingang und einem ausgewählten Ausgang oder zwischen jeweils einem ausgewählten Eingang und einem Ausgang leiten. Wenn jedoch ein Anschluss jeweils mit mehreren Anschlüssen gekoppelt ist, wird eine Impedanzfehlanpassung eingeführt, was einen Verlust von Übertragungseffizienz verursacht.Single pole multiple changeover switches can efficiently route mm-shaft power between each input and selected output, or between each selected input and output. However, when one port is coupled to a plurality of ports at a time, an impedance mismatch is introduced, causing a loss of transmission efficiency.

US6.577.198 („Bayruns“) lehrt einen aktiven Leistungsteiler mit Impedanzanpassung. Der Teiler verwendet eine parallele Anordnung von Emitter- oder Kaskodenverstärkern, die durch Rückkopplungswiderstände verstärkt sind, um eine Impedanzanpassung und eine hohe Anschluss-zu-Anschluss-Isolierung bereitzustellen. Der Teiler stellt eine feste Verteilung von Leistung zwischen mehreren Ausgängen bereit. US6.577.198 ("Bayruns") teaches an active power splitter with impedance matching. The divider uses a parallel arrangement of emitter or cascode amplifiers that are reinforced by feedback resistors to provide impedance matching and high port-to-port isolation. The divider provides a fixed distribution of power between several outputs.

US7.142.060 („Maeda“) lehrt einen aktiven Teiler für mehrere Empfangseinheiten. Der aktive Teiler verwendet zwei Stufen, wobei die erste Stufe ein Emitter- oder Source-Spannungsverstärker ist. Mehrstufige Lösungen erfordern im Allgemeinen einen unerwünscht hohen Leistungsverbrauch, und diese Lösung im Besonderen setzt eine Ausführung mit einer ersten Stufe ein, die inakzeptabel hohe Verluste bei mm-Wellenfrequenzen aufweist. US7.142.060 ("Maeda") teaches an active divider for several receiving units. The active divider uses two stages, with the first stage being an emitter or source voltage amplifier. Multi-stage solutions generally require undesirably high power consumption, and this solution in particular employs a first stage design that has unacceptably high losses at mm-wave frequencies.

US9.537.214 („Corman“) lehrt eine phasengesteuerte Mehrstrahl-Array-Architektur, die eine feste Verteilung von Leistung zwischen mehreren Ausgängen und eine feste Kombination von Leistung von mehreren Eingängen bereitstellt. US9.537.214 ("Corman") teaches a phased multi-beam array architecture that provides a fixed distribution of power between multiple outputs and a fixed combination of power from multiple inputs.

KURZDARSTELLUNGABSTRACT

Dementsprechend werden hierin effiziente Verstärker offenbart, die für ein Teilen und Kombinieren einer mm-Wellenleistung geeignet sind. In einer veranschaulichenden Ausführungsform wird eine Teil-/Lenkverstärkerschaltung bereitgestellt, die in einem Lenkmodus, um einen Eingangsanschluss an einen ausgewählten von mehreren Ausgangsanschlüssen zu koppeln, und in einem Teilmodus, um den Eingangsanschluss an jeden der mehreren Ausgangsanschlüsse zu koppeln, betreibbar ist. Die Schaltung schließt einen Eingangstransistor und mehrere Ausgangstransistoren ein. Bei dem Eingangstransistor ist die Basis oder das Gate an einen Eingangsanschlussknoten gekoppelt, ist der Emitter oder die Source an Masse gekoppelt und ist der Kollektor oder der Drain an einen Zwischenknoten gekoppelt. Bei jedem der mehreren Ausgangstransistoren ist die Basis oder das Gate an einen Vorspannungsknoten gekoppelt, ist der Emitter oder die Source an den Zwischenknoten gekoppelt und ist der Kollektor oder der Drain an einen jeweiligen von mehreren Ausgangsanschlussknoten gekoppelt. Jeder Ausgangstransistor aktiviert den jeweiligen der mehreren Ausgangsanschlussknoten, wenn sein Vorspannungsknoten aktiv gesetzt ist, und deaktiviert den jeweiligen der mehreren Ausgangsanschlussknoten, wenn sein Vorspannungsknoten inaktiv gesetzt ist. Die Basis oder das Gate des Eingangstransistors ist vorgespannt, um einen ersten Ruhestrom I0 durch den Eingangstransistor bereitzustellen, wenn nur einer der mehreren Ausgangsanschlussknoten, die an den Zwischenknoten gekoppelt sind, aktiviert ist, und ist vorgespannt, um einen zweiten Ruhestrom m*I0 bereitzustellen, wenn m der mehreren Ausgangsanschlussknoten, die an den Zwischenknoten gekoppelt sind, aktiviert sind, wobei m größer als eins ist.Accordingly, efficient amplifiers suitable for dividing and combining mm-wave power are disclosed herein. In an illustrative embodiment, a sub / steering amplifier circuit is provided that is operable in a steering mode to couple an input port to a selected one of a plurality of output ports and in a sub mode to couple the input port to each of the plurality of output ports. The circuit includes an input transistor and a plurality of output transistors. The input transistor has the base or gate coupled to an input terminal node, the emitter or source is coupled to ground, and the collector or drain is coupled to an intermediate node. Each of the plurality of output transistors has its base or gate coupled to a bias node, the emitter or source is coupled to the intermediate node, and the collector or drain is coupled to a respective one of a plurality of output terminal nodes. Each output transistor activates the respective one of the plurality of output connection nodes when its bias node is set active and deactivates the respective one of the plurality of output connection nodes when its bias node is set inactive. The base or gate of the input transistor is biased to provide a first quiescent current I 0 through the input transistor when only one of the plurality of output terminal nodes coupled to the intermediate node is activated and is biased to provide a second quiescent current m * I 0 to provide when m of the plurality of output connection nodes coupled to the intermediate node are activated, where m is greater than one.

In einer weiteren veranschaulichenden Ausführungsform wird eine Kombinations- / Lenkverstärkerschaltung bereitgestellt, die in einem Lenkmodus, um einen ausgewählten von mehreren Eingangsanschlüssen an einen Ausgangsanschluss zu koppeln, und in einem Kombinationsmodus, um jeden der mehreren Eingangsanschlüsse an den Ausgangsanschluss zu koppeln, betreibbar ist. Die Schaltung schließt mehrere Eingangstransistoren und einen Ausgangstransistor ein. Bei jedem der mehreren Eingangstransistor ist die Basis oder das Gate an einen jeweiligen von mehreren Eingangsanschlussknoten gekoppelt, ist der Emitter oder die Source an Masse gekoppelt und ist der Kollektor oder der Drain an einen Zwischenknoten gekoppelt. Bei dem Ausgangstransistor ist die Basis oder das Gate an einen Vorspannungsknoten gekoppelt, ist der Emitter oder die Source an den Zwischenknoten gekoppelt und ist der Kollektor oder der Drain an einen Ausgangsanschlussknoten gekoppelt. Jeder Eingangstransistor aktiviert den jeweiligen der mehreren Eingangsanschlussknoten, wenn seine Basis oder sein Gate vorgespannt ist, und deaktiviert den jeweiligen der mehreren Eingangsanschlussknoten, wenn seine Basis oder sein Gate geerdet ist. Die Basis oder das Gate jedes aktivierten Eingangstransistors ist vorgespannt, um einen ersten Ruhestrom I0 durch den Eingangstransistor bereitzustellen, wenn nur einer der mehreren Eingangsanschlussknoten, die an den Zwischenknoten gekoppelt sind, aktiviert ist, und ist vorgespannt, um einen zweiten Ruhestrom Io/n bereitzustellen, wenn n der mehreren Ausgangsanschlussknoten, die an den Zwischenknoten gekoppelt sind, aktiviert sind, wobei n größer als eins ist.In another illustrative embodiment, a combination / steering amplifier circuit is provided that is operable in a steering mode to couple a selected one of a plurality of input ports to an output port and in a combination mode to couple each of the plurality of input ports to the output port. The circuit includes several input transistors and one Output transistor on. Each of the plurality of input transistors has its base or gate coupled to a respective one of a plurality of input terminal nodes, the emitter or source is coupled to ground, and the collector or drain is coupled to an intermediate node. The output transistor has the base or gate coupled to a bias node, the emitter or source is coupled to the intermediate node, and the collector or drain is coupled to an output terminal node. Each input transistor activates the respective one of the plurality of input terminal nodes when its base or gate is biased and deactivates the respective one of the plurality of input terminal nodes when its base or gate is grounded. The base or gate of each activated input transistor is biased to provide a first quiescent current I 0 through the input transistor when only one of the plurality of input terminal nodes coupled to the intermediate node is activated, and is biased to a second quiescent current Io / n to provide when n of the plurality of output terminal nodes coupled to the intermediate node are activated, where n is greater than one.

In noch einer anderen veranschaulichenden Ausführungsform wird eine Multiple-Input Multiple-Output-Verstärkerschaltung bereitgestellt, die betreibbar ist, um jedes von einem ausgewählten Eingangsanschluss oder einer Kombination von Eingangsanschlüssen an jedes von einem ausgewählten Ausgangsanschluss oder einer Kombination von Ausgangsanschlüssen zu koppeln. Die Schaltung schließt N Eingangstransistoren und M Ausgangstransistoren ein, wobei M und N jeweils größer als eins sind. Bei jedem der Eingangstransistoren ist die Basis oder das Gate an einen jeweiligen von N Eingangsanschlussknoten gekoppelt, ist der Emitter oder die Source an Masse gekoppelt, direkt oder über einen Gegenkopplungswiderstand oder eine Gegenkopplungsinduktivität, und ist der Kollektor oder der Drain an einen Zwischenknoten gekoppelt. Bei jedem der Ausgangstransistoren ist die Basis oder das Gate an einen Vorspannungsknoten gekoppelt, ist der Emitter oder die Source an den Zwischenknoten gekoppelt und ist der Kollektor oder der Drain an einen jeweiligen von M Ausgangsanschlussknoten gekoppelt. Jeder Eingangstransistor aktiviert den jeweiligen Eingangsanschlussknoten, wenn seine Basis oder sein Gate vorgespannt ist, und deaktiviert den jeweiligen Eingangsanschlussknoten, wenn seine Basis oder sein Gate geerdet ist. Jeder Ausgangstransistor aktiviert den jeweiligen Ausgangsanschlussknoten, wenn sein Vorspannungsknoten aktiv gesetzt ist, und deaktiviert den jeweiligen Ausgangsanschlussknoten, wenn sein Vorspannungsknoten inaktiv gesetzt ist. Die Basis oder das Gate des Eingangstransistors für jeden aktivierten Anschluss ist vorgespannt, um einen Ruhestrom I0*m/n durch diesen Eingangstransistor bereitzustellen, wobei m die variable Anzahl aktivierter Ausgangsanschlüsse ist und n die variable Anzahl aktivierter Eingangsanschlüsse ist.In yet another illustrative embodiment, a multiple-input multiple-output amplifier circuit is provided operable to couple each of a selected input port or combination of input ports to each of a selected output port or combination of output ports. The circuit includes N input transistors and M output transistors, where M and N are each greater than one. Each of the input transistors has its base or gate coupled to a respective one of N input terminal nodes, the emitter or source is coupled to ground, directly or through a negative feedback resistor or negative feedback inductance, and the collector or drain is coupled to an intermediate node. Each of the output transistors has its base or gate coupled to a bias node, the emitter or source is coupled to the intermediate node, and the collector or drain is coupled to a respective one of M output terminal nodes. Each input transistor activates the respective input terminal node when its base or gate is biased and deactivates the respective input terminal node when its base or gate is grounded. Each output transistor activates the respective output terminal node when its bias node is set active and deactivates the respective output terminal node when its bias node is set inactive. The base or gate of the input transistor for each activated terminal is biased to provide a quiescent current I 0 * m / n through that input transistor, where m is the variable number of activated output terminals and n is the variable number of activated input terminals.

Eine veranschaulichende Verfahrensausführungsform koppelt einen auswählbaren von mehreren Eingangsanschlüssen oder eine Kombination der mehreren Eingangsanschlüsse an einen auswählbaren von mehreren Ausgangsanschlüssen oder eine Kombination der mehreren Ausgangsanschlüsse. Das veranschaulichende Verfahren schließt ein: (a) für jeden der mehreren Eingangsanschlüsse, Koppeln der Basis oder des Gates eines Eingangstransistors an einen entsprechenden Eingangsanschlussknoten, eines Emitters oder einer Source dieses Eingangstransistors an Masse und eines Kollektors oder eines Drains dieses Eingangstransistors an einen Zwischenknoten; (b) für jeden der mehreren Ausgangsanschlüsse, Koppeln der Basis oder des Gates eines Ausgangstransistors an einen entsprechenden Vorspannungsknoten, eines Emitters oder einer Source dieses Ausgangstransistors an den Zwischenknoten und des Kollektors oder des Drains dieses Ausgangstransistors an einen entsprechenden Ausgangsanschlussknoten; (c) schaltbares Koppeln der Vorspannungsknoten an eine Vorspannung bzw. eine Masse, um den entsprechenden Ausgangsanschlussknoten zu aktivieren und zu deaktivieren; (d) schaltbares Vorspannen der Basis oder des Gates jedes Eingangstransistors an eine einstellbare Vorspannung bzw. eine Masse, um den entsprechenden Eingangsanschlussknoten zu aktivieren und zu deaktivieren; und (e) Bewirken, dass die einstellbare Vorspannung einen einstellbaren Ruhestrom durch jeden aktivierten Eingangstransistor bereitstellt, wobei der einstellbare Ruhestrom I0*m/n ist, wobei m die Anzahl aktivierter Ausgangsanschlüsse ist und n die Anzahl aktivierter Eingangsanschlüsse ist, wobei m und n variabel sind.An illustrative method embodiment couples a selectable one of a plurality of input ports or a combination of the plurality of input ports to a selectable one of a plurality of output ports or a combination of the plurality of output ports. The illustrative method includes: (a) for each of the plurality of input terminals, coupling the base or gate of an input transistor to a corresponding input terminal node, an emitter or source of that input transistor to ground, and a collector or drain of that input transistor to an intermediate node; (b) for each of the plurality of output terminals, coupling the base or gate of an output transistor to a corresponding bias node, an emitter or a source of that output transistor to the intermediate node, and the collector or drain of that output transistor to a corresponding output terminal node; (c) switchably coupling the bias nodes to a bias or ground to activate and deactivate the corresponding output terminal node; (d) switchably biasing the base or gate of each input transistor to an adjustable bias or ground to activate and deactivate the corresponding input terminal node; and (e) causing the adjustable bias voltage to provide an adjustable quiescent current through each activated input transistor, wherein the adjustable quiescent current is I 0 * m / n, where m is the number of activated output ports and n is the number of activated input ports, where m and n are variable.

Jede der vorgenannten Ausführungsformen kann zusammen mit einem oder mehreren beliebigen der folgenden optionalen Merkmale eingesetzt werden: 1. m ist variabel zwischen eins und zwei. 2. n ist variabel zwischen eins und zwei. 3. Die Basis oder das Gate jedes Eingangstransistors ist kapazitiv an den jeweiligen Eingangsanschlussknoten gekoppelt. 4. Eine Drosselimpedanz liefert die Vorspannungen für den ersten und den zweiten Ruhestrom an die Basis oder das Gate jedes Eingangstransistors. 5. Die Drosselimpedanz ist eine Induktivität oder ein Widerstand. 6. Der Zwischenknoten ist ein positiver Knoten, der Eingangsanschlussknoten ist ein positiver Eingangsanschlussknoten und die mehreren Ausgangsanschlussknoten sind positive Ausgangsanschlussknoten. 7. Bei einem zweiten Satz von oder einem oder mehreren Eingangstransistoren ist jeweils die Basis oder das Gate an einen jeweiligen negativen Eingangsanschlussknoten gekoppelt, ist der Emitter oder die Source an Masse gekoppelt, direkt oder über einen Gegenkopplungswiderstand oder eine Gegenkopplungsinduktivität, und ist der Kollektor oder der Drain an einen negativen Zwischenknoten gekoppelt. 8. Der Satz von Eingangstransistoren ist mit dem Satz von Ausgangstransistoren über eine Serieninduktivität verbunden. 9. Der Satz von Eingangstransistoren ist mit dem Satz von Ausgangstransistoren über einen Transformator verbunden. 10. Bei einem zweiten Satz von einem oder mehreren Ausgangstransistoren ist jeweils die Basis oder das Gate an einen Vorspannungsknoten gekoppelt, ist der Emitter oder die Source an den negativen Zwischenknoten gekoppelt und ist der Kollektor oder der Drain an einen jeweiligen negativen Ausgangsanschlussknoten gekoppelt. 11. Jeder Ausgangstransistor in dem zweiten Satz aktiviert den jeweiligen negativen Ausgangsanschlussknoten, wenn sein Vorspannungsknoten aktiv gesetzt ist, und deaktiviert den jeweiligen negativen Ausgangsanschlussknoten, wenn sein Vorspannungsknoten inaktiv gesetzt ist. 12. Jeder Eingangsanschluss akzeptiert ein Differenzeingangssignal über entsprechende positive und negative Eingangsanschlussknoten, und jeder Ausgangsanschluss liefert ein Differenzausgangssignal über entsprechende positive und negative Ausgangsanschlussknoten. 13. Jeder der Eingangs- und Ausgangstransistoren ist ein NPN-Bipolartransistor. 14. Der einstellbare Ruhestrom ist konfiguriert, um abhängig von den Werten von m und n eines von I0/2, Ì0, 2I0 zu sein.Any of the aforementioned embodiments can be used in conjunction with any one or more of the following optional features: 1. m is variable between one and two. 2. n is variable between one and two. 3. The base or gate of each input transistor is capacitively coupled to the respective input connection node. 4. A choke impedance provides the bias voltages for the first and second quiescent currents to the base or gate of each input transistor. 5. The choke impedance is an inductance or a resistance. 6. The intermediate node is a positive node, the input terminal node is a positive input terminal node, and the plurality of output terminal nodes are positive output terminal nodes. 7. A second set of or one or more input transistors has the base or gate connected to a respective negative input connection node is coupled, the emitter or source is coupled to ground, directly or through a negative feedback resistor or negative feedback inductance, and the collector or drain is coupled to a negative intermediate node. 8. The set of input transistors is connected to the set of output transistors through a series inductor. 9. The set of input transistors is connected to the set of output transistors through a transformer. 10. A second set of one or more output transistors has each base or gate coupled to a bias node, the emitter or source is coupled to the negative intermediate node, and the collector or drain is coupled to a respective negative output terminal node. 11. Each output transistor in the second set activates the respective negative output terminal node when its bias node is set active and deactivates the respective negative output terminal node when its bias node is set inactive. 12. Each input terminal accepts a differential input signal through respective positive and negative input terminal nodes, and each output terminal provides a differential output signal through respective positive and negative output terminal nodes. 13. Each of the input and output transistors is an NPN bipolar transistor. 14. The adjustable bias current is configured to be dependent on the values of m and n is one of I 0/2, I 0, 2I 0th

FigurenlisteFigure list

  • 1A ist eine schematische Darstellung eines Wilkinson-Leistungskopplers mit ausgeglichenen Ausgangsanschlüssen. 1A Figure 13 is a schematic representation of a Wilkinson power coupler with balanced output ports.
  • 1B ist eine schematische Darstellung eines Wilkinson-Leistungskopplers mit einem deaktivierten Ausgangsanschluss. 1B Figure 13 is a schematic representation of a Wilkinson power coupler with an output port disabled.
  • 1C ist eine schematische Darstellung eines einpoligen Doppelumschalters (SPDT-Schalters) in einer ersten Position. 1C Figure 3 is a schematic representation of a single pole double throw (SPDT) switch in a first position.
  • 1D ist eine schematische Darstellung eines SPDT-Schalters in einer zweiten Position. 1D Figure 3 is a schematic representation of an SPDT switch in a second position.
  • 1E ist eine schematische Darstellung eines Schalteingangs, der an zwei Ausgänge gekoppelt ist. 1E is a schematic representation of a switching input that is coupled to two outputs.
  • 2A ist ein veranschaulichender Teil-/Lenkverstärker im Teilmodus. 2A Figure 13 is an illustrative split / steering amplifier in split mode.
  • 2B ist ein veranschaulichender Teil-/Lenkverstärker im Lenkmodus. 2 B Figure 13 is an illustrative part / steering amplifier in steering mode.
  • 3 ist ein veranschaulichender Kombinations-/Lenkverstärker. 3 Figure 3 is an illustrative combination / steering amplifier.
  • 4 ist ein veranschaulichender Multi-Input Multi-Output-Verstärker (MIMO-Verstärker). 4th is an illustrative multi-input multi-output amplifier (MIMO amplifier).
  • 5 ist ein veranschaulichender asymmetrischer N:1-Kombinations-/Lenkverstärker. 5 Figure 3 is an illustrative N: 1 asymmetric combination / steering amplifier.

Es sollte verstanden werden, dass die Zeichnungen und die entsprechende detaillierte Beschreibung die Offenbarung nicht einschränken, sondern dass sie im Gegenteil die Grundlage für ein Verstehen aller Modifikationen, Äquivalente und Alternativen bereitstellen, die in den Umfang der angehängten Ansprüche fallen.It should be understood that the drawings and the corresponding detailed description do not limit the disclosure, but on the contrary provide a basis for an understanding of all modifications, equivalents, and alternatives falling within the scope of the appended claims.

AUSFÜHRLICHE BESCHREIBUNGDETAILED DESCRIPTION

Um das Verständnis zu erleichtern, wird bei den folgenden Schaltungen auf Impedanzanpassungsnetzwerke und die Quellen für Vor- und Versorgungsspannungen verzichtet, die in Übereinstimmung mit der üblichen industriellen Praxis in jeder physischen Implementierung vorhanden wären, jedoch dem Fachmann geläufig sind und Ausführungen aufweisen, die nicht durch die hierin offenbarten Neuerungen beeinflusst werden.To facilitate understanding, the following circuits dispense with impedance matching networks and the sources for bias and supply voltages, which would be present in any physical implementation in accordance with normal industrial practice, but are familiar to the person skilled in the art and have designs that are not supported by the innovations disclosed herein are affected.

1A zeigt einen Wilkinson-Leistungskoppler, der ein Eingangssignal gleichmäßig zwischen zwei Ausgangslasten teilt, die durch Lastimpedanzen Zo dargestellt sind. Üblicherweise werden solche Koppler unter Verwendung von Viertelwellenmikrostreifen oder -übertragungsleitungen implementiert, um den Eingangsknoten an jeden Ausgangsknoten zu koppeln, mit einer Brückenimpedanz zwischen den Ausgangsknoten von 2Z0, wobei jedoch Implementierungen mit konzentrierten Elementen ebenfalls bekannt sind. Solange die Lastimpedanzen bei Z0 bleiben, ist die Eingangsimpedanz ZEin gleich der Lastimpedanz Zo. Wenn die Quellimpedanz der Eingangsimpedanz ZEin entspricht, wird das Eingangssignal ohne Reflexion und einen minimalen Leistungsverlust innerhalb des Kopplers selbst zu den Lastimpedanzen übertragen, wodurch eine 3-dB-Dämpfung („Einfügungsverlust“) für jeden Ausgangsknoten erreicht wird. Wenn dagegen eine der Lasten deaktiviert wird, so dass ihre Impedanz auf einen großen Wert ZAus steigt, steigt die Eingangsimpedanz des Kopplers bis zu einem gewissen Wert oberhalb Z0 und bewirkt eine Impedanzfehlanpassung. Statt die Eingangssignalenergie auf effiziente Weise zu dem anderen Ausgangsknoten zu übertragen, nimmt die Dämpfung zu, wodurch das Signal an dem aktivierten Ausgangsknoten geschwächt wird. 1A Figure 12 shows a Wilkinson power coupler that equally divides an input signal between two output loads represented by load impedances Zo. Typically, such couplers are implemented using quarter-wave microstrips or transmission lines to couple the input node to each output node with a bridge impedance between the output nodes of 2Z 0 , however, lumped element implementations are also known. As long as the load impedances remain at Z 0 , the input impedance Z Ein is equal to the load impedance Zo. When the source impedance equals the input impedance ZEin, the input signal is transmitted to the load impedances with no reflection and minimal power loss within the coupler itself, resulting in 3 dB attenuation ("insertion loss") for each output node. If, on the other hand, one of the loads is deactivated so that its impedance rises to a large value Z Aus , the input impedance of the coupler rises to a certain value above Z 0 and causes an impedance mismatch. Instead of efficiently transferring the input signal energy to the other output node, the attenuation increases, thereby weakening the signal at the activated output node.

1C zeigt eine ideale Spannungsquelle mit einer Serienimpedanz von Zo, das Thévenin-Äquivalent einer Signalquelle mit einer Quellimpedanz von Zo. Ein Schalter koppelt die Quelle an eine erste Last in 1C und eine zweite Last in Fig. ID. In jedem Fall ist die Quellimpedanz an die Lastimpedanz angepasst, wodurch eine effiziente Übertragung von Signalenergie zu der Last erreicht wird. Wenn jedoch der Schalter konfigurierbar ist, um die Quelle an beide Lasten parallel zu koppeln, wie in 1E gezeigt, wird die effektive Lastimpedanz Z0/2. Die Impedanzfehlanpassung zwischen der Quelle und der effektiven Last bewirkt eine ineffiziente Übertragung von Signalenergie. 2A zeigt eine in Betracht gezogene Ausführungsform eines Teil-/Lenkverstärkers, der im Teilmodus arbeitet, d. h. einem Modus, in dem ein Signal von einem einzelnen Eingangsanschluss gleichmäßig auf mehrere Ausgangsanschlüsse verteilt wird. Der veranschaulichte Verstärker akzeptiert ein Differenzeingangssignal (Ein+, Ein-) und liefert zwei differentielle Ausgangssignale (Aus1+, Aus1-; Aus2+, Aus2-), wobei jedoch asymmetrische Implementierungen ebenfalls implementiert werden können, wie weiter unten genauer erörtert. 1C shows an ideal voltage source with a series impedance of Zo, the Thévenin equivalent of a signal source with a source impedance of Zo. A switch couples the source to a first load in 1C and a second load in Fig. ID. In any case, the source impedance is matched to the load impedance, whereby a efficient transmission of signal energy to the load is achieved. However, if the switch is configurable to couple the source to both loads in parallel, as in 1E shown, the effective load impedance Z 0/2. The impedance mismatch between the source and the effective load causes inefficient transmission of signal energy. 2A Figure 12 shows a contemplated embodiment of a sub / steering amplifier operating in sub mode, ie a mode in which a signal from a single input port is evenly distributed to multiple output ports. The illustrated amplifier accepts one differential input signal (In +, In) and provides two differential output signals (Out1 +, Out1-; Out2 +, Out2-), however single-ended implementations can also be implemented, as discussed in more detail below.

Ein positiver Knoten (+Knoten) ist der Zwischenknoten in einer Kaskodenverstärkeranordnung, wobei der NPN-Transistor Q1 in einer Emitterkonfiguration den positiven Knoten an Masse koppelt und die NPN-Transistoren QA und Qc jeweils in einer Basiskonfiguration den positiven Knoten an die positiven Ausgangsknoten Ausl+ bzw. Aus2+ koppeln sollen. In ähnlicher Weise ist ein negativer Knoten (-Knoten) der Zwischenknoten in einer Kaskodenverstärkeranordnung, wobei der NPN-Transistor Q2 den negativen Knoten an Masse koppelt und die NPN-Transistoren QB und QD jeweils in einer Basiskonfiguration den negativen Knoten an negative Ausgangsknoten Aus1- und Aus2-koppeln sollen. Die Transistoren QA und QB weisen einen gemeinsamen Basisknoten auf, der an eine hohe Vorspannung VH gekoppelt ist, um den ersten Ausgangsanschluss Aus1+, Aus1- zu aktivieren. In ähnlicher Weise weisen die Transistoren Qc und QD einen gemeinsamen Basisknoten auf, der an die hohe Vorspannung VH gekoppelt ist, um den zweiten Ausgangsanschluss Aus2+, Aus2- zu aktivieren. Die hohe Vorspannung VH wird so gewählt, dass die Transistoren QA-QD in dem linearen Bereich arbeiten können, d. h. ohne Sättigung, wenn das Eingangssignal die obere oder untere Grenze seines erwarteten Bereichs erreicht. Die Vorspannung VH kann auf zahlreiche Weisen bereitgestellt werden, die dem Fachmann geläufig sind, einschließlich z. B. eines Spannungsteilers, eines Stromspiegels, einer Zener-Diode und/oder einer Bandlückenspannungsreferenz.A positive node (+ node) is the intermediate node in a cascode amplifier arrangement, the NPN transistor Q 1 in an emitter configuration coupling the positive node to ground and the NPN transistors Q A and Qc each in a basic configuration coupling the positive node to the positive output node Ausl + or Aus2 + should couple. Similarly, a negative node (node) is the intermediate node in a cascode amplifier arrangement, with NPN transistor Q 2 coupling the negative node to ground and NPN transistors Q B and Q D each in a basic configuration coupling the negative node to negative output nodes Aus1 and Aus2 should couple. The transistors Q A and Q B have a common base node that is coupled to a high bias voltage V H to activate the first output terminal Aus1 +, Aus1-. Similarly, transistors Qc and Q D have a common base node coupled to the high bias voltage V H to activate the second output terminal Out2 +, Out2-. The high bias voltage V H is chosen so that the transistors Q A -Q D can operate in the linear range, that is, without saturation, when the input signal reaches the upper or lower limit of its expected range. The V H bias can be provided in a number of ways known to those skilled in the art, including e.g. B. a voltage divider, a current mirror, a Zener diode and / or a bandgap voltage reference.

Die Basen der Transistoren Q1 und Q2 sind jeweils an die Eingangsanschlussknoten Ein+, Ein- gekoppelt. Die Eingangsanschlussknoten sind auf eine von zwei Vorspannungen vorgespannt, so dass, wenn das Eingangssignal ruhend ist, der Stromfluss durch jeden der Transistoren Q1-Q2 I0 (für den Lenkmodus) oder 2I0 (für den Teilmodus) ist. Für den in 2A gezeigten Teilmodusbetrieb sind die Eingangsanschlussknoten für 2I0 vorgespannt, um I0 von jedem Ausgangsknoten über die Transistoren QA-QD aufzunehmen. Der Teil-/Lenkverstärker verstärkt das an dem Eingangsanschluss empfangene Signal und verteilt den verstärkten Signalstrom gleichmäßig zwischen den zwei Ausgangsanschlüssen. Der Verstärker stellt eine hohe Eingangsimpedanz, eine hohe Ausgangsimpedanz und eine hohe Anschluss-zu-Anschluss-Isolierung bereit.The bases of the transistors Q 1 and Q 2 are each coupled to the input connection nodes Ein +, Ein. The input terminal nodes are biased to one of two bias voltages so that when the input signal is dormant, the current flow through each of the transistors Q 1 -Q 2 is I 0 (for steering mode) or 2I 0 (for partial mode). For the in 2A As shown in partial mode operation, the input terminal nodes for 2I 0 are biased to receive I 0 from each output node via transistors Q A -Q D. The sub / steering amplifier amplifies the signal received at the input terminal and distributes the amplified signal current evenly between the two output terminals. The amplifier provides high input impedance, high output impedance, and high port-to-port isolation.

2B zeigt den Teil-/Lenkverstärker beim Betrieb im Lenkmodus. Im Lenkmodus wird einer der Ausgangsanschlüsse (in diesem Fall Aus2+, Aus2-) durch Erden oder ausreichendes Absenken des gemeinsamen Basisknotens der entsprechenden Transistoren QC, QD deaktiviert. Die Vorspannung an den Eingangsanschlussknoten wird reduziert, so dass I0 von jedem Ausgangsknoten über die Transistoren QA-QB aufgenommen wird. Der Verstärker verstärkt das an dem Eingangsanschluss empfangene Signal, wobei der verstärkte Signalstrom nur an den aktivierten Ausgangsanschluss geliefert wird. Die Eingangsimpedanz und die Ausgangsimpedanz bleiben unverändert, wodurch die Eingangs- und Ausgangsimpedanzanpassung und somit den Wirkungsgrad des Leistungsteilers beibehalten werden, während eine selektive Verteilung des Ausgangssignalstroms ermöglicht wird. 2 B shows the partial / steering amplifier when operating in steering mode. In steering mode, one of the output terminals (in this case Out2 +, Out2-) is deactivated by grounding or lowering the common base node of the corresponding transistors Q C , Q D sufficiently. The bias on the input terminal node is reduced so that I 0 is received from each output node through transistors Q A -Q B. The amplifier amplifies the signal received at the input connection, wherein the amplified signal stream is only supplied to the activated output connection. The input impedance and the output impedance remain unchanged, whereby the input and output impedance matching and thus the efficiency of the power divider are maintained, while a selective distribution of the output signal current is made possible.

3 zeigt eine berücksichtigte Ausführungsform eines Kombinations-/Lenkverstärkers, der in einem Kombinationsmodus, um einem Ausgangsanschluss eine verstärkte Summe von Signalen, die an mehreren Eingangsanschlüssen empfangen werden, bereitzustellen, und in einem Lenkmodus, um dem Ausgangsanschluss ein verstärktes Signal von einem ausgewählten der mehreren Eingangsanschlüsse bereitzustellen, arbeiten kann. Der veranschaulichte Verstärker akzeptiert ein erstes Differenzeingangssignal an einem ersten Eingangsanschluss (Ein1+, Ein1-) und ein zweites Differenzeingangssignal an einem zweiten Eingangsanschluss (Ein2+, Ein2-) und liefert ein Differenzausgangssignal an einen einzelnen Ausgangsanschluss (Aus+, Aus-). 3 Fig. 10 shows a contemplated embodiment of a combination / steering amplifier that operates in a combination mode to provide an output port with an amplified sum of signals received at a plurality of input ports, and in a steering mode to provide the output port with an amplified signal from a selected one of the plurality of input ports provide, can work. The illustrated amplifier accepts a first differential input signal on a first input port (In1 +, In1-) and a second differential input signal on a second input port (In2 +, In2-) and provides a differential output signal on a single output port (Out +, Out).

Auch hier schließt der Verstärker einen positiven Knoten (+Knoten) als den Zwischenknoten in einer Kaskodenverstärkeranordnung ein, wobei die NPN-Transistoren Q1 und Q3 jeweils in einer Emitterkonfiguration den positiven Knoten an Masse koppeln und der NPN-Transistor QA in einer Basiskonfiguration den positiven Knoten an den positiven Ausgangsknoten Aus+ koppeln soll. Ein negativer Knoten (-Knoten) ist als der Zwischenknoten in einer Kaskodenverstärkeranordnung eingeschlossen, wobei die NPN-Transistoren Q2 und Q4 jeweils den negativen Knoten an Masse koppeln und der NPN-Transistor QB in einer Basiskonfiguration den negativen Knoten an den negativen Ausgangsknoten Aus- koppeln soll. Die Transistoren QA und QB weisen einen gemeinsamen Basisknoten auf, der an eine hohe Vorspannung VH gekoppelt ist, um den Ausgangsanschluss zu aktivieren. In ähnlicher Weise weisen die Transistoren Qc und QD einen gemeinsamen Basisknoten auf, der an die hohe Vorspannung VH gekoppelt ist, um den zweiten Ausgangsanschluss Aus2+, Aus2- zu aktivieren. Die hohe Vorspannung VH wird so gewählt, dass die Transistoren QA-QD in dem linearen Bereich arbeiten können, d. h. ohne eine Sättigung, wenn die Summe von Eingangssignalen die obere oder untere Grenze ihres erwarteten Bereichs erreicht.Here, too, the amplifier includes a positive node (+ node) as the intermediate node in a cascode amplifier arrangement, the NPN transistors Q 1 and Q 3 each coupling the positive node to ground in an emitter configuration and the NPN transistor Q A in a basic configuration should couple the positive node to the positive output node Aus +. A negative node (node) is included as the intermediate node in a cascode amplifier arrangement, the NPN transistors Q 2 and Q 4 each coupling the negative node to ground and the NPN transistor Q B in a basic configuration the negative node to the negative output node Should be decoupled. The transistors Q A and Q B have a common base node which is connected to a high bias voltage V H is coupled to activate the output port. Similarly, transistors Qc and Q D have a common base node coupled to the high bias voltage V H to activate the second output terminal Out2 +, Out2-. The high bias voltage V H is chosen so that the transistors Q A -Q D can operate in the linear range, that is, without saturation, when the sum of input signals reaches the upper or lower limit of their expected range.

Die Basen der Transistoren Q1 und Q2 sind jeweils an die Knoten des ersten Eingangsanschlusses Einl+, Ein1- gekoppelt, während die Basen der Transistoren Q3 und Q4 jeweils an die Knoten des zweiten Eingangsanschlusses Ein2+, Ein2- gekoppelt sind. Die Eingangsanschlussknoten sind jeweils auf eine von zwei Vorspannungen vorgespannt, so dass, wenn die Eingangssignale ruhend sind, der Stromfluss durch jeden der Transistoren Q1-Q4 I0/2 (für den Kombinationsmodus) oder I0 (für die aktivierten Eingangsanschlusstransistoren im Lenkmodus) ist. Für den Kombinationsmodusbetrieb sind die Eingangsanschlussknoten für I0/2 vorgespannt, um I0 von jedem Ausgangsknoten über die Transistoren QA-QB aufzunehmen. Der Kombinations-/Lenkverstärker verstärkt die an den Eingangsanschlüssen empfangenen Signale und nimmt die Summe der verstärkten Signalströme von den Ausgangsanschlussknoten auf. Der Verstärker stellt eine hohe Eingangsimpedanz, eine hohe Ausgangsimpedanz und eine hohe Anschluss-zu-Anschluss-Isolierung bereit.The bases of the transistors Q 1 and Q 2 are each coupled to the nodes of the first input terminal Einl +, Ein1-, while the bases of the transistors Q 3 and Q 4 are each coupled to the nodes of the second input terminal Ein2 +, Ein2-. The input terminal nodes are each biased in one of two bias voltages, so that when the input signals are at rest, the current flow through each of the transistors Q 1 -Q 4 I 0/2 (for the combination mode) or I 0 (for the activated input terminal of transistors in the steering mode ) is. For the combination mode operation, the input terminal node of I 0/2 are biased to accommodate I 0 of each output node via transistors Q A Q B. The combination / steering amplifier amplifies the signals received at the input terminals and receives the sum of the amplified signal currents from the output terminal nodes. The amplifier provides high input impedance, high output impedance, and high port-to-port isolation.

Im Lenkmodus wird einer der Eingangsanschlüsse durch Erden der Basisknoten der entsprechenden Transistoren Q1, Q2 oder Q3, Q4 deaktiviert. Die Vorspannung an den Transistoren für den Eingangsanschluss wird erhöht, so dass I0 von jedem Ausgangsknoten über die Transistoren QA-QB aufgenommen wird. Der Verstärker verstärkt das an dem ausgewählten Eingangsanschluss empfangene Signal, wobei der verstärkte Signalstrom an den Ausgangsanschluss geliefert wird. Die Eingangsimpedanz und die Ausgangsimpedanz bleiben unverändert, wodurch die Eingangs- und Ausgangsimpedanzanpassung und somit den Wirkungsgrad des Leistungsteilers beibehalten werden, während eine selektive Verteilung des Ausgangssignalstroms ermöglicht wird.In steering mode, one of the input terminals is deactivated by grounding the base nodes of the corresponding transistors Q 1 , Q 2 or Q 3 , Q 4 . The bias on the transistors for the input port is increased so that I 0 is received from each output node through transistors Q A -Q B. The amplifier amplifies the signal received at the selected input port, the amplified signal stream being supplied to the output port. The input impedance and the output impedance remain unchanged, whereby the input and output impedance matching and thus the efficiency of the power divider are maintained, while a selective distribution of the output signal current is made possible.

4 zeigt eine berücksichtigte Ausführungsform eines MIMO-Verstärkers, der die Funktionalität des Teil-/Lenkverstärkers mit dem Kombinations-/Lenkverstärker kombiniert und ein ausgewähltes der Eingangssignale oder eine Summe der Eingangssignale, die an einen ausgewählten Ausgangsanschluss bereitgestellt oder zwischen beiden Ausgangsanschlüssen geteilt werden sollen, aktiviert. Die Vorspannung an den Eingangsknoten ändert sich in Abhängigkeit von der Anzahl ausgewählter Eingangs- und Ausgangsanschlüsse, um sicherzustellen, dass ein vorbestimmter Strompegel I0 von jedem aktivierten Ausgangsanschluss aufgenommen wird. Der MIMO-Verstärker stellt eine hohe Eingangsimpedanz und eine hohe Ausgangsimpedanz bereit, um eine Impedanzanpassung und einen effizienten Betrieb in jedem Modus sicherzustellen. 4th shows a considered embodiment of a MIMO amplifier which combines the functionality of the partial / steering amplifier with the combination / steering amplifier and activates a selected one of the input signals or a sum of the input signals that are to be provided to a selected output connection or shared between both output connections . The bias at the input node changes depending on the number of input and output ports selected to ensure that a predetermined level of current I 0 is drawn from each activated output port. The MIMO amplifier provides high input impedance and high output impedance to ensure impedance matching and efficient operation in any mode.

5 zeigt eine berücksichtigte Ausführungsform eines asymmetrischen N:1-Kombinations-/Lenkverstärkers, um zu demonstrieren, wie die vorgenannten Prinzipien abhängig von Routing-Grenzen für das Vorspannungsnetz und Zwischenknoten sowie Prozessgrenzen zum Sicherstellen eines angepassten Verhaltens der verschiedenen Transistoren auf eine beliebige Anzahl von Eingangsanschlüssen (und ähnlich für Teil-/Lenk- und MIMO-Verstärker, auf eine beliebige Anzahl von Ausgangsanschlüssen) erweitert werden können. 5 stellt außerdem zusätzliche Details für eine mögliche Technik zum Vorspannen der Basisknoten der emitterkonfigurierten Transistoren Q1-QN bereit. Jeder Eingangsanschlussknoten Ein1-EinN ist kapazitiv an die Basis eines jeweiligen NPN-Transistors Q1-QN gekoppelt, bei dem der Emitter direkt an Masse und der Kollektor direkt an den Zwischenknoten (+Knoten) gekoppelt ist. Bei jedem NPN-Kaskodentransistor QA ist der Emitter an den Zwischenknoten gekoppelt, ist der Kollektor an den jeweiligen Ausgangsknoten Aus gekoppelt und ist die Basis an eine Vorspannung VH (wenn aktiviert) oder VL (wenn deaktiviert) gekoppelt. 5 shows a considered embodiment of an asymmetrical N: 1 combination / steering amplifier in order to demonstrate how the aforementioned principles depend on routing limits for the bias network and intermediate nodes as well as process limits to ensure an adapted behavior of the various transistors on any number of input connections ( and similarly for partial / steering and MIMO amplifiers, can be expanded to any number of output connections). 5 also provides additional details for one possible technique for biasing the base nodes of the emitter configured transistors Q 1 -Q N. Each input connection node Ein1-EinN is capacitively coupled to the base of a respective NPN transistor Q 1 -Q N , in which the emitter is directly coupled to ground and the collector is directly coupled to the intermediate node (+ node). Each NPN cascode transistor Q A has the emitter coupled to the intermediate node, the collector coupled to the respective output node Aus, and the base coupled to a bias voltage V H (if activated) or V L (if deactivated).

An jeden Basisknoten der emitterkonfigurierten Transistoren Q1-QN wird eine jeweilige Vorspannung VB1-VBN über eine Drosselinduktivität geliefert. Für deaktivierte Eingangsanschlüsse ist die Vorspannung geerdet. Für aktivierte Eingangsanschlüsse hängt die Vorspannung von der Anzahl aktivierter Eingangs- und Ausgangsanschlüsse ab. Wenn N die Anzahl aktivierter Eingangsanschlüsse ist und M die Anzahl aktivierter Ausgangsanschlüsse ist, werden die Vorspannungen für die aktivierten Eingangsanschlüsse eingestellt, um eine Ruhestromaufnahme von (M/N)Io von dem Zwischenknoten bereitzustellen, so dass der Ruhestromfluss von jedem Ausgangsknoten I0 ist.To each base node of the transistors Q 1 -Q N emitterkonfigurierten a respective bias voltage V B-V B N 1 is supplied via a choke inductor. For disabled input terminals, the bias voltage is grounded. For activated input ports, the bias voltage depends on the number of activated input and output ports. If N is the number of activated input ports and M is the number of activated output ports, then the bias voltages for the activated input ports are adjusted to provide a quiescent current draw of (M / N) Io from the intermediate node so that the quiescent current flow from each output node is I 0 .

Man beachte hier, dass der Vorstrom jedes emitterkonfigurierten Transistors unter Verwendung eines einfachen Stromspiegels und eines IDAC (Digital-Analog-Stromwandlers) gesteuert werden kann.Note here that the bias current of any emitter configured transistor can be controlled using a simple current mirror and IDAC (digital-to-analog current converter).

In den Ansprüchen können die Transistoren Q1, Q2, Q3, Q4, ..., QN als „Eingangstransistoren“ bezeichnet werden, weil sie die Eingangsknoten an die Zwischenknoten koppeln. Die Transistoren QA, QB, QC, QD, ..., QM können als „Ausgangstransistoren“ bezeichnet werden, weil sie die Zwischenknoten an die Ausgangsknoten koppeln. Der Begriff „verbunden“ bedeutet eine direkte elektrische Verbindung, d. h. befestigt mit einem festen Pfad mit vernachlässigbarer elektrischer Impedanz. Der Begriff „gekoppelt“ bedeutet, dass ein elektrisches Signal übertragen werden kann, dass jedoch der Übertragungspfad temporär (d. h. schaltbar) sein kann oder Zwischenkomponenten mit einer nicht vernachlässigbaren elektrischen Impedanz einschließen kann.In the claims, the transistors Q 1 , Q 2 , Q 3 , Q 4 , ..., Q N can be referred to as “input transistors” because they couple the input nodes to the intermediate nodes. The transistors Q A , Q B , Q C , Q D , ..., Q M can be referred to as "output transistors" because they couple the intermediate nodes to the output nodes. The term " connected ”means a direct electrical connection, that is, attached to a fixed path with negligible electrical impedance. The term “coupled” means that an electrical signal can be transmitted, but that the transmission path can be temporary (ie switchable) or can include intermediate components with a non-negligible electrical impedance.

Die vorgenannten Verstärker ermöglichen eine flexible Signalteilung und -kombination in einer Weise, die eine Impedanzanpassung für jede Kombination von auswählbaren Eingangs- und Ausgangsanschlüssen beibehält (unter der Annahme, dass mindestens ein Eingangs- und ein Ausgangsanschluss aktiviert sind). Sie können verwendet werden, um Amplituden- und Phasenungleichgewichte zu vermeiden, die andernfalls auftreten könnten, wenn ein fehlerhaftes Antennenelement oder Teil-Array in einem phasengesteuerten Array-System deaktiviert wird. Sie sind auch zum Implementieren von pfadteilenden zeitverzögerungsbasierten Arrays (analogen Arrays, bei denen die relative Zeitverzögerung zwischen Elementen geändert werden kann, indem die Ausgabe eines Elements von einem herkömmlichen HF-Teilungs-/Kombinationsnetz auf die Zeitverzögerungsschaltung seines Nachbarn geschaltet wird) nützlich, wie z. B. in „An Integrated Ultra-Wideband Timed Array Receiver in 0.13 um CMOS Using a Path-Sharing True Time Delay Architecture“, JSSC 2007, beschrieben. Eine weitere mögliche Verwendung solcher Verstärker ist ein Dual-Mode-Mischer, der in hybriden Shared-IF-Strahlformern verwendet werden kann. Dual-Mode-Mischer weisen 2 lokale Differential-Oszillatoreingänge (LO-Eingänge) auf. Im einzeln ausgeglichenen Modus erfordert der Mischer ein Leiten einer ausgewählten LO-Quelle zu einem seiner Ausgangsanschlüsse (der andere Anschluss sollte keine LO-Leistung empfangen), und im doppelt ausgeglichenen Modus erfordert der Mischer ein Teilen der LO-Quelle an beide Ausgangsanschlüsse.The aforementioned amplifiers allow flexible signal division and combination in a manner that maintains an impedance match for any combination of selectable input and output ports (assuming at least one input and one output port are activated). They can be used to avoid amplitude and phase imbalances that could otherwise occur when a faulty antenna element or sub-array is deactivated in a phased array system. They are also useful for implementing path splitting time delay based arrays (analog arrays where the relative time delay between elements can be changed by switching the output of an element from a conventional RF splitting / combining network to its neighbor's time delay circuit), such as . B. in "An Integrated Ultra-Wideband Timed Array Receiver in 0.13 um CMOS Using a Path-Sharing True Time Delay Architecture", JSSC 2007, described. Another possible use of such amplifiers is a dual mode mixer, which can be used in hybrid shared IF beamformers. Dual-mode mixers have 2 local differential oscillator inputs (LO inputs). In single balanced mode the mixer requires routing a selected LO source to one of its output ports (the other port should not receive LO power), and in double balanced mode the mixer requires sharing the LO source to both output ports.

Die veranschaulichten Ausführungsformen werden unter Verwendung von NPN-Bipolartransistoren implementiert, die z. B. unter Verwendung eines BiCMOS-Prozesses bereitgestellt werden können. Der Fachmann wird jedoch erkennen, wie die Implementierung angepasst werden kann, um andere Transistortechnologien zu verwenden, wo dies durch die Konstruktionsspezifikationen zulässig ist, einschließlich solcher Technologien, wie PNP-Bipolartransistoren, MOSFET-, FINFET-, JFET- und CMOS-Technologien nicht nur in Silizium, sondern auch anderen halbleitenden Materialien. Wenn eine der FET-Technologien verwendet wird, ist die Industrieterminologie für den emitterkonfigurierten Transistor ein „Source“-konfigurierter Transistor, und für den casiskonfigurierten Transistor ist sie ein „Gate“-konfigurierter Transistor. Wie zuvor erwähnt, können die veranschaulichten Ausführungsformen von Differenzsignalen in asymmetrische Signale umgewandelt werden und kann die Anzahl von Eingangsanschlüssen und/oder Ausgangsanschlüssen auf einfache Weise erhöht werden. Diese und zahlreiche weitere Modifikationen, Äquivalente und Alternativen werden für den Fachmann ersichtlich, nachdem die vorstehende Offenbarung völlig verstanden ist. Die folgenden Ansprüche sollen so interpretiert werden, dass sie gegebenenfalls alle derartigen Modifikationen, Äquivalente und Alternativen einbeziehen.The illustrated embodiments are implemented using NPN bipolar transistors, e.g. B. can be provided using a BiCMOS process. However, those skilled in the art will recognize how the implementation can be adapted to use other transistor technologies where the design specifications allow, including not only such technologies as PNP bipolar transistors, MOSFET, FINFET, JFET and CMOS technologies in silicon, but also other semiconducting materials. When any of the FET technologies are used, the industry terminology for the emitter configured transistor is a “source” configured transistor and for the case configured transistor it is a “gate” configured transistor. As previously mentioned, the illustrated embodiments can be converted from differential signals to single-ended signals and the number of input terminals and / or output terminals can be increased in a simple manner. These and numerous other modifications, equivalents, and alternatives will become apparent to those skilled in the art after the above disclosure is fully understood. It is intended that the following claims be interpreted to cover all such modifications, equivalents, and alternatives, if any.

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Zitierte PatentliteraturPatent literature cited

  • US 6577198 [0004]US 6577198 [0004]
  • US 7142060 [0005]US 7142060 [0005]
  • US 9537214 [0006]US 9537214 [0006]

Claims (10)

Teil-/Lenkverstärkerschaltung, die in einem Lenkmodus, um einen Eingangsanschluss an einen ausgewählten von mehreren Ausgangsanschlüssen zu koppeln, und in einem Teilmodus, um den Eingangsanschluss an jeden der mehreren Ausgangsanschlüsse zu koppeln, betreibbar ist, wobei die Schaltung umfasst: einen Eingangstransistor, bei dem die Basis oder das Gate an einen Eingangsanschlussknoten gekoppelt ist, der Emitter oder die Source an Masse gekoppelt ist und der Kollektor oder der Drain an einen Zwischenknoten gekoppelt ist; mehrere Ausgangstransistoren, wobei bei jedem Ausgangstransistor die Basis oder das Gate an einen Vorspannungsknoten gekoppelt ist, der Emitter oder die Source an den Zwischenknoten gekoppelt ist und der Kollektor oder der Drain an einen jeweiligen von mehreren Ausgangsanschlussknoten gekoppelt ist, wobei jeder Ausgangstransistor den jeweiligen der mehreren Ausgangsanschlussknoten aktiviert, wenn sein Vorspannungsknoten aktiv gesetzt ist, und den jeweiligen der mehreren Ausgangsanschlussknoten deaktiviert, wenn sein Vorspannungsknoten inaktiv gesetzt ist, wobei die Basis oder das Gate des Eingangstransistors vorgespannt ist, um einen ersten Ruhestrom I0 durch den Eingangstransistor bereitzustellen, wenn nur einer der mehreren Ausgangsanschlussknoten, die an den Zwischenknoten gekoppelt sind, aktiviert ist, und vorgespannt ist, um einen zweiten Ruhestrom m*I0 bereitzustellen, wenn m der mehreren Ausgangsanschlussknoten, die an den Zwischenknoten gekoppelt sind, aktiviert sind, wobei m größer als eins ist.A sub / steering amplifier circuit operable in a steering mode to couple an input port to a selected one of a plurality of output ports and in a sub mode to couple the input port to each of the plurality of output ports, the circuit comprising: an input transistor, at wherein the base or gate is coupled to an input terminal node, the emitter or source is coupled to ground, and the collector or drain is coupled to an intermediate node; multiple output transistors, each output transistor having the base or gate coupled to a bias node, the emitter or source coupled to the intermediate node, and the collector or drain coupled to a respective one of a plurality of output terminal nodes, each output transistor being coupled to the respective one of the plurality Output terminal node activated when its bias node is set active, and deactivates the respective one of the plurality of output terminal nodes when its bias node is set inactive, the base or gate of the input transistor being biased to provide a first quiescent current I 0 through the input transistor, if only one of the plurality of output terminal nodes coupled to the intermediate node is activated and biased to provide a second quiescent current m * I 0 when m of the plurality of output terminal nodes coupled to the intermediate node are activated, where m is greater than one. Schaltung nach Anspruch 1, wobei die Basis oder das Gate des Eingangstransistors kapazitiv an den Eingangsanschlussknoten gekoppelt ist und wobei eine Drosselimpedanz die Vorspannungen für den ersten und den zweiten Ruhestrom an die Basis oder das Gate des Eingangstransistors liefert.Circuit after Claim 1 wherein the base or gate of the input transistor is capacitively coupled to the input terminal node and wherein a choke impedance provides the bias voltages for the first and second quiescent currents to the base or gate of the input transistor. Schaltung nach einem der Ansprüche 1 bis 2, wobei der Zwischenknoten ein positiver Knoten ist, der Eingangsanschlussknoten ein positiver Eingangsanschlussknoten ist und die mehreren Ausgangsanschlussknoten positive Ausgangsanschlussknoten sind und wobei die Schaltung ferner umfasst: einen zweiten Eingangstransistor, bei dem die Basis oder das Gate an einen negativen Eingangsanschlussknoten gekoppelt ist, der Emitter oder die Source an Masse gekoppelt ist und der Kollektor oder der Drain an einen negativen Zwischenknoten gekoppelt ist; einen zweiten Satz von Ausgangstransistoren, wobei bei jedem Ausgangstransistor in dem zweiten Satz die Basis oder das Gate an einen Vorspannungsknoten gekoppelt ist, der Emitter oder die Source an den negativen Zwischenknoten gekoppelt ist und der Kollektor oder der Drain an einen jeweiligen von mehreren negativen Ausgangsanschlussknoten gekoppelt ist, wobei jeder Ausgangstransistor den jeweiligen der mehreren negativen Ausgangsanschlussknoten aktiviert, wenn sein Vorspannungsknoten aktiv gesetzt ist, und den jeweiligen der negativen mehreren Ausgangsanschlussknoten deaktiviert, wenn sein Vorspannungsknoten inaktiv gesetzt ist, wobei der Eingangsanschluss ein Differenzeingangssignal über den positiven und den negativen Eingangsanschlussknoten akzeptiert und jeder der mehreren Ausgangsanschlüsse ein Differenzausgangssignal über entsprechende der positiven und der negativen Ausgangsanschlussknoten liefert.Circuit according to one of the Claims 1 to 2 wherein the intermediate node is a positive node, the input terminal node is a positive input terminal node, and the plurality of output terminal nodes are positive output terminal nodes, and wherein the circuit further comprises: a second input transistor in which the base or gate is coupled to a negative input terminal node, the emitter or the source is coupled to ground and the collector or drain is coupled to a negative intermediate node; a second set of output transistors, each output transistor in the second set having its base or gate coupled to a bias node, the emitter or source coupled to the negative intermediate node, and the collector or drain coupled to a respective one of a plurality of negative output terminal nodes wherein each output transistor activates the respective one of the plurality of negative output terminal nodes when its bias node is set active, and deactivates the respective one of the negative plurality of output terminal nodes when its bias node is set inactive, the input terminal accepting a differential input signal across the positive and negative input terminal nodes and each of the plurality of output terminals provides a differential output signal across corresponding ones of the positive and negative output terminal nodes. Kombinations-/Lenkverstärkerschaltung, die in einem Lenkmodus, um einen ausgewählten von mehreren Eingangsanschlüssen an einen Ausgangsanschluss zu koppeln, und in einem Kombinationsmodus, um jeden der mehreren Eingangsanschlüsse an den Ausgangsanschluss zu koppeln, betreibbar ist, wobei die Schaltung umfasst: mehrere Eingangstransistoren, wobei bei jedem Eingangstransistor die Basis oder das Gate an einen jeweiligen von mehreren Eingangsanschlussknoten gekoppelt ist, der Emitter oder die Source an Masse gekoppelt ist und der Kollektor oder der Drain an einen Zwischenknoten gekoppelt ist, wobei jeder Eingangstransistor den jeweiligen der mehreren Eingangsanschlussknoten aktiviert, wenn seine Basis oder sein Gate vorgespannt ist, und den jeweiligen der mehreren Eingangsanschlussknoten deaktiviert, wenn seine Basis oder sein Gate geerdet ist; einen Ausgangstransistor, bei dem die Basis oder das Gate an einen Vorspannungsknoten gekoppelt ist, der Emitter oder die Source an den Zwischenknoten gekoppelt ist und der Kollektor oder der Drain an einen Ausgangsanschlussknoten gekoppelt ist, wobei die Basis oder das Gate des Eingangstransistors für jeden aktivierten Eingangsanschlussknoten vorgespannt ist, um einen ersten Ruhestrom I0 durch den Eingangstransistor bereitzustellen, wenn nur einer der mehreren Eingangsanschlussknoten, die an den Zwischenknoten gekoppelt sind, aktiviert ist, und vorgespannt ist, um einen zweiten Ruhestrom Io/n bereitzustellen, wenn n der mehreren Ausgangsanschlussknoten, die an den Zwischenknoten gekoppelt sind, aktiviert sind, wobei n größer als eins ist.A combination / steering amplifier circuit operable in a steering mode to couple a selected one of a plurality of input terminals to an output terminal and in a combination mode to couple each of the plurality of input terminals to the output terminal, the circuit comprising: a plurality of input transistors, wherein each input transistor has the base or gate coupled to a respective one of a plurality of input terminal nodes, the emitter or source is coupled to ground, and the collector or drain is coupled to an intermediate node, each input transistor activating the respective one of the plurality of input terminal nodes when its Base or gate is biased, and deactivates the respective one of the plurality of input terminal nodes when its base or gate is grounded; an output transistor having the base or gate coupled to a bias node, the emitter or source coupled to the intermediate node, and the collector or drain coupled to an output terminal node, the base or gate of the input transistor for each activated input terminal node is biased to provide a first quiescent current I 0 through the input transistor when only one of the plurality of input terminal nodes coupled to the intermediate node is activated and is biased to provide a second quiescent current Io / n when n of the plurality of output terminal nodes, coupled to the intermediate node are activated, where n is greater than one. Schaltung nach Anspruch 5, wobei die Basis oder das Gate jedes Eingangstransistors kapazitiv an den Eingangsanschlussknoten gekoppelt ist und die Vorspannungen für den ersten und den zweiten Ruhestrom über eine Drosselimpedanz empfängt.Circuit after Claim 5 wherein the base or gate of each input transistor is capacitively coupled to the input terminal node and receives the bias voltages for the first and second quiescent currents via a choke impedance. Schaltung nach einem der Ansprüche 4 bis 5, wobei der Zwischenknoten ein positiver Knoten ist, die mehreren Eingangsanschlussknoten positive Eingangsanschlussknoten sind und der Ausgangsanschlussknoten ein positiver Ausgangsanschlussknoten ist und wobei die Schaltung ferner umfasst: einen zweiten Satz von Eingangstransistoren, wobei bei jedem Eingangstransistor in dem zweiten Satz die Basis oder das Gate an einen jeweiligen von mehreren negativen Eingangsanschlussknoten gekoppelt ist, der Emitter oder die Source an Masse gekoppelt ist und der Kollektor oder der Drain an einen negativen Zwischenknoten gekoppelt ist, wobei jeder Eingangstransistor in dem zweiten Satz den jeweiligen der mehreren negativen Eingangsanschlussknoten aktiviert, wenn seine Basis oder sein Gate vorgespannt ist, und den jeweiligen der mehreren negativen Eingangsanschlussknoten deaktiviert, wenn seine Basis oder sein Gate geerdet ist; einen zweiten Ausgangstransistor, bei dem die Basis oder das Gate an einen Vorspannungsknoten gekoppelt ist, der Emitter oder die Source an den negativen Zwischenknoten gekoppelt ist und der Kollektor oder der Drain an einen negativen Ausgangsanschlussknoten gekoppelt ist, wobei jeder der mehreren Eingangsanschlüsse ein Differenzeingangssignal über entsprechende der positiven und der negativen Eingangsanschlussknoten akzeptiert und der Ausgangsanschluss ein Differenzausgangssignal die positiven und die negativen Ausgangsanschlussknoten liefert.Circuit according to one of the Claims 4 to 5 , wherein the intermediate node is a positive node, the plurality of input terminal nodes are positive input terminal nodes, and the The output terminal node is a positive output terminal node, and wherein the circuit further comprises: a second set of input transistors, each input transistor in the second set having the base or gate coupled to a respective one of a plurality of negative input terminal nodes, the emitter or the source coupled to ground and the collector or drain is coupled to a negative intermediate node, each input transistor in the second set activating the respective one of the plurality of negative input terminal nodes when its base or gate is biased and deactivating the respective one of the plurality of negative input terminal nodes when its base or gate is biased its gate is grounded; a second output transistor having the base or gate coupled to a bias node, the emitter or source coupled to the negative intermediate node, and the collector or drain coupled to a negative output terminal node, each of the plurality of input terminals receiving a differential input signal via respective ones the positive and negative input terminal nodes accepts and the output terminal provides a differential output signal of the positive and negative output terminal nodes. Multiple-Input Multiple-Output-Verstärkerschaltung, die betreibbar ist, um jedes von einem ausgewählten Eingangsanschluss oder einer Kombination von Eingangsanschlüssen an jedes von einem ausgewählten Ausgangsanschluss oder einer Kombination von Ausgangsanschlüssen zu koppeln, wobei die Schaltung umfasst: N Eingangstransistoren, wobei N größer als eins ist, wobei bei jedem der Eingangstransistoren die Basis oder das Gate an einen jeweiligen der N Eingangsanschlussknoten gekoppelt ist, der Emitter oder die Source an Masse gekoppelt ist und der Kollektor oder der Drain an einen Zwischenknoten gekoppelt ist, wobei jeder Eingangstransistor den jeweiligen der N Eingangsanschlussknoten aktiviert, wenn seine Basis oder sein Gate vorgespannt ist, und den jeweiligen der N Eingangsanschlussknoten deaktiviert, wenn seine Basis oder sein Gate geerdet ist; M Ausgangstransistoren, wobei M größer als eins ist, wobei bei jedem der Ausgangstransistoren die Basis oder das Gate an einen Vorspannungsknoten gekoppelt ist, der Emitter oder die Source an den Zwischenknoten gekoppelt ist und der Kollektor oder der Drain an einen jeweiligen von M Ausgangsanschlussknoten gekoppelt ist, wobei jeder Ausgangstransistor den jeweiligen der M Ausgangsanschlussknoten aktiviert, wenn sein Vorspannungsknoten aktiv gesetzt ist, und den jeweiligen der M Ausgangsanschlussknoten deaktiviert, wenn sein Vorspannungsknoten inaktiv gesetzt ist, wobei die Basis oder das Gate des Eingangstransistors für jeden aktivierten Eingangsanschluss vorgespannt ist, um einen Ruhestrom I0*m/n durch diesen Eingangstransistor bereitzustellen, wobei m die Anzahl aktivierter Ausgangsanschlüsse ist und n die Anzahl aktivierter Eingangsanschlüsse ist, wobei m und n variabel sind.A multiple-input multiple-output amplifier circuit operable to couple each of a selected input port or combination of input ports to each of a selected output port or combination of output ports, the circuit comprising: N input transistors, where N is greater than is one, with each of the input transistors having its base or gate coupled to a respective one of the N input terminal nodes, the emitter or source being coupled to ground, and the collector or drain being coupled to an intermediate node, each input transistor being coupled to the respective one of the N. Input terminal activates when its base or gate is biased and deactivates the respective one of the N input terminal nodes when its base or gate is grounded; M output transistors, where M is greater than one, each of the output transistors having its base or gate coupled to a bias node, the emitter or source coupled to the intermediate node, and the collector or drain coupled to a respective one of M output terminal nodes , wherein each output transistor activates the respective one of the M output terminal nodes when its bias node is set active, and deactivates the respective one of the M output terminal nodes when its bias node is set inactive, the base or gate of the input transistor for each activated input terminal being biased by one To provide quiescent current I 0 * m / n through this input transistor, where m is the number of activated output terminals and n is the number of activated input terminals, where m and n are variable. Schaltung nach Anspruch 7, wobei m variiert, wobei Werte von mindestens eins und zwei genommen werden, und wobei n variiert, wobei Werte von mindestens eins und zwei genommen werden.Circuit after Claim 7 where m varies, taking values of at least one and two, and where n varies, taking values of at least one and two. Schaltung nach Anspruch 7, wobei die Basis oder das Gate jedes Eingangstransistors kapazitiv an den entsprechenden Eingangsanschlussknoten gekoppelt ist und wobei eine Drosselimpedanz jede der Vorspannungen für die möglichen Ruhestromwerte an die Basis oder das Gate des Eingangstransistors liefert.Circuit after Claim 7 wherein the base or gate of each input transistor is capacitively coupled to the corresponding input terminal node and wherein a choke impedance provides each of the bias voltages for the possible quiescent current values to the base or gate of the input transistor. Schaltung nach einem der Ansprüche 7 bis 9, wobei der Zwischenknoten ein positiver Knoten ist, die N Eingangsanschlussknoten positive Eingangsanschlussknoten sind und die M Ausgangsanschlussknoten positive Ausgangsanschlussknoten sind und wobei die Schaltung ferner umfasst: einen zweiten Satz von N Eingangstransistoren, wobei bei jedem der Eingangstransistoren in dem zweiten Satz die Basis oder das Gate an einen jeweiligen von mehreren negativen Eingangsanschlussknoten gekoppelt ist, der Emitter oder die Source an Masse gekoppelt ist und der Kollektor oder der Drain an einen negativen Zwischenknoten gekoppelt ist, wobei jeder Eingangstransistor den jeweiligen der mehreren negativen Eingangsanschlussknoten aktiviert, wenn seine Basis oder sein Gate vorgespannt ist, und den jeweiligen der mehreren negativen Eingangsanschlussknoten deaktiviert, wenn seine Basis oder sein Gate geerdet ist; einen zweiten Satz von M Ausgangstransistoren, wobei bei jedem Ausgangstransistor in dem zweiten Satz die Basis oder das Gate an einen Vorspannungsknoten gekoppelt ist, der Emitter oder die Source an den negativen Zwischenknoten gekoppelt ist und der Kollektor oder der Drain an einen jeweiligen von mehreren negativen Ausgangsanschlussknoten gekoppelt ist, wobei jeder Ausgangstransistor den jeweiligen der mehreren negativen Ausgangsanschlussknoten aktiviert, wenn sein Vorspannungsknoten aktiv gesetzt ist, und den jeweiligen der negativen mehreren Ausgangsanschlussknoten deaktiviert, wenn sein Vorspannungsknoten inaktiv gesetzt ist, wobei jeder der Eingangsanschlüsse ein Differenzeingangssignal über entsprechende der positiven und der negativen Eingangsanschlussknoten akzeptiert und jeder der mehreren Ausgangsanschlüsse ein Differenzausgangssignal über entsprechende der positiven und der negativen Ausgangsanschlussknoten liefert.Circuit according to one of the Claims 7 to 9 wherein the intermediate node is a positive node, the N input terminal nodes are positive input terminal nodes, and the M output terminal nodes are positive output terminal nodes, and wherein the circuit further comprises: a second set of N input transistors, each of the input transistors in the second set being the base or the gate is coupled to a respective one of a plurality of negative input terminal nodes, the emitter or source is coupled to ground, and the collector or drain is coupled to a negative intermediate node, each input transistor activating the respective one of the plurality of negative input terminal nodes when its base or gate is biased and deactivates the respective one of the plurality of negative input terminal nodes when its base or gate is grounded; a second set of M output transistors, each output transistor in the second set having its base or gate coupled to a bias node, the emitter or source coupled to the negative intermediate node, and the collector or drain coupled to a respective one of a plurality of negative output terminal nodes is coupled, each output transistor activates the respective one of the plurality of negative output terminal nodes when its bias node is set active, and deactivates the respective one of the negative plurality of output terminal nodes when its bias node is set inactive, each of the input terminals having a differential input signal over corresponding ones of the positive and negative Input port node accepts and each of the plurality of output ports a differential output signal via corresponding ones of the supplies positive and the negative output terminal node.
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