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DE102012207652A1 - Zweistufiges Verfahren zum Fügen eines Halbleiters auf ein Substrat mit Verbindungsmaterial auf Silberbasis - Google Patents

Zweistufiges Verfahren zum Fügen eines Halbleiters auf ein Substrat mit Verbindungsmaterial auf Silberbasis Download PDF

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DE102012207652A1
DE102012207652A1 DE201210207652 DE102012207652A DE102012207652A1 DE 102012207652 A1 DE102012207652 A1 DE 102012207652A1 DE 201210207652 DE201210207652 DE 201210207652 DE 102012207652 A DE102012207652 A DE 102012207652A DE 102012207652 A1 DE102012207652 A1 DE 102012207652A1
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DE
Germany
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layer
paste
sintered
semiconductor
substrate
Prior art date
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Withdrawn
Application number
DE201210207652
Other languages
English (en)
Inventor
Christiane Frueh
Michael Guenther
Thomas Herboth
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Robert Bosch GmbH
Original Assignee
Robert Bosch GmbH
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Robert Bosch GmbH filed Critical Robert Bosch GmbH
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Priority to PCT/EP2013/056951 priority patent/WO2013167321A1/de
Priority to US14/400,121 priority patent/US20150123263A1/en
Priority to EP13715652.7A priority patent/EP2847787A1/de
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Abstract

Die Erfindung betrifft ein Verfahren zum Fügen eines Halbleiters auf ein Substrat (10) umfassend die Schritte: • Aufbringen einer ersten Pastenschicht (1) einer Sinterpaste auf das Substrat; • Erhitzen und Komprimieren der ersten Pastenschicht zu einer ersten Sinterschicht; • Aufbringen einer zweiten Pastenschicht (2) einer Sinterpaste auf die erste Sinterschicht und Anordnen eines Halbleiters auf der zweiten Pastenschicht; • Erhitzen und Komprimieren der zweiten Pastenschicht (2) zu einer zweiten Sinterschicht. Ferner betrifft die Erfindung ein mittels des Verfahrens hergestelltes Halbleiterbauelement.

Description

  • Die Erfindung betrifft ein Verfahren zum Fügen eines Halbleiters auf ein Substrat.
  • Stand der Technik
  • Das Standardverfahren für Fügeverbindungen in der Elektronik ist Löten. Bis zu 240° C einsetzbare hochtemperaturstabile Lote sind jedoch bleibasiert und können aufgrund der Toxizität von Blei zukünftig nicht mehr verwendet werden. Bleifreie Lote sind zinnbasiert. Dabei ist jedoch der Einsatztemperaturbereich bei ca. 150° C nach oben beschränkt. Eine Alternative für Lötverbindungen, insbesondere für den Einsatz von elektronischer Verbindungstechnik im Hochtemperaturbereich oberhalb von 150° C, stellen Sinterbindungen auf der Basis von Silber dar. Neben der prinzipiellen Einsatzfähigkeit bei hohen Temperaturen ist ein Vorteil dieser Verbindungen die hohe Temperaturwechselfestigkeit gegenüber Loten.
  • Leistungselektronische Bauelemente müssen auf Substraten montiert werden, wobei es aufgrund der hohen Ströme wichtig ist, eine gute elektrische und thermische Ankopplung der Bauelemente an das Substrat zu gewährleisten. Die erwähnten Sinterverbindungen auf der Basis von Silber werden erzeugt, indem eine Paste mit Mikropartikeln oder Nanopartikeln auf Silberbasis zusammengepresst wird, wobei sich die einzelnen Partikel zu einer mechanisch stabilen Sinterschicht zusammenlagern und eine stabile mechanische Verbindung zwischen den beiden an die Sinterschicht angrenzenden Komponenten, dem Substrat und dem Halbleiterbauelement, erzeugt. Zur Erzeugung einer solchen Sinterschicht erfolgt der Auftrag einer Silberpaste auf ein Substrat mit Metalloberfläche. Anschließend erfolgt das Bestücken eines Halbleiters, insbesondere einer Leistungsdiode oder dergleichen auf die nasse Schicht, mit einer anschließenden Trocknung und einem Austreiben des Lösungsmittels bei typischerweise Temperaturen unter 200° C. Eine alternative Variante besteht in einem Bestücken eines Halbleiters auf die getrocknete Schicht und einem Herstellen der Sinterverbindung unter Beaufschlagung mit einem erhöhten Druck.
  • Die Erfahrung zeigt, dass die Sinterschicht häufig entlang der Grenzfläche zum Substrat versagt, wie sich insbesondere über einen entsprechenden Schältest zeigen lässt. Das Problem dieser mangelnden Haftfestigkeit kann gelöst werden, indem der Druck im Sinterprozess angehoben wird. Es hat sich gezeigt, dass die Haftfestigkeit der Sinterschicht näherungsweise linear mit der Normalkraft beim Sinterprozess korreliert. Durch ein Anheben des Drucks im Sinterprozess könnte daher die Haftfestigkeit erhöht werden. Es besteht jedoch bei Drücken in der Größenordnung von 100 MPa bei einem uniaxialen Pressen das Problem, dass zu gleichmäßigen Druckübertragungen auf dem Sinterkontakt Puffermaterialien, wie beispielsweise Silikone verwendet werden müssen. Bei zu weichen Puffermaterialien kann der Druck von 100 MPa nicht auf das Werkstück übertragen werden, so dass ein Übergang zu anderen Anpresswerkstoffen erforderlich ist. Bei Materialien, die in der Lage sind, einen Druck von 100 MPa zu übertragen, wie beispielsweise Metalle, besteht jedoch die Gefahr des Bruchs des Halbleiterbauelementes.
  • Aus der DE 10 2009 008 926 A1 ist ein Verfahren zur Schaffung einer hochtemperatur- und temperaturwechselfesten Verbindung eines Baugruppenhalbleiters und eines Halbleiterbausteins bekannt, bei dem auf die Bereiche der später zu verbindenden einzelnen Halbleiterbausteine eine Metallpulversuspension aufgebracht wird, die Suspensionsschicht unter Ausgasen der flüchtigen Bestandteile und unter Erzeugung einer porösen Schicht getrocknet wird, die poröse Schicht vorverdichtet wird, ohne dass eine vollständige, die Suspensionsschicht durchdringende Versinterung stattfindet, und zur Erlangung einer festen elektrisch und thermisch gut leitenden Verbindung eines Halbleiterbausteins die Verbindung eine ohne Pressdruck durch Temperaturerhöhung erzeugte Sinterverbindung ist, die aus einer getrockneten Metallpulversuspension besteht, die in einem Vorverdichtungsschritt mit dem Verbindungspartner einen ersten transportfesten Kontakt erfahren hat und drucklos unter Temperaturaussinterung verfestigt wurde.
  • Aus der US 2009/0162557 A1 ist ein Verfahren zum Herstellen einer Sinterschicht bekannt, bei der mehrere Schichten erzeugt werden, wobei jeweils lediglich ein Trocknen der Suspensionsschicht durchgeführt wird.
  • Offenbarung der Erfindung
  • Der Kern der Erfindung besteht darin, dass das Verfahren zum Fügen eines Halbleiters auf ein Substrat die folgenden Schritte umfasst:
    • • Aufbringen einer ersten Pastenschicht einer Sinterpaste auf das Substrat;
    • • Erhitzen und Komprimieren der ersten Pastenschicht zu einer ersten Sinterschicht;
    • • Aufbringen einer zweiten Pastenschicht einer Sinterpaste auf die erste Sinterschicht und Anordnen eines Halbleiters auf der zweiten Pastenschicht;
    • • Erhitzen und Komprimieren der zweiten Pastenschicht zu einer zweiten Sinterschicht.
  • Die grundlegende Idee ist somit das Erzeugen einer ersten Sinterschicht unter hohem Druck und/oder hoher Temperatur auf das Substrat und daran anschließend einen weiteren klassischen Sinterprozess, mittels dessen auf die erste Sinterschicht eine weitere Schicht mit Aufbringen des Halbleiters aufgebracht wird, wobei sich beide Sinterschichten zu einer Verbindungsschicht zwischen Halbleiter und Substrat verbinden. Aufgrund der hohen Selbstdiffusion von micro- und nanokristallinen Silberschichten verbinden sich die beiden getrennt erzeugten Sinterschichten zu einer dichten Verbindungsschicht, wobei ein Grenzflächenversagen infolge der Diffusionsvorgänge zwischen den beiden Sinterschichten nicht auftritt.
  • Bei der Pastenschicht handelt es sich um eine beispielsweise im Siebdruck oder Maskendruck aufgetragene Schicht einer Sinterpaste oder Suspension, die sich unter Druck- und Temperaturbeaufschlagung zu einer festen Sinterschicht versintern lässt. Bei der Sinterpaste oder Suspension handelt es sich bevorzugt um eine Sinterpaste oder Suspension enthaltend Silberpartikel zur Erzeugung einer elektrisch leitfähigen und temperaturleitfähigen Sinterschicht auf Silberbasis.
  • Da die erste Sinterschicht ohne den Halbleiter aufgebracht wird, kann ein Versintern unter deutlich höheren Drücken und höheren Temperaturen erfolgen, als dies bei einem aufgebrachten Halbleiter möglich wäre, da wie zuvor beschrieben die Gefahr besteht, dass bei zu hohen Drücken der Halbleiter zerstört wird respektive bei Temperaturen deutlich über beispielsweise 300° C der Halbleiter seine elektronische Funktionsfähigkeit verlieren könnte. Da die erste Sinterschicht ohne den Halbleiter erzeugt wird, kann dies unter erheblich höheren Drücken und Temperaturen erfolgen, wodurch eine hochfeste Verbindung von erster Sinterschicht zum Substrat erzeugt wird, wodurch die Gefahr des Grenzflächenversagens an der Grenzfläche zum Substrat überwunden werden kann.
  • Nach einem weiteren Aspekt der Erfindung erfolgt vor dem Erhitzen und Komprimieren der ersten und/oder der zweiten Pastenschicht ein Trocknen der Pastenschicht bei einer Temperatur von bis zu 200° C. Insbesondere kann eine offene Trocknung der Pastenschicht durchgeführt werden. Bevorzugt erfolgt das Erhitzen und Komprimieren der ersten Pastenschicht bei höherem Druck und/oder bei höherer Temperatur, als das Erhitzen und Komprimieren der zweiten Pastenschicht.
  • Kern der Erfindung ist somit ein zweistufiges Sinterverfahren, wobei in der ersten Stufe eine Sinterschicht mit geringer Porosität und hoher mechanischer Festigkeit und thermomechanischer Wechselbeständigkeit erzeugt wird, indem eine Sinterpastenschicht beispielsweise durch Maskendruck oder Siebdruck auf ein Substrat aufgebracht wird. Es kann ein Trocknungsschritt zum Austreiben von Lösemitteln, insbesondere bei Temperaturen unter 200° C, insbesondere eine offene Trocknung der Sinterpastenschicht durchgeführt werden, wobei anschließend eine Versinterung der Pastenschicht zu einer ersten Sinterschicht unter Temperatur- und Druckbeaufschlagung durchgeführt wird, um zu einer mechanisch stabilen Verbindung zwischen Sinterschicht und Substrat zu gelangen. In der zweiten Stufe erfolgt die Anbindung des Halbleiters über eine zweite Sinterschicht. Dabei wird eine Sinterpastenschicht, beispielsweise über Maskendruck oder Siebdruck auf die erste Sinterschicht aufgebracht und es erfolgt ein Bestücken des Halbleiters auf die zweite Sinterpastenschicht mit einer anschließenden Versinterung der Pastenschicht zu einer zweiten Sinterschicht unter Temperatur- und Druckbeaufschlagung zur Herstellung einer mechanisch stabilen elektrisch und thermisch leitfähigen Verbindung zwischen der ersten Sinterschicht und der zweiten Sinterschicht sowie zwischen der zweiten Sinterschicht und dem anzubindenden Halbleiterbauelement. Bei der Versinterung der zweiten Pastenschicht zur zweiten Sinterschicht ist dabei der Temperatur- und Druckbereich so gewählt, dass das Halbleiterbauelement nicht beschädigt wird. Vor oder nach dem Bestücken des Halbleiters, aber vor der Versinterung der zweiten Pastenschicht, kann ein Trocknungsschritt zum Austreiben von Lösemitteln, insbesondere bei Temperaturen unter 200° C durchgeführt werden.
  • Das Erhitzen und Komprimieren der ersten Pastenschicht kann bei einer Temperatur im Bereich von 200° C bis zu 600° C und/oder bei einem Druck im Bereich von 5 MPa bis zu 120 MPa erfolgen. Die Dauer der Temperatur- und/oder Druckbeaufschlagung bei der Versinterung der ersten Pastenschicht zur ersten Sinterschicht kann im Bereich von 10 Sekunden bis zu 60 Minuten liegen. Das Erhitzen und Komprimieren der zweiten Pastenschicht kann bei einer Temperatur von 150° C bis zu 400° C und/oder bei einem Druck von 5 MPa bis zu 40 MPa erfolgen, insbesondere für eine Dauer von 10 Sekunden bis zu 60 Minuten. Zu beachten ist, dass das Erhitzen und Komprimieren der zweiten Pastenschicht zu der zweiten Sinterschicht mit dem bestückten Halbleiterbauelement in einem Druck- und Temperaturbereich erfolgt, bei dem eine Beschädigung des Halbleiterbauelementes ausgeschlossen werden kann.
  • Der besondere Vorteil der Erfindung liegt daran, dass bei der Herstellung der ersten Sinterschicht keine Berücksichtigung und Einhaltung maximaler Druckbeaufschlagungen oder Temperaturen bedingt durch ein aufgebrachtes Halbleiterbauelement beachtet werden muss, da lediglich eine erste Sinterschicht mit geringer Porosität und hoher mechanischer Qualität auf dem Substrat erzeugt werden muss. Durch das erfindungsgemäße zweistufige Verfahren erfolgt eine Verlagerung der maximalen in der Verbindungsschicht auftretenden Spannungen vom Randbereich der Anbindung Sinterschicht zum Substrat in den Mittenbereich der Sinterschichten und es wird eine hochfeste Verbindung von Sinterschicht zu Substrat durch eine hohe Temperatur und/oder Druckbeaufschlagung im ersten Sinterschritt erzeugt, wodurch ein Versagen der Sinterschicht im Grenzbereich von Sinterschicht zu Substrat ausgeschlossen werden kann. Hierdurch wird die im Stand der Technik erfahrungsgemäß dominierenden Schwachstelle der Sinterschichtverbindung ausgeräumt.
  • Nach einem weiteren Aspekt der Erfindung weist die erste Sinterschicht eine geringere Porosität auf, als die zweite Sinterschicht. Durch wiederholtes Aufbringen einer Pastenschicht einer Sinterpaste auf die untere Sinterschicht und anschließendes Erhitzen und Komprimieren der Pastenschicht können mehr als zwei Sinterschichten erzeugt werden, wobei auf die oberste Pastenschicht der Halbleiter aufgebracht und danach ein Erhitzen und Komprimieren der obersten Pastenschicht zur obersten Sinterschicht erfolgt. Insbesondere können nach einem weiteren Aspekt der Erfindung drei Sinterschichten erzeugt werden, wobei die mittlere Sinterschicht strukturiert sein kann. Es können Schichten unterschiedlicher Dicken, Porositäten und spezifischer Zusammensetzungen und/oder unterschiedlicher lateraler Abmessungen erzeugt werden. Es ist möglich, die Verbindung zwischen Substrat und Halbleiter aus mehr als zwei gedruckten Sinterpastenschichten bzw. Sinterschichten zu erzeugen, insbesondere drei Sinterschichten umfassend, wobei eine oder mehrere Sinterschichten strukturiert sein können und wobei auf die oberste Schicht der Sinterpaste der Halbleiter aufgetragen wird. Ferner können die Sinterpasten der verschiedenen Pastenschichten unterschiedliche Zusammensetzungen, insbesondere unterschiedliche Additive aufweisen.
  • Ferner können eine oder mehrere Sinterschichten derart ausgestaltet sein, dass die Sinterschicht eine höhere Flächenbelegungsdichte der Sinterelemente in der Mitte der Kontaktfläche aufweist, wobei am Rand der Kontaktfläche die Flächenbelegungsdichte der Sinterelemente geringer sein kann als in der Mitte, wodurch sich die Zuverlässigkeit der Sinterverbindung im Randbereich weiter erhöht. Durch die hohe Flächenbelegungsdichte der Sinterelemente in der Mitte der Kontaktfläche ist wiederum eine gute thermische und elektrische Leitfähigkeit in den Bereichen gewährleistet, in denen im Betrieb des Halbleiterbauelementes typischerweise eine hohe Temperaturentwicklung auftritt.
  • Die Flächenbelegungsdichte der Sinterelemente auf dem Substrat kann jedoch auch dergestalt ausgebildet sein, dass vom Mittelbereich der Kontaktfläche zu dem Randbereich hin die Flächenbelegungsdichte in Richtung auf den Randbereich erhöht wird, um insbesondere den Randbereich der Sinterverbindung zu stärken und einer Rissbildung entgegenzuwirken. Es ist somit möglich, durch eine bestimmte Vorgabe der Partikelverteilung innerhalb der aufzubringenden Sinterpastenschicht unterschiedlicher Porositäten und strukturelle Eigenschaften innerhalb einer jeden Sinterschicht vorzugeben.
  • Die Erfindung sowie vorteilhafte Ausgestaltungen gemäß den Merkmalen der weiteren Ansprüche werden im folgenden anhand der in der Zeichnung dargestellten Ausführungsform näher erläutert. Es zeigen:
  • 1 Das Aufbringen einer ersten Schicht auf das Substrat;
  • 2 Das Aufbringen einer zweiten Schicht einer Sinterpaste auf die erste Sinterschicht und das Bestücken eines Halbleiters auf die zweite Pastenschicht zur Erzeugung der Verbindung des Halbleiters mit dem Substrat.
  • Anhand der 1 und 2 wird das erfindungsgemäße Verfahren zum Fügen eines Halbleiters auf ein Substrat nachfolgend erläutert. In 1 ist dargestellt ein Substrat 10. Bei dem Substrat 10 kann es sich um ein Metallsubstrat, insbesondere ein Kupfersubstrat oder ein mit Metall beschichtetes Substrat handeln. Dieses Substrat kann insbesondere eine Edelmetalloberfläche, beispielsweise durch eine Nickel-Gold-Metallisierung aufweisen. Auf das Substrat 10 wird eine erste Schicht einer Silberpaste 1 im Maskendruck oder Siebdruck aufgebracht. Anschließend erfolgt eine offene Trocknung der Silberpastenschicht 1 zum Austreiben des Lösungsmittels. Diese offene Trocknung erfolgt bei Temperaturen unter 200° C.
  • Unter Beaufschlagung der Pastenschicht 1 mit einem Druck im Bereich von 5 bis 120 MPa und bei einer Temperatur von 200°C bis 600° C für eine Dauer von 10 Sekunden bis 60 Minuten wird die erste Sinterschicht 1 erzeugt. Dabei kommt das Presswerkzeug 30 zum Einsatz, um die Schicht zu komprimieren und zu versintern. Die Druckbeaufschlagung der Sinterpastenschicht 1 bei der Versinterung zur ersten Sinterschicht 1 wird durch die Pfeile 40 charakterisiert. Durch die sehr hohe Druck- und Temperaturbeaufschlagung der ersten Schicht 1 wird eine stabile Verbindung zwischen Sinterschicht 1 und Substrat 10 erzeugt. Die Sinterpaste besteht aus Mikro- und/oder Nanopartikeln mit dem Hauptbestandteil Silber.
  • Da auf die erste Schicht 1 noch kein Halbleiter aufgebracht wurde, kann mittels des Werkzeuges 30 ein sehr hoher Druck während der Versinterung erzeugt werden, da nicht die Gefahr der Beschädigung eines Halbleiters besteht, so dass eine sehr feste Verbindung zwischen Sinterschicht 1 und Substrat 10 erzeugt wird.
  • In 2 ist dargestellt der weitere Schritt zur Erzeugung der Verbindung des Halbleiters 20 mit dem Substrat 10 über die Sinterschichten 1 und 2. Nach dem Versintern der ersten Schicht 1 wird auf die erste Sinterschicht 1 im Maskendruck oder Siebdruck eine Silberpaste zur Erzeugung einer zweiten Schicht 2 aufgetragen. In die nasse Schicht 2 erfolgt das Bestücken des Halbleiters 20. Bei dem Halbleiter 20 kann es sich beispielsweise um einen Leistungstransistor, eine Leistungsdiode oder ein anderes Leistungsbauelement handeln. Insbesondere kann es sich bei dem Halbleiter 20 um einen MOSFET, einen IGBT, einen JFET, einen BJT, einen schaltbaren Thyristor oder ein ähnliches Bauelement handeln oder ein solches Bauelement umfassen.
  • Vor dem Versintern der zweiten Pastenschicht zu einer zweiten Sinterschicht 2 kann ein Trocknen der zweiten Schicht zum Austreiben des Lösungsmittels erfolgen. Anschließend erfolgt ein Versintern der zweiten Pastenschicht zur zweiten Sinterschicht 2 unter Druck- und Temperaturbeaufschlagung für eine Dauer von 10 Sekunden bis zu 60 Minuten je nach Anforderung, wobei die Druck- und Temperaturbeaufschlagung so gewählt wird, dass der Halbleiter 20 keinesfalls beschädigt wird. Als Druckbereich kann hier ein Druck von bis zu 40 MPa vorgesehen sein und eine Temperatur im Bereich von 150° C bis zu 400°C, je nach Verträglichkeit des Halbleiters 20. Insgesamt erfolgt das Versintern der zweiten Sinterschicht 2 bei gleichem oder niedrigerem Druck und/oder bei gleicher oder niedrigerer Temperatur als das Versintern der ersten Sinterschicht 1, so dass die erste und die zweite Sinterschicht aufgrund des Kornwachstums unter Temperatureinfluss unterschiedliche Korngrößen aufweisen können.
  • In der ersten Stufe, welche anhand von 1 erläutert wurde, erfolgt somit die Erzeugung einer ersten Sinterschicht 1 mit geringer Porosität und hoher mechanischer Festigkeit und hoher thermomechanischer Wechselbeständigkeit.
  • Der Halbleiter 20 wird sodann in einem zweiten Schritt, wie anhand von 2 erläutert, über eine zweite Sinterschicht 2 mit der ersten Sinterschicht 1 verbunden und somit auf das Substrat 10 gefügt.
  • Durch den sehr hohen Druck und die sehr hohe Temperatur bei dem Sinterprozess zur Erzeugung der ersten Sinterschicht 1, wird die Haftfestigkeit der ersten Sinterschicht 1 auf dem Substrat 10 durch eine Vergrößerung der effektiven Kontaktfläche zwischen den Silberpartikeln der ersten Sinterschicht 1 und der Oberfläche des Substrates 10 deutlich erhöht. Aufgrund der hohen Selbstdiffusion der mikro- oder nanokristallinen Sinterschichten 1, 2 auf Silberbasis ist ein Grenzflächenversagen zwischen den beiden Sinterschichten 1, 2 ausgeschlossen und es ergibt sich eine zuverlässige Verbindung zwischen den beiden Sinterschichten 1, 2 zur Anbindung des Halbleiters 20 auf das Substrat 10.
  • Die mit dem erfindungsgemäßen Verfahren hergestellten Halbleiterbauelemente, d. h. die Halbleiterbauelemente, bei denen der Halbleiter 20 mit dem erfindungsgemäßen mehrstufigen Verfahren auf das Substrat 10 gefügt wurde, eignet sich besonders zur Anwendung in hoch temperaturbelasteten, hoch strombelasteten oder temperaturwechselbelasteten Bauelementen, wobei verschiedenste elektronische und leistungselektronische Bauelemente auf ein Substrat gefügt werden können. Möglich ist auch ein Fügen großflächiger Verbindungen von Halbleitern 20 auf ein Substrat 10, insbesondere zur Wärmeabfuhr, wenn ein Substrat 10 auf einem Wärmeableitblech angeordnet wird.
  • ZITATE ENTHALTEN IN DER BESCHREIBUNG
  • Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.
  • Zitierte Patentliteratur
    • DE 102009008926 A1 [0005]
    • US 2009/0162557 A1 [0006]

Claims (10)

  1. Verfahren zum Fügen eines Halbleiters auf ein Substrat (10) umfassend die Schritte: • Aufbringen einer ersten Pastenschicht (1) einer Sinterpaste auf das Substrat (10); • Erhitzen und Komprimieren der ersten Pastenschicht (1) zu einer ersten Sinterschicht; • Aufbringen einer zweiten Pastenschicht (2) einer Sinterpaste auf die erste Sinterschicht (1) und Anordnen eines Halbleiters auf der zweiten Pastenschicht (2); • Erhitzen und Komprimieren der zweiten Pastenschicht (2) zu einer zweiten Sinterschicht.
  2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, dass vor dem Erhitzen und Komprimieren der ersten und/oder der zweiten Pastenschicht (1, 2) ein Trocknen der Pastenschicht (1, 2) bei einer Temperatur von bis zu 200°C durchgeführt wird, insbesondere eine offene Trocknung durchgeführt wird.
  3. Verfahren nach Anspruch 1 oder 2, dadurch gekennzeichnet, dass das Erhitzen und Komprimieren der ersten Pastenschicht (1) bei höherem Druck und/oder bei höherer Temperatur als das Erhitzen und Komprimieren der zweiten Pastenschicht (2) erfolgt.
  4. Verfahren nach einem der vorherigen Ansprüche, dadurch gekennzeichnet, dass das Erhitzen und Komprimieren der ersten Pastenschicht (1) bei einer Temperatur von 200°C bis zu 600°C und/oder einem Druck von 5 MPa bis zu 120 MPa erfolgt, insbesondere für eine Dauer von 10 s bis zu 60 min.
  5. Verfahren nach einem der vorherigen Ansprüche, dadurch gekennzeichnet, dass das Erhitzen und Komprimieren der zweiten Pastenschicht (2) bei einer Temperatur von 150°C bis zu 400°C und/oder einem Druck von 5 MPa bis zu 40 MPa erfolgt, insbesondere für eine Dauer von 10 s bis zu 60 min.
  6. Verfahren nach einem der vorherigen Ansprüche, dadurch gekennzeichnet, dass die erste Sinterschicht (1) eine geringere Porosität aufweist als die zweite Sinterschicht (2).
  7. Verfahren nach einem der vorherigen Ansprüche, dadurch gekennzeichnet, dass mehr als zwei Sinterschichten (1, 2) durch wiederholtes Aufbringen einer Pastenschicht (1, 2) einer Sinterpaste auf die untere Sinterschicht und anschließendes Erhitzen und Komprimieren der Pastenschicht (1, 2) erzeugt sind, wobei auf die oberste Pastenschicht der Halbleiter aufgebracht und danach ein Erhitzen und Komprimieren der obersten Pastenschicht zur obersten Sinterschicht erfolgt.
  8. Verfahren nach einem der vorherigen Ansprüche, dadurch gekennzeichnet, dass drei Sinterschichten erzeugt worden sind, wobei eine oder mehrere Sinterschicht/en strukturiert ist/sind.
  9. Verfahren nach einem der vorherigen Ansprüche, dadurch gekennzeichnet, dass die Sinterpasten der verschiedenen Pastenschichten unterschiedliche Zusammensetzungen, insbesondere unterschiedliche Additive, aufweisen.
  10. Halbleiterbauelement, wobei ein Halbleiter auf ein Substrat aufgebracht ist, dadurch gekennzeichnet, dass der Halbleiter mit einem Verfahren nach einem der vorherigen Ansprüche auf das Substrat gefügt wurde.
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102013226334A1 (de) * 2013-12-18 2015-06-18 Robert Bosch Gmbh Schaltungsträger mit einem sinterverbundenenen Halbleiterbaustein
DE102014104272A1 (de) * 2014-03-26 2015-10-01 Heraeus Deutschland GmbH & Co. KG Träger und Clip jeweils für ein Halbleiterelement, Verfahren zur Herstellung, Verwendung und Sinterpaste
CN105632954A (zh) * 2014-11-20 2016-06-01 英飞凌科技股份有限公司 用于制造半导体芯片和金属层间的材料配合的连接的方法
DE102017113153A1 (de) * 2017-06-14 2018-12-20 Infineon Technologies Ag Chip mit sinterbarem Oberflächenmaterial

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102014209690B4 (de) 2014-05-21 2020-02-20 Robert Bosch Gmbh Kommutierungszelle
US10559659B2 (en) * 2016-04-06 2020-02-11 Mitsubishi Electric Corporation Power semiconductor device
US20180166369A1 (en) * 2016-12-14 2018-06-14 Texas Instruments Incorporated Bi-Layer Nanoparticle Adhesion Film
US9865527B1 (en) 2016-12-22 2018-01-09 Texas Instruments Incorporated Packaged semiconductor device having nanoparticle adhesion layer patterned into zones of electrical conductance and insulation
US9941194B1 (en) 2017-02-21 2018-04-10 Texas Instruments Incorporated Packaged semiconductor device having patterned conductance dual-material nanoparticle adhesion layer
CN113206018B (zh) * 2021-04-23 2022-07-08 天津工业大学 一种纳米银焊膏低温大面积均匀烧结方法

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20090162557A1 (en) 2004-02-18 2009-06-25 Guo-Quan Lu Nanoscale metal paste for interconnect and method of use
DE102009008926A1 (de) 2009-02-13 2010-08-19 Danfoss Silicon Power Gmbh Verfahren zur Schaffung einer hochtemperatur- und temperaturwechselfesten Verbindung eines Baugruppen-Halbleiters und eines Halbleitersbausteins mit einem temperaturbeaufschalgenden Verfahren
DE102009040076A1 (de) * 2009-09-04 2011-03-10 W.C. Heraeus Gmbh Metallpaste mit Oxidationsmittel
EP2388810A2 (de) * 2010-05-21 2011-11-23 Toyota Jidosha Kabushiki Kaisha Halbleitervorrichtung mit einem Verbindungsteil mit zwei oder mehr Schichten von durch Diffusion verbundenen Metallnanopartikeln und Herstellungsverfahren dafür
JP2012009703A (ja) * 2010-06-25 2012-01-12 Shindengen Electric Mfg Co Ltd 半導体装置の接合方法、および、半導体装置

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5012239B2 (ja) * 2007-06-13 2012-08-29 株式会社デンソー 接合方法及び接合体
WO2011108498A1 (ja) * 2010-03-02 2011-09-09 株式会社トクヤマ メタライズド基板の製造方法
DE102010044326A1 (de) * 2010-09-03 2012-03-08 Heraeus Materials Technology Gmbh & Co. Kg Verwendung von aliphatischen Kohlenwasserstoffen und Paraffinen als Lösemittel in Silbersinterpasten
US8736052B2 (en) * 2011-08-22 2014-05-27 Infineon Technologies Ag Semiconductor device including diffusion soldered layer on sintered silver layer

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20090162557A1 (en) 2004-02-18 2009-06-25 Guo-Quan Lu Nanoscale metal paste for interconnect and method of use
DE102009008926A1 (de) 2009-02-13 2010-08-19 Danfoss Silicon Power Gmbh Verfahren zur Schaffung einer hochtemperatur- und temperaturwechselfesten Verbindung eines Baugruppen-Halbleiters und eines Halbleitersbausteins mit einem temperaturbeaufschalgenden Verfahren
DE102009040076A1 (de) * 2009-09-04 2011-03-10 W.C. Heraeus Gmbh Metallpaste mit Oxidationsmittel
EP2388810A2 (de) * 2010-05-21 2011-11-23 Toyota Jidosha Kabushiki Kaisha Halbleitervorrichtung mit einem Verbindungsteil mit zwei oder mehr Schichten von durch Diffusion verbundenen Metallnanopartikeln und Herstellungsverfahren dafür
JP2012009703A (ja) * 2010-06-25 2012-01-12 Shindengen Electric Mfg Co Ltd 半導体装置の接合方法、および、半導体装置

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102013226334A1 (de) * 2013-12-18 2015-06-18 Robert Bosch Gmbh Schaltungsträger mit einem sinterverbundenenen Halbleiterbaustein
DE102013226334B4 (de) 2013-12-18 2019-04-25 Robert Bosch Gmbh Schaltungsträger mit einem sinterverbundenen Halbleiterbaustein
DE102014104272A1 (de) * 2014-03-26 2015-10-01 Heraeus Deutschland GmbH & Co. KG Träger und Clip jeweils für ein Halbleiterelement, Verfahren zur Herstellung, Verwendung und Sinterpaste
US10347566B2 (en) 2014-03-26 2019-07-09 Heraeus Deutschland GmbH & Co. KG Carrier and clip each having sinterable, solidified paste for connection to a semiconductor element, corresponding sintering paste, and corresponding production method and use
CN105632954A (zh) * 2014-11-20 2016-06-01 英飞凌科技股份有限公司 用于制造半导体芯片和金属层间的材料配合的连接的方法
CN105632954B (zh) * 2014-11-20 2018-07-13 英飞凌科技股份有限公司 用于制造半导体芯片和金属层间的材料配合的连接的方法
DE102017113153A1 (de) * 2017-06-14 2018-12-20 Infineon Technologies Ag Chip mit sinterbarem Oberflächenmaterial
DE102017113153B4 (de) 2017-06-14 2022-06-15 Infineon Technologies Ag Elektronisches Gerät mit Chip mit gesintertem Oberflächenmaterial

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