DE102018125383A1 - FinFET Vorrichtung und Verfahren zu deren Bildung - Google Patents
FinFET Vorrichtung und Verfahren zu deren Bildung Download PDFInfo
- Publication number
- DE102018125383A1 DE102018125383A1 DE102018125383.4A DE102018125383A DE102018125383A1 DE 102018125383 A1 DE102018125383 A1 DE 102018125383A1 DE 102018125383 A DE102018125383 A DE 102018125383A DE 102018125383 A1 DE102018125383 A1 DE 102018125383A1
- Authority
- DE
- Germany
- Prior art keywords
- gate
- fin
- film
- over
- spacer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 238000000034 method Methods 0.000 title claims abstract description 149
- 230000015572 biosynthetic process Effects 0.000 title description 11
- 125000006850 spacer group Chemical group 0.000 claims abstract description 141
- 230000008569 process Effects 0.000 claims abstract description 114
- 239000000758 substrate Substances 0.000 claims abstract description 37
- 238000000151 deposition Methods 0.000 claims abstract description 18
- 239000010410 layer Substances 0.000 claims description 133
- 238000005530 etching Methods 0.000 claims description 39
- 239000000463 material Substances 0.000 claims description 36
- 239000004065 semiconductor Substances 0.000 claims description 26
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 claims description 20
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 19
- 229910052710 silicon Inorganic materials 0.000 claims description 19
- 239000010703 silicon Substances 0.000 claims description 19
- 238000000231 atomic layer deposition Methods 0.000 claims description 17
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 15
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 15
- 229910052757 nitrogen Inorganic materials 0.000 claims description 10
- NBVXSUQYWXRMNV-UHFFFAOYSA-N fluoromethane Chemical compound FC NBVXSUQYWXRMNV-UHFFFAOYSA-N 0.000 claims description 7
- 229910052751 metal Inorganic materials 0.000 claims description 7
- 239000002184 metal Substances 0.000 claims description 7
- QGZKDVFQNNGYKY-UHFFFAOYSA-N Ammonia Chemical compound N QGZKDVFQNNGYKY-UHFFFAOYSA-N 0.000 claims description 6
- 238000001020 plasma etching Methods 0.000 claims description 5
- 239000002243 precursor Substances 0.000 claims description 5
- 239000000945 filler Substances 0.000 claims description 4
- 239000007789 gas Substances 0.000 claims description 4
- 229910021529 ammonia Inorganic materials 0.000 claims description 3
- 230000007423 decrease Effects 0.000 claims description 3
- MROCJMGDEKINLD-UHFFFAOYSA-N dichlorosilane Chemical compound Cl[SiH2]Cl MROCJMGDEKINLD-UHFFFAOYSA-N 0.000 claims description 3
- 239000011229 interlayer Substances 0.000 claims description 3
- 238000011049 filling Methods 0.000 claims description 2
- 229920002120 photoresistant polymer Polymers 0.000 description 13
- 238000004140 cleaning Methods 0.000 description 12
- 239000012535 impurity Substances 0.000 description 10
- 229910052814 silicon oxide Inorganic materials 0.000 description 10
- 238000002513 implantation Methods 0.000 description 9
- 239000011810 insulating material Substances 0.000 description 8
- 238000000206 photolithography Methods 0.000 description 7
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 6
- 238000004519 manufacturing process Methods 0.000 description 6
- 150000004767 nitrides Chemical class 0.000 description 6
- 239000003989 dielectric material Substances 0.000 description 5
- 239000002019 doping agent Substances 0.000 description 5
- 238000011065 in-situ storage Methods 0.000 description 5
- 239000012774 insulation material Substances 0.000 description 5
- 238000002955 isolation Methods 0.000 description 5
- -1 InAlAs Inorganic materials 0.000 description 4
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 4
- 238000000137 annealing Methods 0.000 description 4
- 150000001875 compounds Chemical class 0.000 description 4
- 230000008021 deposition Effects 0.000 description 4
- 239000007943 implant Substances 0.000 description 4
- 239000012212 insulator Substances 0.000 description 4
- 239000005360 phosphosilicate glass Substances 0.000 description 4
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 description 4
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 4
- 239000000126 substance Substances 0.000 description 4
- CPELXLSAUQHCOX-UHFFFAOYSA-N Hydrogen bromide Chemical compound Br CPELXLSAUQHCOX-UHFFFAOYSA-N 0.000 description 3
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 3
- 229910052782 aluminium Inorganic materials 0.000 description 3
- 230000004888 barrier function Effects 0.000 description 3
- 239000005388 borosilicate glass Substances 0.000 description 3
- 239000004020 conductor Substances 0.000 description 3
- 238000009792 diffusion process Methods 0.000 description 3
- 230000009969 flowable effect Effects 0.000 description 3
- 238000000059 patterning Methods 0.000 description 3
- 229910010271 silicon carbide Inorganic materials 0.000 description 3
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 description 3
- XKRFYHLGVUSROY-UHFFFAOYSA-N Argon Chemical compound [Ar] XKRFYHLGVUSROY-UHFFFAOYSA-N 0.000 description 2
- JBRZTFJDHDCESZ-UHFFFAOYSA-N AsGa Chemical compound [As]#[Ga] JBRZTFJDHDCESZ-UHFFFAOYSA-N 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 2
- 229910005540 GaP Inorganic materials 0.000 description 2
- 229910000530 Gallium indium arsenide Inorganic materials 0.000 description 2
- 229910000673 Indium arsenide Inorganic materials 0.000 description 2
- GPXJNWSHGFTCBW-UHFFFAOYSA-N Indium phosphide Chemical compound [In]#P GPXJNWSHGFTCBW-UHFFFAOYSA-N 0.000 description 2
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 2
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 description 2
- 238000004380 ashing Methods 0.000 description 2
- 229910052796 boron Inorganic materials 0.000 description 2
- 230000001488 breeding effect Effects 0.000 description 2
- 238000001312 dry etching Methods 0.000 description 2
- 238000000407 epitaxy Methods 0.000 description 2
- 229910052732 germanium Inorganic materials 0.000 description 2
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 2
- RPQDHPTXJYYUPQ-UHFFFAOYSA-N indium arsenide Chemical compound [In]#[As] RPQDHPTXJYYUPQ-UHFFFAOYSA-N 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 229910044991 metal oxide Inorganic materials 0.000 description 2
- 239000000203 mixture Substances 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- 229910052698 phosphorus Inorganic materials 0.000 description 2
- 239000011574 phosphorus Substances 0.000 description 2
- 238000005240 physical vapour deposition Methods 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
- 229910021332 silicide Inorganic materials 0.000 description 2
- 229910017115 AlSb Inorganic materials 0.000 description 1
- 229910000980 Aluminium gallium arsenide Inorganic materials 0.000 description 1
- 229910005542 GaSb Inorganic materials 0.000 description 1
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 1
- 229910005898 GeSn Inorganic materials 0.000 description 1
- BPQQTUXANYXVAA-UHFFFAOYSA-N Orthosilicate Chemical compound [O-][Si]([O-])([O-])[O-] BPQQTUXANYXVAA-UHFFFAOYSA-N 0.000 description 1
- HMDDXIMCDZRSNE-UHFFFAOYSA-N [C].[Si] Chemical compound [C].[Si] HMDDXIMCDZRSNE-UHFFFAOYSA-N 0.000 description 1
- NCZAACDHEJVCBX-UHFFFAOYSA-N [Si]=O.[C] Chemical compound [Si]=O.[C] NCZAACDHEJVCBX-UHFFFAOYSA-N 0.000 description 1
- 229910045601 alloy Inorganic materials 0.000 description 1
- 239000000956 alloy Substances 0.000 description 1
- 230000004075 alteration Effects 0.000 description 1
- UQZIWOQVLUASCR-UHFFFAOYSA-N alumane;titanium Chemical compound [AlH3].[Ti] UQZIWOQVLUASCR-UHFFFAOYSA-N 0.000 description 1
- 229910021417 amorphous silicon Inorganic materials 0.000 description 1
- 229910052786 argon Inorganic materials 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 229910052788 barium Inorganic materials 0.000 description 1
- 238000009395 breeding Methods 0.000 description 1
- 239000006227 byproduct Substances 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 239000012159 carrier gas Substances 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 238000010276 construction Methods 0.000 description 1
- 229910052802 copper Inorganic materials 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 230000001419 dependent effect Effects 0.000 description 1
- 238000005137 deposition process Methods 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000001035 drying Methods 0.000 description 1
- 230000009977 dual effect Effects 0.000 description 1
- 238000002474 experimental method Methods 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- HZXMRANICFIONG-UHFFFAOYSA-N gallium phosphide Chemical compound [Ga]#P HZXMRANICFIONG-UHFFFAOYSA-N 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 229910052735 hafnium Inorganic materials 0.000 description 1
- 239000001307 helium Substances 0.000 description 1
- 229910052734 helium Inorganic materials 0.000 description 1
- SWQJXJOGLNCZEY-UHFFFAOYSA-N helium atom Chemical compound [He] SWQJXJOGLNCZEY-UHFFFAOYSA-N 0.000 description 1
- 229910000042 hydrogen bromide Inorganic materials 0.000 description 1
- 230000001771 impaired effect Effects 0.000 description 1
- WPYVAWXEWQSOGY-UHFFFAOYSA-N indium antimonide Chemical compound [Sb]#[In] WPYVAWXEWQSOGY-UHFFFAOYSA-N 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 229910052746 lanthanum Inorganic materials 0.000 description 1
- 229910052745 lead Inorganic materials 0.000 description 1
- 238000001459 lithography Methods 0.000 description 1
- 229910052749 magnesium Inorganic materials 0.000 description 1
- 230000000873 masking effect Effects 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 150000002739 metals Chemical class 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 229910003465 moissanite Inorganic materials 0.000 description 1
- 230000007935 neutral effect Effects 0.000 description 1
- 239000011295 pitch Substances 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 238000011417 postcuring Methods 0.000 description 1
- 238000002360 preparation method Methods 0.000 description 1
- 239000012495 reaction gas Substances 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 229910052707 ruthenium Inorganic materials 0.000 description 1
- 238000007789 sealing Methods 0.000 description 1
- 238000009394 selective breeding Methods 0.000 description 1
- 239000005368 silicate glass Substances 0.000 description 1
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
- 229910052719 titanium Inorganic materials 0.000 description 1
- 239000010936 titanium Substances 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
- 229910052726 zirconium Inorganic materials 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66545—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a dummy, i.e. replacement gate in a process wherein at least a part of the final gate is self aligned to the dummy gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
- H01L29/7855—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET with at least two independent gates
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02107—Forming insulating materials on a substrate
- H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
- H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
- H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
- H01L21/0217—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon nitride not containing oxygen, e.g. SixNy or SixByNz
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02107—Forming insulating materials on a substrate
- H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
- H01L21/02205—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition
- H01L21/02208—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition the precursor containing a compound comprising Si
- H01L21/02211—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition the precursor containing a compound comprising Si the compound being a silane, e.g. disilane, methylsilane or chlorosilane
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02107—Forming insulating materials on a substrate
- H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
- H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
- H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
- H01L21/02271—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
- H01L21/0228—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition deposition by cyclic CVD, e.g. ALD, ALE, pulsed CVD
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/28008—Making conductor-insulator-semiconductor electrodes
- H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
- H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
- H01L21/28088—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being a composite, e.g. TiN
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/311—Etching the insulating layers by chemical or physical means
- H01L21/31105—Etching inorganic layers
- H01L21/31111—Etching inorganic layers by chemical means
- H01L21/31116—Etching inorganic layers by chemical means by dry-etching
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/823418—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the source or drain structures, e.g. specific source or drain implants or silicided source or drain structures or raised source or drain structures
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/823431—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/8238—Complementary field-effect transistors, e.g. CMOS
- H01L21/823821—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
- H01L23/5329—Insulating materials
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
- H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
- H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
- H01L27/0924—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors including transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/0843—Source or drain regions of field-effect devices
- H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
- H01L29/41725—Source or drain electrodes for field effect devices
- H01L29/41791—Source or drain electrodes for field effect devices for transistors with a horizontal current flow in a vertical sidewall, e.g. FinFET, MuGFET
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
- H01L29/4966—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a composite material, e.g. organic material, TiN, MoSi2
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66568—Lateral single gate silicon transistors
- H01L29/66613—Lateral single gate silicon transistors with a gate recessing step, e.g. using local oxidation
- H01L29/66621—Lateral single gate silicon transistors with a gate recessing step, e.g. using local oxidation using etching to form a recess at the gate location
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66742—Thin film unipolar transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
- H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
- H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
- H01L29/6681—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET using dummy structures having essentially the same shape as the semiconductor body, e.g. to provide stability
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/8238—Complementary field-effect transistors, e.g. CMOS
- H01L21/823814—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the source or drain structures, e.g. specific source or drain implants or silicided source or drain structures or raised source or drain structures
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/8238—Complementary field-effect transistors, e.g. CMOS
- H01L21/823864—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate sidewall spacers, e.g. double spacers, particular spacer material or shape
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
- H01L29/161—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table including two or more of the elements provided for in group H01L29/16, e.g. alloys
- H01L29/165—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table including two or more of the elements provided for in group H01L29/16, e.g. alloys in different semiconductor regions, e.g. heterojunctions
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/6656—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using multiple spacer layers, e.g. multiple sidewall spacers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
- H01L29/7848—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate the means being located in the source/drain region, e.g. SiGe source and drain
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Ceramic Engineering (AREA)
- Chemical & Material Sciences (AREA)
- Chemical Kinetics & Catalysis (AREA)
- Composite Materials (AREA)
- Crystallography & Structural Chemistry (AREA)
- Materials Engineering (AREA)
- General Chemical & Material Sciences (AREA)
- Inorganic Chemistry (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
Ein Verfahren enthält ein Bilden einer Finne, die über ein Substrat ragt; Bilden einer Gate-Struktur über der Finne; Bilden eines Gate-Abstandhalters entlang einer Seitenwand der Gate-Struktur, wo eine obere Oberfläche der Gate-Struktur durch den Gate-Abstandhalter freigelegt ist; Abscheiden eines Gate-Films über der Gate-Struktur, dem Gate-Abstandhalter und der Finne; Durchführen eines oder mehrerer Ätzprozesse nach Abscheiden des Gate-Films, wo der eine oder die mehreren Ätzprozesse einen ersten Abschnitt des Gate-Films von einer oberen Oberfläche der Finne entfernen und eine Vertiefung in der Finne bilden, wo nach dem einen oder den mehreren Ätzprozessen ein zweiter Abschnitt des Gate-Films an einer Seitenwand des Gate-Abstandhalters verbleibt; und Bilden eines epitaxialen Source/Drain-Gebiets in der Vertiefung.
Description
- HINTERGRUND
- Halbleitervorrichtungen werden in einer Reihe elektronischer Anwendungen verwendet, wie zum Beispiel Personal Computern, Mobiltelefonen, Digitalkameras und anderen elektronischen Geräten. Halbleitervorrichtungen werden typischerweise durch aufeinanderfolgendes Abscheiden von isolierenden oder dielektrischen Schichten, leitfähigen Schichten und Halbleitermaterialschichten über einem Halbleitersubstrat und Strukturieren der verschiedenen Materialschichten mittels Lithografie gebildet, um Schaltungskomponenten und -elemente darauf zu bilden.
- Die Halbleiterindustrie verbessert ständig die Integrationsdichte verschiedener elektronischer Komponenten (z.B. Transistoren, Dioden, Widerstände, Kondensatoren usw.) durch kontinuierliche Verringerungen in minimaler Merkmalgröße, die eine Integration von mehr Komponenten in einer bestimmten Fläche erlauben. Da die minimalen Merkmalgrößen verringert werden, entstehen jedoch zusätzliche Probleme, die behandelt werden sollten.
- Figurenliste
- Aspekte der vorliegenden Offenbarung werden am besten aus der folgenden ausführlichen Beschreibung verständlich, wenn diese mit den beiliegenden Figuren gelesen wird. Es wird festgehalten, dass gemäß der Standardpraxis in der Industrie verschiedene Merkmale nicht maßstabgetreu gezeichnet sind. Tatsächlich können die Dimensionen der verschiedenen Merkmale der deutlichen Besprechung wegen beliebig vergrößert oder verkleinert sein.
-
1 zeigt ein Beispiel eines FinFET in einer dreidimensionalen Ansicht gemäß einigen Ausführungsformen. -
2 ,3 ,4 ,5 ,6 ,7 ,8A ,8B ,9A ,9B ,10A ,10B ,11A ,11B ,12A ,12B ,12C ,12D ,13A ,13B ,13C ,13D ,14A ,14B ,15A ,15B ,16A ,16B ,17A ,17B ,18A und18B sind Querschnittsansichten von Zwischenstufen in der Herstellung einer FinFET Vorrichtung100 gemäß einer Ausführungsform. -
19 zeigt ein Ablaufdiagramm eines Verfahrens zum Bilden einer Halbleitervorrichtung gemäß einigen Ausführungsformen. - AUSFÜHRLICHE BESCHREIBUNG
- Die folgende Offenbarung sieht viele verschiedene Ausführungsformen oder Beispiele zur Implementierung verschiedener Merkmale der Erfindung vor. Spezielle Beispiele von Komponenten und Anordnungen sind in der Folge zur Vereinfachung der vorliegenden Offenbarung beschrieben. Diese sind natürlich lediglich Beispiele und nicht als Einschränkung gedacht. Zum Beispiel kann die Bildung eines ersten Merkmals über oder auf einem zweiten Merkmal in der folgenden Beschreibung Ausführungsformen enthalten, in welchen das erste und zweite Merkmal in direktem Kontakt gebildet sind, und kann auch Ausführungsformen enthalten, in welchen zusätzliche Merkmale zwischen den ersten und zweiten Merkmalen gebildet sein können, so dass die ersten und zweiten Merkmale nicht in direktem Kontakt sein mögen.
- Ferner können raumbezogene Begriffe, wie „unterhalb“, „unter“, „niedriger“, „oberhalb“, „oberer“ und dergleichen hier zur einfachen Beschreibung verwendet werden, um ein Verhältnis eines Elements oder Merkmals zu einem oder mehreren anderen Element(en) oder Merkmal(en) zu beschreiben, die in den Figuren dargestellt sind. Die raumbezogenen Begriffe sollen unterschiedliche Orientierungen der Vorrichtung in Verwendung oder Betrieb zusätzlich zu der in den Figuren dargestellten Orientierung beinhalten. Die Vorrichtung kann anders orientiert (90 Grad oder in anderen Orientierungen gedreht) sein und die raumbezogenen Deskriptoren, die hier verwendet werden, können ebenso dementsprechend interpretiert werden.
- Ausführungsformen der vorliegenden Offenbarung sind in Zusammenhang mit einer Bildung von Halbleitervorrichtungen und insbesondere im Zusammenhang mit einer Bildung von Finnen-Feldeffekttransistor-, (FinFET), Vorrichtungen beschrieben. Prinzipien der Offenbarung können auch bei anderen Arten von Halbleitervorrichtung wie ebenen Vorrichtungen angewendet werden. Zusätzlich sind hier besprochene Ausführungsformen im Zusammenhang einer FinFET-Vorrichtung besprochen, die unter Verwendung eines Gate-Last-Prozesses gebildet werden. In anderen Ausführungsformen kann ein Gate-First-Prozess verwendet werden.
- In manchen Ausführungsformen wird, nachdem Gate-Abstandhalter um eine Gate-Struktur (z.B. entlang deren Seitenwänden) gebildet wird, die über eine Finne angeordnet ist, ein Gate-Film über der Gate-Struktur, dem Gate-Abstandhalter und der Finne gebildet. Der Gate-Abstandhalter kann Gate-Dichtungsabstandhalter an Seitenwänden der Gate-Struktur und zweite Gate-Abstandhalter (z.B. Low-K Gate-Abstandhalter) am Gate-Dichtungsabstandhalter enthalten. Anschließend wird ein Ätzprozess, wie ein anisotropischer Ätzprozess, durchgeführt, um Abschnitte des Gate-Films von der oberen Oberfläche der Finne und von der oberen Oberfläche der Gate-Struktur zu entfernen. Der Ätzprozess bildet eine Vertiefung in der Finne. Nach dem Ätzprozess erstreckt sich der verbleibende Abschnitt des Gate-Films entlang den Seitenwänden der Gate-Abstandhalter von der oberen Oberfläche der Finne zur oberen Oberfläche der Gate-Struktur. Der verbleibende Abschnitt des Gate-Films schützt die Gate-Abstandhalter vor folgenden Reinigungs-/Ätzprozessen, um z.B. einen Verlust an Low-K Material der Gate-Abstandhalter zu verhindern. Anschließend wird ein Reinigungsprozess durchgeführt, um die Oberflächen der Vertiefung zu reinigen, und es wird ein epitaxiales Source/Drain-Gebiet in der Vertiefung der Finne gebildet.
-
1 zeigt ein Beispiel eines FinFET in einer dreidimensionalen Ansicht gemäß einigen Ausführungsformen. Der FinFET umfasst eine Finne58 auf einem Substrat50 (z.B. ein Halbleitersubstrat). Isolierungsgebiete56 sind an gegenüberliegenden Seiten der Finne58 angeordnet und die Finne58 ragt über und zwischen benachbarten Isolierungsgebieten56 hervor. Eine Gate-Dielektriumschicht92 ist entlang Seitenwänden und über einer Deckfläche der Finne58 vorhanden und eine Gate-Elektrode94 ist über der Gate-Dielektriumschicht92 vorhanden. Source/Drain-Gebiete82 sind in gegenüberliegenden Seiten der Finne58 in Bezug auf die Gate-Dielektriumschicht92 und Gate-Elektrode94 angeordnet.1 zeigt ferner Referenzquerschnitte, die in späteren Figuren verwendet werden. QuerschnittA-A verläuft entlang einer Längsachse der Gate-Elektrode94 und in einer Richtung, zum Beispiel senkrecht zur Richtung eine Stromflusses zwischen den Source/Drain-Gebieten82 des FinFET. QuerschnittB-B ist senkrecht zu QuerschnittA-A und verläuft entlang einer Längsachse der Finne58 und in einer Richtung zum Beispiel eines Stromflusses zwischen den Source/Drain-Gebieten82 des FinFET. QuerschnittC-C verläuft parallel zu QuerschnittA-A und erstreckt sich durch ein Source/Drain-Gebiet des FinFET. Folgende Figuren beziehen sich der Klarheit wegen auf diese Referenzquerschnitte. -
2 bis18B sind Querschnittsansichten von Zwischenstufen in der Herstellung einer FinFET-Vorrichtung100 gemäß einer Ausführungsform.2 bis7 zeigen ReferenzquerschnittA-A , dargestellt in1 , mit Ausnahme von mehreren Finnen/Gate-Strukturen. In8A bis18B sind Figuren, die mit einer Bezeichnung „A “ enden, entlang ReferenzquerschnittA-A dargestellt, der in1 dargestellt ist, und Figuren, die mit einer Bezeichnung „B“ enden, sind entlang eines ähnlichen QuerschnittsB-B dargestellt, der in1 dargestellt ist, mit Ausnahme von mehreren Finnen/Gate-Strukturen.12C ,12D ,13C und13D sind entlang ReferenzquerschnittC-C dargestellt, der in1 dargestellt ist, mit Ausnahme von mehreren Finnen/Gate-Strukturen. - In
2 ist ein Substrat50 bereitgestellt. Das Substrat50 kann ein Halbleitersubstrat, wie ein Bulk-Halbleiter, ein Halbleiter-auf-Isolator (SOI) Substrat oder dergleichen sein, das dotiert (z.B. mit einem Dotierungsmittel vom p-Typ oder n-Typ) dotiert oder undotiert sein kann. Das Substrat50 kann ein Wafer, wie ein Siliziumwafer sein. Im Allgemeinen ist ein SOI-Substrat eine Schicht aus einem Halbleitermaterial, die auf einer Isolatorschicht gebildet ist. Die Isolatorschicht kann zum Beispiel eine vergrabene Oxid-, (BOX), Schicht, eine Siliziumoxidschicht oder dergleichen sein. Die Isolatorschicht ist auf einem Substrat, typischerweise einem Silizium- oder Glassubstrat bereitgestellt. Andere Substrate, wie ein mehrschichtiges oder Gradientensubstrat, können ebenso verwendet werden. In manchen Ausführungsformen kann das Halbleitermaterial des Substrats50 Silizium; Germanium; einen Verbindungshalbleiter, enthaltend Siliziumcarbid, Galliumarsen, Galliumphosphid, Indiumphosphid, Indiumarsenid und/oder Indiumantimonid; ein Legierungshalbleiter, enthaltend SiGe, GaAsP, AlInAs, AlGaAs, GaInAs, GaInP und/oder GaInAsP; oder Kombinationen davon enthalten. - Das Substrat
50 hat ein Gebiet50B und ein Gebiet50C . Das Gebiet50B kann zum Bilden von Vorrichtungen vom n-Typ dienen, wie NMOS-Transistoren, z.B. n-Typ FinFETs. Das Gebiet50C kann zum Bilden von Vorrichtungen vom p-Typ dienen, wie PMOS-Transistoren, z.B. p-Typ FinFETs. Das Gebiet50B kann physisch vom Gebiet50C getrennt sein (wie durch Teiler51 dargestellt) und es kann eine beliebige Anzahl von Vorrichtungsmerkmalen (z.B. andere aktive Vorrichtungen, dotierte Gebiete, Isolationsstrukturen, usw.) zwischen dem Gebiet50B und dem Gebiet50C angeordnet sein. In manchen Ausführungsformen werden sowohl das Gebiet50B als auch das Gebiet50C verwendet, um denselben Typ von Vorrichtungen zu verwenden, wobei beispielsweise beide Gebiete für n-Typ-Vorrichtungen oder p-Typ-Vorrichtungen sind. - In
3 sind Finnen58 im Substrat50 gebildet. Die Finnen58 sind Halbleiterstreifen. In manchen Ausführungsformen können die Finnen58 im Substrat50 durch Ätzen von Gräben im Substrat50 gebildet werden. Das Ätzen kann jeder annehmbare Ätzprozess sein, wie ein reaktives Ionenätzen (Reactive Ion Etch, RIE), neutrales Strahlätzen (Neutral Beam Etch, NBE), dergleichen oder eine Kombination davon. Das Ätzen kann anisotropisch sein. - Die Finnen können durch jedes geeignete Verfahren strukturiert werden. Zum Beispiel können die Finnen unter Verwendung eines oder mehrerer Fotolithografieprozesse strukturiert werden, enthaltend Doppelstrukturierungs- oder Mehrfachstrukturierungsprozesse. Im Allgemeinen kombinieren Doppelstrukturierungs- oder Mehrfachstrukturierungsprozesse Fotolithografie und selbstausgerichtete Prozesse, wodurch Strukturen erzeugt werden können, die zum Beispiel kleinere Teilungen haben als sonst mit einem einzelnen, direkten Fotolithografieprozess erhältlich sind. Zum Beispiel wird in einer Ausführungsform eine Opferschicht über einem Substrat gebildet und unter Verwendung eines Fotolithografieprozesses strukturiert. Abstandhalter werden entlang der strukturierten Opferschicht unter Verwendung eines selbstausgerichteten Prozesses gebildet. Die Opferschicht wird dann entfernt und die verbleibenden Abstandhalter können dann zum Strukturieren der Finnen verwendet werden.
- In
4 wird ein Isoliermaterial54 über dem Substrat50 und zwischen benachbarten Finnen58 gebildet. Das Isoliermaterial54 kann ein Oxid, wie Siliziumoxid, ein Nitrid, dergleichen oder eine Kombination davon sein und kann durch eine hochdichte chemische Plasmaaufdampfung (High Density Plasma Chemical Vapor Depostion, HDP-CVD), eine fließfähige CVD (FCVD) (z.B. eine auf CVD-basierte Materialabscheidung in einem fernen Plasmasystem und Nachhärten desselben, um es zu einem anderen Material, wie ein Oxid, umzuwandeln), dergleichen oder eine Kombination davon sein. Es können andere Isoliermaterialien, die durch einen akzeptablen Prozess gebildet werden, verwendet werden. In der dargestellten Ausführungsform ist das Isoliermaterial54 Siliziumoxid, das durch einen FCVD-Prozess gebildet wird. Ein Temperprozess kann durchgeführt werden, sobald das Isoliermaterial gebildet ist. In einer Ausführungsform wird das Isoliermaterial54 so gebildet, dass überschüssiges Isoliermaterial54 die Finnen58 bedeckt. - In
5 wird ein Planarisierungsprozess an dem Isoliermaterial54 angewendet. In manchen Ausführungsformen enthält der Planarisierungsprozess ein chemisch-mechanisches Polieren (CMP), einen Rückätzprozess, Kombinationen davon oder dergleichen. Der Planarisierungsprozess legt die Finnen58 frei. Obere Oberflächen der Finnen58 und des Isoliermaterials54 sind nach Beendigung des Planarisierungsprozesses bündig. - In
6 wird das Isoliermaterial54 vertieft, um Grabenisolierungs-(Shallow Trench Isolation, STI) Gebiete56 zu bilden. Das Isoliermaterial54 wird so vertieft, dass Finnen58 im Gebiet50B und im Gebiet50C zwischen benachbarten STI-Gebieten56 vorragen. Ferner können die oberen Oberflächen der STI-Gebiete56 eine flache Oberfläche, wie dargestellt, eine konvexe Oberfläche, eine konkave Oberfläche (wie eine Schüssel) oder eine Kombination davon haben. Die oberen Oberflächen der STI-Gebiete56 können durch ein geeignetes Ätzen flach, konvex und/oder konkav gebildet werden. Die STI-Gebiete56 können unter Verwendung eines akzeptablen Ätzprozesses vertieft werden, wie jenem, der für das Material des Isoliermaterials54 selektiv ist. Zum Beispiel kann eine geeignete Trockentechnik oder ein Nassätzen verwendet werden. - Ein Durchschnittsfachmann auf dem Gebiet wird sofort erkennen, dass der Prozess, der in Bezug auf
2 bis6 beschrieben ist, nur ein Beispiel ist, wie die Finnen58 gebildet werden können. In manchen Ausführungsformen kann eine dielektrische Schicht über einer Deckfläche des Substrats50 gebildet werden; Gräben können durch die dielektrische Schicht geätzt werden; homoepitaxiale Strukturen können epitaxial in den Gräben gezüchtet werden; und die dielektrische Schicht kann vertieft werden, sodass die homoepitaxialen Strukturen von der dielektrischen Schicht zur Bildung von Finnen vorragen. In manchen Ausführungsformen können heteroepitaxiale Strukturen für die Finnen58 verwendet werden. Zum Beispiel können die Finnen58 in5 vertieft werden und ein Material, das sich von den Finnen58 unterscheidet, kann an deren Stelle expitaxial gezüchtet werden. In einer noch weiteren Ausführungsform kann eine dielektrische Schicht über einer Deckfläche des Substrats50 gebildet werden; Gräben können durch die dielektrische Schicht geätzt werden; heteroepitaxiale Strukturen können expitaxial in den Gräben unter Verwendung eines Materials gezüchtet werden, das sich vom Substrat50 unterscheidet; und die dielektrische Schicht kann vertieft werden, sodass die heteroepitaxialen Strukturen von der dielektrischen Schicht zur Bildung der Finnen58 vorragen. In manchen Ausführungsformen können dort, wo homoepitaxiale oder heteroepitaxiale Strukturen expitaxial gezüchtet werden, die gezüchteten Materialen während des Züchtens in situ dotiert werden, was vorangehende und folgende Implantationen vermeiden kann, obwohl In situ- und Implantationsdotierung gemeinsam verwendet werden können. Ferner kann es vorteilhaft sein, ein Material in einem NMOS-Gebiet expitaxial zu züchten, das sich von dem Material in einem PMOS-Gebiet unterscheidet. In verschiedenen Ausführungsformen können die Finnen58 aus Siliziumgermanium (SixGe1-x, wobei x im Bereich von 0 bis 1 sein kann), Siliziumcarbid, reinem oder im Wesentlichen reinen Germanium, einemIII-V Verbindungshalbleiter, einemII-VI Verbindungshalbleiter oder dergleichen gebildet sein. Zum Beispiel enthalten die verfügbaren Materialien zum Bilden einesIII-V Verbindungshalbleiters, ohne aber darauf beschränkt zu sein, InAs, AlAs, GaAs, InP, GaN, InGaAs, InAlAs, GaSb, AlSb, AlP, GaP und dergleichen. - Ferner können in
6 geeignete Wannen (nicht dargestellt) in den Finnen58 und/oder dem Substrat50 gebildet werden. In manchen Ausführungsformen kann eine P-Wanne im Gebiet50B gebildet werden und eine N-Wanne kann im Gebiet50C gebildet werden. In manchen Ausführungsformen werden eine P-Wanne oder eine N-Wanne sowohl in Gebiet50B als auch in Gebiet50C gebildet. - In den Ausführungsformen mit verschiedenen Wannenarten können die verschiedenen Implantationsschritte für das Gebiet
50B und das Gebiet50C unter Verwendung eines Fotolacks oder anderer Masken erreicht werden. Zum Beispiel kann ein Fotolack über den Finnen58 und den STI-Gebieten56 im Gebiet50B gebildet werden. Der Fotolack wird strukturiert, um das Gebiet50C des Substrats50 , wie ein PMOS-Gebiet, freizulegen. Der Fotolack kann unter Verwendung einer Spin-on-Technik gebildet und unter Verwendung akzeptabler Fotolithografietechniken strukturiert werden. Sobald der Fotolack strukturiert ist, wird eine n-Typ Unreinheitsimplantation im Gebiet50C durchgeführt und der Fotolack kann als Maske dienen, um im Wesentlichen eine Implantation von n-Typ Unreinheiten in das Gebiet50B , wie ein NMOS-Gebiet, zu verhindern. Die n-Typ Unreinheiten können Phosphor, Arsen oder dergleichen sein, implantiert im Gebiet zu einer Konzentration gleich oder kleiner 1018 cm-3, wie zwischen etwa 1017 cm-3 und etwa 1018 cm-3. Nach der Implantation wird der Fotolack entfernt, wie durch einen akzeptablen Veraschungsprozess. - Nach der Implantation des Gebiets
50C wird ein Fotolack über den Finnen58 und den STI-Gebieten56 im Gebiet50C gebildet. Der Fotolack wird strukturiert, um das Gebiet50B des Substrats50 , wie das NMOS-Gebiet, freizulegen. Der Fotolack kann unter Verwendung einer Spin-on-Technik gebildet werden und kann unter Verwendung akzeptabler Fotolithografietechniken strukturiert werden. Sobald der Fotolack strukturiert ist, kann eine p-Typ Unreinheitsimplantation im Gebiet50B durchgeführt werden und der Fotolack kann als eine Maske dienen, um im Wesentlichen eine Implantation von p-Typ Unreinheiten in das Gebiet50C , wie das PMOS-Gebiet zu verhindern. Die p-Typ Unreinheiten können Bor, BF2, oder dergleichen sein, implantiert im Gebiet zu einer Konzentration von gleich oder kleiner 1018 cm-3, wie zwischen etwa 1017 cm-3 und etwa 1018 cm-3. Nach der Implantation kann der Fotolack entfernt werden, wie durch einen akzeptablen Veraschungsprozess. - Nach Implantation des Gebiets
50B und des Gebiets50C kann ein Tempern durchgeführt werden, um die p-Typ und/oder n-Typ Unreinheiten zu aktivieren, die implantiert wurden. In manchen Ausführungsformen können die gezüchteten Materialien epitaxialer Finnen während des Züchtens in situ dotiert werden, was die Implantationen umgehen kann, obwohl In situ- und Implantationsdotierung gemeinsam verwendet werden können. - In
7 wird eine Dummy-Dielektrikumschicht60 auf den Finnen58 gebildet. Die Dummy-Dielektrikumschicht60 kann zum Beispiel Siliziumoxid, Siliziumnitrid eine Kombination davon oder dergleichen sein und kann gemäß akzeptablen Techniken abgeschieden oder thermisch gezüchtet werden. Die Dummy-Dielektrikumschicht60 ist in7 über der oberen Oberfläche und den Seitenwänden der Finnen58 gebildet dargestellt. Dies ist nur ein nicht einschränkendes Beispiel. Die Dummy-Dielektrikumschicht60 kann auch über den STI-Gebieten56 gebildet werden. Zum Beispiel kann sich die Dummy-Dielektrikumschicht60 kontinuierlich von einer Finne58 zu einer benachbarten Finne58 erstrecken und kann die obere Oberfläche der STI-Gebiete56 bedecken. - Wie in
7 dargestellt, wird eine Dummy-Gate-Schicht62 über der Dummy-Dielektrikumschicht60 gebildet und eine Maskenschicht64 wird über der Dummy-Gate-Schicht62 gebildet. Die Dummy-Gate-Schicht62 kann über der Dummy-Dielektrikumschicht60 gebildet und dann planarisiert werden, wie durch CMP. Die Maskenschicht64 kann dann über der Dummy-Gate-Schicht62 abgeschieden werden. Die Dummy-Gate-Schicht62 kann ein leitfähiges Material sein und kann aus einer Gruppe ausgewählt sein, enthaltend polykristallines Silizium (Polysilizium), polykristallines Silizium-Germanium (poly-SiGe), metallische Nitride, metallische Silicide, metallische Oxide und Metalle. In einer Ausführungsform wird amorphes Silizium abgeschieden und rekristallisiert, um Polysilizium zu erzeugen. Die Dummy-Gate-Schicht62 kann durch physikalisches Aufdampfen (PVD), CVD, Sputterabscheidung oder andere Techniken abgeschieden werden, die in der Technik zum Abscheiden leitfähiger Materialien bekannt sind. Die Dummy-Gate-Schicht62 kann aus anderen Materialien bestehen, die eine hohe Ätzselektivität vom Ätzen darunterliegender Schichten, wie der Dummy-Gate-Dielektriumschicht60 und/oder der STI-Gebiete56 in diesem Beispiel haben. Die Maskenschicht64 kann zum Beispiel Siliziumnitride (z.B. SiN), Siliziumoxidnitrid (z.B. SiON) oder dergleichen enthalten. In diesem Beispiel werden eine einzelne Dummy-Gate-Schicht62 und eine einzelne Maskenschicht64 über das Gebiet50B und das Gebiet50C gebildet. In manchen Ausführungsformen können separate Dummy-Gate-Schichten im Gebiet50B und im Gebiet50C gebildet werden und separate Maskenschichten können im Gebiet50B und im Gebiet50C gebildet werden. -
8A bis18B zeigen verschiedene zusätzliche Schritte in der Herstellung der FinFET-Vorrichtung100 .8A bis18B zeigen Merkmale entweder in Gebiet50B oder dem Gebiet50C . Zum Beispiel können die in8A bis18B gezeigten Strukturen sowohl bei dem Gebiet50B als auch dem Gebiet50C anwendbar sein. Unterschiede (falls vorhanden) in den Strukturen des Gebiets50B und des Gebiets50C sind in dem Text beschrieben, der jeder Figur beigelegt ist. - In
8A und8B kann die Maskenschicht64 unter Verwendung geeigneter Fotolithografie- und Ätztechniken strukturiert werden, um Masken74 zu bilden. Die Struktur der Masken74 kann dann durch eine geeignete Ätztechnik auf die Dummy-Gate-Schicht62 und die Dummy-Dielektrikumschicht60 übertragen werden, um Dummy-Gates72 zu bilden. Die Dummy-Gates72 decken entsprechende Kanalgebiete der Finnen58 ab. Die Struktur der Masken74 kann verwendet werden, um jedes der Dummy-Gates72 physisch von benachbarten Dummy-Gates zu trennen. Die Dummy-Gates72 können auch eine Längsrichtung im Wesentlichen senkrecht zur Längsrichtung entsprechender Finnen58 haben. Eine entsprechende Maske74 , ein Dummy-Gate72 und eine Dummy-Dielektrikumschicht60 können gemeinsam als eine Dummy-Gate-Struktur75 bezeichnet werden. - Ferner wird in
8A und8B eine Gate-Abdichtungsabstandhalterschicht80' (auch als erste Gate-Abstandhalterschicht bezeichnet), z.B. konform, über den Dummy-Gate-Strukturen75 und den Finnen58 gebildet. Die Gate-Abdichtungsabstandhalterschicht80' kann Siliziumoxidkohlenstoffnitrid (z.B. SiOCN), Siliziumnitrid, Siliziumoxidnitrid oder dergleichen umfassen und kann unter Verwendung eines geeigneten Abscheidungsverfahrens gebildet werden, wie Atomlagenabscheidung (ALD). In manchen Ausführungsformen hat die Gate-Abdichtungsabstandhalterschicht80' eine Dicke zwischen etwa 25 Ångström und etwa 35 Ångström, wie etwa 30 Ångström. Anschließend wird eine zweite Gate-Abstandhalterschicht86' , wie eine Low-K Gate-Abstandhalterschicht, (z.B. konform) über der Gate-Abdichtungsabstandhalterschicht80' gebildet. Die zweite Gate-Abstandhalterschicht86' kann z.B. ein Low-K dielektrisches Material, wie SiOCH, SiOCN, Kombinationen davon oder dergleichen umfassen und kann durch ein geeignetes Abscheidungsverfahren wie ALD gebildet werden. In manchen Ausführungsformen hat die zweite Gate-Abstandhalterschicht86' eine Dicke zwischen etwa 30 Ångström und etwa 50 Ångström. - Anschließend werden in
9A und9B Gate-Dichtungsabstandhalter80 (die auch als erste Gate-Abstandhalter bezeichnet werden können) und Gate-Abstandhalter86 (die auch als zweite Gate-Abstandhalter bezeichnet werden können) entlang Seitenwänden der Dummy-Gate-Strukturen75 gebildet. Die Gate-Dichtungsabstandhalter80 und die Gate-Abstandhalter86 können gemeinsam als Gate-Abstandhalter87 bezeichnet werden. Die Gate-Dichtungsabstandhalter80 und die Gate-Abstandhalter86 können durch anisotropisches Ätzen der Gate-Abdichtungsabstandhalterschicht80' bzw. der zweiten Gate-Abstandhalterschicht86' gebildet werden. In manchen Ausführungsformen wird ein anisotropischer Plasmaätzprozess unter Verwendung eines Gases durchgeführt, umfassend Bromwasserstoff (HBr), um die Gate-Abdichtungsabstandhalterschicht80' und die zweite Gate-Abstandhalterschicht86' zu entfernen, die über der oberen Oberfläche der Finne58 und über der oberen Oberfläche der Dummy-Gate-Strukturen75 angeordnet sind. Die verbleibenden Abschnitte der Gate-Abdichtungsabstandhalterschicht80' bilden die Gate-Dichtungsabstandhalter80 , die sich entlang den Seitenwänden der Dummy-Gate-Strukturen75 erstrecken. Die verbleibenden Abschnitte der zweiten Gate-Abstandhalterschicht86' bilden die Gate-Abstandhalter86 , die die Gate-Dichtungsabstandhalter80 umgeben. In der Querschnittsansicht von9B haben die Gate-Dichtungsabstandhalter80 eine L-Form und obere Oberflächen der Dummy-Gate-Struktur75 werden durch die Gate-Abstandhalter87 freigelegt. - In manchen Ausführungsformen wird die Dauer des anisotropischen Ätzprozesses gesteuert, um den anisotropischen Ätzprozess zu stoppen, wenn die obere Oberfläche der Finne
58 freigelegt ist, so dass eine Beschädigung der Finne58 vermieden wird oder verringert ist. Die anisotropische Ätzzeit kann von Faktoren wie den Zusammensetzungen und Dicken der Gate-Abdichtungsabstandhalterschicht80' und der zweiten Gate-Abstandhalterschicht86' abhängig sein und kann z.B. durch Versuche bestimmt werden. Zum Beispiel kann ein Plasmaätzprozess unter Verwendung von HBr über eine Dauer von etwa 14 Sekunden durchgeführt werden, um die Gate-Abstandhalter87 zu bilden. - Anschließend wird in
10A und10B ein Gate-Film89' (z.B. konform) über den Dummy-Gate-Strukturen75 , den Gate-Abstandhaltern87 und den Finnen58 gebildet. Der Gate-Film89' kann ein geeignetes Material wie Siliziumnitrid, Siliziumoxidnitrid oder Siliziumkohlenstoffnitrid umfassen und kann durch ein geeignetes Verfahren wie ALD gebildet werden. In einer beispielhaften Ausführungsform umfasst der Gate-Film89' Siliziumnitrid und wird durch ALD unter Verwendung von Dichlorsilan (SiH2Cl2, oder DCS) und Ammoniak (NH3) als Vorläufer gebildet. Ein Druck des ALD-Prozesses kann zwischen etwa 0 Torr und etwa 9 Torr betragen, eine Temperatur des ALD-Prozesses kann zwischen etwa 450 °C und etwa 700 °C, wie 570 °C betragen. Eine Strömungsrate von SiH2C12 kann zwischen etwa 0,2 Standardkubikzentimeter pro Minute (sccm) und etwa 1 sccm betragen und eine Strömungsrate von NH3 kann zwischen etwa 1 sccm und etwa 6 sccm betragen. Trägergas, wie Argon (Ar), Helium (He) oder dergleichen, kann zum Befördern der Vorläufer in die Abscheidungskammer des ALD-Prozesses verwendet werden. Der Gate-Film89' kann eine Dicke zwischen etwa 30 Ångström und etwa 50 Ångström, wie etwa 40 Ångström haben. - In manchen Ausführungsformen wird während des Bildungsprozesses zur Bildung des Gate-Films
89' die Strömungsrate der Vorläufer (z.B. SiH2Cl2 und NH3) eingestellt, um ein Zielatomverhältnis von Silizium (Si) zu Nitrid (N) im Gate-Film89' zu erreichen, wobei das Zielatomverhältnis zwischen etwa 0,9 und etwa 1,2 ist. Das Atomverhältnis von Si zu N kann als ein Verhältnis zwischen dem Atomprozentsatz von Silizium (Si) im Gate-Film89' und dem Atomprozentsatz von Nitrid (N) im Gate-Film89' berechnet werden. In manchen Ausführungsformen, falls das Atomverhältnis von Si zu N im Gate-Film89' größer als etwa 1,2 ist, kann die Konzentration von Silizium im Gate-Film89' zu hoch sein, sodass in einem anschließenden Epitaxieprozess (siehe12B und deren Besprechung) das epitaxiale Material (siehe 8212B) auf einem verbleibenden Abschnitt (siehe 89 in12B) des Gate-Films89' gebildet (z.B. gezüchtet) werden kann, wodurch die selektive Züchtungseigenschaft des Epitaxieprozesses verloren geht. Mit anderen Worten, das epitaxiale Material82 kann an Seitenwänden des Gate-Films89 in12B gebildet werden, falls das Atomverhältnis von Si zu N im Gate-Film89' größer als etwa 1,2 ist. - Falls im Gegensatz dazu das Atomverhältnis von Si zu N im Gate-Film
89' kleiner als etwa 0,9 ist, kann die Konzentration von Silizium im Gate-Film89' zu gering sein und die mechanische Eigenschaft (z.B. Ätzrate) des Gate-Films89' kann verschlechtert sein, sodass in anschließenden Reinigungs-/Ätzprozess(en) (siehe folgende Besprechung unter Bezugnahme auf11A -12B) Außenabschnitte des Gate-Films89' durch Reinigungs-/Ätzprozess(e) weggeätzt werden können und in die Vertiefungen fallen (siehe59 in11B) , wo die epitaxialen Source/Drain-Gebiete82 gebildet werden. Da das Stickstoff- (N) Element im Gate-Film89' (wenn es in die Vertiefungen59 gefallen ist) die Züchtung der epitaxialen Source/Drain-Gebiete82 beeinträchtigen kann, können die gebildeten epitaxialen Source/Drain-Gebiete82 eine geringere als die Zielgröße (z.B. Volumen) aufweisen, wenn das Atomverhältnis von Si zu N im Gate-Film89' kleiner als etwa 0,9 ist, wodurch die elektrische Leistung der gebildeten FinFET-Vorrichtung100 beeinträchtigt ist (z.B. einen größeren elektrischen Widerstand verursacht). - In manchen Ausführungsformen wird die Dicke des abgeschiedenen Gate-Films
89' so gesteuert, dass sie in einem Zielbereich liegt, wie zwischen etwa 30 Ångström und etwa 50 Ångström. Falls der Gate-Film89' zu dünn ist (z.B. kleiner als etwa 30 Ångström) kann der Gate-Film89' im anschließenden Ätz-/Reinigungsprozessen durchgeätzt werden, um Source/Drain-Gebiete zu bilden, und daher keinen ausreichenden Schutz für die Gate-Abstandhalter87 bieten. Mit anderen Worten, die anschließenden Ätz-/Reinigungsprozesse können die Gate-Abstandhalter86 (z.B. Low-K Gate-Abstandhalter) und die Gate-Dichtungsabstandhalter80 beschädigen (z.B. ätzen) und falls die Gate-Abstandhalter86 und die Gate-Dichtungsabstandhalter80 durchgeätzt werden, kann es zu einem Vorrichtungsversagen der gebildeten FinFET-Vorrichtung100 kommen. Falls im Gegensatz der Gate-Film89' zu dick ist (z.B. größer als etwa 50 Ångström) kann der Gate-Film89' zu viel Raum zwischen z.B. zwei benachbarten Dummy-Gate-Strukturen75 einnehmen und daher kann es schwierig sein, anschließende Verarbeitungsschritte in dem kleinen Raum zwischen zwei benachbarten Gate-Strukturen durchzuführen. Zum Beispiel kann es aufgrund des dicken Gate-Films89' in einer anschließenden Verarbeitung zur Bildung von Source/Drain-Kontakten (siehe112 in18B) schwierig sein, Kontaktöffnungen zwischen Gate-Strukturen zu bilden, die mit den Source/Drain-Gebieten82 ausgerichtet sind. Falls Kontaktöffnungen mit den darunterliegenden Source/Drain-Gebieten82 fehlausgerichtet sind, kann es zu einem Vorrichtungsversagen kommen. - Anschließend wird in
11A und11B ein anisotropischer Ätzprozess, der für das Material des Gate-Films89' und das Material der Finne58 selektiv sein kann (z.B. eine höhere Ätzrate für dieses haben kann), zum Entfernen von Abschnitten des Gate-Films89' durchgeführt, die über den oberen Oberflächen der Dummy-Gate-Strukturen75 , den oberen Oberflächen der Gate-Abstandhalter87 und den oberen Oberflächen der Finnen58 angeordnet sind. Wie in11A und11B dargestellt, bildet der anisotropische Ätzprozess auch Vertiefungen59 in den Finnen58 . Nach dem anisotropischen Ätzprozess erstrecken sich verbleibende Abschnitte des Gate-Films89' , der in der Folge als Gate-Film89 bezeichnet wird, entlang den Seitenwänden jedes Gate-Abstandhalters87 von der oberen Oberfläche der Finne58 zur oberen Oberfläche der Dummy-Gate-Struktur75 , wie in11B dargestellt. Mit anderen Worten, der Gate-Film89 umgibt die Gate-Abstandhalter87 , wodurch die Gate-Abstandhalter87 vor anschließenden Ätz-/Reinigungsprozessen geschützt werden. In der dargestellten Ausführungsform werden der Gate-Film89' und der Gate-Film89 aus einem selben Material gebildet und haben somit eine selbe Zusammensetzung. - In manchen Ausführungsformen ist der anisotropische Ätzprozess ein Trockenätzprozess, wie ein Plasmaätzprozess unter Verwendung einer Gasquelle, die Fluormethan (CH3F) umfasst. Der Plasmaätzprozess kann über eine vorbestimmte Dauer, z.B. etwa 30 Sekunden, zum Entfernen von Abschnitten des Gate-Films
89' und zur Bildung von Vertiefungen59 in der Finne58 durchgeführt werden. In manchen Ausführungsformen ist eine Tiefe D der Vertiefungen59 in einem Bereich zwischen etwa 50 nm und etwa 70 nm, wie etwa 60 nm, obwohl andere Dimensionen auch möglich sind. Aufgrund des Plasmaätzprozesses kann die Dicke des Gate-Films89 in11B kleiner sein als die Dicke des Gate-Films89' in10B . - In manchen Ausführungsformen wird nach Bildung der Vertiefungen
59 ein Reinigungsprozess durchgeführt, um die Oberflächen der Vertiefungen59 in Vorbereitung für die Bildung der epitaxialen Source/Drain-Gebiete82 in den Vertiefungen59 zu reinigen. Der Reinigungsprozess kann Nebenprodukte entfernen, die z.B. durch den vorherigen anisotropischen Ätzprozess gebildet wurden. Der Reinigungsprozess kann Chemikalie(n) verwenden, die den Gate-Film89 ätzt (ätzen). Wie oben besprochen, wird das Atomverhältnis von Si zu N im Gate-Film89 auf zwischen etwa 0,9 und etwa 1,2 gesteuert, sodass Ätzen des Gate-Films89 im Reinigungsprozess minimiert oder reduziert ist, wodurch die Menge an Stickstoffelement (im Gate-Film89 ) verringert ist, die in die Vertiefungen59 fällt. - Anschließend werden in
12A und12B epitaxiale Source/Drain-Gebiete82 in den Vertiefungen59 der Finnen58 gebildet. Die epitaxialen Source/Drain-Gebiete82 werden in den Finnen58 so gebildet, dass jede Dummy-Gate-Struktur75 zwischen entsprechenden benachbarten Paaren der epitaxialen Source/Drain-Gebiete82 angeordnet ist. Die epitaxialen Source/Drain-Gebiete82 im Gebiet50B , z.B. dem NMOS-Gebiet, können durch Maskieren des Gebiets50C , z.B. des PMOS-Gebiets, und dann epitaxiales Züchten der Source/Drain-Gebiete82 in den Vertiefungen59 im Gebiet50B gebildet werden. Die epitaxialen Source/Drain-Gebiete82 können jedes akzeptable Material enthalten, wie für n-Typ FinFETs angemessen ist. Falls zum Beispiel die Finne58 Silizium ist, können die epitaxialen Source/Drain-Gebiete82 im Gebiet50B Silizium, SiC, SiCP, SiP oder dergleichen enthalten. Die epitaxialen Source/Drain-Gebiete82 im Gebiet50B können Oberflächen haben, die sich von entsprechenden Oberflächen der Finnen58 erheben und Facetten haben können. - Die epitaxialen Source/Drain-Gebiete
82 im Gebiet50C , z.B. dem PMOS-Gebiet, können durch Maskieren des Gebiets50B , z.B. des NMOS-Gebiets, und epitaxiales Züchten von Source/Drain-Gebieten82 in den Vertiefungen59 im Gebiet50C gebildet werden. Die epitaxialen Source/Drain-Gebiete82 können jedes akzeptable Material enthalten, wie für p-Typ FinFETs angemessen ist. Falls zum Beispiel die Finne58 Silizium ist, können die epitaxialen Source/Drain-Gebiete82 im Gebiet50C SiGe, SiGeB, Ge, GeSn oder dergleichen umfassen. Die epitaxialen Source/Drain-Gebiete82 im Gebiet50C können auch Oberflächen haben, die sich von entsprechenden Oberflächen der Finnen58 erheben und können Facetten haben. - Die epitaxialen Source/Drain-Gebiete
82 und/oder die Finnen58 können mit Dotierungsmitteln (z.B. N-Typ Dotierungsmittel wie Phosphor oder P-Typ Dotierungsmittel wie Bor) dotiert sein, um Source/Drain-Gebiete zu bilden, gefolgt von einem Tempern. Die Source/Drain-Gebiete82 können eine Unreinheiten- (z.B. Dotierungsmittel) Konzentration zwischen etwa 1019 cm-3 und etwa 1021 cm-3 haben. Die n-Typ und/oder p-Typ Unreinheiten für Source/Drain-Gebiete können eine der zuvor besprochenen Unreinheiten sein. In manchen Ausführungsformen können die epitaxialen Source/Drain-Gebiete82 während der Züchtung in situ dotiert werden. - Infolge der Epitaxieprozesse, die zum Bilden der epitaxialen Source/Drain-Gebiete
82 im Gebiet50B und im Gebiet50C verwendet werden, haben die oberen Oberflächen der epitaxialen Source/Drain-Gebiete Facetten, die sich seitlich nach außen über Seitenwände der Finnen52 hinaus ausdehnen. In manchen Ausführungsformen bewirken diese Facetten, dass angrenzende Source/Drain-Gebiete82 einer selben FinFET-Vorrichtung ineinander übergehen, wie durch12C gezeigt. In anderen Ausführungsformen bleiben angrenzende Source/Drain-Gebiete82 nach Beendigung des Epitaxieprozesses getrennt, wie durch12D gezeigt. In12C und12D ist gezeigt, dass der Gate-Film89 den Raum zwischen angrenzenden Finnen58 (z.B. mit einem rechteckigen Querschnitt) füllt. In anderen Ausführungsformen, z.B. abhängig vom Abstand zwischen angrenzenden Finnen58 und der Dicke des Gate-Films89 , kann sich der Gate-Film89 konform entlang Seitenwänden der Gate-Abstandhalter87 und entlang oberen Oberflächen der Isolierungsgebiete56 erstrecken, wie durch die gestrichelten Linien84 in12C und12D gezeigt. Zum Beispiel kann der Gate-Film89 zwischen angrenzenden Finnen58 eine U-Form bilden und der Gate-Film89 , der nicht zwischen angrenzenden Finnen58 angeordnet ist, kann eine L-Form bilden. Der Einfachheit wegen können folgende Zeichnungen die gestrichelten Linien84 nicht zeigen, wobei klar ist, dass der Gate-Film89 Formen wie durch die gestrichelten Linien84 dargestellt haben kann. - In manchen Ausführungsformen enthält der Epitaxieprozess, der zur Bildung der epitaxialen Source/Drain-Gebiete
82 verwendet wird, mehrere Wachstumszyklen und Ätzzyklen. Die Ätzzyklen können Chemikalie(n) verwenden, die den Gate-Film89 ätzen könnten. Wie oben besprochen, wird das Atomverhältnis von Si zu N im Gate-Film89 auf zwischen etwa 0,9 und etwa 1,2 gesteuert, sodass ein Ätzen des Gate-Films89 in Ätzzyklen minimiert oder reduziert ist, wodurch die Menge an Stickstoffelement (im Gate-Film89 ) verringert wird, die in die Source/Drain-Gebiete82 fällt. In manchen Ausführungsformen ist nach dem Epitaxieprozess die Dicke des Gate-Films89 aufgrund des anisotropischen Ätzprozesses (siehe11B) und der Reinigungs-/Ätzprozesse zwischen etwa 1 Ångström und etwa 15 Ångström, wie etwa 10 Ängström. - Im Beispiel von
12B , hat nach dem Epitaxieprozess ein erstes Ende89U des Gate-Films89 nahe der oberen Oberfläche der Dummy-Gate-Struktur75 aufgrund z.B. der Ätzzyklen des Epitaxieprozesses, die Abschnitte der Gate-Filme89 nahe den Source/Drain-Gebieten82 entfernen eine erste Dicke, die größer als eine zweite Dicke eines zweiten Endes89L des Gate-Films89 ist, der mit der oberen Oberfläche der Finne58 in Kontakt gelangt. In der dargestellten Ausführungsform hat der Gate-Film89 einen ersten Endabschnitt (z.B. einen Abschnitt nahe dem ersten Ende89U) nahe der oberen Oberfläche der Dummy-Gate-Struktur75 , wobei der erste Endabschnitt eine gleichförmige (z.B. gleichförmig innerhalb von Herstellungseinschränkungen) Dicke hat. Der Gate-Film89 hat einen zweiten Endabschnitt (z.B. einen Abschnitt nahe dem zweiten Ende89L) nahe der oberen Oberfläche der Finne58 , wobei der zweite Endabschnitt eine Dicke hat, die abnimmt (z.B. sich konisch verjüngt), während sich der Gate-Film89 zur oberen Oberfläche der Finne58 erstreckt. Im Beispiel von12B nimmt ein Abstand zwischen gegenüberliegenden äußeren Seitenwänden89A und89B (z.B. Seitenwände, die von der Dummy-Gate-Struktur75 weg weisen) des Gate-Films89 , der auf jeder Dummy-Gate-Struktur75 angeordnet ist, ab, während sich der Gate-Film89 zur Finne58 erstreckt, und daher bilden die gegenüberliegenden äußeren Seitenwände89A und89B nahe dem ersten Ende des Gate-Films89 eine V-Form. - Unter anhaltender Bezugnahme auf
12B hat der Gate-Abdeckungsabstandhalter80 eine L-Form, die einen ersten Abschnitt (z.B. der vertikale Abschnitt) enthält, der sich entlang Seitenwänden der Dummy-Gate-Struktur75 erstreckt, und einen zweiten Abschnitt (z.B. der horizontale Abschnitt), der sich entlang der oberen Oberfläche der Finne58 erstreckt. Der Gate-Abstandhalter86 ist über dem zweiten Abschnitt des Gate-Abdeckungsabstandhalters80 angeordnet und erstreckt sich entlang Seitenwänden des ersten Abschnitts des Gate-Abdeckungsabstandhalters80 . Wie in12B dargestellt, steht der Gate-Film89 physisch mit den Seitenwänden des Gate-Abstandhalters86 und Seitenwänden des zweiten Abschnitts des Gate-Abdeckungsabstandhalters80 in Kontakt. - Danach wird in
13A und13B ein Zwischenschichtdielektrikum (ILD)88 über der in12A und12B gezeigten Struktur abgeschieden. Das ILD88 kann aus einem dielektrischen Material gebildet sein und kann durch jedes geeignete Verfahren abgeschieden werden, wie CVD, plasmaverstärktes CVD (PECVD) oder FCVD. Dielektrische Materialien können Phosphosilicatglas (PSG), Borsilicatglas (BSG), bordotiertes Phosphosilicatglas (BPSG), undotiertes Silicatglas (USG) oder dergleichen enthalten. Andere Isoliermaterialien, die durch einen akzeptablen Prozess gebildet werden, können verwendet werden. In manchen Ausführungsformen ist eine Kontaktätzstoppschicht (Contact Etch Stop Layer, CESL) 93 zwischen dem ILD88 und den epitaxialen Source/Drain-Gebieten82 , der Maske74 und dem Gate-Abstandhalter87 angeordnet, wie in13A und13B dargestellt. In manchen Ausführungsformen ist die CESL93 aus Siliziumnitrid gebildet, eine Dicke der CESL93 ist zwischen etwa 20 Ångström und etwa 60 Ångström, wie etwa 40 Ångström, und ein Atomverhältnis von Silizium zu Nitrid im CESL93 ist zwischen etwa 0,7 und etwa 1, wie etwa 0,88. In der dargestellten Ausführungsform ist das Atomverhältnis von Silizium zu Nitrid im CESL93 geringer als jenes des Gate-Films89 .13C und13D zeigen Querschnittsansichten der FinFET-Vorrichtung 100, wie in12C bzw.12D gezeigt, nach Bildung der CESL93 und des ILD88 . Im Beispiel von13C sind die CESL93 und das ILD88 nicht in einer Fläche55 unter den ineinander übergehenden, epitaxialen Source/Drain-Gebieten82 gebildet und daher besteht ein Luftspalt in der Fläche55 unter den ineinander übergehenden, epitaxialen Source/Drain-Gebieten82 . - Danach, in
14A und14B , kann ein Planarisierungsprozess, wie ein CMP, durchgeführt werden, um die obere Oberfläche der ILD88 mit den oberen Oberflächen der Dummy-Gates72 bündig zu machen. Der Planarisierungsprozess kann auch die Masken74 auf den Dummy-Gates72 und Abschnitten der Gate-Dichtungsabstandhalter80 und der Gate-Abstandhalter86 entlang Seitenwänden der Masken74 entfernen. Nach dem Planarisierungsprozess sind obere Oberflächen der Dummy-Gates72 , der Gate-Dichtungsabstandhalter80 , der Gate-Abstandhalter86 und des ILD88 bündig. Daher liegen die oberen Oberflächen der Dummy-Gates72 durch das ILD88 frei. - Danach werden, in
15A und15B , die Dummy-Gates72 und die Dummy-Dielektrikumschicht60 , die direkt unter den freiliegenden Dummy-Gates72 liegt, in einem Ätzschritt (Ätzschritten) entfernt, sodass Vertiefungen90 gebildet werden. In manchen Ausführungsformen werden die Dummy-Gates72 durch einen anisotropischen Trockenätzprozess entfernt. Zum Beispiel kann der Ätzprozess einen Trockenätzprozess unter Verwendung von Reaktionsgas(en) enthalten, das (die) die Dummy-Gates72 selektiv ätzt (ätzen), ohne das ILD88 oder die Gate-Abstandhalter87 zu ätzen. Jede Vertiefung90 legt ein Kanalgebiet einer entsprechenden Finne58 frei. Jedes Kanalgebiet ist zwischen benachbarten Paaren der epitaxialen Source/Drain-Gebiete82 angeordnet. Während der Entfernung kann die Dummy-Dielektrikumschicht60 als eine Ätzstoppschicht verwendet werden, wenn die Dummy-Gates72 geätzt werden. Die Dummy-Dielektrikumschicht60 kann dann nach Entfernung der Dummy-Gates72 entfernt werden. - In
16A und16B , werden Gate-Dielektrikumschichten92 und Gate-Elektroden94 für Ersatz-Gates gebildet. Gate-Dielektrikumschichten92 werden konform in den Vertiefungen90 abgeschieden, wie auf den oberen Oberflächen und den Seitenwänden der Finnen58 und an Seitenwänden der Gate-Dichtungsabstandhalter80 . Die Gate-Dielektrikumschichten92 können auch an Deckfläche des ILD88 gebildet werden. Gemäß einigen Ausführungsformen umfassen die Gate-Dielektrikumschichten92 Siliziumoxid, Siliziumnitrid oder mehrere Schichten davon. In manchen Ausführungsformen sind die Gate-Dielektrikumschichten92 ein High-k dielektrisches Material und in diesen Ausführungsformen können die Gate-Dielektrikumschichten92 einen k-Wert größer als etwa 7,0 haben und können ein Metalloxid oder ein Silicat von Hf, Al, Zr, La, Mg, Ba, Ti, Pb und Kombinationen davon enthalten. Die Bildungsverfahren der Gate-Dielektrikumschichten92 können Molekularstrahlabscheidung (MBD), ALD, PECVD und dergleichen enthalten. In manchen Ausführungsformen werden Grenzflächenschichten (ILs)96 an den freiliegenden Oberflächen von Finnen58 gebildet, bevor die Gate-Dielektrikumschichten92 gebildet werden. Die ILs96 können eine Oxidschicht wie eine Siliziumoxidschicht enthalten, die durch thermische Oxidation der Finnen58 , einen chemischen Oxidationsprozess oder einen Abscheidungsprozess, als Beispiele, gebildet werden. - Die Gate-Elektroden
94 werden über den entsprechenden Gate-Dielektrikumschichten92 abgeschieden und füllen die verbleibenden Abschnitte der Vertiefungen90 . Die Gate-Elektroden94 können ein metallhaltiges Material wie TiN, TaN, TaC, Co, Ru, Al Kombinationen davon oder mehrere Schichten davon sein. Zum Beispiel kann jede der Gate-Elektroden94 eine Diffusionssperrschicht (nicht getrennt dargestellt), eine Arbeitsfunktionsschicht97 über der Diffusionssperrschicht und ein Füllmetall98 über der Arbeitsfunktionsschicht97 enthalten. Die Diffusionssperrschicht kann aus Titannitrid (TiN) gebildet sein, die mit Silizium dotiert sein kann (oder nicht). Die Arbeitsfunktionsschicht97 bestimmt die Arbeitsfunktion des Gate und enthält mindestens eine Schicht oder eine Vielzahl von Schichten, die aus unterschiedlichen Materialien gebildet sind. Das Material der Arbeitsfunktionsschicht wird abhängig davon gewählt ob der entsprechende FinFET ein n-Typ FinFET oder ein p-Typ FinFET ist. Wenn zum Beispiel der FinFET ein n-Typ FinFET ist, kann die Arbeitsfunktionsschicht eine TaN-Schicht und eine Titanaluminium (TiAl)-Schicht über der TaN-Schicht enthalten. Wenn der FinFET ein p-Typ FinFET ist, kann die Arbeitsfunktionsschicht eine TaN-Schicht, eine TiN-Schicht über der TaN-Schicht und eine TiAl-Schicht über der TiN-Schicht enthalten. Das Material der Arbeitsfunktionsschicht97 ist gewählt, um seinen Arbeitsfunktionswert so abzustimmen, dass eine Zielschwellenspannung Vt in der gebildeten Vorrichtung in manchen Ausführungsformen erreicht wird. Nach Bildung der Arbeitsfunktionsschicht97 wird das Füllmetall98 , das jedes geeignete leitfähige Material wie W, Co, Cu, Al oder dergleichen enthalten kann, über der Arbeitsfunktionsschicht97 gebildet, um die Vertiefung90 zu füllen. - Nach Einfüllen des Füllmetalls
98 kann ein Planarisierungsprozess, wie ein CMP, durchgeführt werden, um die überschüssigen Abschnitte der Gate-Dielektrikumschichten92 und das Material der Gate-Elektroden94 zu entfernen, wobei sich die Überschussabschnitte über der Deckfläche des ILD88 befinden können. Die verbleibenden Abschnitte von Material der Gate-Elektroden94 und der Gate-Dielektrikumschichten92 bilden somit Ersatz-Gates der resultierenden FinFET-Vorrichtung 100. Die Gate-Elektroden94 , die Gate-Dielektrikumschichten92 und die Grenzflächenschichten96 können gemeinsam als „Gates“, „Gate-Stacks“ oder „Gate-Strukturen“ bezeichnet werden. Die Gate-Stacks können sich entlang Seitenwänden eines Kanalgebiets der Finnen58 erstrecken. - Die Bildung der Gate-Dielektrikumschichten
92 im Gebiet50B und im Gebiet50C kann gleichzeitig erfolgen, sodass die Gate-Dielektrikumschichten92 in jedem Gebiet aus denselben Materialien gebildet sind, und die Bildung der Gate-Elektroden94 kann gleichzeitig erfolgen, sodass die Gate-Elektroden94 in jedem Gebiet aus denselben Materialien gebildet sind. In manchen Ausführungsformen können die Gate-Dielektrikumschichten92 in jedem Gebiet durch getrennte Prozesse gebildet werden, sodass die Gate-Dielektrikumschichten92 unterschiedliche Materialien sein können, und die Gate-Elektroden94 in jedem Gebiet können durch getrennte Prozesse gebildet werden, sodass die Gate-Elektroden94 unterschiedliche Materialien sein können. Verschiedene Maskierungsschritte können zum Maskieren und Freilegen geeigneter Gebiete verwendet werden, wenn getrennte Prozesse verwendet werden. - Danach wird, in
17A und17B , ein ILD108 über dem ILD88 abgeschieden. In einer Ausführungsform ist das ILD108 ein fließfähiger Film, der durch ein fließfähiges CVD-Verfahren gebildet wird. In manchen Ausführungsformen wird das ILD108 aus einem dielektrischen Material wie PSG, BSG, BPSG, USG oder dergleichen gebildet und kann durch jedes geeignete Verfahren wie CVD und PECVD abgeschieden werden. - Danach werden, in
18A und18B , Kontakte110 und112 durch das ILD108 und/oder das ILD88 gebildet. In manchen Ausführungsformen kann ein Temperprozess durchgeführt werden, um ein Silicid an der Grenzfläche zwischen den epitaxialen Source/Drain-Gebieten82 und den Kontakten112 zu bilden, bevor die Kontakte112 gebildet werden. Die Kontakte110 sind elektrisch mit der Gate-Elektrode94 verbunden und die Kontakte112 sind elektrisch mit den epitaxialen Source/Drain-Gebieten82 verbunden.18A und18B zeigen die Kontakte110 und112 in einem selben Querschnitt; in anderen Ausführungsformen jedoch können die Kontakte110 und112 in verschiedenen Querschnitten angeordnet sein. Ferner ist die Position von Kontakten110 und112 in18A und18B nur veranschaulichend und in keiner Weise als einschränkend gedacht. Zum Beispiel kann der Kontakt110 vertikal mit der Finne58 ausgerichtet sein, wie gezeigt, oder kann an einer anderen Stelle auf der Gate-Elektrode94 angeordnet sein. Ferner können die Kontakte112 vor, gleichzeitig mit oder nach Bilden der Kontakte110 gebildet sein. - Ausführungsformen können Vorteile erreichen. Durch Bilden des Gate-Films
89' nach Bildung der Gate-Abstandhalter87 schützt der Gate-Film89' die Gate-Abstandhalter87 vor anschließenden Reinigungs-/Ätzprozessen, wodurch der Verlust der Gate-Abstandhalter87 (z.B. Verlust von Low-K Abstandhaltern86 und Gate-Dichtungsabstandhaltern80 ) verhindert oder verringert wird. Da ein Verlust der Gate-Abstandhalter87 zu einem Vorrichtungsversagen führen kann, verringert die aktuelle Offenbarung durch Bilden des Gate-Films89' ein Vorrichtungsversagen und verbessert die Ausbeute des Herstellungsprozesses. Durch Erzielen eines Atomverhältnisses von Si zu N im Gate-Film89 im Bereich von zwischen etwa 0,9 und etwa 1,2 bewahrt der Gate-Film89 die selektive Züchtungseigenschaft des Epitaxieprozesses und verringert die Menge an Stickstoffelement im Gate-Film89 , das in die Source/Drain-Gebiete82 fällt. Infolgedessen werden Größen (z.B. Volumen) der epitaxialen Source/Drain-Gebiete82 erhöht, was wiederum zu einer besseren elektrischen Leistung für die gebildete Vorrichtung führt. -
19 zeigt ein Ablaufdiagramm eines Verfahrens zur Herstellung einer Halbleitervorrichtung gemäß einigen Ausführungsformen. Es sollte klar sein, dass die in19 dargestellte Verfahrensausführungsform nur ein Beispiel vieler möglicher Verfahrensausführungsformen ist. Ein Durchschnittsfachmann auf dem Gebiet würde viele Variationen, Alternativen und Modifizierungen erkennen. Zum Beispiel können verschiedene Schritte, wie in19 gezeigt, hinzugefügt, entfernt, ersetzt, neu angeordnet und wiederholt werden. - Unter Bezugnahme auf
19 wird in Block1010 eine Finne gebildet, die über ein Substrat ragt. In Block1020 wird eine Gate-Struktur über der Finne gebildet. In Block1030 wird ein Gate-Abstandhalter entlang einer Seitenwand der Gate-Struktur gebildet, wobei eine obere Oberfläche der Gate-Struktur durch den Gate-Abstandhalter freigelegt ist. In Block1040 wird ein Gate-Film über der Gate-Struktur, den Gate-Abstandhaltern und der Finne abgeschieden. In Block1050 werden ein oder mehrere Ätzprozesse nach Abscheiden des Gate-Films gebildet, wobei der eine oder die mehreren Ätzprozesse einen ersten Abschnitt des Gate-Films von einer oberen Oberfläche der Finne entfernen und eine Vertiefung in der Finne bilden, wobei nach dem einen oder den mehreren Ätzprozessen ein zweiter Abschnitt des Gate-Films an einer Seitenwand des Gate-Abstandhalters verbleibt. In Block1060 wird ein epitaxiales Source/Drain-Gebiet in der Vertiefung gebildet. - Gemäß einer Ausführungsform enthält ein Verfahren ein Bilden einer Finne, die über ein Substrat ragt; Bilden einer Gate-Struktur über der Finne; Bilden eines Gate-Abstandhalters entlang einer Seitenwand der Gate-Struktur, wo eine obere Oberfläche der Gate-Struktur durch den Gate-Abstandhalter freigelegt ist; Abscheiden eines Gate-Films über der Gate-Struktur, dem Gate-Abstandhalter und der Finne; Durchführen eines oder mehrerer Ätzprozesse nach Abscheiden des Gate-Films, wo der eine oder die mehreren Ätzprozesse einen ersten Abschnitt des Gate-Films von einer oberen Oberfläche der Finne entfernen und eine Vertiefung in der Finne bilden, wo nach dem einen oder den mehreren Ätzprozessen ein zweiter Abschnitt des Gate-Films an einer Seitenwand des Gate-Abstandhalters verbleibt; und Bilden eines epitaxialen Source/Drain-Gebiets in der Vertiefung. In einer Ausführungsform enthält ein Bilden der Gate-Abstandhalter ein Bilden einer ersten Gate-Abstandhalterschicht über der Gate-Struktur und der Finne; Bilden einer zweiten Gate-Abstandhalterschicht über der ersten Gate-Abstandhalterschicht; und Durchführen eines anisotropischen Ätzprozesses zum Entfernen von Abschnitten der ersten Gate-Abstandhalterschicht und Abschnitten der zweiten Gate-Abstandhalterschicht, die über der oberen Oberfläche der Finne und über der oberen Oberfläche der Gate-Struktur angeordnet sind. In einer Ausführungsform ist der Gate-Film aus Siliziumnitrid gebildet, wo ein Atomverhältnis von Silizium (Si) zu Stickstoff (N) im Gate-Film zwischen etwa 0,9 und etwa 1,2 ist. In einer Ausführungsform wird der Gate-Film mit einer Dicke zwischen etwa 30 Ångström und etwa 50 Ångström gebildet. In einer Ausführungsform enthält ein Abscheiden des Gate-Films ein konformes Abscheiden des Gate-Films über der Gate-Struktur, dem Gate-Abstandhalter und der Finne. In einer Ausführungsform ist der Gate-Film aus Siliziumnitrid gebildet. In einer Ausführungsform wird der Gate-Film unter Verwendung von Atomlagenabscheidung (ALD) unter Verwendung von Vorläufern gebildet, enthaltend Dichlorsilan und Ammoniak. In einer Ausführungsform enthält ein Durchführen des einen oder der mehreren Ätzprozesse ein Durchführen eines anisotropischen Plasmaätzprozesses zur Entfernung des ersten Abschnitts des Gate-Films. In einer Ausführungsform verwendet der anisotropische Plasmaätzprozess ein Gas, das Fluormethan umfasst. In einer Ausführungsform erstreckt sich der zweite Abschnitt des Gate-Films kontinuierlich entlang der Seitenwand des Gate-Abstandhalters von der oberen Oberfläche der Finne zur oberen Oberfläche des Gate-Abstandhalters. In einer Ausführungsform enthält das Verfahren ferner ein Bilden eines Zwischenschichtdielektrikums (ILD) über dem epitaxialen Source/Drain-Gebiet und um die Gate-Struktur; Entfernen der Gate-Struktur zur Bildung einer Öffnung im ILD; und Bilden eines Metall-Gates in der Öffnung.
- Gemäß einer Ausführungsform enthält ein Verfahren Bilden einer Gate-Struktur über einer Finne; Bilden einer Gate-Abstandhalterschicht über der Gate-Struktur und der Finne; Durchführen eines ersten anisotropischen Ätzprozesses zum Entfernen von Abschnitten der Gate-Abstandhalterschicht, die über einer oberen Oberfläche der Gate-Struktur und über einer oberen Oberfläche der Finne angeordnet sind, wobei verbleibende Abschnitte der Gate-Abstandhalterschicht einen Gate-Abstandhalter entlang Seitenwänden der Gate-Struktur bilden; nach dem ersten anisotropischen Ätzprozess, Bilden eines Gate-Films über der Gate-Struktur, dem Gate-Abstandhalter und der Finne; Durchführen eines zweiten anisotropischen Ätzprozesses zum Entfernen erster Abschnitte des Gate-Films, die über der oberen Oberfläche der Gate-Struktur und über der oberen Oberfläche der Finne angeordnet sind, wobei nach dem zweiten anisotropischen Ätzprozess sich zweite Abschnitte des Gate-Films entlang Seitenwänden des Gate-Abstandhalters von der oberen Oberfläche der Finne zur oberen Oberfläche der Gate-Struktur erstrecken; und Bilden eines Source/Drain-Gebiets angrenzend an die zweiten Abschnitte des Gate-Films. In einer Ausführungsform enthält ein Bilden des Gate-Films ein konformes Bilden des Gate-Films über der Gate-Struktur, dem Gate-Abstandhalter und der Finne unter Verwendung einer Atomlagenabscheidung (ALD). In einer Ausführungsform ist der Gate-Film aus Siliziumnitrid gebildet, wo ein Verhältnis zwischen einem Atomprozentsatz von Silizium (Si) im Gate-Film und einem Atomprozentsatz von Stickstoff (N) im Gate-Film zwischen etwa 0,9 und etwa 1,2 ist. In einer Ausführungsform bildet der zweite anisotropische Ätzprozess eine Vertiefung in der Finne, und wo ein Bilden des Source/Drain-Gebiets ein Bilden eines epitaxialen Materials in der Vertiefung enthält.
- Gemäß einer Ausführungsform enthält eine Halbleitervorrichtung eine Finne, die über ein Substrat ragt; eine Gate-Struktur über der Finne; einen ersten Gate-Abstandhalter entlang Seitenwänden der Gate-Struktur; einen zweiten Gate-Abstandhalter entlang Seitenwänden des ersten Gate-Abstandhalters; einen Gate-Film entlang Seitenwänden des zweiten Gate-Abstandhalters, wo der zweite Gate-Abstandhalter zwischen dem ersten Gate-Abstandhalter und dem Gate-Film liegt, wo der Gate-Film eine erste Dicke an einem ersten Ende entfernt vom Substrat und eine zweite Dicke an einem zweiten Ende nahe dem Substrat hat, wobei die erste Dicke größer als die zweite Dicke ist; und Source/Drain-Gebiete an gegenüberliegenden Seiten der Gate-Struktur. In einer Ausführungsform enthält der Gate-Film Siliziumnitrid. In einer Ausführungsform ist ein Atomverhältnis von Silizium (Si) zu Stickstoff (N) im Gate-Film zwischen etwa 0,9 und etwa 1,2. In einer Ausführungsform ist eine Dicke des Gate-Films zwischen etwa 1 Ångström und etwa 15 Ångström. In einer Ausführungsform hat der Gate-Film nahe dem zweiten Ende eine Dicke, die zunimmt, während sich der Gate-Film zum Substrat erstreckt.
- Zuvor wurden Merkmale von mehreren Ausführungsformen angeführt, so dass Fachleute auf dem Gebiet die Aspekte der vorliegenden Offenbarung besser verstehen können. Fachleute auf dem Gebiet sollten zu schätzen wissen, dass sie die vorliegende Offenbarung leicht als Basis zur Gestaltung oder Modifizierung anderer Prozesse und Strukturen zur Ausführung derselben Zwecke und/oder zum Erreichen derselben Vorteile der hier vorgestellten Ausführungsformen verwenden können. Fachleute auf dem Gebiet sollten auch erkennen, dass solche äquivalenten Konstruktionen nicht vom Wesen und Umfang der vorliegenden Offenbarung abweichen und dass sie hier verschiedene Änderungen, Ersetzungen und Abänderungen vornehmen können, ohne vom Wesen und Umfang der vorliegenden Offenbarung abzuweichen.
Claims (21)
- BEANSPRUCHT WIRD:
- Verfahren umfassend: Bilden einer Finne, die über ein Substrat ragt; Bilden einer Gate-Struktur über der Finne; Bilden eines Gate-Abstandhalters entlang einer Seitenwand der Gate-Struktur, wobei eine obere Oberfläche der Gate-Struktur durch den Gate-Abstandhalter freigelegt ist; Abscheiden eines Gate-Films über der Gate-Struktur, dem Gate-Abstandhalter und der Finne; Durchführen eines oder mehrerer Ätzprozesse nach Abscheiden des Gate-Films, wobei der eine oder die mehreren Ätzprozesse einen ersten Abschnitt des Gate-Films von einer oberen Oberfläche der Finne entfernen und eine Vertiefung in der Finne bilden, wobei ein zweiter Abschnitt des Gate-Films nach dem einen oder den mehreren Ätzprozessen an einer Seitenwand des Gate-Abstandhalters verbleibt; und Bilden eines epitaxialen Source/Drain-Gebiets in der Vertiefung.
- Verfahren nach
Anspruch 1 , wobei Bilden des Gate-Abstandhalters umfasst: Bilden einer ersten Gate-Abstandhalterschicht über der Gate-Struktur und der Finne; Bilden einer zweiten Gate-Abstandhalterschicht über der ersten Gate-Abstandhalterschicht; und Durchführen eines anisotropischen Ätzprozesses zum Entfernen von Abschnitten der ersten Gate-Abstandhalterschicht und Abschnitten der zweiten Gate-Abstandhalterschicht, die über der oberen Oberfläche der Finne und über der oberen Oberfläche der Gate-Struktur angeordnet sind. - Verfahren nach
Anspruch 1 oder2 , wobei der Gate-Film aus Siliziumnitrid gebildet ist, wobei ein Atomverhältnis von Silizium (Si) zu Stickstoff (N) im Gate-Film zwischen etwa 0,9 und etwa 1,2 ist. - Verfahren nach einem der vorangehenden Ansprüche, wobei der Gate-Film vor dem einen oder den mehreren Ätzprozessen mit einer Dicke zwischen etwa 30 Ångström und etwa 50 Ångström gebildet wird.
- Verfahren nach einem der vorangehenden Ansprüche, wobei ein Abscheiden des Gate-Films ein konformes Abscheiden des Gate-Films über der Gate-Struktur, dem Gate-Abstandhalter und der Finne umfasst.
- Verfahren nach
Anspruch 5 , wobei der Gate-Film aus Siliziumnitrid gebildet ist. - Verfahren nach einem der vorangehenden Ansprüche, wobei der Gate-Film unter Verwendung von Atomlagenabscheidung (ALD) unter Verwendung von Vorläufern, umfassend Dichlorsilan und Ammoniak gebildet wird.
- Verfahren nach einem der vorangehenden Ansprüche, wobei ein Durchführen des einen oder der mehreren Ätzprozesse ein Durchführen eines anisotropischen Plasmaätzprozesses zur Entfernung des ersten Abschnitts des Gate-Films umfasst.
- Verfahren nach
Anspruch 8 , wobei der anisotropische Plasmaätzprozess ein Gas verwendet, das Fluormethan umfasst. - Verfahren nach einem der vorangehenden Ansprüche, wobei der zweite Abschnitt des Gate-Films sich kontinuierlich entlang der Seitenwand des Gate-Abstandhalters von der oberen Oberfläche der Finne zur oberen Oberfläche des Gate-Abstandhalters erstreckt.
- Verfahren nach einem der vorangehenden Ansprüche, ferner umfassend: Bilden eines Zwischenschichtdielektrikums (ILD) über dem epitaxialen Source/Drain-Gebiet und um die Gate-Struktur; Entfernen der Gate-Struktur zur Bildung einer Öffnung im ILD; Bilden einer High-K Gate-Dielektriumschicht in der Öffnung; und Füllen der Öffnung mit einem Füllmetall nach Bilden der High-K Gate-Dielektriumschicht.
- Verfahren umfassend: Bilden einer Gate-Struktur über einer Finne; Bilden einer Gate-Abstandhalterschicht über der Gate-Struktur und der Finne; Durchführen eines ersten anisotropischen Ätzprozesses zum Entfernen von Abschnitten der Gate-Abstandhalterschicht, die über einer oberen Oberfläche der Gate-Struktur und über einer oberen Oberfläche der Finne angeordnet sind, wobei verbleibende Abschnitte der Gate-Abstandhalterschicht einen Gate-Abstandhalter entlang Seitenwänden der Gate-Struktur bilden; nach dem ersten anisotropischen Ätzprozess, Bilden eines Gate-Films über der Gate-Struktur, dem Gate-Abstandhalter und der Finne; Durchführen eines zweiten anisotropischen Ätzprozesses zum Entfernen erster Abschnitte des Gate-Films, die über der oberen Oberfläche der Gate-Struktur und über der oberen Oberfläche der Finne angeordnet sind, wobei nach dem zweiten anisotropischen Ätzprozess zweite Abschnitte des Gate-Films sich entlang Seitenwänden des Gate-Abstandhalters von der oberen Oberfläche der Finne zur oberen Oberfläche der Gate-Struktur erstrecken; und Bilden eines Source/Drain-Gebiets angrenzend an die zweiten Abschnitte des Gate-Films.
- Verfahren nach
Anspruch 12 , wobei ein Bilden des Gate-Films ein konformes Bilden des Gate-Films über der Gate-Struktur, dem Gate-Abstandhalter und der Finne unter Verwendung von Atomlagenabscheidung (ALD) umfasst. - Verfahren nach
Anspruch 12 oder13 , wobei der Gate-Film aus Siliziumnitrid gebildet ist, wobei ein Verhältnis zwischen einem Atomprozentsatz von Silizium (Si) im Gate-Film und einem Atomprozentsatz von Stickstoff (N) im Gate-Film zwischen etwa 0,9 und etwa 1,2 ist. - Verfahren nach einem der vorangehenden
Ansprüche 12 bis14 , wobei der zweite anisotropische Ätzprozess eine Vertiefung in der Finne bildet und wobei ein Bilden des Source/Drain-Gebiets ein Bilden eines epitaxialen Materials in der Vertiefung umfasst. - Halbleiter Vorrichtung umfassend: eine Finne, die über ein Substrat ragt; eine Gate-Struktur über der Finne; einen ersten Gate-Abstandhalter entlang Seitenwänden der Gate-Struktur; einen zweiten Gate-Abstandhalter entlang Seitenwänden des ersten Gate-Abstandhalters; einen Gate-Film entlang Seitenwänden des zweiten Gate-Abstandhalters, wobei der zweite Gate-Abstandhalter zwischen dem ersten Gate-Abstandhalter und dem Gate-Film liegt, wobei der Gate-Film eine erste Dicke an einem ersten Ende entfernt vom Substrat und eine zweite Dicke an einem zweiten Ende nahe dem Substrat hat, wobei die erste Dicke größer als die zweite Dicke ist; und Source/Drain-Gebiete an gegenüberliegenden Seiten der Gate-Struktur.
- Halbleitervorrichtung nach
Anspruch 16 , wobei der Gate-Film Siliziumnitrid umfasst und wobei ein Atomverhältnis von Silizium (Si) zu Stickstoff (N) im Gate-Film zwischen etwa 0,9 und etwa 1,2 ist. - Halbleitervorrichtung nach
Anspruch 17 , wobei eine Dicke des Gate-Films zwischen etwa 1 Ångström und etwa 15 Ångström ist. - Halbleitervorrichtung nach einem der vorangehenden
Ansprüche 16 bis18 , wobei der erste Gate-Abstandhalter einen ersten Abschnitt hat, der sich entlang den Seitenwänden der Gate-Struktur erstreckt, und einen zweiten Abschnitt, der sich entlang einer oberen Oberfläche der Finne erstreckt, wobei der zweite Gate-Abstandhalter über dem zweiten Abschnitt des ersten Gate-Abstandhalters angeordnet ist und sich entlang Seitenwänden des ersten Abschnitts des ersten Gate-Abstandhalters erstreckt, wobei der Gate-Film physisch mit den Seitenwänden des zweiten Gate-Abstandhalters und dem zweiten Abschnitt des ersten Gate-Abstandhalters in Kontakt ist. - Halbleiter Vorrichtung nach einem der vorangehenden
Ansprüche 16 bis19 , wobei der Gate-Film einen ersten Endabschnitt nahe einer oberen Oberfläche der Gate-Struktur hat und einen zweiten Endabschnitt nahe der Finne hat, wobei eine Dicke des ersten Endabschnitts gleichförmig ist und eine Dicke des zweiten Endabschnitts abnimmt, während sich der Gate-Film zur Finne erstreckt.
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US16/118,087 US10867860B2 (en) | 2018-08-30 | 2018-08-30 | Methods of forming FinFET device |
US16/118,087 | 2018-08-30 |
Publications (2)
Publication Number | Publication Date |
---|---|
DE102018125383A1 true DE102018125383A1 (de) | 2020-03-05 |
DE102018125383B4 DE102018125383B4 (de) | 2024-05-29 |
Family
ID=69526873
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
DE102018125383.4A Active DE102018125383B4 (de) | 2018-08-30 | 2018-10-15 | Verfahren zur bildung einer finfet-vorrichtung |
Country Status (5)
Country | Link |
---|---|
US (1) | US10867860B2 (de) |
KR (1) | KR102149317B1 (de) |
CN (1) | CN110875392B (de) |
DE (1) | DE102018125383B4 (de) |
TW (1) | TWI739147B (de) |
Families Citing this family (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US11271096B2 (en) | 2020-04-01 | 2022-03-08 | Taiwan Semiconductor Manufacturing Co., Ltd. | Method for forming fin field effect transistor device structure |
TWI817126B (zh) | 2020-05-22 | 2023-10-01 | 台灣積體電路製造股份有限公司 | 包含鰭式場效電晶體的半導體裝置 |
US11784052B2 (en) * | 2020-05-28 | 2023-10-10 | Taiwan Semiconductor Manufacturing Co., Ltd. | Dipole-engineered high-k gate dielectric and method forming same |
DE102020130401A1 (de) | 2020-05-28 | 2021-12-02 | Taiwan Semiconductor Manufacturing Co., Ltd. | Dipolig-gefertigtes high-k-gate-dielektrikum und verfahren zu dessen bildung desselben |
Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US20110147839A1 (en) * | 2009-12-17 | 2011-06-23 | Toshiba America Electronic Components, Inc. | Semiconductor device and method for manufacturing the same |
US20150318381A1 (en) * | 2014-05-05 | 2015-11-05 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method for FinFET Device |
US20150372108A1 (en) * | 2014-06-19 | 2015-12-24 | Globalfoundries Inc. | Method and structure for protecting gates during epitaxial growth |
US20170084722A1 (en) * | 2015-09-23 | 2017-03-23 | United Microelectronics Corp. | Semiconductor device and method of fabricating the same |
US20180108769A1 (en) * | 2016-10-17 | 2018-04-19 | International Business Machines Corporation | Forming strained channel with germanium condensation |
US20180151441A1 (en) * | 2016-11-29 | 2018-05-31 | Taiwan Semiconductor Manufacturing Company, Ltd. | Semiconductor Device and Method |
Family Cites Families (22)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US8278179B2 (en) * | 2010-03-09 | 2012-10-02 | Taiwan Semiconductor Manufacturing Co., Ltd. | LDD epitaxy for FinFETs |
US8486778B2 (en) | 2011-07-15 | 2013-07-16 | International Business Machines Corporation | Low resistance source and drain extensions for ETSOI |
US8907431B2 (en) * | 2011-12-16 | 2014-12-09 | Taiwan Semiconductor Manufacturing Company, Ltd. | FinFETs with multiple threshold voltages |
CN103390637B (zh) * | 2012-05-09 | 2016-01-13 | 中国科学院微电子研究所 | FinFET及其制造方法 |
US8900958B2 (en) | 2012-12-19 | 2014-12-02 | Taiwan Semiconductor Manufacturing Company, Ltd. | Epitaxial formation mechanisms of source and drain regions |
US9564321B2 (en) | 2013-03-11 | 2017-02-07 | Taiwan Semiconductor Manufacturing Co., Ltd. | Cyclic epitaxial deposition and etch processes |
US8906789B2 (en) * | 2013-03-13 | 2014-12-09 | Taiwan Semiconductor Manufacturing Co., Ltd. | Asymmetric cyclic desposition etch epitaxy |
US9166044B2 (en) * | 2013-09-27 | 2015-10-20 | Taiwan Semiconductor Manufacturing Company, Ltd. | Raised epitaxial LDD in MuGFETs |
US9496398B2 (en) * | 2014-01-15 | 2016-11-15 | Taiwan Semiconductor Manufacturing Company, Ltd. | Epitaxial source/drain regions in FinFETs and methods for forming the same |
US9837440B2 (en) * | 2014-02-07 | 2017-12-05 | International Business Machines Corporation | FinFET device with abrupt junctions |
US9577070B2 (en) * | 2014-11-26 | 2017-02-21 | Taiwan Semiconductor Manufacturing Company, Ltd. | Gate spacers and methods of forming |
KR102394938B1 (ko) | 2015-05-21 | 2022-05-09 | 삼성전자주식회사 | 반도체 소자 및 반도체 소자의 제조 방법 |
US10084085B2 (en) | 2015-06-11 | 2018-09-25 | Taiwan Semiconductor Manufacturing Co., Ltd. | Fin field effect transistor (FinFET) device structure with stop layer and method for forming the same |
KR102396111B1 (ko) * | 2015-06-18 | 2022-05-10 | 삼성전자주식회사 | 반도체 소자 및 그 제조 방법 |
US9806194B2 (en) * | 2015-07-15 | 2017-10-31 | Samsung Electronics Co., Ltd. | FinFET with fin having different Ge doped region |
US10050147B2 (en) | 2015-07-24 | 2018-08-14 | Taiwan Semiconductor Manufacturing Co., Ltd. | Semiconductor device and manufacturing method thereof |
US9536980B1 (en) * | 2015-07-28 | 2017-01-03 | Taiwan Semiconductor Manufacturing Company, Ltd. | Gate spacers and methods of forming same |
US9647116B1 (en) * | 2015-10-28 | 2017-05-09 | Taiwan Semiconductor Manufacturing Co., Ltd. | Method for fabricating self-aligned contact in a semiconductor device |
CN106684144B (zh) | 2015-11-05 | 2019-11-01 | 中芯国际集成电路制造(上海)有限公司 | 半导体结构的制造方法 |
US10020304B2 (en) | 2015-11-16 | 2018-07-10 | Taiwan Semiconductor Manufacturing Co., Ltd. | Fin field effect transistor, semiconductor device and fabricating method thereof |
KR102526580B1 (ko) * | 2016-01-11 | 2023-04-27 | 삼성전자주식회사 | 반도체 장치 및 그 제조 방법 |
KR102524806B1 (ko) | 2016-08-11 | 2023-04-25 | 삼성전자주식회사 | 콘택 구조체를 포함하는 반도체 소자 |
-
2018
- 2018-08-30 US US16/118,087 patent/US10867860B2/en active Active
- 2018-10-15 DE DE102018125383.4A patent/DE102018125383B4/de active Active
- 2018-11-27 KR KR1020180148364A patent/KR102149317B1/ko active IP Right Grant
-
2019
- 2019-01-28 CN CN201910080435.4A patent/CN110875392B/zh active Active
- 2019-08-26 TW TW108130357A patent/TWI739147B/zh active
Patent Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US20110147839A1 (en) * | 2009-12-17 | 2011-06-23 | Toshiba America Electronic Components, Inc. | Semiconductor device and method for manufacturing the same |
US20150318381A1 (en) * | 2014-05-05 | 2015-11-05 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method for FinFET Device |
US20150372108A1 (en) * | 2014-06-19 | 2015-12-24 | Globalfoundries Inc. | Method and structure for protecting gates during epitaxial growth |
US20170084722A1 (en) * | 2015-09-23 | 2017-03-23 | United Microelectronics Corp. | Semiconductor device and method of fabricating the same |
US20180108769A1 (en) * | 2016-10-17 | 2018-04-19 | International Business Machines Corporation | Forming strained channel with germanium condensation |
US20180151441A1 (en) * | 2016-11-29 | 2018-05-31 | Taiwan Semiconductor Manufacturing Company, Ltd. | Semiconductor Device and Method |
Also Published As
Publication number | Publication date |
---|---|
DE102018125383B4 (de) | 2024-05-29 |
US10867860B2 (en) | 2020-12-15 |
TW202032635A (zh) | 2020-09-01 |
US20200075755A1 (en) | 2020-03-05 |
CN110875392A (zh) | 2020-03-10 |
CN110875392B (zh) | 2024-03-22 |
KR102149317B1 (ko) | 2020-08-31 |
KR20200026650A (ko) | 2020-03-11 |
TWI739147B (zh) | 2021-09-11 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
DE102017127554B3 (de) | Halbleiterfabrikationsverfahren mit Vermeidung von Gatehöhenverlust in Planarisierungsprozessen | |
DE102019109857B4 (de) | Herstellungsverfahren für ein halbleiter-bauelemen | |
DE102019117011B4 (de) | Halbleitervorrichtung und herstellungsverfahren | |
DE102019116328A1 (de) | Halbleiterbauelement und verfahren | |
DE102018113168B4 (de) | Halbleitervorrichtung mit einer nicht konformen oxidauskleidung und herstellungsverfahren dafür | |
DE102020110754B4 (de) | Verfahren zur herstellung einer halbleitervorrichtung | |
DE102018125383B4 (de) | Verfahren zur bildung einer finfet-vorrichtung | |
DE102019118376A1 (de) | Finfet-vorrichtung und verfahren zum bilden derselben | |
DE102020114875B4 (de) | Finfet-vorrichtung und verfahren | |
DE102020109491A1 (de) | Halbleitervorrichtung und verfahren | |
DE102019101165A1 (de) | Gate-abstandshalterstruktur und verfahren zu deren herstellung | |
DE102020109608A1 (de) | Dummy-finnen und verfahren zu deren herstellung | |
DE102021105733A1 (de) | Kontaktsteckerstruktur eines halbleiterbauelements und verfahren zum bilden derselben | |
DE102020114314A1 (de) | Halbleitervorrichtung und verfahren | |
DE102021113053B4 (de) | Fin-feldeffekttransistorvorrichtung und verfahren | |
DE102018106191B4 (de) | Verfahren zur selektiven bildung von gate-abstandshaltern eines finfets mittels eines fluorierungsprozesses | |
DE102017127658B4 (de) | Halbleitervorrichtung und verfahren | |
DE102020101405B4 (de) | Verfahren zur herstellung einer halbleitervorrichtung | |
DE102020114655B4 (de) | Finnen-feldeffekttransistorvorrichtung mit kontaktstopfen mit einspringendem profil und verfahren zu dessen herstellung | |
DE102018122654A1 (de) | Finnenfeldeffekttransistorvorrichtung und verfahren zum bilden derselben | |
US11239368B2 (en) | Semiconductor device and method | |
DE102020115408A1 (de) | Halbleitervorrichtung und verfahren | |
DE102021116786B4 (de) | Verfahren zur herstellung einer halbleitervorrichtung | |
DE102020124631B4 (de) | Mehrschichtiger isolierfilmstapel und verfahren zu seiner herstellung | |
DE102020119452B4 (de) | Halbleitervorrichtung mit schnitt-metallgate-struktur und verfahren zu deren herstellung |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
R012 | Request for examination validly filed | ||
R016 | Response to examination communication | ||
R018 | Grant decision by examination section/examining division |