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DE102018124695A1 - Integrieren von Passivvorrichtungen in Package-Strukturen - Google Patents

Integrieren von Passivvorrichtungen in Package-Strukturen Download PDF

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DE102018124695A1
DE102018124695A1 DE102018124695.1A DE102018124695A DE102018124695A1 DE 102018124695 A1 DE102018124695 A1 DE 102018124695A1 DE 102018124695 A DE102018124695 A DE 102018124695A DE 102018124695 A1 DE102018124695 A1 DE 102018124695A1
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DE
Germany
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device die
die
passive
passive device
package
Prior art date
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Pending
Application number
DE102018124695.1A
Other languages
English (en)
Inventor
Chih-Chia Hu
Ming-Fa Chen
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Original Assignee
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from US16/028,763 external-priority patent/US10535636B2/en
Application filed by Taiwan Semiconductor Manufacturing Co TSMC Ltd filed Critical Taiwan Semiconductor Manufacturing Co TSMC Ltd
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    • H01L2224/0554—External layer
    • H01L2224/05599—Material
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    • H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
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    • H01L2224/0812—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/08135—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/08145—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
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    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/12105—Bump connectors formed on an encapsulation of the semiconductor or solid-state body, e.g. bumps on chip-scale packages
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    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
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    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
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    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
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    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
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    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
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    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
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    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
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    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
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    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
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    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73259—Bump and HDI connectors
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    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/808—Bonding techniques
    • H01L2224/80894—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces
    • H01L2224/80895—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces between electrically conductive surfaces, e.g. copper-copper direct bonding, surface activated bonding
    • H—ELECTRICITY
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    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/808—Bonding techniques
    • H01L2224/80894—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces
    • H01L2224/80896—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces between electrically insulating surfaces, e.g. oxide or nitride layers
    • H—ELECTRICITY
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    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/80905—Combinations of bonding methods provided for in at least two different groups from H01L2224/808 - H01L2224/80904
    • H01L2224/80907—Intermediate bonding, i.e. intermediate bonding step for temporarily bonding the semiconductor or solid-state body, followed by at least a further bonding step
    • H—ELECTRICITY
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    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/80909—Post-treatment of the bonding area
    • H01L2224/80948—Thermal treatments, e.g. annealing, controlled cooling
    • H—ELECTRICITY
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    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/921—Connecting a surface with connectors of different types
    • H01L2224/9212—Sequential connecting processes
    • H—ELECTRICITY
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    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/922—Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
    • H01L2224/9222—Sequential connecting processes
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    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/922—Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
    • H01L2224/9222—Sequential connecting processes
    • H01L2224/92222—Sequential connecting processes the first connecting process involving a bump connector
    • H01L2224/92224—Sequential connecting processes the first connecting process involving a bump connector the second connecting process involving a build-up interconnect
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    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/94—Batch processes at wafer-level, i.e. with connecting carried out on a wafer comprising a plurality of undiced individual devices
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    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/0651—Wire or wire-like electrical connections from device to substrate
    • H—ELECTRICITY
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    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06513—Bump or bump-like direct electrical connections between devices, e.g. flip-chip connection, solder bumps
    • H—ELECTRICITY
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    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
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    • H01L2225/06582—Housing for the assembly, e.g. chip scale package [CSP]
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    • H01L2225/1058—Bump or bump-like electrical connections, e.g. balls, pillars, posts
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    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
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    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
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    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49822—Multilayer substrates
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    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/03—Manufacturing methods
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    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
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    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
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    • H01L2924/19101—Disposition of discrete passive components
    • H01L2924/19102—Disposition of discrete passive components in a stacked assembly with the semiconductor or solid state device
    • H01L2924/19104—Disposition of discrete passive components in a stacked assembly with the semiconductor or solid state device on the semiconductor or solid-state device, i.e. passive-on-chip
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
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Abstract

Ein Verfahren weist das Bonden eines ersten Vorrichtungs-Die mit einem zweiten Vorrichtungs-Die auf. Das zweite Vorrichtungs-Die liegt über dem ersten Vorrichtungs-Die. Eine Passivvorrichtung wird in einer kombinierten Struktur gebildet, aufweisend das erste und zweite Vorrichtungs-Die. Die Passivvorrichtung weist ein erstes und ein zweites Ende auf. Ein Lückenfüllungsmaterial wird über dem ersten Vorrichtungs-Die gebildet, wobei das Lückenfüllungsmaterial Abschnitte an entgegengesetzten Seiten des zweiten Vorrichtungs-Die umfasst. Das Verfahren weist ferner das Durchführen einer Planarisierung auf, um das zweite Vorrichtungs-Die freizulegen, wobei ein verbleibender Abschnitt des Lückenfüllungsmaterials einen Isolierungsbereich bildet, eine erste und eine zweite Durchkontaktierung bildend, die durch den Isolierungsbereich hindurch gehen, um mit dem ersten Vorrichtungs-Die elektrisch zu koppeln, und einen ersten und zweiten elektrischen Verbinder bildend, die mit dem ersten Ende und dem zweiten Ende der Passivvorrichtung elektrisch koppeln.

Description

  • PRIORITÄTSBEANSPRUCHUNG UND QUERVERWEIS
  • Diese Anmeldung beansprucht die Priorität der folgenden vorläufig eingereichten US-Patentanmeldung: Anmeldung Nr. 62/586,333 , eingereicht am 15. November 2017 mit dem Titel „Integrieren von Passivvorrichtungen in SoIC-Strukturen“, die hier durch Bezugnahme aufgenommen ist.
  • HINTERGRUND
  • Die Packages integrierter Schaltungen werden zunehmend komplizierter, mit mehr Vorrichtungs-Dies, die in dasselbe Package gepackt sind, um mehr Funktionen zu erreichen. So ist zum Beispiel eine Package-Struktur entwickelt worden, um eine Mehrzahl von Vorrichtungs-Dies, wie beispielsweise Prozessoren und Speicherkuben in demselben Package aufzuweisen. Die Package-Struktur kann Vorrichtungs-Dies aufweisen, die unter Verwendung unterschiedlicher Technologien gebildet werden und unterschiedliche Funktionen haben, die auf dasselbe Vorrichtungs-Die gebondet werden, wodurch ein System gebildet wird. Dadurch können Herstellungskosten eingespart und die Vorrichtungsleistung optimiert werden.
  • Figurenliste
  • Aspekte der vorliegenden Erfindung sind am Besten anhand der folgenden ausführlichen Beschreibung zu verstehen, wenn sie mit den angehängten Figuren gelesen wird. Es wird angemerkt, dass gemäß Standardpraktiken in der Industrie verschiedene Merkmale nicht maßstabsgerecht gezeichnet sind. Tatsächlich können die Abmessungen der verschiedenen Merkmale zur Übersichtlichkeit der Erörterung willkürlich vergrößert oder reduziert sein.
    • Die 1 bis 10 sind Querschnittsansichten von Zwischenstufen bei der Herstellung eines Packages gemäß einigen Ausführungsformen.
    • Die 11 bis 13 veranschaulichen die Querschnittsansichten von Packages mit Vorrichtungs-Dies, die durch Bonden von Vorderseite auf Vorderseite (sog. Face-to-Face) gemäß einigen Ausführungsformen gebondet werden.
    • 14 veranschaulicht die Querschnittsansicht eines Packages mit Vorrichtungs-Dies, die durch Bonden von Vorderseite auf Rückseite (sog. Face-to-Back) gemäß einigen Ausführungsformen gebondet werden.
    • Die 15 und 16 veranschaulichen beispielshafte Passivvorrichtungen gemäß einigen Ausführungsformen.
    • Die 17 und 18 veranschaulichen beispielshafte Passiworrichtungen, die in einer Abschirmungsstruktur gemäß einigen Ausführungsformen gebildet werden.
    • Die 19 und 20 veranschaulichen die Querschnittsansichten von Packages einbettenden Packages gemäß einigen Ausführungsformen.
    • 21 veranschaulicht einen Prozessablauf zum Bilden eines Packages gemäß einigen Ausführungsformen.
  • AUSFÜHRLICHE BESCHREIBUNG
  • Die folgende Offenbarung stellt viele unterschiedliche Ausführungsformen oder Beispiele zum Implementieren unterschiedlicher Merkmale der Erfindung bereit. Spezielle Beispiele von Komponenten und Anordnungen sind nachstehend beschrieben, um die vorliegende Offenbarung zu vereinfachen. Selbstverständlich sind diese nur Beispiele und sind nicht als einschränkend beabsichtigt. So kann zum Beispiel die Bildung eines ersten Merkmals über oder auf einem zweiten Merkmal in der folgenden Beschreibung Ausführungsformen aufweisen, in denen das erste und zweite Merkmal in direktem Kontakt gebildet sind, und kann auch Ausführungsformen aufweisen, in denen zusätzliche Merkmale zwischen dem ersten und zweiten Merkmal gebildet sind, so dass das erste und zweite Merkmal nicht in direktem Kontakt stehen können. Zusätzlich können in der vorliegenden Offenbarung Bezugszeichen und/oder Buchstaben in verschiedenen Beispielen wiederholt werden. Diese Wiederholung dient dem Zweck der Vereinfachung und Übersichtlichkeit und gibt dadurch keine Beziehung zwischen den verschiedenen erörterten Ausführungsformen und/oder Konfigurationen an.
  • Ferner können auf Raum bezogene Ausdrücke, wie beispielsweise „darunter liegend“, „unten“, „niedriger“, darüber liegend“, „oben“ und dergleichen hier zur Vereinfachung der Beschreibung verwendet werden, um eine Beziehung eines Elements oder Merkmals zu (einem) anderen Element/en oder Merkmal/en, wie in den Figuren veranschaulicht, zu beschrieben. Die auf Raum bezogenen Ausdrücke sind dazu gedacht, unterschiedliche Ausrichtungen der Vorrichtung beim Gebrauch oder im Betrieb zusätzlich zu der abgebildeten Ausrichtung in den Figuren zu vermitteln. Die Einrichtung kann anderes ausgerichtet sein (um 90 Grad oder in andere Ausrichtungen gedreht) und die auf Raum bezogenen Beschreibungen, die hier verwendet werden, können auch dementsprechend interpretiert werden.
  • Ein Package und das Verfahren zum Bilden desselben werden gemäß verschiedenen beispielhaften Ausführungsformen bereitgestellt. Die Zwischenstufen des Bildens des Packages werden gemäß einigen Ausführungsformen veranschaulicht. Einige Variationen von einigen Ausführungsformen werden erörtert. In den verschiedenen Ansichten und veranschaulichenden Ausführungsformen werden gleiche Bezugszeichen verwendet, um gleiche Elemente zu bezeichnen.
  • Die 1 bis 10 veranschaulichen die Querschnittsansichten von Zwischenstufen bei der Bildung eines Package gemäß einigen Ausführungsformen der vorliegenden Offenbarung. Die in den 1 bis 10 gezeigten Schritte sind auch schematisch in dem Prozessablauf 200 reflektiert, der in 21 gezeigt ist.
  • 1 veranschaulicht die Querschnittsansicht bei der Bildung von Package-Komponente 2. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung handelt es sich bei der Package-Komponente 2 um einen Vorrichtungs-Wafer, der aktive Vorrichtungen 22, wie beispielsweise Transistoren und/oder Dioden, und möglicherweise Passivvorrichtungen, wie beispielsweise Kondensatoren, Induktoren, Widerstände oder dergleichen aufweist. Die Package-Komponente 2 kann eine Mehrzahl von Chips 4 darin aufweisen, wobei einer der Chips 4 veranschaulicht ist. Die Chips 4 werden hier nachstehend alternativ als (Vorrichtungs-) Dies bezeichnet. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung handelt es sich bei dem Vorrichtungs-Die 4 um ein Logik-Die, das ein Die einer zentralen Verarbeitungseinheit (CPU, Central Processing Unit), ein Die einer Mikrosteuereinheit (MCU, Micro Control Unit), ein Eingangs-/Ausgangs- (IO) Die, ein Basisband- (BB, Base Band) Die, ein Applikationsprozessor (AP, Applikation Processor) Die oder dergleichen sein kann. Bei dem Vorrichtungs-Die 4 kann es sich auch um ein Speicher-Die handeln, wie beispielsweise ein Die eines Speichers mit dynamischem wahlfreiem Zugriff (DRAM, Dynamic Random Access Memory) oder ein Die eines Speichers mit statischem wahlfreiem Zugriff (SRAM, Static Random Access Memory), oder um andere Arten von Dies handeln. In der nachfolgenden Erörterung wird ein Vorrichtungs-Wafer als eine beispielhafte Package-Komponente 2 erörtert. Die Ausführungsformen der vorliegenden Offenbarung können auch auf andere Arten von Package-Komponenten angewendet werden, wie beispielsweise Zwischenschalter-Wafer (sog. Interposer-Wafer).
  • Gemäß einigen Ausführungsformen der vorliegenden Offenbarung weist der beispielhafte Wafer 2 Halbleitersubstrat 20 und die Elemente auf, die an einer oberen Fläche des Halbleitersubstrats 20 gebildet sind. Das Halbleitersubstrat 20 kann aus Kristallsilizium, Kristallgermanium, Kristallsiliziumgermanium und/oder einem III-V-Verbund-Halbleiter, wie beispielsweise GaAsP, AlInAs, AlGaAs, GaInAs, GaInP, GalnAsP oder dergleichen gebildet sein. Bei dem Halbleitersubstrat 20 kann es sich auch um massives Siliziumsubstrat oder ein Silizium-Auf-Isolierungs (SOI, Silicon-On-Insulator) Substrat handeln. In dem Halbleitersubstrat 20 können (nicht gezeigte) flache Grabenisolierungs- (STI, Shallow Trench Isolation) Bereiche gebildet sein, um die aktiven Bereiche in dem Halbleitersubstrat 20 zu isolieren. Obwohl Durchkontaktierungen nicht gezeigt sind, können sie gebildet werden, um sich in das Halbleitersubstrat 20 zu erstrecken, und die Durchkontaktierungen werden verwendet, um die Merkmale auf gegenüberliegenden Seiten des Wafers 2 elektrisch miteinander zu koppeln.
  • Gemäß einigen Ausführungsformen der vorliegenden Offenbarung weist der beispielhafte Wafer 2 Vorrichtungen mit integrierter Schaltung 22 auf, die auf der oberen Fläche von Halbleitersubstrat 20 gebildet sind. Beispielhafte Vorrichtungen mit integrierter Schaltung 22 können Komplementärmetalloxid-Halbleiter- (CMOS, Complementary Metal-Oxide Semiconductor) Transistoren, Widerstände, Kondensatoren, Dioden und/oder dergleichen aufweisen. Die Einzelheiten der Vorrichtungen mit integrierter Schaltung 22 sind hier nicht veranschaulicht. Gemäß alternativen Ausführungsformen wird der Wafer 2 zum Bilden von Zwischenschaltern verwendet, wobei es sich bei dem Substrat 20 um ein Halbleitersubstrat oder ein dielektrisches Substrat handeln kann.
  • Das Zwischenschicht-Dielektrikum (ILD, Inter-Layer Dielectric) 24 ist über dem Halbleitersubstrat 20 gebildet und füllt den Raum zwischen den (nicht gezeigten) Gate-Stapeln von Transistoren in den Vorrichtungen mit integrierter Schaltung 22. Gemäß einigen beispielhaften Ausführungsformen ist das ILD 24 aus Phosphorsilikatglas (PSG, Phospho Silicate Glass), Borsilikatglas (BPSG, Boro Silicate Glass), mit Bor dotiertem Phosphorsilikatglas (BPSG, Boron-Doped Phospho Silicate Glass), mit Fluor dotiertem Silikatglas (FSG, Fluorine-Doped Silicate Glass), Tetraethylorthosilikat (TEOS, Tetra Ethyl Ortho Silicate) oder dergleichen gebildet. ILD 24 kann unter Verwendung von Schleuderbeschichtung, fließender chemischer Gasphasenabscheidung (FCVD, Flowable Chemical Vapor Deposition), chemischer Gasphasenabscheidung (CVD, Chemical Vapor Deposition), mit Plasma verbesserter chemischer Gasphasenabscheidung (PECVD, Plasma Enhanced Chemical Vapor Deposition), chemischer Niederdruck-Gasphasenabscheidung (LPCVD, Low Pressure Chemical Vapor Deposition) oder dergleichen gebildet werden.
  • Kontaktstecker 28 sind im ILD 24 gebildet und werden verwendet, um Vorrichtungen mit integrierter Schaltung 22 mit darüber liegenden Metallleitungen 34 und Durchkontaktierungen 36 elektrisch zu verbinden. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung sind die Kontaktstecker 28 aus einem leitfähigen Material gebildet, das aus Tungsten, Aluminium, Kupfer, Titan, Tantal, Titannitrid, Tantalnitrid, deren Legierungen und/oder Mehrfachschichten davon gebildet. Die Bildung von Kontaktsteckern 28 kann das Bilden von Kontaktöffnungen im ILD 24, das Füllen eines leitfähigen Materials/leitfähiger Materialien in die Kontaktöffnungen und das Durchführen einer Planarisierung (wie beispielsweise einem chemisch-mechanischen Polier- (CMP, Chemical Mechanical Polish) Prozess aufweisen, um die oberen Flächen von Kontaktsteckern 28 mit der oberen Fläche des ILD 24 zu ebnen.
  • Über dem ILD 24 und den Kontaktsteckern 28 liegt die Zwischenverbindungsstruktur 30. Die Zwischenverbindungsstruktur 30 weist dielektrische Schichten 32 und Metallleitungen 34 und Durchkontaktierungen 36 auf, die in den dielektrischen Schichten 32 gebildet sind. Alternativ werden die dielektrischen Schichten 32 später als dielektrische Zwischenmetall- (IMD, Inter-Metal Dielectric) Schichten 32 bezeichnet. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung ist mindestens eine untere Schicht in dielektrischen Schichten 32 aus einem dielektrischen Low-k Material mit einer dielektrischen Konstante (k-Wert) geringer als ungefähr 3,0 oder geringer als ungefähr 2,5 gebildet. Dielektrische Schichten 32 können aus Black Diamond (eingetragenes Warenzeichen von Applied Materials), einem kohlenstoffhaltigem dielektrischen Low-k Material, Wasserstoff-Silsesquioxan (HSQ, Hydrogen SilsesQuioxane), Methylsilsesquioxan (MSQ, MethylSilsesQuioxane) oder dergleichen gebildet werden. Gemäß alternativen Ausführungsformen der vorliegenden Offenbarung sind einige oder alle dielektrischen Schichten aus dielektrischen nicht-Low-k Materialien, wie beispielsweise Siliziumoxid, Siliziumkarbid (SiC), Siliziumkarbonitrid (SiCN), Siliziumoxykarbonitrid (SiOCN) oder dergleichen gebildet. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung weist die Bildung von dielektrischen Schichten 32 das Abscheiden eines porogenhaltigen dielektrischen Materials auf, und danach das Durchführen eines Härtungsprozesses, um das Porogen auszutreiben, und somit werden die verbleibenden dielektrischen Schichten 32 porös. Ätzstoppschichten (nicht gezeigt), die aus Siliziumkarbid, Siliziumnitrid oder dergleichen gebildet werden können, sind zwischen den IMD-Schichten 32 gebildet und sind zur Vereinfachung nicht gezeigt.
  • Metallleitungen (,die auch Metallpads aufweisen) 34 und Durchkontaktierungen 36 werden in dielektrischen Schichten 32 gebildet. Die Metallleitungen 34 auf derselben Ebene werden gemeinsam hiernach als eine Metallschicht bezeichnet. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung weist die Zwischenverbindungsstruktur 30 eine Mehrzahl von Metallschichten auf, die durch Durchkontaktierungen 36 zwischenverbunden sind. Metallleitungen 34 und Durchkontaktierungen 36 können aus Kupfer oder Kupferlegierungen gebildet sein und sie können auch aus anderen Metallen gebildet werden. Der Bildungsprozess kann einen einfachen Damaszen- und zweifachen Damaszenprozess aufweisen. In einem beispielhaften einfachen Damaszenprozess wird zuerst ein Graben in einer der dielektrischen Schichten 32 gebildet, gefolgt vom Füllen des Grabens mit einem leitfähigen Material. Ein Planarisierungsprozess, wie beispielsweise ein CMP-Prozess wird danach durchgeführt, um die Überschussabschnitte des leitfähigen Materials zu entfernen, die höher als die obere Fläche der IMD-Schicht sind, wodurch eine Metallleitung in dem Graben verbleibt. In einem zweifachen Damaszenprozess werden sowohl ein Graben als auch eine Durchkontaktierungsöffnung in einer IMD-Schicht gebildet, wobei die Durchkontaktierungsöffnung darunter liegt und mit dem Graben verbunden ist. Das leitfähige Material wird danach in den Graben und die Durchkontaktierungsöffnung gefüllt, um jeweils eine Metallleitung und eine Durchkontaktierung zu bilden. Das leitfähige Material kann eine Diffusionsbarriere und ein kupferhaltiges metallisches Material über der Diffusionsbarriere aufweisen. Die Diffusionsbarriere kann Titan, Titannitrid, Tantal, Tantalnitrid oder dergleichen aufweisen.
  • Die Metallleitungen 34 weisen die Metallleitungen 34A auf, die manchmal als die oberen Metallleitungen bezeichnet werden. Die oberen Metallleitungen 34A können auch gemeinsam als eine obere Metallschicht ausmachend bezeichnet werden. Die jeweilige dielektrische Schicht 32A kann aus einem dielektrischen nicht-Low-k Material, wie beispielsweise undotiertem Silikatglas (USG, Un-doped Silicate Glass), Siliziumoxid, Siliziumnitrid oder dergleichen gebildet werden. Die dielektrische Schicht 32A kann auch aus einem dielektrischen Low-k Material gebildet werden, das aus ähnlichen Materialien wie der darunter liegenden IMD-Schicht 32 ausgewählt werden kann.
  • Gemäß einigen Ausführungsformen der vorliegenden Offenbarung werden die dielektrischen Schichten 38, 40 und 42 über der oberen Metallschicht gebildet. Die dielektrischen Schichten 38 und 42 können aus Siliziumoxid, Siliziumoxinitrid, Siliziumoxikarbid oder dergleichen gebildet werden. Die dielektrische Schicht 40 ist aus einem dielektrischen Material gebildet, das sich von dem dielektrischen Material der dielektrischen Schicht 42 unterscheidet. So kann die dielektrische Schicht 42 zum Beispiel aus Siliziumnitrid, Siliziumkarbid oder dergleichen gebildet werden.
  • Die Durchkontaktierungen 44 und Metallpads 46A, 46B und 46C werden in den dielektrischen Schichten 38, 40 und 42 gebildet. Der jeweilige Prozess ist als Schritt 202 in dem Prozessablauf veranschaulicht, der in 21 gezeigt ist. Die Metallpads 46A, 46B und 46C können gemeinsam und individuell hiernach als Metallpads 46 bezeichnet werden. Die Durchkontaktierungen 44 und Metallpads 46 können unter Verwendung eines zweifachen Damaszenprozesses gebildet werden, der das Bilden von Durchkontaktierungsöffnungen in dielektrischen Schichten 38 und 40, Gräben in der dielektrischen Schicht 42 und das Füllen der Durchkontaktierungsöffnungen und Gräben mit leitfähigen Materialien aufweist. Ein Planarisierungsprozess, wie beispielsweise CMP-Prozess oder ein mechanischer Schleifprozess wird durchgeführt, um die oberen Flächen der dielektrischen Schicht 42 und Metallpads 46 zu ebnen. Das Füllen der leitfähigen Materialien kann das Abscheiden einer Diffusionsbarriere, wie beispielsweise Titannitridschicht, einer Tantalnitridschicht, einer Titanschicht, einer Tantalschicht oder dergleichen und das Abscheiden eines kupferhaltigen Materials über der Diffusionsschicht aufweisen.
  • Das Vorrichtungs-Die 4 kann auch Metallpads, wie beispielsweise Aluminium oder Aluminiumkupferpads, aufweisen, die in der dielektrischen Schicht 38 gemäß einigen Ausführungsformen gebildet werden können. Zur Vereinfachung sind die Aluminium- (kupfer) Pads nicht gezeigt.
  • Gemäß einigen Ausführungsformen der vorliegenden Offenbarung gibt es kein organisches dielektrisches Material, wie beispielsweise eine Polymerschicht, im Wafer 2. Typischerweise haben organische dielektrische Schichten hohe thermische Expansionskoeffizienten (CTEs, Coefficients of Thermal Expansion), die 10 ppm/° C oder höher sein können. Dies ist bedeutend größer als der CTE von Siliziumsubstrat (wie beispielsweise das Substrat 20), das ungefähr 3 ppm/° C hat. Dementsprechend neigen die organischen dielektrischen Schichten dazu, Wölben von Wafern 2 zu verursachen. Wenn organische Materialien nicht im Wafer 2 enthalten sind, wird die Fehlerpaarung von CTE zwischen den Schichten im Wafer 2 vorteilhafterweise reduziert und führt zu der Reduzierung von Wölbung. Auch macht das nicht Einschließen von organischen Materialien im Wafer 2 die Bildung von Fine-Pitch-Metallleitungen (wie beispielsweise 66 und 70 in 10) und hochdichten Klebepads möglich, und führt zur Verbesserung der Fähigkeit der Leitwegführung.
  • 1 veranschaulicht auch die Bildung der Passivvorrichtung 48A, die gleichzeitig mit der Bildung der oberen Metallschicht und den Metallpads 46 gebildet wird. In der Beschreibung können die Passivvorrichtungen als 48A, 48B, 48C, 48D, 48E, 48F, 48G (in den 10 bis 14 gezeigt) oder dergleichen bezeichnet sein, die gemeinsam und individuell als Passivvorrichtungen 48 bezeichnet werden können. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung kann es sich bei der Passivvorrichtung 48A (und einer beliebigen anderen Passivvorrichtung 48) um einen Kondensator, einen Induktor, einen Transformator, einen Widerstand oder dergleichen handeln. 15 veranschaulicht eine beispielhafte Passivvorrichtung 48, bei der es sich um einen Kondensator handelt. Der Kondensator 48 weist Kondensatorplatten 160 und 164 und den Kondensatorisolator 162 auf. Die Kondensatorplatten 160 und 164 werden auch jeweils als die zwei Anschlusselemente TB und TA von Kondensator 48 bezeichnet. Wenn es sich bei dem Kondensator 48A (1) um einen Kondensator mit der in 15 gezeigten Struktur handelt, ist die obere Kondensatorplatte 164 gleichzeitig als Metallpads 46 (1) gebildet, ist die untere Kondensatorplatte 160 gleichzeitig als obere Metallschicht 34A (1) gebildet, und der Kondensatorisolator ist ein Bestandteil der dielektrischen Schichten 38 und 40.
  • 16 veranschaulicht eine beispielhafte Passivvorrichtung 48, bei der es sich um einen Induktor handelt. Der Induktor kann untere Platten 166, obere Platten 170 und Durchkontaktierungen 168 aufweisen. Die Durchkontaktierungen 168 zwischenverbinden die unteren Platten 166 und obere Platte 170, um den Induktor zu bilden. Wenn es sich bei dem Kondensator 48A (1) um einen Kondensator mit der in 16 gezeigten Struktur handelt, sind die oberen Platten 170 gleichzeitig als Metallpads 46 gebildet, sind die unteren Platten 166 gleichzeitig als obere Metallschicht 34A gebildet, und die Durchkontaktierungen 168 (16) sind gleichzeitig als Durchkontaktierungen 44 (1) gebildet. Die Passivvorrichtung 48 in 16 hat auch zwei Anschlusselemente TA und TB. In der Beschreibung können mehr Passivvorrichtungen gebildet werden, und die beispielhaften Strukturen und die entsprechenden Schichten können durch Bezugnahme auf die 15 und 16 als Beispiele gefunden werden. Es ist zu erkennen, dass die Passivvorrichtungen viele andere unterschiedliche Strukturen aufweisen können, als die in den 15 und 16 gezeigten.
  • 2 veranschaulicht das Bonden von Vorrichtungs-Die 112 mit Vorrichtungs-Die 4. Der jeweilige Prozess ist als Schritt 204 in dem Prozessablauf veranschaulicht, der in 21 gezeigt ist. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung handelt es sich bei dem Vorrichtungs-Die 112 um ein Logik-Die, das ein CPU-Die, ein MCU-Die, ein IO-Die, ein Basisband-Die, ein AP-Die oder dergleichen sein kann. Bei den Vorrichtungs-Dies 112 kann es sich auch um ein Speicher-Die handeln. Das Vorrichtungs-Die 110 weist Halbleitersubstrat 114 auf, bei dem es sich um ein Siliziumsubstrat handeln kann. Silizium-Durchkontaktierungen (TSVs, Through-Silicon Vias) 116, die manchmal als Halbleiter-Durchkontaktierungen oder Durchkontaktierungen bezeichnet werden, werden gebildet, um durch das Halbleitersubstrat 114 hindurch zu gehen. Die TSVs 116 werden verwendet, um die Vorrichtungen und Metallleitungen, die auf der Vorderseite (die veranschaulichte untere Seite) des Halbleitersubstrats 114 gebildet sind, mit der Rückseite zu verbinden. Auch weisen die Vorrichtungs-Dies 112 Zwischenverbindungsstrukturen 130 zum Verbinden mit den aktiven Vorrichtungen und Passivvorrichtungen in Vorrichtungs-Dies 112 auf. Die Zwischenverbindungsstrukturen 130 weisen Metallleitungen und (nicht gezeigte) Durchkontaktierungen auf.
  • Das Vorrichtungs-Die 112 kann dielektrische Schichten 138 und 142 und die Ätzstoppschicht 140 zwischen den dielektrischen Schichten 138 und 142 aufweisen. Klebepads 146 und Durchkontaktierungen 144 werden in den Schichten 138, 140 und 142 gebildet. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung ist das Die 112 frei von organischen dielektrischen Materialien, wie beispielsweise Polymere. Die Materialien und Bildungsverfahren von dielektrischen Schichten 138 und 142, Klebepads 146 und Durchkontaktierungen 144 können ähnlich ihren entsprechenden Teilen in Vorrichtungs-Die 4 sein, und deswegen werden die Einzelheiten hier nicht wiederholt.
  • Das Bonden von Vorrichtungs-Die 114 mit Die 4 kann durch Hybridbonden erreicht werden. So werden die Bondpads 146 zum Beispiel mit Bondpads 46A und 46C durch direktes Metall-auf-Metall Kleben gebondet. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung handelt es sich bei dem direkten Metall-auf-Metall Kleben um direktes Kupfer-auf-Kupfer Bonden. Die Klebepads 146 können Größen aufweisen, die größer als, gleich wie, oder kleiner als die Größen der jeweiligen Klebepads 46A und 46C sind. Obwohl ein einziges Vorrichtungs-Die 112 veranschaulicht ist, so kann eine Mehrzahl von Vorrichtungs-Dies 112 zum Bonden mit Wafer 2 vorhanden sein, und es werden Lücken 53 zwischen benachbarten Vorrichtungs-Dies 112 belassen. Ferner werden dielektrische Schichten 142 auf die Oberfläche der dielektrischen Schicht 42 durch Bonden von Dielektrikum-mit-Dielektrikum verlebt, wobei es sich zum Beispiel um Fusionskleben handeln kann, mit erzeugten Si-O-Si Klebungen. Um das Hybridkleben zu erreichen, wird das Vorrichtungs-Die 112 zuerst auf die dielektrische Schicht 42 und die Klebepads 46A vorgebondet, indem das Vorrichtungs-Die 112 leicht gegen das Die 4 gedrückt wird. Danach wird Glühen durchgeführt, um die Zwischendiffusion der Metalle in Klebepads 46A/46C und den entsprechenden darüber liegenden Klebepads 146 zu verursachen.
  • Wieder unter Bezugnahme auf 2, kann gemäß einigen Ausführungsformen nach dem Bonden ein Schleifen einer Rückseite durchgeführt werden, um die Vorrichtungs-Dies 112 dünner zu machen, zum Beispiel auf eine Dicke zwischen 15 µm und ungefähr 30 µm. 2 veranschaulicht schematisch eine gestrichelte Linie 112-BS1, bei der es sich um die rückseitige Fläche von Vorrichtungs-Die 112 vor dem Schleifen der Rückseite handelt. Bei der rückseitigen Fläche 112-BS2 handelt es sich um die rückseitige Fläche von Vorrichtungs-Die 112 nach dem Schleifen der Rückseite. Durch das Dünnermachen von Vorrichtungs-Die 112 wird das Aspektverhältnis von Lücken 53 reduziert, um das Lückenfüllen durchzuführen. Andernfalls kann das Lückenfüllen aufgrund des andernfalls hohen Aspektverhältnisses von Lücken 53 schwierig sein. Nach dem Schleifen der Rückseite können TSVs 116 erkennbar werden. Alternativ werden die TSVs 116 dieses Mal nicht zu erkennen sein, und das Schleifen der Rückseite wird gestoppt, wenn eine dünne Schicht von Substrat 114 vorliegt, welche die TSVs 116 bedeckt. Gemäß diesen Ausführungsformen können TSVs 116 in dem in 4 gezeigten Schritt erkennbar sein. Gemäß anderen Ausführungsformen, in denen das Aspektverhältnis von Lücken 53 nicht zu hoch für das Lückenfüllen ist, kann das Schleifen der Rückseite übergangen werden.
  • Gemäß einigen Ausführungsformen der vorliegenden Offenbarung weist das Vorrichtungs-Die 112 einen Abschnitt einer Passivvorrichtung 48B auf. Nach dem Bonden von Vorrichtungs-Die 112 und Vorrichtungs-Die 4 wird ein/werden Metallpad(s) von Vorrichtungs-Die 4 auf den Abschnitt der Passivvorrichtung 48B in Vorrichtungs-Die 112 gebondet, um die gesamte Passivvorrichtung 48B zu bilden. So kann zum Beispiel, wenn es sich bei der Passivvorrichtung 48B um einen Kondensator handelt, die obere Kondensatorplatte ein Bestandteil einer oberen Metallschicht 134A sein. Die untere Kondensatorplatte weist einen oberen Abschnitt und einen unteren Abschnitt auf, bei denen es sich jeweils um die Metallpads der Vorrichtungs-Dies 112 und 4 handelt. Wenn es sich bei der Passivvorrichtung 48B zum Beispiel um einen Induktor handelt, wie in 16 gezeigt, werden die oberen Platten 170 (16) in der oberen Metallschicht 134A (2) in Vorrichtungs-Die 112 liegen, werden die Durchkontaktierungen 168 (16) in den dielektrischen Schichten 138 und 140 (2) in Vorrichtungs-Die 112 liegen, und jede der unteren Platten 166 (16) wird auch einen oberen Abschnitt und einen unteren Abschnitt aufweisen, bei denen es sich jeweils um die Metallpads von Vorrichtungs-Dies 112 und 4 handelt.
  • Nach dem Bonden von Vorrichtungs-Die 112 mit Vorrichtungs-Die 4 werden elektrische Verbindungskanäle 52 gebildet, die jeweils gestapelte Metallpads/Leitungen und Durchkontaktierungen aufweisen, so dass die Passivvorrichtungen 48B, die in den Vorrichtungs-Dies 112 und 4 gebildet werden, mit den darüber liegenden elektrischen Verbindern (wie beispielsweise Lötbereichen) verbunden werden können, die in nachfolgenden Schritten gebildet werden. Es werden Abschirmringe 50 gebildet, die jeweils einen der elektrischen Kanäle 52 umschließen. Von der Oberseite der in 2 gezeigten Struktur gesehen, haben die Abschirmringe 50 die Form von Ringen. Die Abschirmringe 50 werden aus Metallleitungen und Durchkontaktierungen gebildet, bei denen es sich um massive Ringe (ohne Durchbrüche) in einigen Metallschichten und einigen Durchkontaktierungsschichten handeln kann. Um die Passivvorrichtungen elektrisch zu verbinden, haben die Abschirmringe 50 einige Durchbrüche, die Metallleitungen ermöglichen, durch die Durchbrüche hindurch zu gehen, um die Passivvorrichtungen 48 mit elektrischen Kanälen 52 zu verbinden. Die Metallleitungen, welche mit den Passivvorrichtungen 48 verbinden, sind durch dielektrische Materialien von den Abschirmringen elektrisch isoliert. So veranschaulicht zum Beispiel 10 eine Querschnittsansicht, die von einer Ebene erhalten wird, in welcher die Metallleitungen durch die Durchbrüche in Abschirmringen 50 hindurch gehen, um Passivvorrichtung 48B und elektrische Verbindungskanäle 52 zwischen zu verbinden. Die gestrichelten Linien (welche Teile von Abschirmringen 50 zeigen) in 10 repräsentieren die Teile von Abschirmringen vor und hinter der veranschaulichten Ebene. Die Abschirmringe 50 sind elektrisch geerdet, so dass die Passivvorrichtung (wie beispielsweise 48B) nicht stört, und durch andere Vorrichtungen in Vorrichtungs-Dies 112 und 4 nicht gestört wird.
  • 3 veranschaulicht die Bildung von Lückenfüllungsschichten, welche die dielektrische Schicht 56 und die darunter liegende Ätzstoppschicht 54 enthalten. Der jeweilige Prozess ist als Schritt 206 in dem Prozessablauf veranschaulicht, der in 21 gezeigt ist. Die dielektrische Schicht 54 kann unter Verwendung eines konformen Abscheidungsverfahrens abgeschieden werden, wie beispielsweise Atomlagenabscheidung (ALD, Atomic Layer Deposition) oder chemische Gasphasenabscheidung (CVD). Die Ätzstoppschicht 54 ist aus einem dielektrischen Material gebildet, das eine gute Haftung an den Seitenwänden der Vorrichtungs-Dies 112, den oberen Flächen der dielektrischen Schicht 42 und den Klebepads 46B hat. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung ist die Ätzstoppschicht 54 aus einem nitridhaltigen Material gebildet, wie beispielsweise Siliziumnitrid. Bei der Ätzstoppschicht 54 kann es sich um eine konforme Schicht handeln, wobei die Dicke T1A der horizontalen Abschnitte und die Dicke T1B der vertikalen Abschnitte zum Beispiel im Wesentlichen einander gleich sind, wobei die Differenz (T1A-T1B) einen absoluten Wert um ungefähr 20 Prozent kleiner oder um ungefähr 10 Prozent kleiner als beide Dicken T1A und T1B hat.
  • Die dielektrische Schicht 56 ist aus einem Material gebildet, das sich von dem Material der Ätzstoppschicht 54 unterscheidet. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung ist die dielektrische Schicht 56 aus Siliziumoxid gebildet, das aus TEOS gebildet sein kann, wohingegen andere dielektrische Materialien, wie beispielsweise Siliziumkarbid, Siliziumoxynitrid, Siliziumoxykarbonitrid, PSG, BSG, BPSG oder dergleichen auch verwendet werden können. Die dielektrische Schicht 56 kann unter Verwendung von CVD, chemischer Gasphasenabscheidung mit Plasma hoher Dichte (HDPCVD, High-Density Plasma Chemical Vapor Deposition), fließender CVD, Schleuderbeschichtung oder dergleichen gebildet werden. Die dielektrische Schicht 56 füllt die verbleibenden Lücken 53 (2) vollständig.
  • Unter Bezugnahme auf 4 wird ein Planarisierungsprozess, wie beispielsweise ein CMP-Prozess oder ein mechanischer Schleifprozess durchgeführt, um Überschussabschnitte von Lückenfüllungsschichten 54 und 56 zu entfernen, so dass das Vorrichtungs-Die 112 freigelegt wird. Der jeweilige Prozess ist auch als Schritt 206 in dem Prozessablauf veranschaulicht, der in 21 gezeigt ist. Auch werden Durchkontaktierungen 116 freigelegt. Die verbleibenden Abschnitte von Schichten 54 und 56 werden gemeinsam als (Lückenfüllungs-) Isolierungsbereiche 58 bezeichnet.
  • Gemäß einigen Ausführungsformen der vorliegenden Offenbarung, wie in 5 gezeigt, wird das Substrat 114 leicht geätzt, so dass von den Durchkontaktierungen 116 ein oberer Abschnitt aus den oberen Flächen von Substrat 114 vorsteht. Die dielektrische Schicht 60 ist gebildet und wird leicht poliert, um die Abschnitte von dielektrischer Schicht 60 zu entfernen, die Durchkontaktierungen 116 bedecken. Die dielektrische Schicht 60 kann aus Siliziumoxid, Siliziumnitrid, Siliziumoxinitrid oder dergleichen gebildet werden. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung kann das Ätzen von Durchkontaktierungen 116 und die Bildung der dielektrischen Schicht 60 übergangen werden.
  • 6 veranschaulicht das Ätzen der dielektrischen Schichten 60, 56 und 54, um Öffnungen 61 zu bilden. Der jeweilige Prozess ist als Schritt 208 in dem Prozessablauf veranschaulicht, der in 21 gezeigt ist. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung wird ein (nicht gezeigter) Fotolack gebildet und strukturiert, und die dielektrischen Schichten 60 und 56 werden unter Verwendung des strukturierten Fotolacks als eine Ätzmaske geätzt. Somit werden Öffnungen 61 gebildet und erstrecken sich hinunter zur Ätzstoppschicht 5, welche als die Ätzstoppschicht agiert. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung umfassen die Schichten 60 und 56 ein Oxid, und das Ätzen kann durch Trockenätzen durchgeführt werden. Das Ätzgas kann eine Mischung von NF3 und NH3 oder eine Mischung aus HF und NH3 aufweisen. Als Nächstes wird die Ätzstoppschicht 54 geätzt, so dass sich Öffnungen 61 bis hinunter zu den Klebepads 46B erstrecken. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung wird die Ätzstoppschicht 54 aus Siliziumnitrid gebildet, und das Ätzen wird unter Verwendung von Trockenätzen durchgeführt. Das Ätzgas kann eine Mischung aus CF4, O2 und N2, eine Mischung aus NF3 und O2, SF6, eine Mischung aus SF6 und O2 oder dergleichen aufweisen.
  • 7 veranschaulicht die Bildung von Durchkontaktierungen 64 (einschließlich 64-1 und 64-2) und dielektrische Durchkontaktierung (TDV) 65, wodurch die Öffnungen 61 (6) gefüllt werden. Der jeweilige Prozess ist als Schritt 210 in dem Prozessablauf veranschaulicht, der in 21 gezeigt ist. Die Durchkontaktierungen 64 und TDVs 65 sind mit Klebepads 46B verbunden. Die TDVs 65 sind elektrisch geerdet, um eine Abschirmstruktur zu bilden, so dass die Passivvorrichtung (wie beispielsweise 48C in 10) elektrisch nicht stört, und durch andere Vorrichtungen in Vorrichtungs-Dies 112 und 4 nicht gestört wird. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung weist die Bildung von Durchkontaktierungen 64 und TDVs 65 das Durchführen eines Beschichtungsprozesses auf, wie beispielsweise einen elektrochemischen Beschichtungsprozess oder einen stromlosen Beschichtungsprozess. Die Durchkontaktierungen 64 und TDVs 65 können ein metallisches Material aufweisen, wie beispielsweise Tungsten, Aluminium, Kupfer oder dergleichen. Eine leitende Barriereschicht (wie beispielsweise Titan, Titannitrid, Tantal, Tantalnitrid oder dergleichen) kann auch unter dem metallischen Material liegend gebildet werden. Eine Planarisierung, wie beispielsweise CMP, wird durchgeführt, um überschüssige Abschnitte des beschichteten metallischen Materials zu entfernen, und die verbleibenden Abschnitte des metallischen Materials bilden Durchkontaktierungen 64 und TDVs 65. Die Durchkontaktierungen 64 und TDVs 65 können im Wesentlichen gerade und vertikale Seitenwände aufweisen. Die Durchkontaktierungen 64 und TDVs 65 können auch ein konisch zulaufendes Profil aufweisen, wobei obere Weiten etwas größer als die jeweiligen unteren Weiten sind.
  • Gemäß alternativen Ausführungsformen werden TSVs 116 in den Vorrichtungs-Dies 112 nicht vorgeformt. Stattdessen werden sie nach der Bildung von Isolierungsbereichen 58 gebildet. So können die Vorrichtungs-Dies 112 entweder vor oder nach der Bildung von Öffnungen 61 (6) geätzt werden, um zusätzliche Öffnungen (die durch die veranschaulichten TSVs 116 belegt werden) zu bilden. Die zusätzlichen Öffnungen in den Vorrichtungs-Dies 112 und Öffnungen 61 können gleichzeitig gefüllt werden, um die Durch-TSVs 116 und Durchkontaktierungen 64 zu bilden. Die daraus resultierenden Durchkontaktierungen 116 können breitere obere Abschnitte als die jeweiligen unteren Abschnitte haben, im Gegensatz zu dem, was in 10 gezeigt ist.
  • Unter Bezugnahme auf 8 werden dielektrische Schichten 62 und 63, Umverteilungsleitungen (RDLs, Redistribution Lines) 66 und 70 und Durchkontaktierungen 68 gebildet. Der jeweilige Prozess ist als Schritt 212 in dem Prozessablauf veranschaulicht, der in 21 gezeigt ist. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung werden die dielektrischen Schichten 62 und 63 aus einem Oxid, wie beispielsweise Siliziumoxid, einem Nitrid, wie beispielsweise Siliziumnitrid oder dergleichen gebildet. Obwohl zwei RDL-Schichten veranschaulicht sind, können mehr als zwei Schichten von RDLs vorhanden sein. Die RDLs 70 können unter Verwendung einfacher und/oder zweifacher Damaszenprozesse gebildet werden, welche Ätzen der dielektrischen Schichten, um Durchkontaktierungsöffnungen und Gräben zu bilden, Abscheiden einer leitenden Barriereschicht in die Öffnungen, Beschichten eines metallischen Materials, wie beispielsweise Kupfer oder eine Kupferlegierung, und Durchführung einer Planarisierung aufweisen, um die überschüssigen Abschnitte des metallischen Materials zu entfernen. Es können Ätzstoppschichten zwischen dielektrischen Schichten 60, 62 und 63 vorhanden sein, wobei die Ätzstoppschichten nicht gezeigt sind.
  • 8 veranschaulicht die Passivvorrichtung 48C, bei der es sich auch um einen Kondensator, einen Induktor oder dergleichen handeln kann, wie in einigen beispielhaften Ausführungsformen in 15 und 16 gezeigt. Die Passivvorrichtung 48C wird gleichzeitig mit der Bildung von anderen Umverteilungsleitungen gebildet.
  • 9 veranschaulicht die Bildung von Passivierungsschichten, Metallpads und darüber liegenden dielektrischen Schichten. Der jeweilige Prozess ist als Schritt 214 in dem Prozessablauf veranschaulicht, der in 21 gezeigt ist. Die Passivierungsschicht 72 wird über der dielektrischen Schicht 63 gebildet. Metallpads 74 werden über der Passivierungsschicht 72 gebildet und elektrisch mit den RDLs 70 gekoppelt. Bei den Metallpads 74 kann es sich um Aluminiumpads oder Aluminium-Kupfer-Pads handeln, und es können andere metallische Materialien verwendet werden. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung werden die Metallpads 74 nicht gebildet und es werden Post-Passivierungszwischenverbindungen (PPIs, Post Passivation Interconnects) gebildet. Bei der Passivierungsschicht 72 kann es sich um eine Einzelschicht oder eine Verbundschicht handelt, und sie kann aus einem nicht porösen Material gebildet werden. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung handelt es sich bei der Passivierungsschicht 72 um eine Verbundschicht, die eine (nicht separat gezeigte) Siliziumoxidschicht und eine (nicht separat gezeigte) Siliziumnitridschicht über der Siliziumoxidschicht aufweist. Die Passivierungsschicht 72 kann auch aus anderen nicht porösen dielektrischen Materialien, wie beispielsweise undotiertem Silikatglas (USG, Un-doped Silicate Glass), Siliziumoxinitrid und/oder dergleichen gebildet werden. Als Nächstes wird die Polymerschicht 76 gebildet, und danach strukturiert, um die Metallpads 74 freizulegen. Die Polymerschicht 76 kann aus Polyimid, Polybenzoxazol (PBO) oder dergleichen gebildet werden.
  • Gemäß einigen Ausführungsformen der vorliegenden Offenbarung ist die Struktur der darunter liegenden Metallpads 74 frei von organischen Materialien (wie beispielsweise Polymerschichten), so dass der Prozess zum Bilden der Strukturen darunter liegender Metallpads 74 dem Prozess folgen kann, der zum Bilden der Vorrichtungs-Dies verwendet wird, und Fine-Pitch-RDLs (wie beispielsweise 66 und 70) mit kleinen Abständen und Linienbreiten möglich gemacht werden.
  • Unter Bezugnahme auf 10, werden Höcker-Untermetallstrukturen (UBMs, Under-Bump Metallurgies) 77 gebildet, und UBMs 77 erstrecken sich in die Polymerschicht 76, um sich mit Metallpads 74 oder PPIs zu verbinden. Der jeweilige Prozess ist als Schritt 214 in dem Prozessablauf veranschaulicht, der in 21 gezeigt ist. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung weist jede der UBMs 77 eine (nicht gezeigte Barriereschicht) und eine (nicht gezeigte) Keimschicht über der Barriereschicht auf. Bei der Barriereschicht kann es sich um eine Titanschicht, eine Titannitridschicht, eine Tantalschicht, eine Tantalnitridschicht oder eine Schicht handeln, die aus einer Titanlegierung oder einer Tantallegierung gebildet ist. Das Material der Keimschicht kann Kupfer oder eine Kupferlegierung aufweisen. Andere Metalle, wie beispielsweise Silber, Gold, Aluminium, Palladium, Nickel, Nickellegierungen, Tungstenlegierungen, Chrom, Chromlegierungen und Kombinationen davon können auch in UBMs 77 enthalten sein.
  • Wie auch in 10 gezeigt, werden elektrische Verbinder 78 (einschließlich 78-1 bis 78-5) gebildet. Der jeweilige Prozess ist als Schritt 214 in dem Prozessablauf veranschaulicht, der in 21 gezeigt ist. Ein beispielhafter Bildungsprozess zum Bilden von UBMs 77 und elektrischen Verbindern 78 weist das Abscheiden einer UBM-Deckschicht, Bilden und Strukturieren einer Maske (bei der es sich um einen nicht gezeigten Fotolack handeln kann), wobei Abschnitte der UBM-Deckschicht durch die Öffnungen in der Maske freigelegt werden. Nach der Bildung von UBMs 77 wird das veranschaulichte Package in eine (nicht gezeigte) Beschichtungslösung platziert, und es wird ein Beschichtungsschritt durchgeführt, um elektrische Verbinder 78 auf UBMs 77 zu bilden. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung weisen die elektrischen Verbinder 78 (nicht gezeigte) Nichtlötteile auf, die in den anschließenden Aufschmelzprozessen nicht geschmolzen werden. Die Nichtlötteile können aus Kupfer gebildet sein, und werden deswegen hier nachstehend als Kupferhöcker bezeichnet, obwohl sie aus anderen Nichtlötmaterialien gebildet sein können. Jeder der elektrischen Verbinder 78 kann auch eine (nicht gezeigte) Abschlussschicht/en aufweisen, die aus einer Nickelschicht, einer Nickellegierung, einer Palladiumschicht, einer Goldschicht, einer Silberschicht oder Mehrfachschichten davon ausgewählt wird/werden. Die Abschlussschicht/en wird/werden über den Kupferhöckern gebildet. Ferner können elektrische Verbinder 78 Lötkappen aufweisen. Die in den vorhergehenden Schritten gebildete Struktur wird als Verbundwafer 80 bezeichnet. Ein Die-Säge (Vereinzelungs-) Schritt wird an dem Verbundwafer 80 durchgeführt, um den Verbundwafer 80 in eine Mehrzahl von Packages 82 zu trennen. Der jeweilige Prozess ist als Schritt 216 in dem Prozessablauf veranschaulicht, der in 21 gezeigt ist.
  • Wie in 10 gezeigt, weist jede der Passivvorrichtungen 48 (wie beispielsweise 48A, 48B, 48C und Passivvorrichtungen 48D bis 48G, wie in den 11 bis 13 gezeigt) zwei Anschlusselemente(TA und TB in den 15 und 16) auf, die jeweils mit einem der elektrischen Verbinder 78 und einer der TSVs 116 elektrisch verbunden sind. So veranschaulicht 10 zum Beispiel die beispielhaften elektrischen Verbinder 78-1, 78-2, 78-3, 78-4 und 78-5, die jeweils mit den TSVs 116-1, 116-2, 116-3, 64-1 und 64-2 verbunden sind. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung ist jede der Passivvorrichtungen 48A und 48B mit den Durchkontaktierungen 64-1 bis 64-2 elektrisch verbunden, die ferner mit elektrischen Verbindern 78-4 und 78-5 verbunden sind. Es ist zu erkennen, dass eine oder beide der Passivvorrichtungen 48A und 48C gemäß einigen Ausführungsformen gebildet sein kann/können. Auch wenn beide Passivvorrichtungen 48A und 48C gebildet werden, können die Passivvorrichtungen 48A und 48C unterschiedliche Arten von Passivvorrichtungen sein, um Schaltungen, wie beispielsweise LC-Schaltungen, RC-Schaltungen, RL-Schaltungen zu bilden. Bei den Passivvorrichtungen 48A und 48C kann es sich auch um Passivvorrichtungen derselben Art handeln, wie beispielsweise Kondensatoren. Das kann zu einer Erhöhung der Kapazität ohne Erhöhung der belegten Chipfläche führen. Ähnliche andere Passivvorrichtungen wie beispielsweise die Passivvorrichtung 48B sind auch mit zwei Lötbereichen (wie beispielsweise 78-2 und 78-3) verbunden.
  • Gemäß einigen Ausführungsformen der vorliegenden Offenbarung wie in 10 gezeigt, werden die Passivvorrichtungen 48 in Package 82 gebildet, und können mit den integrierten Schaltungen innerhalb des Packages 82 elektrisch verbunden sein oder nicht elektrisch verbunden sein und durch diese verwendet werden. Die beiden Anschlusselemente von jeder der Passivvorrichtungen 48 sind außerhalb von Package 82 verbunden. Dementsprechend haben die Passivvorrichtungen 48 dieselbe Funktion wie eine oberflächenmontierte Vorrichtung (SMD, Surface Mounted Device), auch als integrierte Passivvorrichtung (IPD, Integrated Passive Device) bekannt. Wenn ein Package 82 mit anderen Package-Komponenten gepackt wird, um größere Packages zu bilden, können die anderen Package-Komponenten auf die Passivvorrichtungen 48 direkt durch Lötbereiche und TSVs zugreifen und diese verwenden.
  • Wiederum unter Bezugnahme auf 10 gehen die TDVs 65 durch Isolierungsbereiche 58 hindurch und umgeben die Passivvorrichtung 48. 17 veranschaulicht eine Draufsicht auf ein beispielhaftes Layout von TDVs 65, Durchkontaktierungen 64-1 und 64-2 und Passivvorrichtung 48. Gemäß einigen Ausführungsformen wird eine Mehrzahl von TDVs 65 gebildet, um die Durchkontaktierungen 64-1 und 64-2 und den Bereich, der direkt unterhalb der Passivvorrichtung 48 liegt (wie in 10 gezeigt), zu umschließen. TDVs 65 liegen nahe beieinander, zum Beispiel mit einem Abstand D1 kleiner als ungefähr 10 µm. Die TDVs 65 sind elektrisch geerdet und bilden deswegen eine Abschirmstruktur, um Störung zwischen der Passivvorrichtung 48 und den Vorrichtungen mit integrierter Schaltung zu bilden, die außerhalb der Bereiche liegen, die durch die TDVs 65 umschlossen werden. 18 veranschaulicht eine Draufsicht von TDV 65, die einen vollständigen Ring bildet, der Durchkontaktierungen 64 und den direkt unter der Passivvorrichtung 48 liegenden Bereich umschließt.
  • Gemäß einigen Ausführungsformen der vorliegenden Offenbarung sind die Bereiche, die direkt über und direkt unter den Passivvorrichtungen 48 liegen, frei von aktiven Vorrichtungen, wie beispielsweise Transistoren und Dioden, um die Störung zwischen Passivvorrichtungen 48 und den integrierten Schaltungen zu reduzieren. Dementsprechend sind einige Ausschlusszonen in Vorrichtungs-Dies 4 und 112 konzipiert, und es sind keine aktiven Vorrichtungen in den Ausschlusszonen konzipiert. Das Stapeln von Passivvorrichtungen und Konzipieren von Passivvorrichtungen in den Abschnitten von Vorrichtungs-Die 4, die nicht von dem Vorrichtungs-Die 112 überlappt werden, können die erforderlichen Ausschlusszonen minimieren.
  • Die 11 bis 13 veranschaulichen einige mögliche Stellen zum Bilden von Passivvorrichtungen 48. So veranschaulicht 11 zum Beispiel, dass die Passivvorrichtung 48D in den Metallschichten (die eine obere Metallschicht in der dielektrischen Schicht 32A aufweisen können oder nicht) liegen, und ist direkt unter dem Isolierungsbereich 58 gebildet. Die Passivvorrichtung 48D ist mit den Durchkontaktierungen 64-1 und 64-2 und elektrischen Verbindern 78-4 und 78-5 verbunden.
  • 12 veranschaulicht Passivvorrichtungen 48E und 48F- Die Passivvorrichtung 48E weist die Klebepads von Vorrichtungs-Dies 4 und 112 auf, wobei die Klebepads gebondet sind, um die oberen Platten von Passivvorrichtung 48E zu bilden. Die unteren Platten und Durchkontaktierungen (falls vorhanden) sind in Vorrichtungs-Die 4 gebildet. Die Passivvorrichtung 48F liegt in Metallschichten (die eine obere Metallschicht in der dielektrischen Schicht 32A aufweisen können oder nicht) in dem Vorrichtungs-Die 4 und direkt unter dem Vorrichtungs-Die 112 und ist mit TSVs 116-2 und 116-3 elektrisch verbunden. Die Passivvorrichtung 48D ist mit den Durchkontaktierungen 64-1 und 64-2 und elektrischen Verbindern 78-4 und 78-5 verbunden. Die Passivvorrichtung 48E weist die Klebepads von Vorrichtungs-Dies 4 und 112 auf, wobei die Klebepads gebondet sind, um die oberen Platten der Passivvorrichtung 48E zu bilden. Die unteren Platten und Durchkontaktierungen (falls vorhanden) sind in Vorrichtungs-Die 4 gebildet. Die Passivvorrichtung 48D ist auch direkt unter dem Isolierungsbereich 58 gebildet.
  • 13 veranschaulicht, dass sich die Passivvorrichtung 48G in den RDL-Schichten befindet, welche das Vorrichtungs-Die 112 überlappen, und sind mit den TSVs 116-2 und 116-3 elektrisch verbunden. Die Passivvorrichtung 48G kann die Passivvorrichtung 48B überlappen, und kann mit der Passivvorrichtung 48B parallel verbunden sein. Es ist zu erkennen, dass die Passivvorrichtungen 48, wie in den 10 bis 13 gezeigt, in demselben Chip in jeder beliebigen Kombination gebildet sein können.
  • Das in den 1 bis 13 gezeigte Package hat eine Struktur mit Vorderseite auf Vorderseite, in welcher die vorderen Oberflächen von Vorrichtungs-Dies 112 der vorderen Oberfläche von Vorrichtungs-Die 4 zugewandt sind. 14 veranschaulicht eine Struktur mit Vorderseite auf Rückseite, in welcher die vordere Oberfläche des Vorrichtungs-Die 112 der hinteren Oberfläche von Vorrichtungs-Die 4 zugewandt ist. Das Vorrichtungs-Die 4 weist TSVs 16 auf, welche sich durch das Substrat 20 und die dielektrische Schicht 17 hindurch erstrecken. Die Passivvorrichtungen 48 sind als Beispiele gezeigt. Es ist zu erkennen, dass die Passivvorrichtungen 48, wie in den 10 bis 13 gezeigt, in dem in 14 gezeigten Package, wann immer anwendbar, gebildet werden können, und die Einzelheiten der Passivvorrichtungen 48 können im Wesentlichen dieselben wie in den 10 bis 13 sein und werden hier nicht wiederholt.
  • Die 19 und 20 veranschaulichen das Bonden von Packages 82 auf andere Package-Komponenten. Der jeweilige Prozess ist als Schritt 218 in dem Prozessablauf veranschaulicht, der in 21 gezeigt ist. 19 veranschaulicht Package 84, in welches Package 82 (10 bis 14) eingebettet ist. Das Package weist Speicherkuben 86 auf, die eine Mehrzahl von (nicht separat gezeigten) gestapelten Speicher-Dies aufweisen. Das Package 82 und die Speicherkuben 86 sind in Verkapselungsmaterial 88 verkapselt, bei dem es sich um eine Formmasse handeln kann. Dielektrische Schichten und RDLs (gemeinsam als 89 veranschaulicht) liegen unter dem Package 82 und den Speicherkuben 86 und sind damit verbunden. Auf die Passivvorrichtungen 48 in Package 82 kann durch die Speicherkuben 86 oder die Package-Komponenten zugegriffen werden, die mit Package 84 gebondet sind.
  • 20 veranschaulicht eine Package-auf-Package- (PoP, Package-on-Package) Struktur 90, die ein integriertes Fan-Out (InFO, Integrated Fan-Out) Package 92 aufweist, das mit dem oberen Package 93 gebondet ist. Das InFO-Package 90 weist auch das darin eingebettete Package 82 auf. Das Package 82 und die Durchkontaktierungen 94 sind in Verkapselungsmaterial 96 verkapselt, bei dem es sich um eine Formmasse handeln kann. Das Package 82 ist mit den dielektrischen Schichten und RDLs gebondet, die gemeinsam als Zwischenverbindungsstruktur 95 bezeichnet werden können. Auf die Passivvorrichtungen 48 in Package 82 (nicht in 20 gezeigt, siehe 10 bis 14) kann durch das obere Package 93 oder die Package-Komponenten zugegriffen werden.
  • Die Ausführungsformen der vorliegenden Offenbarung haben einige vorteilhafte Merkmale. Durch Integrieren von Passivvorrichtungen in das Package, wird keine SMD benötigt, und es werden Herstellungskosten eingespart. Die Passivvorrichtungen in dem Package lassen sich flexible konzipieren.
  • Gemäß einigen Ausführungsformen der vorliegenden Offenbarung weist ein Verfahren auf: Bonden eines ersten Vorrichtungs-Die mit einem zweiten Vorrichtungs-Die, wobei das zweite Vorrichtungs-Die über dem ersten Vorrichtungs-Die liegt und wobei eine erste Passivvorrichtung in einer kombinierten Struktur gebildet wird, umfassend das erste Vorrichtungs-Die und das zweite Vorrichtungs-Die, wobei die erste Passivvorrichtung ein erstes und ein zweites Ende umfasst; Verfüllen eines Lückenfüllungsmaterials über das erste Vorrichtungs-Die, wobei das Lückenfüllungsmaterial Abschnitte auf gegenüberliegenden Seiten des zweiten Vorrichtungs-Die umfasst; Durchführen einer Planarisierung, um das zweite Vorrichtungs-Die freizulegen, wobei ein verbleibender Abschnitt des Lückenfüllungsmaterials einen Isolierungsbereich bildet; Bilden einer ersten Durchkontaktierung und einer zweiten Durchkontaktierung, die durch den Isolierungsbereich hindurch gehen, um mit dem ersten Vorrichtungs-Die elektrisch zu koppeln; und Bilden eines ersten elektrischen Verbinders und eines zweiten elektrischen Verbinders, die mit dem ersten Ende und dem zweiten Ende der ersten Passivvorrichtung koppeln. In einer Ausführungsform umfassen der erste elektrische Verbinder und der zweite elektrische Verbinder Lötbereiche. In einer Ausführungsform sind das erste Ende und das zweite Ende der ersten Passivvorrichtung jeweils mit der ersten Durchkontaktierung und der zweiten Durchkontaktierung verbunden. In einer Ausführungsform umfasst die erste Passivvorrichtung einen Kondensator. In einer Ausführungsform umfasst die erste Passivvorrichtung einen Induktor. In einer Ausführungsform umfasst das erste Vorrichtungs-Die ein erstes Metallpad, und das zweite Vorrichtungs-Die umfasst ein zweites Metallpad, das mit dem ersten Metallpad gebondet ist, und das Kleben führt ferner dazu, dass eine zweite Passivvorrichtung gebildet wird, und das erste Metallpad und das zweite Metallpad in Kombination eine Platte der zweiten Passivvorrichtung bilden. In einer Ausführungsform umfasst das erste Vorrichtungs-Die einen ersten Abschnitt eines Abschirmrings, und das zweite Vorrichtungs-Die umfasst einen zweiten Abschnitt des Abschirmrings, und der erste Abschnitt ist mit dem zweiten Abschnitt des Abschirmrings gebondet, und wobei der Abschirmring die zweite Passivvorrichtung umschließt. In einer Ausführungsform umfasst das erste Vorrichtungs-Die eine dritte Passivvorrichtung umfassend eine leitfähige Platte, und das Lückenfüllungsmaterial ist mit der leitfähigen Platte der dritten Passivvorrichtung in Kontakt. In einer Ausführungsform weist ein Verfahren ferner das Bilden einer Mehrzahl von zusätzlichen Durchkontaktierungen in dem Isolierungsbereich auf, wobei die Mehrzahl von zusätzlichen Durchkontaktierungen elektrisch geerdet sind, und die Mehrzahl von zusätzlichen Durchkontaktierungen in Kombination einen Bereich umschließen, der direkt unterhalb der ersten Passivvorrichtung liegt.
  • Gemäß einigen Ausführungsformen der vorliegenden Offenbarung weist ein Verfahren auf, das Bonden eines ersten Vorrichtungs-Die mit einem zweiten Vorrichtungs-Die, wobei erste Metallpads in dem ersten Vorrichtungs-Die mit zweiten Metallpads in dem zweiten Vorrichtungs-Die verbklebt sind; Verkapseln des ersten Vorrichtungs-Die in einem Isolierungsbereich; Bilden dielektrischer Schichten über dem zweiten Vorrichtungs-Die und dem Isolierungsbereich; Bilden einer ersten Passivvorrichtung in den dielektrischen Schichten; und Bilden eines ersten Lötbereichs und eines zweiten Lötbereichs über den dielektrischen Schichten, wobei der erste Lötbereich und der zweite Lötbereich mit gegenüberliegenden Anschlusselementen der ersten Passivvorrichtung elektrisch verbunden sind. In einer Ausführungsform weist das Verfahren ferner das Ätzen des Isolierungsbereichs auf, um eine erste Öffnung und eine zweite Öffnung zu bilden; und das Bilden einer ersten Durchkontaktierung und einer zweiten Durchkontaktierung jeweils in der ersten Öffnung und der zweiten Öffnung, wobei die erste Durchkontaktierung und die zweite Durchkontaktierung mit gegenüberliegenden Anschlusselementen der ersten Passivvorrichtung elektrisch verbunden sind. In einer Ausführungsform überlappt die erste Passivvorrichtung den Isolierungsbereich und liegt vertikal von dem zweiten Vorrichtungs-Die aus versetzt. In einer Ausführungsform überlappt die erste Passivvorrichtung das zweite Vorrichtungs-Die. In einer Ausführungsform ist das erste Vorrichtungs-Die mit dem zweiten Vorrichtungs-Die durch Hybridkleben gebondet, und eine erste dielektrische Oberflächenschicht des ersten Vorrichtungs-Die ist mit einer zweiten dielektrischen Oberflächenschicht des zweiten Vorrichtungs-Die gebondet.
  • Gemäß einigen Ausführungsformen der vorliegenden Offenbarung weist ein Package auf, ein erstes Vorrichtungs-Die; ein zweites Vorrichtungs-Die über dem ersten Vorrichtungs-Die und damit gebondet; einen Isolierungsbereich, der das zweite Vorrichtungs-Die umschließt; eine erste Durchkontaktierung und eine zweite Durchkontaktierung, die durch den Isolierungsbereich hindurch gehen, um jeweils mit einem ersten Klebepad und einem zweiten Klebepad in dem ersten Vorrichtungs-Die verbunden zu werden; und eine erste Passivvorrichtung, umfassend eine erste Klemme und eine zweite Klemme, die jeweils mit der ersten Durchkontaktierung und der zweiten Durchkontaktierung verbunden sind. In einer Ausführungsform weist das Package ferner auf, einen ersten Lötbereich und einen zweiten Lötbereich, die jeweils mit einer ersten Klemme und einer zweiten Klemme der ersten Passivvorrichtung elektrisch verbunden sind. In einer Ausführungsform weist das Package ferner auf, eine zweiten Passivvorrichtung in dem ersten Vorrichtungs-Die, wobei Anschlusselemente der zweiten Passivvorrichtung mit der ersten Durchkontaktierung und der zweiten Durchkontaktierung verbunden sind. In einer Ausführungsform kontaktiert eine obere Platte der zweiten Passivvorrichtung eine untere Fläche des Isolierungsbereichs, und eine obere Fläche der oberen Platte liegt mit einer Schnittstelle zwischen dem ersten Vorrichtungs-Die und dem zweiten Vorrichtungs-Die in derselben Ebene. In einer Ausführungsform sind das erste Vorrichtungs-Die und das zweite Vorrichtungs-Die durch Hybridkleben gebondet, wobei Klebepads des ersten Vorrichtungs-Die mit Klebepads des zweiten Vorrichtungs-Die gebondet sind, und eine erste dielektrische Oberflächenschicht des ersten Vorrichtungs-Die ist mit einer zweiten dielektrischen Oberflächenschicht des zweiten Vorrichtungs-Die gebondet, und die zweite Passivvorrichtung umfasst eine Platte unter der ersten dielektrischen Oberflächenschicht. In einer Ausführungsform weist das Package ferner auf, eine Abschirmstruktur in dem Isolierungsbereich, wobei die Abschirmstruktur die erste Durchkontaktierung und die zweite Durchkontaktierung umschließt.
  • Das Vorhergehende umreißt Merkmale von verschiedenen Ausführungsformen, so dass der Fachmann auf diesem Gebiet der Technik die Aspekte der vorliegenden Offenbarung besser verstehen kann. Die Fachleute auf diesem Gebiet der Technik sollten erkennen, dass sie die vorliegende Offenbarung ohne weiteres als Grundlage zum Entwerfen oder Modifizieren weiterer Prozesse und Strukturen verwenden können, um dieselben Zwecke auszuführen und/oder dieselben Vorteile der hier eingeführten Ausführungsformen zu erreichen. Die Fachleute auf diesem Gebiet der Technik sollten ebenfalls erkennen, dass derartige äquivalente Konstruktionen nicht vom Geist und Schutzumfang der vorliegenden Offenbarung abweichen, und dass sie verschiedene Änderungen, Substitutionen und Umänderungen daran vornehmen können, ohne von der Idee und dem Schutzumfang der vorliegenden Offenbarung abzuweichen.
  • ZITATE ENTHALTEN IN DER BESCHREIBUNG
  • Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.
  • Zitierte Patentliteratur
    • US 62586333 [0001]

Claims (20)

  1. Verfahren, umfassend: Bonden eines ersten Vorrichtungs-Die mit einem zweiten Vorrichtungs-Die, wobei das zweite Vorrichtungs-Die über dem ersten Vorrichtungs-Die liegt und wobei eine erste Passivvorrichtung in einer kombinierten Struktur gebildet wird, umfassend das erste Vorrichtungs-Die und das zweite Vorrichtungs-Die, wobei die erste Passivvorrichtung ein erstes und ein zweites Ende umfasst; Füllen eines Lückenfüllungsmaterials über das erste Vorrichtungs-Die, wobei das Lückenfüllungsmaterial Abschnitte an entgegengesetzten Seiten des zweiten Vorrichtungs-Die umfasst; Durchführen einer Planarisierung, um das zweite Vorrichtungs-Die freizulegen, wobei ein verbleibender Abschnitt des Lückenfüllungsmaterials einen Isolierungsbereich bildet; Bilden einer ersten Durchkontaktierung und einer zweiten Durchkontaktierung, die durch den Isolierungsbereich hindurch gehen, um mit dem ersten Vorrichtungs-Die elektrisch zu koppeln; und Bilden eines ersten elektrischen Verbinders und eines zweiten elektrischen Verbinders, die mit dem ersten Ende und dem zweiten Ende der ersten Passivvorrichtung elektrisch koppeln.
  2. Verfahren nach Anspruch 1, wobei der erste elektrische Verbinder und der zweite elektrische Verbinder Lötbereiche umfassen.
  3. Verfahren nach Anspruch 1 oder 2, wobei das erste Ende und das zweite Ende der ersten Passivvorrichtung jeweils mit der ersten Durchkontaktierung und der zweiten Durchkontaktierung verbunden sind.
  4. Verfahren nach einem der vorhergehenden Ansprüche, wobei die erste Passivvorrichtung einen Kondensator umfasst.
  5. Verfahren nach einem der vorhergehenden Ansprüche, wobei die erste Passivvorrichtung einen Induktor umfasst.
  6. Verfahren nach einem der vorhergehenden Ansprüche, wobei das erste Vorrichtungs-Die ein erstes Metallpad umfasst und das zweite Vorrichtungs-Die ein zweites Metallpad umfasst, das mit dem ersten Metallpad gebondet ist, und das Bonden ferner dazu führt, dass eine zweite Passivvorrichtung gebildet wird, wobei das erste Metallpad und das zweite Metallpad in Kombination eine Platte der zweiten Passivvorrichtung bilden.
  7. Verfahren nach einem der vorhergehenden Ansprüche, wobei das erste Vorrichtungs-Die einen ersten Abschnitt eines Abschirmrings umfasst und das zweite Vorrichtungs-Die einen zweiten Abschnitt des Abschirmrings umfasst und der erste Abschnitt mit dem zweiten Abschnitt des Abschirmrings gebondet ist und wobei der Abschirmring die zweite Passivvorrichtung umschließt.
  8. Verfahren nach einem der vorhergehenden Ansprüche, wobei das erste Vorrichtungs-Die eine dritte Passivvorrichtung umfassend eine leitfähige Platte umfasst und das Lückenfüllungsmaterial mit der leitfähigen Platte der dritten Passivvorrichtung in Kontakt ist.
  9. Verfahren nach einem der vorhergehenden Ansprüche, ferner umfassend ein Bilden einer Mehrzahl von zusätzlichen Durchkontaktierungen in dem Isolierungsbereich, wobei die Mehrzahl von zusätzlichen Durchkontaktierungen elektrisch geerdet sind und die Mehrzahl von zusätzlichen Durchkontaktierungen in Kombination einen Bereich umschließen, der direkt unterhalb der ersten Passivvorrichtung liegt.
  10. Verfahren umfassend: Bonden eines ersten Vorrichtungs-Die mit einem zweiten Vorrichtungs-Die, wobei erste Metallpads in dem ersten Vorrichtungs-Die mit zweiten Metallpads in dem zweiten Vorrichtungs-Die gebondet sind; Verkapseln des zweiten Vorrichtungs-Die in einem Isolierungsbereich; Bilden dielektrischer Schichten über dem zweiten Vorrichtungs-Die und dem Isolierungsbereich; Bilden einer ersten Passivvorrichtung in den dielektrischen Schichten; und Bilden eines ersten Lötbereichs und eines zweiten Lötbereichs über den dielektrischen Schichten, wobei der erste Lötbereich und der zweite Lötbereich mit entgegengesetzten Anschlusselementen der ersten Passivvorrichtung elektrisch verbunden sind.
  11. Verfahren nach Anspruch 10, ferner umfassend: Ätzen des Isolierungsbereichs, um eine erste Öffnung und eine zweite Öffnung zu bilden; und Bilden einer ersten Durchkontaktierung und einer zweiten Durchkontaktierung jeweils in der ersten Öffnung und der zweiten Öffnung, wobei die erste Durchkontaktierung und die zweite Durchkontaktierung mit entgegengesetzten Anschlusselementen der ersten Passivvorrichtung elektrisch verbunden sind.
  12. Verfahren nach Anspruch 10 oder 11, wobei die erste Passivvorrichtung den Isolierungsbereich überlappt und vertikal von dem zweiten Vorrichtungs-Die versetzt liegt.
  13. Verfahren nach einem der Ansprüche 10 bis 12, wobei die erste Passivvorrichtung das zweite Vorrichtungs-Die überlappt.
  14. Verfahren nach einem der Ansprüche 10 bis 13, wobei das erste Vorrichtungs-Die mit dem zweiten Vorrichtungs-Die durch Hybridbonden gebondet ist und eine erste dielektrische Oberflächenschicht des ersten Vorrichtungs-Die mit einer zweiten dielektrischen Oberflächenschicht des zweiten Vorrichtungs-Die gebondet ist.
  15. Package, umfassend: ein erstes Vorrichtungs-Die; ein zweites Vorrichtungs-Die über dem ersten Vorrichtungs-Die und damit gebondet; einen Isolierungsbereich, der das zweite Vorrichtungs-Die umschließt; eine erste Durchkontaktierung und eine zweite Durchkontaktierung, die durch den Isolierungsbereich hindurch gehen, um jeweils mit einem ersten Bondpad und einem zweiten Bondpad in dem ersten Vorrichtungs-Die verbunden zu werden; und eine erste Passiworrichtung, umfassend ein erstes Anschlusselement und einem zweiten Anschlusselement, die jeweils mit der ersten Durchkontaktierung und der zweiten Durchkontaktierung verbunden sind.
  16. Package nach Anspruch 15, ferner umfassend: einen ersten Lötbereich und einen zweiten Lötbereich, die jeweils mit dem ersten Anschlusselement bzw. einem zweiten Anschlusselement der ersten Passivvorrichtung elektrisch verbunden sind.
  17. Package nach Anspruch 15 oder 16, ferner umfassend: eine zweite Passivvorrichtung in dem ersten Vorrichtungs-Die, wobei Anschlusselemente der zweiten Passivvorrichtung mit der ersten Durchkontaktierung und der zweiten Durchkontaktierung verbunden sind.
  18. Package nach Anspruch 17, wobei eine obere Platte der zweiten Passivvorrichtung eine untere Fläche des Isolierungsbereichs kontaktiert, und eine obere Fläche der oberen Platte mit einer Schnittstelle zwischen dem ersten Vorrichtungs-Die und dem zweiten Vorrichtungs-Die in derselben Ebene liegt.
  19. Package nach Anspruch 17 oder 18, wobei das erste Vorrichtungs-Die und das zweite Vorrichtungs-Die durch Hybridbonden verbunden sind, wobei Bondpads des ersten Vorrichtungs-Die mit Bondpads des zweiten Vorrichtungs-Die gebondet sind und eine erste dielektrische Oberflächenschicht des ersten Vorrichtungs-Die mit einer zweiten dielektrischen Oberflächenschicht des zweiten Vorrichtungs-Die gebondet ist und die zweite Passivvorrichtung eine Platte unter der ersten dielektrischen Oberflächenschicht umfasst.
  20. Package nach einem der Ansprüche 15 bis 19, ferner umfassend eine Abschirmstruktur in dem Isolierungsbereich, wobei die Abschirmstruktur die erste Durchkontaktierung und die zweite Durchkontaktierung umschließt.
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102021104194A1 (de) 2020-10-29 2022-05-05 Taiwan Semiconductor Manufacturing Co., Ltd. Mehrhöckerverbindung zu einer interconnect-struktur und verfahren zu ihrer herstellung
DE102021113639B3 (de) 2021-03-18 2022-07-07 Taiwan Semiconductor Manufacturing Co., Ltd. Integriertes schaltungs-package und verfahren zum bilden desselben
DE102021110267A1 (de) 2021-02-12 2022-08-18 Taiwan Semiconductor Manufacturing Co., Ltd. Deep-Partition-Leistungsabgabe mit Tiefgrabenkondensator
US20230230970A1 (en) * 2022-01-19 2023-07-20 Taiwan Semiconductor Manufacturing Company, Ltd. Package having embedded decoupling capacitor and method of forming the same

Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112164688B (zh) * 2017-07-21 2023-06-13 联华电子股份有限公司 芯片堆叠结构及管芯堆叠结构的制造方法
DE102019128274A1 (de) * 2019-05-30 2020-12-03 Taiwan Semiconductor Manufacturing Co., Ltd. Package-in-Package-gebildetes System
DE102020108481B4 (de) * 2019-09-27 2023-07-06 Taiwan Semiconductor Manufacturing Company, Ltd. Halbleiter-Die-Package und Herstellungsverfahren
US11362066B2 (en) * 2020-03-26 2022-06-14 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor structure and manufacturing method thereof
DE102020128855A1 (de) * 2020-05-21 2021-11-25 Taiwan Semiconductor Manufacturing Co., Ltd. Chiplets-3d-soic-systemintegrations- und herstellungsverfahren
US11462495B2 (en) 2020-05-21 2022-10-04 Taiwan Semiconductor Manufacturing Co., Ltd. Chiplets 3D SoIC system integration and fabrication methods
US20210384093A1 (en) * 2020-05-28 2021-12-09 United Microelectronics Corp. Integrated circuit device
US11127700B1 (en) 2020-05-28 2021-09-21 United Microelectronics Corp. Integrated circuit device
US11715755B2 (en) 2020-06-15 2023-08-01 Taiwan Semiconductor Manufacturing Co., Ltd. Structure and method for forming integrated high density MIM capacitor
US11521893B2 (en) * 2020-10-30 2022-12-06 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor structure and method for forming the same
KR20220162468A (ko) * 2021-06-01 2022-12-08 삼성전자주식회사 반도체 패키지
US12014997B2 (en) * 2021-07-01 2024-06-18 Taiwan Semiconductor Manufacturing Co., Ltd. Dummy stacked structures surrounding TSVs and method forming the same
US11942418B2 (en) * 2021-07-23 2024-03-26 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor structure and method for making the same
US11935760B2 (en) * 2021-08-30 2024-03-19 Taiwan Semiconductor Manufacturing Company, Ltd. Package structure having thermal dissipation structure therein and manufacturing method thereof
US20230178475A1 (en) * 2021-12-06 2023-06-08 Taiwan Semiconductor Manufacturing Co., Ltd. Delamination control of dielectric layers of integrated circuit chips

Family Cites Families (86)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6107105A (en) * 1994-05-13 2000-08-22 Micron Technology, Inc. Amorphous tin films for an integrated capacitor dielectric/bottom plate using high dielectric constant material
US6242298B1 (en) * 1997-08-29 2001-06-05 Kabushiki Kaisha Toshiba Semiconductor memory device having epitaxial planar capacitor and method for manufacturing the same
US6559499B1 (en) * 2000-01-04 2003-05-06 Agere Systems Inc. Process for fabricating an integrated circuit device having capacitors with a multilevel metallization
US20040132322A1 (en) * 2003-01-07 2004-07-08 Brandenburg Scott D. Filtered electrical connector assembly for an overmolded electronic package
KR100497111B1 (ko) 2003-03-25 2005-06-28 삼성전자주식회사 웨이퍼 레벨 칩 스케일 패키지, 그를 적층한 적층 패키지및 그 제조 방법
KR101272768B1 (ko) * 2004-09-09 2013-06-10 가부시키가이샤 한도오따이 에네루기 켄큐쇼 무선 칩
US7535105B2 (en) * 2005-08-02 2009-05-19 International Business Machines Corporation Inter-chip ESD protection structure for high speed and high frequency devices
US20080246126A1 (en) 2007-04-04 2008-10-09 Freescale Semiconductor, Inc. Stacked and shielded die packages with interconnects
US8492872B2 (en) 2007-10-05 2013-07-23 Taiwan Semiconductor Manufacturing Co., Ltd. On-chip inductors with through-silicon-via fence for Q improvement
US20090236647A1 (en) * 2008-03-18 2009-09-24 Infineon Technologies Ag Semiconductor device with capacitor
EP3032578B1 (de) 2008-03-19 2021-01-13 IMEC vzw Verfahren zur herstellung von substratdurchgängen und zugehöriges halbleiterbauelement
JP4883145B2 (ja) * 2008-10-30 2012-02-22 株式会社デンソー 半導体装置
JP5045649B2 (ja) * 2008-11-17 2012-10-10 株式会社村田製作所 セラミックコンデンサ及びそれを備えた電子部品
US7999300B2 (en) * 2009-01-28 2011-08-16 Globalfoundries Singapore Pte. Ltd. Memory cell structure and method for fabrication thereof
US8866260B2 (en) 2009-02-27 2014-10-21 Taiwan Semiconductor Manufacturing Company, Ltd. MIM decoupling capacitors under a contact pad
US8023279B2 (en) * 2009-03-12 2011-09-20 Fairchild Semiconductor Corporation FLMP buck converter with a molded capacitor and a method of the same
US10297550B2 (en) * 2010-02-05 2019-05-21 Taiwan Semiconductor Manufacturing Company, Ltd. 3D IC architecture with interposer and interconnect structure for bonding dies
US20110193235A1 (en) * 2010-02-05 2011-08-11 Taiwan Semiconductor Manufacturing Company, Ltd. 3DIC Architecture with Die Inside Interposer
KR101683814B1 (ko) * 2010-07-26 2016-12-08 삼성전자주식회사 관통 전극을 구비하는 반도체 장치
JP5549494B2 (ja) * 2010-09-10 2014-07-16 富士通株式会社 キャパシタおよびその製造方法、回路基板、半導体装置
US20120126399A1 (en) 2010-11-22 2012-05-24 Bridge Semiconductor Corporation Thermally enhanced semiconductor assembly with bump/base/flange heat spreader and build-up circuitry
US8921976B2 (en) 2011-01-25 2014-12-30 Stmicroelectronics, Inc. Using backside passive elements for multilevel 3D wafers alignment applications
CN102893397B (zh) * 2011-05-17 2016-04-13 松下电器产业株式会社 三维集成电路、处理器、半导体芯片及三维集成电路的制造方法
US8748284B2 (en) * 2011-08-12 2014-06-10 Taiwan Semiconductor Manufacturing Company, Ltd. Method of manufacturing decoupling MIM capacitor designs for interposers
US8778737B2 (en) 2011-10-31 2014-07-15 International Business Machines Corporation Flattened substrate surface for substrate bonding
US9059263B2 (en) 2011-11-09 2015-06-16 QUALCOMM Incorpated Low-K dielectric protection spacer for patterning through substrate vias through a low-K wiring layer
KR101831938B1 (ko) 2011-12-09 2018-02-23 삼성전자주식회사 팬 아웃 웨이퍼 레벨 패키지의 제조 방법 및 이에 의해 제조된 팬 아웃 웨이퍼 레벨 패키지
US8674486B2 (en) * 2011-12-14 2014-03-18 Samsung Electro-Mechanics Isolation barrier device and methods of use
US8680647B2 (en) 2011-12-29 2014-03-25 Taiwan Semiconductor Manufacturing Company, Ltd. Packages with passive devices and methods of forming the same
JP5935672B2 (ja) * 2012-01-31 2016-06-15 アイシン・エィ・ダブリュ株式会社 スイッチング素子ユニット
US9881894B2 (en) 2012-03-08 2018-01-30 STATS ChipPAC Pte. Ltd. Thin 3D fan-out embedded wafer level package (EWLB) for application processor and memory integration
US9490190B2 (en) * 2012-09-21 2016-11-08 Taiwan Semiconductor Manufacturing Company, Ltd. Thermal dissipation through seal rings in 3DIC structure
US9478474B2 (en) * 2012-12-28 2016-10-25 Taiwan Semiconductor Manufacturing Company, Ltd. Methods and apparatus for forming package-on-packages
US9153504B2 (en) * 2013-10-11 2015-10-06 Taiwan Semiconductor Manufacturing Company, Ltd. Metal insulator metal capacitor and method for making the same
US9391114B2 (en) * 2013-10-25 2016-07-12 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor devices, methods of manufacturing thereof, and image sensor devices
US9373527B2 (en) * 2013-10-30 2016-06-21 Taiwan Semiconductor Manufacturing Company, Ltd. Chip on package structure and method
US9165791B2 (en) 2013-10-31 2015-10-20 Qualcomm Incorporated Wireless interconnects in an interposer
US9806119B2 (en) * 2014-01-09 2017-10-31 Taiwan Semiconductor Manufacturing Company, Ltd. 3DIC seal ring structure and methods of forming same
US10950599B1 (en) * 2014-01-28 2021-03-16 Monolithic 3D Inc. 3D semiconductor device and structure
US10992346B2 (en) * 2014-03-26 2021-04-27 Nxp Usa, Inc. Systems and devices with common mode noise suppression structures and methods
US9754918B2 (en) * 2014-05-09 2017-09-05 Taiwan Semiconductor Manufacturing Company, Ltd. 3D chip-on-wafer-on-substrate structure with via last process
US9331021B2 (en) * 2014-04-30 2016-05-03 Taiwan Semiconductor Manufacturing Company, Ltd. Chip-on-wafer package and method of forming same
US9666520B2 (en) * 2014-04-30 2017-05-30 Taiwan Semiconductor Manufactuing Company, Ltd. 3D stacked-chip package
US9385110B2 (en) 2014-06-18 2016-07-05 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method
TWI691036B (zh) * 2014-06-23 2020-04-11 澳大利亞商西拉娜集團私人有限公司 具有隔離部的接合晶粒
US9613994B2 (en) 2014-07-16 2017-04-04 Taiwan Semiconductor Manufacturing Company, Ltd. Capacitance device in a stacked scheme and methods of forming the same
US10177115B2 (en) * 2014-09-05 2019-01-08 Taiwan Semiconductor Manufacturing Company, Ltd. Package structures and methods of forming
KR102360381B1 (ko) * 2014-12-01 2022-02-11 삼성전자주식회사 적층 구조를 갖는 반도체 소자 및 그 제조방법
US9583525B2 (en) * 2015-06-02 2017-02-28 Semiconductor Components Industries, Llc Die stacked image sensors and related methods
US9478508B1 (en) * 2015-06-08 2016-10-25 Raytheon Company Microwave integrated circuit (MMIC) damascene electrical interconnect for microwave energy transmission
US9691701B2 (en) * 2015-07-15 2017-06-27 Apple Inc. SOC with integrated voltage regulator using preformed MIM capacitor wafer
US9620488B2 (en) * 2015-08-19 2017-04-11 Taiwan Semiconductor Manufacturing Co., Ltd. Three-dimensional integrated circuit structure and bonded structure
US10811388B2 (en) * 2015-09-28 2020-10-20 Invensas Corporation Capacitive coupling in a direct-bonded interface for microelectronic devices
US9735131B2 (en) * 2015-11-10 2017-08-15 Taiwan Semiconductor Manufacturing Company, Ltd. Multi-stack package-on-package structures
US9627365B1 (en) * 2015-11-30 2017-04-18 Taiwan Semiconductor Manufacturing Company, Ltd. Tri-layer CoWoS structure
US9984998B2 (en) * 2016-01-06 2018-05-29 Taiwan Semiconductor Manufacturing Company, Ltd. Devices employing thermal and mechanical enhanced layers and methods of forming same
US9923011B2 (en) * 2016-01-12 2018-03-20 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device structure with stacked semiconductor dies
US9831148B2 (en) * 2016-03-11 2017-11-28 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated fan-out package including voltage regulators and methods forming same
US10026716B2 (en) * 2016-04-15 2018-07-17 Taiwan Semiconductor Manufacturing Company, Ltd. 3DIC formation with dies bonded to formed RDLs
US10032722B2 (en) * 2016-05-31 2018-07-24 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor package structure having am antenna pattern and manufacturing method thereof
US10685911B2 (en) * 2016-06-30 2020-06-16 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor package and manufacturing method of the same
US9997471B2 (en) * 2016-07-25 2018-06-12 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor package structure and manufacturing method thereof
US10157885B2 (en) * 2016-07-29 2018-12-18 Taiwan Semiconductor Manufacturing Co., Ltd. Package structure having magnetic bonding between substrates
US9768133B1 (en) * 2016-09-22 2017-09-19 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor package and method of forming the same
US9876031B1 (en) * 2016-11-30 2018-01-23 Sandisk Technologies Llc Three-dimensional memory device having passive devices at a buried source line level and method of making thereof
US10141391B2 (en) * 2017-02-23 2018-11-27 International Business Machines Corporation Microstructure modulation for 3D bonded semiconductor containing an embedded resistor structure
US10541228B2 (en) * 2017-06-15 2020-01-21 Taiwan Semiconductor Manufacturing Company, Ltd. Packages formed using RDL-last process
US10290571B2 (en) * 2017-09-18 2019-05-14 Taiwan Semiconductor Manufacturing Company, Ltd. Packages with si-substrate-free interposer and method forming same
US10535636B2 (en) * 2017-11-15 2020-01-14 Taiwan Semiconductor Manufacturing Company, Ltd. Integrating passive devices in package structures
US10784247B2 (en) * 2017-11-15 2020-09-22 Taiwan Semiconductor Manufacturing Company, Ltd. Process control for package formation
US10685935B2 (en) * 2017-11-15 2020-06-16 Taiwan Semiconductor Manufacturing Company, Ltd. Forming metal bonds with recesses
US11348897B2 (en) * 2017-12-29 2022-05-31 Intel Corporation Microelectronic assemblies
US10510650B2 (en) * 2018-02-02 2019-12-17 Taiwan Semiconductor Manufacturing Company, Ltd. Method of manufacturing semiconductor device packaging structure having through interposer vias and through substrate vias
US10937743B2 (en) * 2018-04-30 2021-03-02 Taiwan Semiconductor Manufacturing Company, Ltd. Mixing organic materials into hybrid packages
US10510629B2 (en) * 2018-05-18 2019-12-17 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit package and method of forming same
US10930633B2 (en) * 2018-06-29 2021-02-23 Taiwan Semiconductor Manufacturing Company, Ltd. Buffer design for package integration
US11462463B2 (en) * 2018-09-27 2022-10-04 Intel Corporation Microelectronic assemblies having an integrated voltage regulator chiplet
US10861808B2 (en) * 2018-11-21 2020-12-08 Taiwan Semiconductor Manufacturing Company, Ltd. Bonding structure of dies with dangling bonds
US11075145B2 (en) * 2019-05-16 2021-07-27 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device including through die via and manufacturing method thereof
US11189599B2 (en) * 2019-05-30 2021-11-30 Taiwan Semiconductor Manufacturing Company, Ltd. System formed through package-in-package formation
US11164848B2 (en) * 2019-06-20 2021-11-02 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor structure and method manufacturing the same
CN110379790A (zh) * 2019-07-25 2019-10-25 武汉新芯集成电路制造有限公司 一种晶圆结构及其制造方法、芯片结构
US11069608B2 (en) * 2019-08-22 2021-07-20 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor structure and manufacturing method thereof
US11264343B2 (en) * 2019-08-30 2022-03-01 Taiwan Semiconductor Manufacturing Co., Ltd. Bond pad structure for semiconductor device and method of forming same
US11929261B2 (en) * 2020-05-01 2024-03-12 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor package and method of manufacturing the same
DE102020126648A1 (de) * 2020-05-18 2021-11-18 Taiwan Semiconductor Manufacturing Co., Ltd. Umverteilungsstruktur für integrierte-schaltung-package und deren herstellungsverfahren

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102021104194A1 (de) 2020-10-29 2022-05-05 Taiwan Semiconductor Manufacturing Co., Ltd. Mehrhöckerverbindung zu einer interconnect-struktur und verfahren zu ihrer herstellung
US11705420B2 (en) 2020-10-29 2023-07-18 Taiwan Semiconductor Manufacturing Co., Ltd. Multi-bump connection to interconnect structure and manufacturing method thereof
DE102021110267A1 (de) 2021-02-12 2022-08-18 Taiwan Semiconductor Manufacturing Co., Ltd. Deep-Partition-Leistungsabgabe mit Tiefgrabenkondensator
US11784172B2 (en) 2021-02-12 2023-10-10 Taiwan Semiconductor Manufacturing Hsinchu, Co., Ltd. Deep partition power delivery with deep trench capacitor
US12068295B2 (en) 2021-02-12 2024-08-20 Taiwan Semiconductor Manufacturing Co., Ltd. Deep partition power delivery with deep trench capacitor
DE102021113639B3 (de) 2021-03-18 2022-07-07 Taiwan Semiconductor Manufacturing Co., Ltd. Integriertes schaltungs-package und verfahren zum bilden desselben
US20230230970A1 (en) * 2022-01-19 2023-07-20 Taiwan Semiconductor Manufacturing Company, Ltd. Package having embedded decoupling capacitor and method of forming the same

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