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DE102018101511B4 - Verfahren zur Halbleiterverarbeitung zum Bilden einer differenziellen Ätzstoppschicht - Google Patents

Verfahren zur Halbleiterverarbeitung zum Bilden einer differenziellen Ätzstoppschicht Download PDF

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DE102018101511B4
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Jr-Hung Li
Chi On Chui
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Taiwan Semiconductor Manufacturing Co TSMC Ltd
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    • H01L21/823425—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the source or drain structures, e.g. specific source or drain implants or silicided source or drain structures or raised source or drain structures manufacturing common source or drain regions between a plurality of conductor-insulator-semiconductor structures
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    • H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
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Abstract

Verfahren zur Halbleiterverarbeitung, das Folgendes umfasst:Bilden einer differenziellen Ätzstoppschicht (96)über einer Bauteilstruktur (74, 92, 86) auf einem Substrat (70), wobei die Ätzstoppschicht (96) einen vertikalen Abschnitt (96v) und einen horizontalen Abschnitt (96h) auf der Bauteilstruktur (74, 92, 86) aufweist, wobei das Bilden der differenziellen Ätzstoppschicht (96) umfasst:ein erstes Aussetzen der Bauteilstruktur (74, 92, 86) gegenüber einem ersten Precursor;nach dem ersten Aussetzen, Aktivieren einer oberen Fläche (92) der Bauteilstruktur (74, 92, 86) unter Verwenden einer gerichteten Plasmaaktivierung (200), undnach dem Aktivieren der oberen Fläche (92) der Bauteilstruktur (74, 92, 86), ein zweites Aussetzen der Bauteilstruktur (74, 92, 86) gegenüber einem zweiten Precursor, wobei mehr Reaktionen an der aktivierten oberen Fläche (92) auf der Bauteilstruktur (74, 92, 86) auftreten als an einer nicht aktivierten Fläche (86) auf der Bauteilstruktur (74, 92, 86), während die Bauteilstruktur (74, 92, 86) dem zweiten Precursor ausgesetzt ist,wobei der erste Precursor und der zweite Precursor unterschiedlich sind.

Description

  • STAND DER TECHNIK
  • Während sich die Halbleiterindustrie auf der Suche nach höherer Bauteildichte, höherer Leistung und niedrigeren Kosten zu Nanometer-Technologieprozessknoten entwickelt hat, haben Herausforderungen sowohl hinsichtlich von Fertigungs- als auch Designproblemen zur Entwicklung dreidimensionaler Designs, wie von Fin-Feldeffekttransistoren (FinFETs), geführt. FinFET-Bauteile weisen typischerweise Halbleiterfinnen mit hohen Seitenverhältnissen auf, in welchen Kanal- und Source/Drain-Bereiche gebildet sind. Ein Gate wird über und entlang der Seiten der Finnenstruktur (zum Beispiel umhüllt) unter Nutzung des Vorteils der gesteigerten Oberfläche des Kanals gebildet, um schnellere, zuverlässigere und besser gesteuerte Halbleiter-Transistorbauteile zu erzeugen. Angesichts der Verkleinerung, ergeben sich jedoch neue Herausforderungen.
  • Zum Stand der Technik wird verwiesen auf die US 2014 / 0 045 315 A1 , US 2016 / 0 365 426 A1 , DE 10 2016 118 956 A1 , US 9 548 366 B1 und US 2015 / 0 364 559 A1 .
  • Figurenliste
  • Aspekte der vorliegenden Offenbarung versteht man am besten aus der folgenden ausführlichen Beschreibung unter Heranziehung der begleitenden Figuren. Es wird betont, dass in Übereinstimmung mit der Standardpraxis der Industrie diverse Elemente nicht maßstabgerecht gezeichnet sind. Die Maße der diversen Elemente können nämlich zur Klarheit der Besprechung willkürlich vergrößert oder verkleinert werden.
    • 1 ist eine dreidimensionale Ansicht beispielhafter vereinfachter Finnen-Feldeffekttransistoren (FinFETs) in Übereinstimmung mit einigen Ausführungsformen.
    • Die 2A-B, 3A-B, 4A-B, 5A-B, 6A-B, 7A-B, 8A-B, 9A-B, 10A-B, 11A-B und 12A-B sind Querschnittansichten jeweiliger Zwischenstrukturen an Zwischenstufen in einem beispielhaften Prozess zum Bilden eines Halbleiterbauteils in Übereinstimmung mit einigen Ausführungsformen.
    • Die 13A-B, 14A-B, 15A-B und 16A-B sind Querschnittansichten jeweiliger Zwischenstrukturen an Zwischenstufen bei einem anderen beispielhaften Prozess zum Bilden eines Halbleiterbauteils in Übereinstimmung mit einigen Ausführungsformen.
    • Die 17, 18, 19 und 20 sind Querschnittansichten jeweiliger Zwischenstrukturen an Zwischenstufen bei einem beispielhaften plasmaverstärkten Atomschichtabscheidungs- (Plasma Enhanced Atomic Layer Deposition - PEALD)-Prozess zum Bilden einer differenziellen Kontaktätzstoppschicht (Contact Etch Stop Layer - CESL) in einem Halbleiterbauteil in Übereinstimmung mit einigen Ausführungsformen.
    • 21 ist ein Ablaufdiagramm des beispielhaften PEALD-Prozesses der 17 bis 20 in Übereinstimmung mit einigen Ausführungsformen.
    • 22 ist ein Ablaufdiagramm des beispielhaften chemischen Dampfabscheidungs- (Chemical Vapor Deposition - CVD)-Prozesses mit in-situ-Plasmaaktivierung in Übereinstimmung mit einigen Ausführungsformen.
    • 23 ist eine Querschnittansicht einer differenziellen CESL in einem Halbleiterbauteil in Übereinstimmung mit einigen Ausführungsformen.
  • AUSFÜHRLICHE BESCHREIBUNG
  • Die folgende Offenbarung stellt viele unterschiedliche Ausführungsformen oder Beispiele zum Umsetzen unterschiedlicher Elemente des bereitgestellten Gegenstands bereit. Spezifische Beispiele von Komponenten und Anordnungen sind unten beschrieben, um die vorliegende Offenbarung zu vereinfachen. Das Ausbilden eines ersten Merkmals über oder auf einem zweiten Merkmal in der folgenden Beschreibung kann zum Beispiel Ausführungsformen aufweisen, bei welchen das erste und das zweite Merkmal in direktem Kontakt ausgebildet sind, und kann auch Ausführungsformen aufweisen, bei welchen zusätzliche Merkmale zwischen dem ersten und dem zweiten Merkmal ausgebildet werden können, so dass das erste und das zweite Merkmal eventuell nicht in direktem Kontakt sind. Außerdem kann die vorliegende Offenbarung Bezugszeichen und/oder Bezugsbuchstaben in den diversen Beispielen wiederholen. Diese Wiederholung soll der Einfachheit und der Klarheit dienen und schreibt selbst keine Beziehung zwischen den diversen besprochenen Ausführungsformen und/oder Konfigurationen vor.
  • Ferner können räumliche Bezugsbegriffe, wie „unterhalb“, „unter“, „niedriger“, „oberhalb“, „ober“ und dergleichen hier zur Erleichterung der Beschreibung verwendet werden, um die Beziehung eines Merkmals oder Merkmals zu einem oder mehreren anderen Merkmalen oder Merkmalen, wie sie in den Figuren veranschaulicht sind, zu beschreiben. Die räumlichen Bezugsbegriffe können bezwecken, unterschiedliche Ausrichtungen des Bauteils beim Gebrauch oder Betrieb zusätzlich zu der Ausrichtung, die in den Figuren abgebildet ist, einzuschließen. Das Gerät kann anders ausgerichtet sein (um 90 Grad gedreht oder an andere Ausrichtungen), und die räumlichen Bezugsdeskriptoren, die hier verwendet werden, werden entsprechend ausgelegt.
  • Verfahren zum Bilden einer differenziellen Schicht, wie einer Kontaktätzstoppschicht (CESL) in einem Halbleiterbauteil, wie einem Finnen-Feldeffekttransistor (FinFET), sind hier gemeinsam mit Strukturen, die durch die Verfahren gebildet werden, beschrieben. Im Allgemeinen wird ein gerichteter Plasmaaktivierungsprozess umgesetzt, der es erlaubt, einige Abschnitte einer differenziellen Schicht (zum Beispiel auf einer oberen Fläche, die eine horizontale Komponente hat) mit einer größeren Rate abzuscheiden als andere Abschnitte (zum Beispiel auf einer vertikalen Oberfläche ohne eine signifikante horizontale Komponente). Einige Abschnitte der differenziellen Schicht können daher eine größere Dicke haben als andere Abschnitte der differenziellen Schicht. Die differenzielle Schicht kann unter anderen möglichen Vorteilen mehr Schutz für Source/Drain-Bereiche bereitstellen und/oder kann ein Prozessfenster zum Bilden anderer Komponenten und Merkmale vergrößern.
  • Beispielhafte Ausführungsformen, die hier beschrieben sind, sind in dem Kontext zum Bilden einer CESL auf FinFETs beschrieben. Umsetzungen einiger Aspekte der vorliegenden Offenbarung können verwendet werden, um eine Schicht zu bilden, die keine Ätzstoppschicht ist. Umsetzungen einiger Aspekte der vorliegenden Offenbarung können bei anderen Prozessen, anderen Bauteilen und/oder für andere Schichten verwendet werden. Andere beispielhafte Bauteile können zum Beispiel planare FETs, Horizontal Gate All Around (HGAA)-FETs, Vertical Gate All Around (VGAA)-FETs und andere Bauteile aufweisen. Einige Variationen der beispielhaften Verfahren und Strukturen sind beschrieben. Ein Durchschnittsfachmann wird ohne Weiteres andere Änderungen verstehen, die vorgenommen werden können, die innerhalb des Schutzbereichs anderer Ausführungsformen in Betracht gezogen werden. Obwohl beispielhafte Ausführungsformen in einer besonderen Reihenfolge beschrieben sein können, können diverse andere Verfahrensausführungsformen in einer beliebigen logischen Reihenfolge ausgeführt werden, und können weniger oder mehr Schritte als das, was hier beschrieben ist, aufweisen.
  • 1 veranschaulicht ein Beispiel vereinfachter FinFETs 40 in einer dreidimensionalen Ansicht. Andere Aspekte, die in Zusammenhang mit 1 nicht veranschaulicht oder beschrieben sind, können sich aus den folgenden Figuren und der Beschreibung ergeben. Die Struktur in 1 kann elektrisch auf eine Art verbunden oder gekoppelt sein, dass sie zum Beispiel als ein Transistor oder mehr, wie als 4 Transistoren funktioniert.
  • Die FinFETs 40 umfassen Finnen 46a und 46b auf einem Substrat 42. Das Substrat 42 weist Isolationsbereiche 44 auf, und die Finnen 46a und 46b ragen jeweils darüber und von zwischen benachbarten Isolationsbereichen 44 vor. Gate-Dielektrika 48a und 48b befinden sich entlang von Seitenwänden und oberer Flächen der Finnen 46a und 46b, und Gate-Elektroden 50a und 50b befinden sich jeweils über den Gate-Dielektrika 48a und 48b. Source/Drain-Bereiche 52a bis 52f sind in jeweiligen Bereichen der Finnen 46a und 46b angeordnet. Source-/Drain-Bereiche 52a und 52b sind in gegenüberliegenden Bereichen der Finne 46a in Bezug auf das Gate-Dielektrikum 48a und die Gate-Elektrode 50a angeordnet. Source-/Drain-Bereiche 52b und 52C sind in gegenüberliegenden Bereichen der Finne 46a in Bezug auf das Gate-Dielektrikum 48b und die Gate-Elektrode 50b angeordnet. Source-/Drain-Bereiche 52d und 52e sind in gegenüberliegenden Bereichen der Finne 46b in Bezug auf das Gate-Dielektrikum 48a und die Gate-Elektrode 50a angeordnet. Source-/Drain-Bereiche 52e und 52f sind in gegenüberliegenden Bereichen der Finne 46a in Bezug auf das Gate-Dielektrikum 48b und die Gate-Elektrode 50b angeordnet.
  • Bei einigen Beispielen können vier Transistoren umgesetzt werden durch: (1) Source/Drain-Bereiche 52a und 52b, Gate-Dielektrikum 48a und Gate-Elektrode 50a; (2) Source/Drain-Bereiche 52b und 52c, Gate-Dielektrikum 48b und Gate-Elektrode 50b; (3) Source/Drain-Bereiche 52d und 52e, Gate-Dielektrikum 48a und Gate-Elektrode 50a, und (4) Source/Drain-Bereiche 52e und 52f, Gate-Dielektrikum 48b und Gate-Elektrode 50b. Wie angegeben, können zum Beispiel einige Source/Drain-Bereiche für diverse Transistoren gemeinsam sein, und andere Source/Drain-Bereiche, die nicht als gemeinsam veranschaulicht sind, können mit benachbarten Transistoren, die nicht veranschaulicht sind, gemeinsam sein. Bei einigen Beispielen können diverse der Source/Drain-Bereiche verbunden oder zusammengekoppelt sein, so dass FinFETs als zwei funktionale Transistoren umgesetzt werden. Falls benachbarte (zum Beispiel im Gegensatz zu gegenüberliegenden) Source/Drain-Bereiche 52a bis 52f elektrisch verbunden sind, wie durch Ineinanderlaufen der Bereiche durch epitaktisches Wachstum (zum Beispiel Source/Drain Bereiche 52a und 52d, die ineinander laufen, Source/Drain-Bereiche 52b und 52e, die ineinander laufen usw.), können zwei funktionale Transistoren umgesetzt werden. Andere Konfigurationen können bei anderen Beispielen andere Anzahlen funktionaler Transistoren umsetzen.
  • 1 veranschaulicht ferner Referenzquerschnitte, die in späteren Figuren verwendet werden. Der Querschnitt A-A liegt in einer Ebene entlang von zum Beispiel Kanälen in der Finne 46a zwischen gegenüber liegenden Source/Drain-Bereichen 52a bis 52f. Der Querschnitt B-B liegt in einer Ebene senkrecht zu dem Querschnitt A-A und liegt über dem Source/Drain-Bereich 52a in der Finne 4a und über dem Source/Drain-Bereich 52d in der Finne 46b. Darauffolgende Figuren verweisen zur Klarheit auf diese Referenzquerschnitte. Die folgenden Figuren, die mit einer „A“-Bezeichnung enden, veranschaulichen Querschnittansichten an diversen Verarbeitungsinstanzen, die dem Querschnitt A-A entsprechen, und die folgenden Figuren, die mit einer „B“-Bezeichnung enden, veranschaulichen Querschnittansichten an diversen Verarbeitungsinstanzen, die dem Querschnitt B-B entsprechen. In einigen Figuren können einige Bezugszeichen von Komponenten oder Merkmalen, die hier veranschaulicht sind, weggelassen werden, um zu vermeiden, dass andere Bauteile oder Merkmale verdeckt werden, was das Abbilden der Figuren erleichtert.
  • Die 2A-B bis 12A-B sind Querschnittansichten jeweiliger Zwischenstrukturen an Zwischenstufen bei einem beispielhaften Prozess zum Bilden eines Halbleiterbauteils in Übereinstimmung mit einigen Ausführungsformen. Aspekte der 2A-B bis 10A-B gelten für einen Gate-First-Prozess und einen Ersatz-Gate-Prozess, wie hier beschrieben. Die 11A-B und 12A-B veranschaulichen weitere Aspekte eines Gate-First-Prozesses wie hier beschrieben.
  • Die 2A und 2B veranschaulichen ein Halbleitersubstrat 70. Das Halbleitersubstrat 70 kann ein Halbleitersubstrat, wie ein Bulk-Halbleiter, ein Halbleiter auf Isolator (Semiconductor-On-Insulator - SOI)-Substrat oder dergleichen das dotiert (zum Beispiel mit einem p-Typ oder einem n-Typ-Dotierstoff) oder undotiert sein kann, sein oder aufweisen. Im Allgemeinen umfasst ein SOI-Substrat eine Schicht aus einem Halbleitermaterial, die auf einer Isolatorschicht gebildet ist. Die Isolatorschicht kann zum Beispiel eine eingebettete Oxidschicht (Buried Oxid - BOX), eine Siliziumoxidschicht oder dergleichen sein. Die Isolatorschicht ist auf einem Substrat vorgesehen, typischerweise auf einem Silizium- oder Glassubstrat. Andere Substrate, wie ein mehrschichtiges oder Gradient-Substrat, können auch verwendet werden. Bei einigen Ausführungsformen kann das Halbleitermaterial des Halbleitersubstrats einen elementaren Halbleiter aufweisen, der Silizium (Si) oder Germanium (Ge) aufweisen kann; einen Verbindungshalbleiter, der Siliziumkarbid, Galliumsarsen, Galliumphosphid, Indiumphosphid, Indiumarsenid oder Indiumantimonid aufweist; einen Legierungshalbleiter, der SiGe, GaAsP, AlInAs, AlGaAs, GalnAs, GaInP oder GalnAsP aufweist, oder Kombinationen davon aufweisen.
  • Die 3A und 3B veranschaulichen das Bilden von Finnen 74 in dem Halbleitersubstrat 70. Bei einigen Beispielen wird eine Maske 72 (zum Beispiel eine Hartmaske) beim Bilden der Finnen 74 verwendet. Eine oder mehr Maskenschichten werden zum Beispiel über dem Halbleitersubstrat 70 abgeschieden, und die eine oder mehr Maskenschichten können dann in die Maske 72 strukturiert werden. Bei einigen Beispielen können die eine oder mehr Maskenschichten Siliziumnitrid, Siliziumoxinitrid, Siliziumkarbid, Siliziumcarbonnitrid dergleichen oder eine Kombination dieser aufweisen oder sein, und können durch chemische Gasphasenabscheidung (Chemical Vapor Deposition - CVD), physikalische Gasphasenabscheidung (Physical Vapor Deposition - PVD), Atomschichtabscheidung (Atomic Layer Deposition - ALD) oder eine andere Abscheidungstechnik abgeschieden werden. Die eine oder mehr Maskenschichten können unter Verwenden von Fotolithografie strukturiert werden. Ein Fotolack kann zum Beispiel auf der einen oder mehr Maskenschichten gebildet werden, wie durch Verwenden von Spin-on-Beschichtung, und kann durch Belichten des Fotolacks mit Licht unter Verwenden einer zweckdienlichen Fotomaske strukturiert werden. Belichtete oder unbelichtete Abschnitte des Fotolacks können dann in Abhängigkeit davon entfernt werden, ob ein positiver oder negativer Fotolack verwendet wird. Die Strukturierung des Fotolacks kann dann auf die eine oder mehr Maskenschichten transferiert werden, wie durch Verwenden eines geeigneten Ätzprozesses, was die Maske 72 bildet. Der Ätzprozess kann ein reaktives Ionenätzen (Reactive Ion Etch - RIE), Neutralstrahlätzen (Neutral Beam Etch - NBE), induktives gekoppeltes Plasma (Inductive Coupled Plasma)-Ätzen oder dergleichen oder eine Kombination dieser aufweisen. Das Ätzen kann anisotrop sein. Anschließend wird der Fotolack zum Beispiel bei einem Veraschungs- oder Nassstripp-Prozess entfernt.
  • Unter Verwenden der Maske 72 kann das Halbleitersubstrat 70 derart geätzt werden, dass Gräben 76 zwischen benachbarten Paaren von Finnen 74 gebildet werden, und derart, dass die Finnen 74 aus dem Halbleitersubstrat 70 herausragen. Der Ätzprozess kann ein RIE, NBE, ICP-Ätzen oder dergleichen oder eine Kombination dieser aufweisen. Das Ätzen kann anisotrop sein.
  • Die 4A und 4B veranschaulichen das Bilden von Isolationsbereichen 78 jeweils in einem entsprechenden Graben 76. Die Isolationsbereiche 78 können ein Isoliermaterial wie ein Oxid sein (wie Siliziumoxid), ein Nitrid, dergleichen oder eine Kombination davon sein, und das Isoliermaterial kann durch eine hochdichte chemische Gasphasenabscheidung (High Density Plasma Chemical Vapor Deposition HDP-CVD), eine fließbare CVD (FCVD) (zum Beispiel eine auf CVD basierende Materialabscheidung in einem entfernten Plasmasystem und Nachhärten gebildet werden, um es in ein anderes Material, wie ein Oxid, umwandeln zu lassen), dergleichen oder eine Kombination dieser. Andere Isoliermaterialien, die durch einen beliebigen akzeptablen Prozess gebildet werden, können verwendet werden. Bei der veranschaulichten Ausführungsform weisen die Isolationsbereiche 78 Siliziumoxid, das durch einen FCVD-Prozess gebildet wird, auf. Ein Planarisierungsprozess, wie ein chemisch-mechanisches Polieren (Chemical Mechanical Polishing - CMP) kann beliebiges überschüssiges Isoliermaterial und eine beliebige restliche Maske (die zum Beispiel zum Ätzen der Gräben 76 und Bilden der Finnen 74 verwendet wird) entfernen, um die oberen Flächen des Isoliermaterials und oberen Flächen der Finnen 74 koplanar zu bilden. Das Isoliermaterial kann dann vertieft werden, um die Isolationsbereiche 78 zu bilden. Das Isoliermaterial wird derart vertieft, dass die Finnen 74 zwischen benachbarten Isolationsbereichen 78 vorragen, was wenigstens zum Teil dadurch die Finnen 74 als aktive Bereiche auf dem Halbleitersubstrat 70 voneinander abgrenzen kann. Das Isoliermaterial kann unter Verwenden eines akzeptablen Ätzprozesses vertieft werden, wie durch einen, der hinsichtlich des Materials des Isoliermaterials selektiv ist. Zum Beispiel kann ein chemisches Oxidentfernen unter Verwenden einer CERTAS®-Ätzung oder eines Applied Materials SICONI-Tools oder verdünnter Fluorwasserstoffsäure (dHF) verwendet werden. Ferner können die oberen Flächen der Isolationsbereiche 78 eine flache Oberfläche, wie veranschaulicht, eine konvexe Oberfläche, eine konkave Oberfläche (wie ein Dishing) oder eine Kombination dieser haben, die aus einem Ätzprozess resultieren können.
  • Ein Durchschnittsfachmann versteht ohne Weiteres, dass der Prozess, der unter Bezugnahme auf die 2A-B bis 4A-B beschrieben ist, nur Beispiele zum Bilden der Finnen 74 sind. Bei anderen Ausführungsformen kann eine dielektrische Schicht über einer oberen Fläche des Halbleitersubstrats 70 gebildet werden; Gräben können durch die dielektrische Schicht geätzt werden; homoepitaktische Strukturen können epitaktisch in den Gräben aufgewachsen werden, und die dielektrische Schicht kann derart vertieft werden, dass die homoepitaktischen Strukturen aus der dielektrischen Schicht vorragen, um Finnen zu bilden. Bei noch anderen Ausführungsformen können heteroepitaktische Strukturen für die Finnen verwendet werden. Die Finnen 74 können zum Beispiel vertieft werden (zum Beispiel nach Planarisieren des Isoliermaterials der Isolationsbereiche 78 und vor dem Vertiefen des Isoliermaterials), und ein Material, das von den Finnen unterschiedlich ist, kann epitaktisch an ihrer Stelle aufgewachsen werden. Bei noch einer weiteren Ausführungsform kann eine dielektrische Schicht über einer oberen Fläche des Halbleitersubstrats 70 gebildet werden; Gräben können durch die dielektrische Schicht geätzt werden; homoepitaktische Strukturen können epitaktisch in den Gräben unter Verwenden eines anderen Materials als das des Halbleitersubstrats 70 aufgewachsen werden, und die dielektrische Schicht kann derart vertieft werden, dass die heteroepitaktischen Strukturen aus der dielektrischen Schicht vorstehen, um Finnen zu bilden. Bei einigen Ausführungsformen, bei welchen homoepitaktische und heteroepitaktische Strukturen epitaktisch aufgewachsen werden, können die aufgewachsenen Materialien in situ während des Aufwachsens dotiert werden, was vorhergehendes Implantieren von Finnen umgehen kann, obwohl in-situ- und Implantationsdotierung gemeinsam verwendet werden können. Ferner kann es vorteilhaft sein, ein Material epitaktisch für ein n-Typ-Bauteil, das von dem Material für ein p-Typ-Bauteil unterschiedlich ist, aufzuwachsen.
  • Die 5A und 5B veranschaulichen das Bilden von Gate-Stapeln auf den Finnen 74. Die Gate-Stapel liegen über den Finnen 74 und erstrecken sich seitlich senkrecht von ihnen. Jeder Gate-Stapel umfasst eine dielektrische Schicht 80, eine Gate-Schicht 82 und eine Maske 84. Die Gate-Stapel 32 können operative Gate-Stapel in einem Gate-First-Prozess sein, oder können Dummy-Gate-Stapel in einem Ersatz-Gate-Prozess sein.
  • Bei einem Gate-First-Prozess, kann die dielektrische Schicht 80 ein Gate-Dielektrikum sein, und die Gate-Schicht 82 kann eine Gate-Elektrode sein. Die Gate-Dielektrika, Gate-Elektroden und die Maske 84 für die Gate-Stapel können durch sequenzielles Bilden jeweiliger Schichten und dann Strukturieren dieser Schichten in die Gate-Stapel gebildet werden. Eine Schicht für die Gate-Dielektrika kann zum Beispiel Siliziumoxid, Siliziumnitrid, ein dielektrisches High-k-Material, dergleichen oder mehrere Schichten davon aufweisen oder sein. Ein dielektrisches High-k-Material kann einen k-Wert größer als etwa 7,0 haben und kann ein Metalloxid oder ein Metallsilikat von Hf, Al, Zr, La, Mg, Ba, Ti, Pb, mehrere Schichten davon oder eine Kombination davon aufweisen. Die Schicht für die Gate-Dielektrika kann thermisch und/oder chemisch auf den Finnen 74 aufgewachsen oder formangeglichenen abgeschieden werden, wie durch plasmaverstärkte CVD (Plasma Enhanced Chemical Vapor Deposition - PECVD), ALD, Molekularstrahlabscheidung (Molekular-Beam Deposition - MBD) oder eine andere Abscheidungstechnik. Eine Schicht für die Gate-Elektroden kann Silizium (zum Beispiel Polysilizium, das dotiert oder undotiert sein kann), ein Metall enthaltendes Material (wie Titan, Wolfram, Aluminium, Ruthenium oder dergleichen) oder eine Kombination davon (wie ein Silizid oder mehrere Schichten davon) sein oder aufweisen. Die Schicht für die Gate-Elektroden kann durch CVD, PVD oder eine andere Abscheidungstechnik abgeschieden werden. Eine Schicht für die Maske 84 kann Siliziumnitrid, Siliziumoxinitrid, Siliziumcarbonnitrid, dergleichen oder eine Kombination davon, abgeschieden durch CVD, PVD, ALD oder eine andere Abscheidungstechnik aufweisen oder sein. Die Schichten für die Maske 84, die Gate-Elektroden und Gate-Dielektrika können dann strukturiert werden, zum Beispiel unter Verwenden von Fotolithografie oder einem oder mehr Ätzprozesse, wie oben beschrieben, um die Maske 84, die Gate-Schichten 82 und die dielektrischen Schichten 80 für jeden Gate-Stapel zu bilden.
  • Bei einem Ersatz-Gate-Prozess, kann die dielektrische Schicht 80 ein Grenzflächen-Dielektrikum sein, und die Gate-Schicht 82 kann ein Dummy-Gate sein. Das Grenzflächendielektrikum, das Dummy-Gate und die Maske 84 für die Gate-Stapel können durch sequenzielles Bilden jeweiliger Schichten und dann Strukturieren dieser Schichten in die Gate-Stapel gebildet werden. Eine Schicht für die Grenzflächendielektrika kann zum Beispiel Siliziumoxid, Siliziumnitrid, dergleichen oder mehrere Schichten davon aufweisen oder sein und kann thermisch und/oder chemisch auf den Finnen 74 aufgewachsen oder formangeglichenen abgeschieden werden, wie durch PECVD, ALD oder eine andere Abscheidungstechnik. Eine Schicht für die Dummy-Gates kann Silizium (zum Beispiel Polysilizium) oder ein anderes Material, das durch CVD, PVD oder eine andere Abscheidungstechnik abgeschieden wird, aufweisen oder sein. Eine Schicht für die Maske 84 kann Siliziumnitrid, Siliziumoxinitrid, Siliziumcarbonnitrid, dergleichen oder eine Kombination davon, abgeschieden durch CVD, PVD, ALD oder eine andere Abscheidungstechnik, aufweisen oder sein. Die Schichten für die Maske 84, Dummy-Gates und Grenzflächendielektrika können dann strukturiert werden, zum Beispiel unter Verwenden von Fotolithografie oder von einem oder mehr Ätzprozessen, wie oben beschrieben, um die Maske 84, die Gate-Schicht 82 und die dielektrischen Schichten 80 für jeden Gate-Stapel zu bilden.
  • Bei einigen Ausführungsformen können nach dem Bilden der Gate-Stapel leicht dotierte Drain-Bereiche (Lightly Doped Drain - LDD) (nicht spezifisch veranschaulicht) in den aktiven Bereichen gebildet werden. Dotierstoffe können zum Beispiel in den aktiven Bereichen unter Verwenden der Gate-Stapel als Masken implantiert werden. Beispielhafte Dotierstoffe können zum Beispiel Bor für ein p-Typ-Bauteil und Phosphor oder Arsen für ein n-Typ-Bauteil aufweisen oder sein, obwohl andere Dotierstoffe verwendet werden können. Die LDD-Bereiche können eine Dotierstoffkonzentration in einem Bereich von etwa 1015 cm-3 bis etwa 1017 cm-3 haben.
  • Die 6A und 6B veranschaulichen das Bilden der Gate-Abstandhalter 86. Gate-Abstandhalter 86 werden entlang von Seitenwänden der Gate-Stapel (zum Beispiel von Seitenwänden der dielektrischen Schicht 80, Gate-Schicht 82 und Maske 84) und über den Finnen 74 gebildet. Restliche Gate-Abstandhalter 86 können auch entlang von Seitenwänden der Finnen 74 zum Beispiel in Abhängigkeit von der Höhe der Finnen 74 über den Isolationsbereichen 78 gebildet werden. Die Gate-Abstandhalter 86 können zum Beispiel durch formangeglichenes Abscheiden einer oder mehrerer Schichten für die Gate-Abstandhalter 86 und anisotropes Ätzen der einen oder mehr Schichten gebildet werden. Die eine oder mehr Schichten für die Gate-Abstandhalter 86 können Siliziumcarbonoxid, Siliziumnitrid, Siliziumoxinitrid, Siliziumcarbonnitrid, dergleichen mehrere Schichten davon oder eine Kombination davon aufweisen oder sein und können durch CVD, ALD und eine andere Abscheidungstechnik abgeschieden werden. Der Ätzprozess kann eine RIE, NBE oder einen anderen Ätzprozess aufweisen.
  • Die 7A und 7B veranschaulichen das Bilden von Vertiefungen 90 für Source/Drain-Bereiche. Wie veranschaulicht, werden die Vertiefungen 90 in den Finnen 74 auf gegenüberliegenden Seiten der Gate-Stapel gebildet. Das Vertiefen kann ein Ätzprozess sein. Der Ätzprozess kann isotrop oder anisotrop sein oder kann ferner in Bezug auf eine oder mehrere kristalline Ebenen des Halbleitersubstrats 70 selektiv sein. Die Vertiefungen können daher diverse Querschnittprofile basierend auf dem umgesetzten Ätzprozess haben. Der Ätzprozess kann ein Trockenätzen sein, wie eine RIE, NBE oder dergleichen oder ein Nassätzen, wie unter Verwenden von Tetramethylammoniumhydroxid (TMAH), Ammoniumhydroxid (NH4OH) oder einem anderen Ätzmittel.
  • Die 8A und 8B veranschaulichen das Bilden von Epitaxie-Source/Drain-Bereichen 92 in den Vertiefungen 90. Die Epitaxie-Source-/Drain-Bereiche 92 können Silizium-Germanium (SixGe1-x, wobei x zwischen etwa 0 und 100 liegen kann), Siliziumkarbid, Siliziumphosphor, reines oder im Wesentlichen reines Germanium, ein(en) III-V-Verbindungshalbleiter, ein(en) II-VI-Verbindungshalbleiter oder dergleichen aufweisen oder sein. Zum Beispiel weisen Materialien zum Bilden eines III-V-Verbindungshalbleiters InAs, AlAs, GaAs, InP, GaN, InGaAs, InAlAs, GaSb, AlSb, AlP, GaP und dergleichen auf. Die Epitaxie-Source-/Drain-Bereiche 92 können in den Vertiefungen 90 durch epitaktisches Aufwachsen eines Materials in den Vertiefungen 90 gebildet werden, wie durch Metall-organische CVD (Metal-Organic CVD - MOCVD), Molekularstrahlepitaxie (Molecular Beam Epitaxy - MBE), Flüssigphasenepitaxie (Liquid Phase Epitaxy - LPE), Dampfphasenepitaxie (Vapor Phase Epitaxy - VPE), selektives epitaktisches Wachstum (Selective Epitaxial Growth - SEG), dergleichen oder eine Kombination dieser gebildet werden. Wie in den 8A und 8B veranschaulicht, werden aufgrund des Blockierens durch die Isolationsbereiche 78 die Epitaxie-Source/Drain-Bereiche 92 zuerst vertikal in den Vertiefungen 90 aufgewachsen, wobei die Epitaxie-Source/Drain-Bereiche 92 während dieser Zeit nicht horizontal wachsen. Sobald die Vertiefungen 90 vollständig gefüllt sind, können die Epitaxie-Source/Drain-Bereiche 92 sowohl vertikal als auch horizontal wachsen, um Facetten zu bilden, die kristallinen Ebenen des Halbleitersubstrats 70 entsprechen können. Bei einigen Beispielen werden unterschiedliche Materialien für Epitaxie-Source/Drain-Bereiche für p-Typ-Bauteile und n-Typ-Bauteile verwendet. Zweckdienliches Maskieren während des Vertiefens zu oder epitaktischen Wachstums kann erlauben, dass unterschiedliche Materialien in unterschiedlichen Bauteilen verwendet werden.
  • Ein Durchschnittsfachmann versteht auch ohne Weiteres, dass das Vertiefen und das epitaktische Wachstum der 7A-B und 8A-B weggelassen werden können, und dass Source/Drain-Bereiche durch Implantieren von Dotierstoffen in die Finnen 74 unter Verwenden der Gate-Stapel und Gate-Abstandhalter 86 als Masken gebildet werden können. Bei einigen Beispielen, bei welchen Epitaxie-Source/Drain-Bereiche 92 umgesetzt werden, können die Epitaxie-Source/Drain-Bereiche 92 auch dotiert werden, wie durch in-situ-Dotieren während des epitaktischen Wachstums und/oder durch Implantieren von Dotierstoffen in die Epitaxie-Source/Drain-Bereiche 92 nach dem epitaktischen Wachstum. Beispielhafte Dotierstoffe können zum Beispiel Bor für ein p-Typ-Bauteil und Phosphor oder Arsen für ein n-Typ-Bauteil aufweisen oder sein, obwohl andere Dotierstoffe verwendet werden können. Die Epitaxie-Source/Drain-Bereiche 92 (oder ein anderer Source/Drain-Bereich) können eine Dotierstoffkonzentration in einem Bereich von etwa 1019 cm-3 bis etwa 1021 cm-3 haben. Daher kann ein Source/Drain-Bereich durch Dotieren (zum Beispiel durch Implantation und/oder in-situ während des epitaktischen Wachstums, falls zweckdienlich) und/oder durch epitaktisches Wachstum, falls zweckdienlich, abgegrenzt werden, was den aktiven Bereich, in dem der Source/Drain-Bereich abgegrenzt ist, weiter abgrenzen kann.
  • Die 9A und 9B veranschaulichen das Bilden einer differenziellen Kontaktätzstoppschicht (CESL) 96. Im Allgemeinen kann eine Ätzstoppschicht einen Mechanismus zum Stoppen eines Ätzprozesses zum Beispiel beim Bilden von Kontakten oder Durchkontaktierungen bereitstellen. Eine Ätzstoppschicht kann aus einem dielektrischen Material gebildet werden, das eine andere Ätzselektivität als benachbarten Schichten oder Komponenten hat. Die differenzielle CESL 96 wird auf Oberflächen der Epitaxie-Source/Drain-Bereiche 92, Seitenwänden und oberen Flächen des Gate-Abstandhalters 86, oberen Flächen der Masken 84 und oberen Oberflächen der Isolationsbereiche 78 gebildet. Die differenzielle CESL 96 hat horizontale Abschnitte 96h und vertikale Abschnitte 96v. Die horizontalen Abschnitte 96h werden auf stützenden Oberflächen gebildet, die jeweilige horizontale Komponenten haben. Die stützenden Oberflächen mit einer horizontalen Komponente können durch eine gerichtete Plasmaaktivierung während des Bildens der differenziellen CESL 96, wie unten ausführlicher beschrieben, aktiviert werden. Die vertikalen Abschnitte 96v werden auf Stützflächen gebildet, die keine signifikante horizontale Komponente haben (zum Beispiel derart, dass diese Flächen nicht durch die gerichtete Plasmaaktivierung aktiviert werden). Die horizontalen Abschnitte 96h haben eine Dicke (zum Beispiel in eine Richtung senkrecht zu den jeweiligen Stützflächen), die größer ist als eine Dicke der vertikalen Abschnitte 96v (zum Beispiel in eine Richtung senkrecht zu jeweiligen Stützflächen). Die differenziellen CESL 96 können ein Siliziumnitrid, Siliziumcarbonnitrid, Carbonnitrid, dergleichen oder eine Kombination davon umfassen oder sein. Die differenziellen CESL 96 können durch einen Abscheidungsprozess abgeschieden werden, der eine gerichtete Plasmaaktivierung aufweist, wie eine plasmaverstärkte ALD (Plasma Enhanced Atomic Layer Deposition - PEALD), CVD oder eine andere Abscheidungstechnik. Zusätzliche Einzelheiten beispielhafter Abscheidungsprozesse und differenzieller CESL 96 sind unten, wie unter Bezugnahme auf die 17 bis 23, beschrieben.
  • Die 10A und 10B veranschaulichen das Bilden eines ersten Grenzschichtdielektrikums (Interlayer Dielectric - ILD) 100 über der differenziellen CESL 96. Die erste ILD 100 kann Siliziumdioxid, ein dielektrisches Low-k-Material (zum Beispiel ein Material, das eine Dielektrizitätskonstante kleiner als Siliziumdioxid hat), wie ein Bor-Phosphor-Silikatglas (Borophosphosilicate Glass - BPSG), undotiertes Silikatglas (Undoped Silicate Glass - USG), fluoriertes Silikatglas (Fluorinated Silicate Glass - FSG), Organosilikatglas (Organosilicate Glasses - OSG), SiOxCy, Spin-On-Glas, Spin-On-Polymere, Siliziumcarbonmaterial, eine Verbindung dieser, dergleichen oder eine Kombination dieser umfassen. Das Grenzschichtdielektrikum kann durch Spin-On, CVD, FCVD, PECVD, PVD oder eine andere Abscheidungstechnik abgeschieden werden.
  • Die erste ILD 100 kann nach dem Abscheiden planarisiert werden, wie durch ein CMP. Bei einem Gate-First-Prozess, kann eine obere Oberfläche der ersten ILD 100 über den oberen Abschnitten der differenziellen CESL 96 und den Gate-Stapeln sein. Die oberen Abschnitte der differenziellen CESL 96 können daher über den Gate-Stapeln bleiben.
  • Die 11A und 11B veranschaulichen das Bilden von Öffnungen 102 durch die erste ILD 100 und differenzielle CESL 96 zu Epitaxie-Source/Drain-Bereichen 92, um als ein Beispiel mindestens Abschnitte der Epitaxie-Source/Drain-Bereiche 92 freizulegen. Die erste ILD 100 und differenzielle CESL 96 können mit den Öffnungen 102 zum Beispiel unter Verwenden von Fotolithografie und eines oder mehrerer Ätzprozesse strukturiert werden.
  • Die 12A und 12B veranschaulichen das Bilden leitfähiger Merkmale 104 in den Öffnungen 102 zu den Epitaxie-Source/Drain-Bereichen 92. Die leitfähigen Merkmale 104 können zum Beispiel eine Haft- und/oder Sperrschicht und leitfähiges Material auf der Haft- und/oder Sperrschicht aufweisen. Bei einigen Beispielen können die leitfähigen Merkmale 104 Silizidbereiche 106 auf den Epitaxie-Source/Drain-Bereichen 92, wie veranschaulicht, aufweisen. Die Haft- und/oder Sperrschicht kann formangeglichenen in den Öffnungen 102 und über der ersten ILD 100 abgeschieden werden. Die Haft- und/oder Sperrschicht kann Titan, Titannitrid, Titanoxid, Tantal, Tantalnitrid, Tantaloxid, dergleichen oder eine Kombination davon sein oder umfassen und kann durch ALD, CVD oder eine andere Abscheidungstechnik abgeschieden werden. Silizidbereiche 106 können auf oberen Abschnitten der Epitaxie-Source/Drain-Bereiche 92 durch Reagierenlassen oberer Abschnitte der Epitaxie-Source/Drain-Bereiche 92 mit der Haft- und/oder Sperrschicht gebildet werden. Ein Glühen kann ausgeführt werden, um die Reaktion der Epitaxie-Source/Drain-Bereiche 92 mit der Haft- und/oder Sperrschicht zu erleichtern.
  • Das leitfähige Material kann auf der Haft- und/oder Sperrschicht abgeschieden werden und die Öffnungen 102 füllen. Das leitfähige Material kann Wolfram, Kupfer, Aluminium, Gold, Silber, Legierungen davon, dergleichen oder eine Kombination davon sein oder umfassen und kann durch CVD, ALD, PVD oder eine andere Abscheidungstechnik abgeschieden werden. Nach dem Abscheiden des Materials der leitfähigen Merkmale 104, kann überschüssiges Material unter Verwenden eines Planarisierungsprozesses, wie eines CMP, entfernt werden. Der Planarisierungsprozess kann überschüssiges Material der leitfähigen Merkmale 104 von oberhalb einer oberen Fläche der ersten ILD 100 entfernen. Die obere Fläche der leitfähigen Merkmale 104 und der ersten ILD 100 können daher koplanar sein. Die leitfähigen Merkmale 104 können Kontakte, Plugs usw. sein oder genannt werden.
  • Die 13A-B bis 16A-B sind Querschnittansichten jeweiliger Zwischenstrukturen an Zwischenstufen bei einem anderen beispielhaften Prozess zum Bilden eines Halbleiterbauteils in Übereinstimmung mit einigen Ausführungsformen. Die 13A-B und 16A-B veranschaulichen weitere Aspekte eines Ersatz-Gate-Prozesses wie hier beschrieben. Die Verarbeitung wird zuerst, wie oben unter Bezugnahme auf die 2A-B bis 10A-B beschrieben, ausgeführt.
  • Die 13A und 13B veranschaulichen das Ersetzen von Gate-Stapeln mit Ersatz-Gate-Strukturen. Die erste ILD 100 und differenzielle CESL 96 werden mit oberen Flächen koplanar zu oberen Flächen der Gate-Schichten 82 gebildet. Ein Planarisierungsprozess, wie ein CMP, kann ausgeführt werden, um die obere Fläche der ersten ILD 100 und differenziellen CESL 96 mit den oberen Flächen der Gate-Schichten 82 abzugleichen. Das CMP kann auch die Maske 84 (und, in einigen Fällen, obere Abschnitte der Gate-Abstandhaltern 86) auf den Gate-Schichten 82 entfernen. Die oberen Flächen der Gate-Schichten 82 werden daher durch die erste ILD 100 und die differenzielle CESL 96 freigelegt.
  • Mit den Gate-Schichten 82, die durch die erste ILD 100 und die differenzielle CESL 96 freigelegt werden, werden die Gate-Schichten 82 und die dielektrischen Schichten 80 entfernt, wie durch einen oder mehr Ätzprozesse. Die Gate-Schichten 82 können durch einen Ätzprozess, der für die Gate-Schichten 82 selektiv ist, entfernt werden, wobei die dielektrischen Schichten 80 als eine Ätzstoppschicht wirken, und anschließend können die dielektrischen Schichten 80 durch einen anderen Ätzprozess, der für die dielektrischen Schichten 80 selektiv ist, entfernt werden. Die Ätzprozesse können zum Beispiel eine RIE, NBE, ein Nassätzen oder ein anderer Ätzprozess sein. Vertiefungen werden zwischen Gate-Abstandhaltern 86 dort gebildet, wo die Gate-Stapel entfernt und Kanalbereiche der Finnen 74 durch die Vertiefungen freigelegt werden.
  • Die Ersatz-Gate-Strukturen werden in den Vertiefungen gebildet, wo die Gate-Stapel entfernt wurden, Die Ersatz-Gate-Strukturen weisen jeweils eine oder mehr formangeglichene Schichten 120 und eine Gate-Elektrode 122 auf. Die eine oder mehr formangeglichenen Schichten 120 weisen eine dielektrische Gate-Schicht auf und können eine oder mehr Arbeitsfunktions-Abstimmschichten aufweisen. Die dielektrische Gate-Schicht kann formangeglichen in den Vertiefungen abgeschieden werden, wo die Gate-Stapel entfernt wurden (zum Beispiel auf oberen Flächen der Isolationsbereiche 78, den Seitenwänden und oberen Flächen der Finnen 74 entlang der Kanalbereiche und den Seitenwänden der Gate-Abstandhalter 86) und auf den oberen Flächen der ersten ILD 100, der differenziellen CESL 96 und den Gate-Abstandhaltern 86. Die dielektrische Gate-Schicht kann Siliziumoxid, Siliziumnitrid, ein dielektrisches High-k-Material, mehrere Schichten davon oder anderes dielektrisches Material sein oder aufweisen. Ein dielektrisches High-k-Material kann einen k-Wert größer als etwa 7,0 haben, und kann ein Metalloxid oder ein Metallsilikat von Hf, Al, Zr, La, Mg, Ba, Ti, Pb oder eine Kombination davon aufweisen. Die dielektrische Gate-Schicht kann durch ALD, PECVD, MBD oder eine andere Abscheidungstechnik abgeschieden werden.
  • Dann, falls sie umgesetzt wird, kann eine Arbeitsfunktions-Abstimmschicht formangeglichen auf der dielektrischen Gate-Schicht abgeschieden werden. Die Arbeitsfunktions-Abstimmschicht kann Tantal, Tantalnitrid, Titan, Titannitrid, dergleichen oder eine Kombination davon aufweisen oder sein, und kann durch ALD, PECVD, MBD oder eine andere Abscheidungstechnik abgeschieden werden. Beliebige zusätzliche Arbeitsfunktions-Abstimmschichten können sequenziell ähnlich wie die erste Arbeitsfunktions-Abstimmschicht abgeschieden werden.
  • Eine Schicht für die Gate-Elektroden 122 wird über der einen oder mehr formangeglichenen Schicht(en) 120 gebildet. Die Schicht für die Gate-Elektroden 122 kann restliche Bereiche füllen, in welchen die Gate-Stapel entfernt wurden. Die Schicht für die Gate-Elektroden 122 kann ein Metall enthaltendes Material, wie Co, Ru, Al, W, Cu, mehrere Schichten davon, oder eine Kombination davon sein oder umfassen. Die Schicht für die Gate-Elektroden 122 kann durch ALD, PECVD, MBD oder eine andere Abscheidungstechnik abgeschieden werden.
  • Abschnitte der Schicht für die Gate-Elektroden 122 und der einen oder mehr formangeglichenen Schichten 120 über den oberen Flächen der ersten ILD 100, der differenziellen CESL 96 und den Gate-Abstandhaltern 86 werden entfernt. Ein Planarisierungsprozess, wie ein CMP, kann die Abschnitte der Schicht für die Gate-Elektroden 122 und die eine oder mehr formangeglichene(n) Schicht(en) 120 über der oberen Fläche der ersten ILD 100, der differenziellen CESL 96 und den Gate-Abstandhaltern 86 entfernen. Die Ersatz-Gate-Strukturen umfassen die Gate-Elektroden 122, und eine oder mehr formangeglichene Schichten 120 können daher, wie in 13A veranschaulicht, gebildet werden.
  • Die 14A und 14B veranschaulichen das Bilden einer zweiten ILD 130 über der ersten ILD 100, das Ersetzen von Gate-Strukturen, Gate-Abstandhaltern 86 und differenziellen CESL 96. Obwohl es nicht veranschaulicht ist, kann bei einigen Beispielen eine Ätzstoppschicht (Etching Stop Layer - ESL) über der ersten ILD 100 usw. abgeschieden werden, und die zweite ILD 130 kann über der ESL abgeschieden werden. Falls sie umgesetzt wird, kann die Ätzstoppschicht Siliziumnitrid, Siliziumcarbonnitrid, Siliziumcarbonoxid, Carbonnitrid, dergleichen oder eine Kombination dieser umfassen oder sein, und kann durch CVD, PECVD, ALD oder eine andere Abscheidungstechnik abgeschieden werden. Die zweite ILD 130 kann Siliziumdioxid, ein dielektrisches Low-k-Material, wie Siliziumoxinitrid, PSG, BSG, BPSG, USG, FSG, OSG, SiOxCy, Spin-On-Glas, Spin-On-Polymere, Siliziumcarbonmaterial, eine Zusammensetzung daraus, ein Verbundmaterial daraus, dergleichen oder eine Kombination dieser umfassen oder sein. Die zweite ILD 130 kann durch Spin-On, CVD, FCVD, PECVD, PVD oder eine andere Abscheidungstechnik abgeschieden werden.
  • Die 15A und 15B veranschaulichen das Bilden von Öffnungen 132 durch die zweite ILD 130, die erste ILD 100 und die differenzielle CESL 96 zu den Epitaxie-Source/Drain-Bereichen 92, um als ein Beispiel mindestens Abschnitte der Epitaxie-Source/Drain-Bereiche 92 freizulegen. Die zweite ILD 130, die erste ILD 100 und die differenzielle CESL 96 können mit den Öffnungen 132 zum Beispiel unter Verwenden von Fotolithografie und eines oder mehrerer Ätzprozesse strukturiert werden.
  • Die 16A und 16B veranschaulichen das Bilden leitfähiger Merkmale 134 in den Öffnungen 132 zu den Epitaxie-Source/Drain-Bereichen 92. Die leitfähigen Merkmale 134 können zum Beispiel eine Haft- und/oder Sperrschicht und leitfähiges Material auf der Haft- und/oder Sperrschicht aufweisen. Bei einigen Beispielen können die leitfähigen Merkmale 134 Silizidbereiche 136 und die Epitaxie-Source/Drain-Bereiche 92 wie veranschaulicht aufweisen. Die Haft- und/oder Sperrschicht kann formangeglichen in den Öffnungen 132 und über der zweiten ILD 130 abgeschieden werden. Die Haft- und/oder Sperrschicht kann Titan, Titannitrid, Titanoxid, Tantal, Tantalnitrid, Tantaloxid, dergleichen oder eine Kombination davon sein oder umfassen und kann durch ALD, CVD oder eine andere Abscheidungstechnik abgeschieden werden. Silizidbereiche 136 können auf oberen Abschnitten der Epitaxie-Source/Drain-Bereiche 92 durch Reagierenlassen oberer Abschnitte der Epitaxie-Source/Drain-Bereiche 92 mit der Haft- und/oder Sperrschicht gebildet werden. Ein Glühen kann ausgeführt werden, um die Reaktion der Epitaxie-Source/Drain-Bereiche 92 mit der Haft- und/oder Sperr22schicht zu erleichtern.
  • Das leitfähige Material kann auf der Haft- und/oder Sperrschicht abgeschieden werden und die Öffnungen 132 füllen. Das leitfähige Material kann Wolfram, Kupfer, Aluminium, Gold, Silber, Legierungen davon, dergleichen oder eine Kombination davon sein oder umfassen und kann durch CVD, ALD, PVD oder eine andere Abscheidungstechnik abgeschieden werden. Nach dem Abscheiden des Materials der leitfähigen Merkmale 134, kann überschüssiges Material unter Verwenden eines Planarisierungsprozesses, wie eines CMP, entfernt werden. Der Planarisierungsprozess kann überschüssiges Material der leitfähigen Merkmale 134 von oberhalb einer oberen Fläche der ersten ILD 100 entfernen. Die obere Fläche der leitfähigen Merkmale 134 und der zweiten ILD 130 können daher koplanar sein. Die leitfähigen Merkmale 134 können Kontakte, Plugs usw. sein oder genannt werden.
  • Die 17 bis 20 sind Querschnittansichten jeweiliger Zwischenstrukturen an Zwischenstufen bei einem beispielhaften plasmaverstärkten Atomschichtabscheidungs- (Plasma Enhanced Atomic Layer Deposition - PEALD)-Prozess zum Bilden einer differenziellen CESL in einem Halbleiterbauteil in Übereinstimmung mit einigen Ausführungsformen. 21 ist ein Ablaufdiagramm des beispielhaften PEALD-Prozesses der 17 bis 20 in Übereinstimmung mit einigen Ausführungsformen. Obwohl er in dem Kontext einer differenziellen CESL beschrieben ist, kann der beispielhafte PEALD-Prozess zum Bilden einer beliebigen Schicht, wie einer Schicht, die keine ESL ist, verwendet werden.
  • 17 veranschaulicht einen Abschnitt der Zwischenstruktur, die durch die Verarbeitung, die oben unter Bezugnahme auf die 2A-B bis 8A-B beschrieben ist, gebildet wird. Die Zwischenstruktur weist ein Halbleitersubstrat mit einer Finne 74, einen Epitaxie-Source/Drain-Bereich 92 in der Fine 74, und seitlich zwischen Gate-Abstandhaltern 86, und Gate-Stapel, die eine Maske 84 aufweisen, entlang der Gate-Abstandhalter 86 auf.
  • 18 veranschaulicht eine Monoschicht, die auf der Zwischenstruktur durch Aussetzen der Zwischenstruktur gegenüber einem ersten Precursor in dem PEALD-Prozess, wie in Vorgang 202 von 21 gebildet wird. Die Zwischenstruktur der 17 wird zum Beispiel einem ersten Precursor, wie mit Dichlorsilan SiH2Cl2 (DCS), oder einem anderen Precursor in Abhängigkeit von dem Material, das abzuscheiden ist, ausgesetzt. Bei dem veranschaulichten Beispiel wird ein DCS-Precursor verwendet und bildet eine Monoschicht aus SiH3 entlang äußerer Oberflächen der Zwischenstruktur, die dem DCS-Precursor ausgesetzt ist. Die äußeren Oberflächen weisen obere Flächen der Maske 84, Seitenwand und obere Flächen der Gate-Abstandhalter 86, Oberflächen der Epitaxie-Source/Drain-Bereiche 92 und oberen Flächen von Isolationsbereichen 78 auf (siehe zum Beispiel 8B und 9B). Bei anderen Beispielen kann ein anderer Precursor verwendet werden, der eine Monoschicht eines anderen Materials bilden kann. Im Anschluss an das dem ersten Precursor Aussetzen, kann der Precursor aus der Prozesskammer, die zum Aussetzen der Zwischenstruktur gegenüber einem ersten Precursor verwendet wird, gespült werden.
  • 19 veranschaulicht eine gerichtete Plasmaaktivierung 200, die auf der Monoschicht, wie in Vorgang 204 von 21, ausgeführt wird. Die gerichtete oder anisotrope Plasmaaktivierung aktiviert Abschnitte der Monoschicht für gesteigerte Reaktionen mit einem darauf folgenden Precursor. Abschnitte der Monoschicht auf jeweiligen oberen Flächen der Zwischenstruktur, die horizontale Komponenten haben, werden durch die gerichtete Plasmaaktivierung 200 aktiviert, während Abschnitte der Monoschicht auf jeweiligen Flächen, die keine horizontale Komponente haben, durch die gerichtete Plasmaaktivierung nicht aktiviert werden können. Das Aktivieren von Oberflächen kann basierend auf einer gesteigerten horizontalen Komponente der Oberfläche gesteigert werden. Oberflächen mit keiner oder weniger horizontaler Komponente können keine oder wenig Aktivierung haben, während Oberflächen mit einer größeren horizontalen Komponente eine größere Aktivierung haben können.
  • Bei dem veranschaulichten Beispiel, sind die oberen Flächen der Epitaxie-Source/Drain-Bereiche 92 derart facettiert, dass die jeweiligen oberen Flächen der Epitaxie-Source/Drain-Bereiche 92 eine horizontale Komponente und eine vertikale Komponente haben, wie in 8B veranschaulicht. Die Monoschicht auf diesen oberen Flächen der Epitaxie-Source/Drain-Bereiche 92 wird durch die gerichtete Plasmaaktivierung 200 aktiviert. Die Seitenwände der Gate-Abstandhalter 86 sind, wie veranschaulicht, vertikal, ohne eine signifikante horizontale Komponente, und werden daher von der gerichteten Plasmaaktivierung 200 nicht aktiviert.
  • Wie in 19 veranschaulicht, aktiviert ein gerichtetes Argon (Ar)-Plasma Abschnitte der Monoschicht auf oberen Flächen der Zwischenstruktur, die eine horizontale Komponente haben, um das SiH3 in diesen Abschnitten in aktiviertes SiH2* zu ändern. Bei einigen Beispielen kann der Plasmaprozess, der zum Aktivieren der Monoschicht umgesetzt wird, ein Remote-Mikrowellenplasma sein, obwohl andere Plasmaquellen, wie ein direktes Plasma, umgesetzt werden können. Eine Flussrate des Argon (Ar)-Gases für das Plasma kann in einem Bereich von etwa 1000 sccm bis etwa 9000 sccm liegen. Ein Druck des Plasmaprozesses kann in einem Bereich von etwa 0,5 Torr bis etwa 50 Torr liegen. Eine Temperatur des Plasmaprozesses kann in einem Bereich von etwa 200 °C bis etwa 650 °C liegen. Eine Leistung des Plasmagenerators des Plasmaprozesses kann in einem Bereich von etwa 50 W bis etwa 4000 W liegen. Eine Frequenz des Plasmaprozesses kann in einem Bereich von etwa 13,56 MHz bis etwa 2,45 GHz liegen. Ein Substrathalter des Plasmaprozesses kann nicht vorgespannt sein. Eine Dauer des Aussetzens der Zwischenstruktur mit dem Plasmaprozess kann in einem Bereich von 0,1 Sekunde bis 120 Sekunden liegen. Bei anderen Beispielen kann ein anderes Plasma, wie ein anderer Plasmaprozess, andere Bedingungen und/oder Gas (wie ein Inertgas, Stickstoffgas oder dergleichen) verwendet werden, um Abschnitte der Monoschicht zu aktivieren. Durch Aktivieren der Abschnitte der Monoschicht mit der gerichteten Plasmaaktivierung 200, können mehr Reaktionsorte auf den aktivierten Abschnitten der Monoschicht geschaffen werden, um mit einem darauffolgenden Precursor in dem PEALD-Prozess zu reagieren. Die gerichtete Plasmaaktivierung 200 kann in situ in derselben Prozesskammer wie die, die zum Zwischenstruktur gegenüber dem ersten Precursor und anschließend einem zweiten Precursor verwendet wurde, ausgeführt werden.
  • 20 veranschaulicht eine Schicht, die auf der Zwischenstruktur durch Aussetzen Zwischenstruktur gegenüber einem zweiten Precursor in dem PEALD-Prozess, wie in Vorgang 204 von 21, gebildet wird. Die Zwischenstruktur der 19 wird zum Beispiel mit einem zweiten Precursor, wie mit einem Ammoniak (NH3)-Plasma oder einem anderen Precursor in Abhängigkeit von dem Material, das abzuscheiden ist, ausgesetzt. Der zweite Precursor reagiert mit aktivierten Abschnitten der Monoschicht mehr als mit Abschnitten der Monoschicht, die nicht aktiviert sind. Aufgrund der vermehrten Reaktionsorte, die auf den aktivierten Abschnitten der Monoschicht von der gerichteten Plasmaaktivierung 200 gebildet werden, treten mehr Reaktionen zwischen der Monoschicht und den aktivierten Abschnitten und dem zweiten Precursor auf als zwischen der Monoschicht an den nicht aktivierten Abschnitten und dem zweiten Precursor. Das bewirkt, dass die differenzielle CESL 96 mit einer größeren Rate auf den oberen Flächen, die eine horizontale Komponente haben, wo Aktivierung auftritt, abgeschieden wird, als auf vertikalen Flächen, die keine signifikante horizontale Komponente haben, wo Aktivierung im Allgemeinen nicht auftritt.
  • Bei dem veranschaulichten Beispiel von 20, wird ein Ammoniak (NH3)-Plasma verwendet und reagiert mit den meisten, oder, in einigen Fällen, mit allen der aktivierten SiH2* und einigen der nicht aktivierten SiH3 (zum Beispiel weniger als die aktivierten SiH2*), um Siliziumnitrid (zum Beispiel SiNH2) zu bilden. Man lässt zum Beispiel ein Ammoniak (NH3)-Precursorgas in dem Plasmaprozess mit einer Flussrate in einem Bereich von etwa 50 sccm bis etwa 1000 sccm fließen. Bei dem veranschaulichten Beispiel wird daher mehr SiNH2 auf oberen Flächen abgeschieden, die eine horizontale Komponente haben, als auf vertikalen Flächen, die keine signifikante horizontale Komponente haben. Bei anderen Beispielen kann ein anderer Precursor verwendet werden, der eine Monoschicht eines anderen Materials bilden kann. Im Anschluss an das Aussetzen mit dem zweiten Precursor, kann der zweite Precursor aus der Prozesskammer, die zum Aussetzen der Zwischenstruktur gegenüber dem zweiten Precursor verwendet wird, gespült werden.
  • Die 18 bis 20 und Vorgänge 202, 204 und 206 von 21 veranschaulichen einen Zyklus des PEALD-Prozesses. Die Verarbeitung, die unter Bezugnahme auf die 18 bis 20 und die Vorgänge 202, 204 und 206 von 21 beschrieben ist, kann eine beliebige Anzahl von Malen wiederholt werden, zum Beispiel kann eine beliebige Anzahl des PEALD-Prozesses umgesetzt werden, wie durch die Verschleifung in dem Fluss von 21 veranschaulicht, um eine differenzielle CESL 96, die eine gewünschte Dicke hat, zu erzielen.
  • Bei anderen Beispielen kann ein CVD-Prozess mit in-situ-Plasmaaktivierung zum Bilden einer differenziellen CESL in einem Halbleiterbauteil in Übereinstimmung mit einigen Ausführungsformen verwendet werden. 22 ist ein Ablaufdiagramm des beispielhaften CVD-Prozesses mit in-situ-Plasmaaktivierung in Übereinstimmung mit einigen Ausführungsformen. Obwohl er in dem Kontext einer differenziellen CESL beschrieben ist, kann der beispielhafte CVD-Prozess zum Bilden einer beliebigen Schicht, wie einer Schicht, die keine ESL ist, verwendet werden.
  • Die Zwischenstruktur von 17 kann zum Beispiel in eine Kammer eines CVD-Werkzeugs transferiert werden, und ein oder mehr Precursor (zum Beispiel ein Gemisch, das mindestens zwei Precursor enthält) werden in der Kammer des CVD-Werkzeugs wie bei Vorgang 222 von 22 bereitgestellt. Durch Aussetzen der Struktur gegenüber einem oder mehreren Precursorn in der Kammer, kann eine Abscheidung einer Schicht beginnen. Die Struktur kann mit dem einen oder den mehr Precursorn während einer Dauer kleiner als eine Dauer zum Abscheiden einer Schicht mit einer fertigen Dicke ausgesetzt sein. Der eine oder die mehr Precursor können aus der Kammer des CVD-Werkzeugs gespült werden.
  • Nach dem Spülen des einen oder der mehr Precursor, wird eine gerichtete Plasmaaktivierung auf der Zwischenstruktur in der Kammer des CVD-Werkzeugs, wie bei Vorgang 224 von 22, ausgeführt. Die gerichtete oder anisotrope Plasmaaktivierung aktiviert obere Flächen des Abschnitts der Schicht, die abgeschieden wurde, die eine horizontale Komponente haben, um gesteigert mit Reagenzien des einen oder der mehr Precursor (zum Beispiel zwei oder mehr Precursor) zu reagieren. Jeweilige obere Flächen des Abschnitts der Schicht, die horizontale Komponenten haben, werden von der gerichteten Plasmaaktivierung aktiviert, während jeweilige Flächen, die keine horizontale Komponente haben, von der gerichteten Plasmaaktivierung ähnlich wie das, was unter Bezugnahme auf 19 beschrieben wurde, nicht aktiviert werden. Die oberen Flächen des Abschnitts der Schicht auf den Epitaxie-Source/Drain-Bereichen 92 werden zum Beispiel durch die gerichtete Plasmaaktivierung aktiviert, während Flächen des Abschnitts der Schicht auf den Seitenwänden der Gate-Abstandhalter 86 senkrecht, ohne eine signifikante horizontale Komponente sind und von der gerichteten Plasmaaktivierung nicht aktiviert werden. Durch Aktivieren der oberen Flächen, die eine horizontale Komponente haben, mit der gerichteten Plasmaaktivierung, können mehr Reaktionsorte auf den aktivierten oberen Flächen geschaffen werden, um mit einem Reagens eines oder mehrerer aufeinanderfolgender Precursor bei dem CVD-Prozess zu reagieren.
  • Nach der gerichteten Plasmaaktivierung werden ein oder mehr Precursor (zum Beispiel das Gemisch, das mindestens zwei Precursor enthält) wie bei Vorgang 226 von 22 in der Kammer des CVD-Werkzeugs bereitgestellt. Gasphasenreaktionen können auftreten, die Reagenzien zu Oberflächen auf der Zwischenstruktur bereitstellen können. Aktivierte obere Flächen stellen mehr Reaktionsorte zur Adsorption von und Reaktion mit den Reagenzien bereit als nicht aktivierte Flächen. Das bewirkt, dass die differenzielle CESL 96 mit einer größeren Rate auf den oberen Flächen, die eine horizontale Komponente haben, wo Aktivierung auftritt, abgeschieden wird, als auf vertikalen Flächen, die keine signifikante horizontale Komponente haben, wo Aktivierung im Allgemeinen nicht auftritt.
  • Bei einigen Beispielen können der eine oder die mehr Precursor aus der Kammer des CVD-Werkzeugs gespült werden, und eine gerichtete Plasmaaktivierung kann in situ in der Kammer des CVD-Werkzeugs ausgeführt werden. Danach können der eine oder die mehr Precursor in der Kammer des CVD-Werkzeugs bereitgestellt werden. Durch Wiederholen der gerichteten Plasmaaktivierung auf diese Art, wie durch die Verschleifung in dem Fluss von 22 veranschaulicht, können Abscheidungsraten auf horizontalen Flächen und vertikalen Flächen proportionaler bleiben. Die Verarbeitung des Ausführens einer gerichteten Plasmaaktivierung, Bereitstellens eines oder mehrerer Precursor und Spülen des einen oder mehr Precursor kann eine beliebige Anzahl von Malen wiederholt werden.
  • 23 veranschaulicht Aspekte der differenziellen CESL 96, die unter Verwenden des PEALD-Prozesses der 18 bis 20, des CVD-Prozesses mit gerichteter in situ-Plasmaaktivierung oder eines anderen differenziellen Abscheidungsprozesses gebildet wird. Die differenzielle CESL 96 weist horizontale Abschnitte 96h auf darunter liegenden oberen Flächen, die eine horizontale Komponente haben, auf, und weist vertikale Abschnitte 96b auf stützenden vertikalen Flächen auf, die keine signifikante horizontale Komponente haben. Die horizontalen Abschnitte 96h haben eine Dicke Th in eine Richtung senkrecht zu der stützenden Fläche, auf der der jeweilige horizontale Abschnitt gebildet ist. Die vertikalen Abschnitte 96v haben eine Dicke Tv in eine Richtung senkrecht zu der stützenden Fläche, auf der der jeweilige horizontale Abschnitt gebildet ist. Die Dicke Th der horizontalen Abschnitte 96h ist größer als die Dicke Tv der vertikalen Abschnitte 96. Bei einigen Beispielen ist die Dicke Th der horizontalen Abschnitte 96h mindestens 2 nm größer als die Dicke Tv der vertikalen Abschnitte 96v. Die Dicke Th der horizontalen Abschnitte 96h kann 4 nm betragen, und die Dicke Tv der vertikalen Abschnitte 96v kann 2 nm betragen. Bei einigen Beispielen kann ein Verhältnis der Dicke Th der horizontalen Abschnitte 96h zu der Dicke Tv der vertikalen Abschnitte 96v gleich oder größer als 2 sein.
  • Ein erstes Maß D1 ist zwischen gegenüberliegenden Seitenwandflächen von Gate-Abstandhaltern 96 veranschaulicht, auf welchen jeweilige vertikale Abschnitte 96v der differenziellen CESL 96 gebildet sind. Ein zweites Maß D2 ist zwischen gegenüberliegenden Flächen der vertikalen Abschnitte 96v der differenziellen CESL 96 veranschaulicht. Im Allgemeinen ist das erste Maß D1 gleich dem zweiten Maß D2 zuzüglich zwei Mal die Dicke Tv der vertikalen Abschnitte 96v.
  • Einige Ausführungsformen können Vorteile erzielen. Bei einigen Umsetzungen kann das Prozessfenster zum Bilden eines leitfähigen Merkmals (zum Beispiel eines leitfähigen Merkmals 104 oder 134 in den 12A und 16A) erhöht werden, weil das zweite Maß D2 erhöht werden kann, indem die Dicke Tv der vertikalen Abschnitte 96v im Vergleich zu einer CESL mit einer durchgehend gleichförmigen Dicke erhöht werden kann. Bei anderen Ausgestaltungen, für ein gegebenes Prozessfenster, in dem ein leitfähiges Merkmal gebildet werden soll (das ein minimales zweites Maß D2 bestimmen kann), kann die differenzielle CESL 96 eine erhöhte Dicke Th horizontaler Abschnitte 96h, und eine erhöhte Breite der Gate-Abstandhalter 86 (zum Beispiel in die Richtung des zweiten Maßes D2) und/oder eine erhöhte Gate-Stapelbreite im Vergleich zu einer CESL mit einer durchgehend gleichförmigen Dicke erlauben. Falls eine Breite der Gate-Abstandhalter 86 relativ klein ist, kann zum Beispiel die Dicke Tv der vertikalen Abschnitte 96v relativ groß sein, was erlauben kann, dass die Dicke Th der horizontalen Abschnitte 96h proportional größer ist. Das kann besseren Schutz der Epitaxie-Source/Drain-Bereiche 92 und/oder Ätzstoppfähigkeit während eines Ätzprozesses, der Öffnungen (zum Beispiel die Öffnungen 102 oder 132 in den 11A-B und 15A-B) bildet, zum Beispiel für leitfähige Merkmale erlauben. Das kann auch besseren Schutz für die Epitaxie-Source/Drain-Bereiche 92 vor Oxidation erlauben. Falls die Dicke Tv der vertikalen Abschnitte 96v relativ klein ist, kann zum Beispiel eine Breite der Gate-Abstandhalter 86 relativ groß sein, was mehr Abstandhaltermaterial, wie ein Low-k-Material, für die Gate-Abstandhalter 86 erlauben kann, um Bauteilleistung durch Verringern von Widerstands-Kapazität (RC)-Verzögerung zu verbessern. Falls die Breite der Gate-Abstandhalter 86 und die Dicke Th horizontaler Abschnitte 96h im Vergleich zu entsprechenden Strukturen bei einem gleichförmigen CESL-Prozess gleich bleiben, kann die Dicke Tv der vertikalen Abschnitte 96v verringert werden, was eine erhöhte Breite der Gate-Stapel erlauben kann (zum Beispiel parallel zu einer Kanallängenrichtung zwischen entsprechenden Epitaxie-Source/Drain-Bereichen 92). Diverse Permutationen und Kombinationen von Maßen und Dicke können erzielt werden, um diverse Vorteile, die zu erzielen sind, zu erlauben.
  • Eine Ausführungsform ist ein Verfahren zur Halbleiterverarbeitung. Eine differenzielle Schicht wird über einer Bauteilstruktur auf einem Substrat gebildet. Bei einem ersten Aussetzen wird die Bauteilstruktur einem oder mehreren ersten Precursorn ausgesetzt. Nach dem ersten Aussetzen, wird eine obere Fläche der Bauteilstruktur unter Verwenden einer gerichteten Plasmaaktivierung aktiviert. Nach dem Aktivieren der oberen Fläche auf der Bauteilstruktur, wird die Bauteilstruktur bei einem zweiten Aussetzen einem oder mehreren zweiten Precursorn ausgesetzt. An der aktivierten oberen Fläche auf der Bauteilstruktur treten mehr Reaktionen auf als an einer nicht aktivierten Fläche auf der Bauteilstruktur, während die Bauteilstruktur einem oder mehreren zweiten Precursorn ausgesetzt ist.
  • Eine weitere Ausführungsform ist ein Verfahren zur Halbleiterverarbeitung. Eine differenzielle Ätzstoppschicht wird gebildet, die einen ersten Abschnitt über einer oberen Fläche eines Source/Drain-Bereichs und einen zweiten Abschnitt entlang einer Seitenwand eines Gate-Abstandhalters hat. Der Source/Drain-Bereich liegt in einem aktiven Bereich, und der Gate-Abstandhalter liegt über dem aktiven Bereich nahe dem Source/Drain-Bereich. Eine Dicke des ersten Abschnitts ist größer als eine Dicke des zweiten Abschnitts. Das Bilden der differenziellen Ätzstoppschicht weist ein Ausführen einer gerichteten Aktivierung auf. Ein Grenzflächendielektrikum (ILD) wird über der differenziellen Ätzstoppschicht abgeschieden. Ein leitfähiges Merkmal wird durch die ILD und die differenzielle Ätzstoppschicht gebildet und berührt den Source/Drain-Bereich.
  • Eine mit dem Verfahren gebildete Struktur weist einen aktiven Bereich auf einem Substrat, eine Gate-Struktur über dem aktiven Bereich, einen Gate-Abstandhalter entlang einer Seitenwand der Gate-Struktur und eine differenzielle Ätzstoppschicht auf. Der aktive Bereich weist einen Source/Drain-Bereich auf, und der Source/Drain-Bereich liegt nahe der Gate-Struktur. Die differenzielle Ätzstoppschicht hat einen ersten Abschnitt entlang einer Seitenwand des Gate-Abstandhalters und hat einen zweiten Abschnitt über einer oberen Fläche des Source/Drain-Bereichs. Eine erste Dicke des ersten Abschnitts liegt in einer Richtung senkrecht zu der Seitenwand des Gate-Abstandhalters, und eine zweite Dicke des zweiten Abschnitts liegt in eine Richtung senkrecht zu der oberen Fläche des Source/Drain-Bereichs. Die zweite Dicke ist größer als die erste Dicke.

Claims (15)

  1. Verfahren zur Halbleiterverarbeitung, das Folgendes umfasst: Bilden einer differenziellen Ätzstoppschicht (96)über einer Bauteilstruktur (74, 92, 86) auf einem Substrat (70), wobei die Ätzstoppschicht (96) einen vertikalen Abschnitt (96v) und einen horizontalen Abschnitt (96h) auf der Bauteilstruktur (74, 92, 86) aufweist, wobei das Bilden der differenziellen Ätzstoppschicht (96) umfasst: ein erstes Aussetzen der Bauteilstruktur (74, 92, 86) gegenüber einem ersten Precursor; nach dem ersten Aussetzen, Aktivieren einer oberen Fläche (92) der Bauteilstruktur (74, 92, 86) unter Verwenden einer gerichteten Plasmaaktivierung (200), und nach dem Aktivieren der oberen Fläche (92) der Bauteilstruktur (74, 92, 86), ein zweites Aussetzen der Bauteilstruktur (74, 92, 86) gegenüber einem zweiten Precursor, wobei mehr Reaktionen an der aktivierten oberen Fläche (92) auf der Bauteilstruktur (74, 92, 86) auftreten als an einer nicht aktivierten Fläche (86) auf der Bauteilstruktur (74, 92, 86), während die Bauteilstruktur (74, 92, 86) dem zweiten Precursor ausgesetzt ist, wobei der erste Precursor und der zweite Precursor unterschiedlich sind.
  2. Verfahren nach Anspruch 1, wobei: der erste Precursor während des ersten Aussetzens mit einer oberen Fläche (92) und einer Seitenwandfläche der Bauteilstruktur (74, 92, 86) reagiert, wobei die obere Fläche der Bauteilstruktur (74, 92, 86) eine horizontale Komponente hat; die obere Fläche auf der Bauteilstruktur (74, 92, 86), die aktiviert ist, die reagierte obere Fläche der Bauteilstruktur ist.
  3. Verfahren nach Anspruch 2, wobei: der erste Precursor Dichlorsilan (SiH2Cl2, DCS) ist, und der zweite Precursor Ammoniak (NH3) ist und das zweite Aussetzen ein Plasma aufweist.
  4. Verfahren nach einem der Ansprüche 1 bis 3, wobei das Bilden der differenziellen Ätzstoppschicht (96) das Verwenden eines Atomschichtabscheidungs (Atomic Layer Deposition - ALD)-Prozess umfasst.
  5. Verfahren nach einem der Ansprüche 1 bis 4, wobei: das erste Aussetzen mindestens zwei erste Precursor verwendet; Während dem ersten Aussetzen die mindestens zwei ersten Precursor reagieren, um einen Abschnitt der differenziellen Ätzstoppschicht (96) auf einer oberen Fläche und einer Seitenwandfläche der Bauteilstruktur (74, 92, 86) zu bilden, wobei die obere Fläche der Bauteilstruktur (74, 92, 86) eine horizontale Komponente hat; die obere Fläche auf der Bauteilstruktur (74, 92, 86), die aktiviert ist, eine obere Fläche des Abschnitts der differenziellen Ätzstoppschicht (96) auf der oberen Fläche der Bauteilstruktur (74, 92, 86) ist, und das zweite Aussetzen mindestens zwei zweite Precursor verwendet.
  6. Verfahren nach einem der Ansprüche 1 bis 3, wobei das Bilden der differenziellen Ätzstoppschicht (96) das Verwenden eines chemischen Gasphasenabscheidungs (Chemical Vapor Deposition - CVD)-Prozesses umfasst, wobei die gerichtete Plasmaaktivierung in situ mit dem CVD-Prozess ausgeführt wird.
  7. Verfahren nach einem der Ansprüche 1 bis 6, wobei das Bilden der differenziellen Ätzstoppschicht (96) einen ersten Abschnitt (96h) der differenziellen Ätzstoppschicht (96) entlang der oberen Fläche der Bauteilstruktur (74, 92, 86) bildet und einen zweiten Abschnitt (96v) der differenziellen Ätzstoppschicht (96) entlang der nicht aktivierten Fläche auf der Bauteilstruktur (74, 92, 86) bildet, wobei der erste Abschnitt (96h) der differenziellen Ätzstoppschicht (96) eine erste Dicke (Tv) senkrecht zu der oberen Fläche auf der Bauteilstruktur hat, der zweite Abschnitt (96v) der differenziellen Ätzstoppschicht (96) eine zweite Dicke (Th) senkrecht zu der nicht aktivierten Fläche auf der Bauteilvorrichtung hat, wobei die erste Dicke (Tv) größer ist als die zweite Dicke (Th).
  8. Verfahren nach einem der Ansprüche 1 bis 7, wobei die Bauteilstruktur (74, 92, 86) Folgendes umfasst: einen aktiven Bereich (74, 92) auf dem Substrat (70), wobei der aktive Bereich einen Source/Drain-Bereich (92) umfasst, und einen Gate-Abstandhalter (86) über dem aktiven Bereich benachbart zu dem Source/Drain-Bereich (92), wobei die obere Fläche auf der Bauteilstruktur (74, 92, 86) entlang einer oberen Fläche des Source/Drain-Bereichs (92) liegt, wobei die nicht aktivierte Fläche auf der Bauteilstruktur (74, 92, 86) entlang einer Seitenwandfläche des Gate-Abstandhalters (86) liegt.
  9. Verfahren nach Anspruch 8, wobei der aktive Bereich in einer Finne auf dem Substrat (70) liegt und der Source/Drain-Bereich (92) ein Epitaxie-Source/Drain-Bereich ist.
  10. Verfahren zur Halbleiterverarbeitung, das Folgendes umfasst: Bilden einer differenziellen Ätzstoppschicht (96), die einen ersten Abschnitt (96h) über einer oberen Fläche eines Source/Drain-Bereichs (92) hat und einen zweiten Abschnitt (96v) entlang einer Seitenwand eines Gate-Abstandhalters (86), wobei der Source/Drain-Bereich (92) in einem aktiven Bereich (74, 92) liegt, der Gate-Abstandhalter (86) über dem aktiven Bereich (74, 92) nahe dem Source/Drain-Bereich (92) liegt, wobei eine Dicke (Th) des ersten Abschnitts (96h) größer ist als eine Dicke (Tv) des zweiten Abschnitts (96v), wobei das Bilden der differenziellen Ätzstoppschicht (96) das Behandeln von Oberflächen des Source/Drain-Bereichs (92) und des Gate-Abstandhalters (86) mit einem ersten Precursor, das Aktivieren (200) der behandelten Oberflächen mit einem gerichteten Plasma und das Behandeln der Oberflächen mit einem zweiten Precursor umfasst; Abscheiden eines Grenzflächendielektrikums (ILD) (100) über der differenziellen Ätzstoppschicht (96), und Bilden eines leitfähigen Merkmals durch die ILD (100) und die differenzielle Ätzstoppschicht (96), und Kontaktieren des Source/Drain-Bereichs (92).
  11. Verfahren nach Anspruch 10, wobei der erste und der zweite Precursor unterschiedlich sind.
  12. Verfahren nach Anspruch 10 oder 11, wobei das Bilden der differenziellen Ätzstoppschicht (96) Folgendes umfasst: in einer Prozesskammer ein erstes Aussetzen, der oberen Fläche des Source/Drain-Bereichs (92) und der Seitenwand des Gate-Abstandhalters (86) gegenüber dem ersten Precursor, um jeweilige Reaktionsflächen entlang der oberen Fläche auf dem Source/Drain-Bereich (92) und der Seitenwand des Gate-Abstandhalters (86) zu bilden; nach der ersten Aussetzen, Spülen des ersten Precursors aus der Prozesskammer; nach dem Spülen des ersten Precursors, Ausführen der gerichteten Plasmaaktivierung (200) in der Prozesskammer, um die Reaktionsfläche entlang der oberen Fläche des Source/Drain-Bereichs (92) zu aktivieren, und nach dem Ausführen der gerichteten Aktivierung (200) in der Prozesskammer, ein zweites Aussetzen der aktivierten Reaktionsfläche entlang der oberen Fläche des Source/Drain-Bereichs (92) und der Reaktionsfläche entlang der Seitenwand des Gate-Abstandhalters (86) gegenüber dem zweiten Precursor, wobei der zweite Precursor nicht in dem ersten Aussetzen enthalten ist, wobei der erste Precursor nicht in dem zweiten Aussetzen enthalten ist.
  13. Verfahren nach einem der Ansprüche 10 bis 12, wobei das Bilden der differenziellen Ätzstoppschicht (96) das Verwenden eines Atomschichtabscheidungs (Atomic Layer Deposition - ALD)-Prozesses umfasst.
  14. Verfahren nach einem der Ansprüche 10 bis 13, wobei das Bilden der differenziellen Ätzstoppschicht (96) Folgendes umfasst: in einer Prozesskammer ein erstes Aussetzen der oberen Fläche des Source/Drain-Bereichs (92) und der Seitenwand des Gate-Abstandhalters (86) gegenüber mindestens zwei Precursorn, um einen Abschnitt der differenziellen Ätzstoppschicht (96) entlang der oberen Fläche des Source/Drain-Bereichs (92) und der Seitenwand des Gate-Abstandhalters (86) zu bilden; nach dem ersten Aussetzen, Ausführen der gerichteten Aktivierung (200) in der Prozesskammer, um den Abschnitt der differenziellen Ätzstoppschicht (96) entlang der oberen Fläche des Source/Drain-Bereichs (92) zu aktivieren, und nach dem Ausführen der gerichteten Aktivierung (200) in der Prozesskammer, Aussetzen des aktivierten Abschnitts der differenziellen Ätzstoppschicht (96) entlang der oberen Fläche des Source/Drain-Bereichs (92) und des Abschnitts der differenziellen Ätzstoppschicht entlang der Seitenwand des Gate-Abstandhalters (869 gegenüber den mindestens zwei Precursorn.
  15. Verfahren nach einem der Ansprüche 10 bis 12, wobei das Bilden der differenziellen Ätzstoppschicht (96) das Verwenden eines chemischen Gasphasenabscheidungs (Chemical Vapor Deposition - CVD)-Prozesses umfasst, wobei die gerichtete Plasmaaktivierung (200) in situ mit dem CVD-Prozess ausgeführt wird.
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