DE102016115500B4

DE102016115500B4 - Gate structure, semiconductor device and method of forming the semiconductor device

Info

Publication number: DE102016115500B4
Application number: DE102016115500.4A
Authority: DE
Inventors: Chun-Hsiung Tsai; Kuo-Feng Yu; Chien-Tai CHAN; Ziwei Fang; Kei-Wei Chen; Huai-Tei Yang
Original assignee: Taiwan Semiconductor Manufacturing Co TSMC Ltd
Current assignee: Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date: 2015-10-20
Filing date: 2016-08-22
Publication date: 2024-04-18
Anticipated expiration: 2036-08-23
Also published as: DE102016115500A1

Abstract

Gatestruktur (200), umfassend:
einen Gatestapel (210), umfassend:
einen dotierten Austrittsarbeitsmetall-Stapel (212'); und
eine Metallgateelektrode (216), die über dem dotierten Austrittsarbeitsmetall-Stapel (212') liegt;
eine dotierte Oxidschicht (300'), die in physischem Kontakt mit einem ersten Abschnitt einer Seitenwand des Gatestapels (210) steht; und
ein dotiertes Abstandselement (220`), das in physischem Kontakt mit einem zweiten Abschnitt der Seitenwand des Gatestapels (210) steht,
wobei der dotierte Austrittsarbeitsmetall-Stapel (212`) mittels eines Thermodiffusionsprozess mit den Dotierstoffen aus dem dotierten Abstandselement (220') dotiert ist.

Gate structure (200) comprising:
a gate stack (210) comprising:
a doped work function metal stack (212'); and
a metal gate electrode (216) overlying the doped work function metal stack (212');
a doped oxide layer (300') in physical contact with a first portion of a sidewall of the gate stack (210); and
a doped spacer (220`) in physical contact with a second portion of the sidewall of the gate stack (210),
wherein the doped work function metal stack (212`) is doped with the dopants from the doped spacer element (220') by means of a thermal diffusion process.

Description

Die vorliegende Erfindung betrifft eine Gatestruktur, umfassend: einen Gatestapel, umfassend: einen dotierten Austrittsarbeitsmetall-Stapel; und eine Metallgateelektrode, die über dem dotierten Austrittsarbeitsmetall-Stapel liegt; eine dotierte Oxidschicht, die in physischem Kontakt mit einem ersten Abschnitt einer Seitenwand des Gatestapels steht; und ein dotiertes Abstandselement, das in physischem Kontakt mit einem zweiten Abschnitt der Seitenwand des Gatestapels steht. Die Erfindung betrifft ferner eine entsprechende Halbleitervorrichtung sowie ein entsprechendes Verfahren zum Bilden einer Halbleitervorrichtung. Eine Gatestruktur ist beispielsweise bekannt aus der US 2013 / 0 240 996 A1 . Ähnliche Gatestrukturen sind außerdem bekannt aus der US 2015 / 0 076 623 A1 , der US 2004 / 0 072 395 A1 oder der US 6 613 657 B1 .The present invention relates to a gate structure comprising: a gate stack comprising: a doped work function metal stack; and a metal gate electrode lying above the doped work function metal stack; a doped oxide layer in physical contact with a first portion of a sidewall of the gate stack; and a doped spacer in physical contact with a second portion of the sidewall of the gate stack. The invention further relates to a corresponding semiconductor device and a corresponding method for forming a semiconductor device. A gate structure is known, for example, from US 2013 / 0 240 996 A1 Similar gate structures are also known from the US 2015 / 0 076 623 A1 , the US 2004 / 0 072 395 A1 or the US 6 613 657 B1 .

ALLGEMEINER STAND DER TECHNIKGENERAL STATE OF THE ART

Die Halbleiterindustrie hat ein exponentielles Wachstum durchgemacht, das ständig mit dem Ziel einer höheren Dichte, einer höheren Vorrichtungsleistung und von geringeren Kosten fortschreitet. Abgesehen vom klassischen Planartransistor wie einem Metalloxidhalbleiter-Feldeffekttransistor (MOSFET) wurden verschiedene Nichtplanartransistoren oder dreidimensionale (3D) wie ein finnenartiger Feldeffekttransistor (FinFET) entwickelt, um eine noch höhere Vorrichtungsdichte zu erreichen sowie die Vorrichtungseffizienz zu optimieren. Die Herstellung von planaren als auch 3D-FETs ist auf die Abmessungsverkleinerung fokussiert, um die Packungsdichte der Halbleitervorrichtung zu erhöhen.The semiconductor industry has undergone exponential growth, constantly advancing towards higher density, higher device performance and lower cost. Apart from the classic planar transistor such as a metal oxide semiconductor field effect transistor (MOSFET), various non-planar transistors or three-dimensional (3D) ones such as a fin-type field effect transistor (FinFET) have been developed to achieve even higher device density as well as optimize device efficiency. The manufacturing of both planar and 3D FETs is focused on dimensional reduction to increase the packing density of the semiconductor device.

Mit steigender Nachfrage nach hochdichter Integration der planaren und 3D-FETs besteht für das Fertigungsverfahren für FinFETs eine hohe Notwendigkeit der kontinuierlichen Verfeinerung, um eine verbesserte Halbleiterstruktur zu erreichen.With increasing demand for high-density integration of planar and 3D FETs, there is a strong need for continuous refinement of the FinFET manufacturing process to achieve an improved semiconductor structure.

KURZE BESCHREIBUNG DER ZEICHNUNGENBRIEF DESCRIPTION OF THE DRAWINGS

Aspekte der vorliegenden Offenbarung werden aus der folgenden ausführlichen Beschreibung am besten verstanden, wenn sie mit den begleitenden Figuren gelesen werden. Es ist zu beachten, dass gemäß der branchenüblichen Praxis verschiedene Merkmale nicht maßstäblich gezeichnet sind. Tatsächlich können die Dimensionen der verschiedenen Merkmale zur Übersichtlichkeit der Erörterung willkürlich vergrößert oder verkleinert sein.

1 ist eine Querschnittansicht einer Halbleitervorrichtung gemäß einigen Ausführungsformen der vorliegenden Offenbarung.
2 ist eine Querschnittansicht einer weiteren Halbleitervorrichtung gemäß einigen anderen Ausführungsformen.
3 ist eine Querschnittansicht von noch einer weiteren Halbleitervorrichtung gemäß noch einigen weiteren Ausführungsformen.
4 ist ein Prozessablaufdiagramm zum Bilden einer Halbleitervorrichtung gemäß einigen Ausführungsformen.
5A bis 5F sind Querschnittansichten von verschiedenen Stufen eines Verfahrens zum Bilden einer Halbleitervorrichtung gemäß einigen Ausführungsformen.

Aspects of the present disclosure are best understood from the following detailed description when read with the accompanying figures. It should be noted that, in accordance with standard industry practice, various features are not drawn to scale. In fact, the dimensions of the various features may be arbitrarily exaggerated or reduced for clarity of discussion.

1 is a cross-sectional view of a semiconductor device according to some embodiments of the present disclosure.
2 is a cross-sectional view of another semiconductor device according to some other embodiments.
3 is a cross-sectional view of yet another semiconductor device according to still other embodiments.
4 is a process flow diagram for forming a semiconductor device according to some embodiments.
5A to 5F are cross-sectional views of various stages of a method of forming a semiconductor device according to some embodiments.

AUSFÜHRLICHE BESCHREIBUNGDETAILED DESCRIPTION

Die folgende Offenbarung stellt viele unterschiedliche Ausführungsformen oder Beispiele bereit, um unterschiedliche Merkmale des bereitgestellten Gegenstandes zu implementieren. Es werden nachfolgend spezielle Beispiele von Komponenten und Anordnungen beschrieben, um die vorliegende Offenbarung zu vereinfachen. Diese sind natürlich lediglich Beispiele und sollen nicht begrenzen. Beispielsweise kann die Bildung eines ersten Merkmals über oder auf einem zweiten Merkmal in der folgenden Beschreibung Ausführungsformen umfassen, bei denen die ersten und zweiten Merkmale in direktem Kontakt gebildet sind, und auch Ausführungsformen, bei denen zusätzliche Funktionen zwischen den ersten und zweiten Merkmalen gebildet sein können, sodass die ersten und zweiten Merkmale nicht in direktem Kontakt sein können. Außerdem kann die vorliegende Offenbarung Bezugsnummern und/oder -zeichen in den verschiedenen Beispielen wiederholen. Diese Wiederholung dient zum Zweck der Einfachheit und Übersichtlichkeit und diktiert nicht an sich eine Beziehung zwischen den verschiedenen beschriebenen Ausführungsformen und/oder Konfigurationen.The following disclosure provides many different embodiments or examples for implementing different features of the provided subject matter. Specific examples of components and arrangements are described below to simplify the present disclosure. Of course, these are merely examples and are not intended to be limiting. For example, the formation of a first feature over or on a second feature in the following description may include embodiments in which the first and second features are formed in direct contact, and also embodiments in which additional functions may be formed between the first and second features such that the first and second features may not be in direct contact. Additionally, the present disclosure may repeat reference numbers and/or characters in the various examples. This repetition is for the purpose of simplicity and clarity and does not in and of itself dictate a relationship between the various embodiments and/or configurations described.

Die Singularformen „ein“, „eine“ und „der/die/das“ umfassen den Plural es sei denn, dass der Kontext eindeutig etwas anderes vorgibt. Daher umfasst eine Bezugnahme auf beispielsweise eine Topographieregion Aspekte mit zwei oder mehr solcher Topographieregionen sofern aus dem Kontext nicht eindeutig das Gegenteil hervorgeht. Weiter können räumlich relative Begriffe, wie „darunter“, „unter“, „untere“, „über“, „obere“ und dergleichen zur Erleichterung der Erörterung hierin verwendet sein, um die Beziehung eines Elements oder Merkmals zu einem bzw. zu anderen Elementen oder Merkmalen wie veranschaulicht in den Figuren zu beschreiben. Die räumlich relativen Begriffe sollen zusätzlich zu der Ausrichtung, die in den Figuren gezeigt ist, verschiedene Ausrichtungen der Vorrichtung bei der Verwendung oder beim Betrieb der Vorrichtung umfassen. Die Vorrichtung kann anderweitig ausgerichtet sein (um 90 Grad gedreht oder in anderen Ausrichtungen) und die hier verwendeten räumlichen relativen Beschreiber können desgleichen dementsprechend interpretiert werden.The singular forms “a,” “an,” and “the” include the plural unless the context clearly indicates otherwise. Thus, a reference to, for example, a topographical region includes aspects of two or more such topographical regions unless the context clearly indicates otherwise. Further, for ease of discussion, spatially relative terms such as “among,” “below,” “lower,” “above,” “upper,” and the like may be used herein to describe the relationship of an element or feature to one or more elements or features as illustrated in the figures. The spatially relative terms are intended to encompass various orientations of the device during use or operation of the device, in addition to the orientation shown in the figures. The device may be otherwise configured. (rotated by 90 degrees or in other orientations) and the spatial relative descriptors used here can also be interpreted accordingly.

Obwohl die vorliegende Offenbarung durch Bezugnahme auf das Bilden einer Halbleiterstruktur erklärt wird, ist es offensichtlich, dass sie gleichermaßen auf jeden Herstellungsprozess anwendbar ist, bei dem die Halbleiterstruktur vorteilhafterweise gebildet werden kann.Although the present disclosure is explained by reference to forming a semiconductor structure, it is apparent that it is equally applicable to any manufacturing process in which the semiconductor structure can advantageously be formed.

Wie vorstehend erwähnt, wird die Herstellung einer Gatestruktur in einem MOSFET oder FinFET mit der Verkleinerung von Abmessungen immer anspruchsvoller. Beim Prozess des Bildens einer Gatestruktur ist der erste Schritt, ein Dummygate zu bilden, das gewöhnlich aus Polysilizium hergestellt wird, gefolgt von dem Bilden eines Paares von Abstandselementen, die über den Seitenwänden des Dummygates liegen. Anschließend wird das Dummygate entfernt, um einen Raum zu hinterlassen und das Füllen einer Elektrode, eines Austrittsarbeitsmetall- (WFM) -Stapels und einer darunterliegenden Gateoxidschicht zu erleichtern, die in den Raum zu füllen sind, und um die Gatestruktur bilden.As mentioned above, the fabrication of a gate structure in a MOSFET or FinFET becomes more challenging as dimensions are reduced. In the process of forming a gate structure, the first step is to form a dummy gate, which is usually made of polysilicon, followed by forming a pair of spacers that overlie the sidewalls of the dummy gate. The dummy gate is then removed to leave a space to facilitate filling an electrode, a work function metal (WFM) stack, and an underlying gate oxide layer to fill the space and form the gate structure.

Da die Abmessungen des MOSFET oder FinFET verkleinert werden, nimmt die Breite des Gatestapels oder des Abstands zwischen den Abstandselementen jedoch kontinuierlich ab, was es nicht nur schwierig macht, Gatematerialien in den Raum zwischen den Abstandselementen durch ein Gatefüllfenster zu füllen, nachdem das Dummygate entfernt wurde, sondern auch negative Auswirkungen auf die Leistung des MOSFET oder FinFET hat. Aufgrund der verschmälerten Breite des Gatestapels ist der Übergang zwischen der Source- und der Drainregion ebenfalls verkürzt. Der verkürzte Übergang ruft verkürzte Elektronenkanäle hervor.However, as the dimensions of the MOSFET or FinFET are reduced, the width of the gate stack or the gap between the spacers continuously decreases, which not only makes it difficult to fill gate materials into the space between the spacers through a gate fill window after the dummy gate is removed, but also has a negative impact on the performance of the MOSFET or FinFET. Due to the narrowed width of the gate stack, the junction between the source and drain regions is also shortened. The shortened junction causes shortened electron channels.

Der verkürzte Kanal resultiert in einer endlichen Steilheit unterhalb des Schwellenwerts, was die Schwellenspannung und daher das Tunneln von Elektronen von der Source- zur Drainregion beeinflusst, wenn der Spannungsabstand zwischen Source und Drain signifikant wird. Es vergrößern sich mit anderen Worten Restströme von der Drain- zur Sourceregion, was auch als Drain Induction Barrier Lower (DIBL) bezeichnet wird.The shortened channel results in a finite slope below the threshold, which affects the threshold voltage and therefore the tunneling of electrons from the source to the drain region when the voltage gap between source and drain becomes significant. In other words, residual currents from the drain to the source region increase, which is also called Drain Induction Barrier Lower (DIBL).

Abgesehen von DIBL induziert ein kurzer Kanal auch den Kurzschluss zwischen dem Metallgate und der Source/Drain-Region und trägt ebenfalls zu Leckströmen bei. Die vorstehenden Einflüsse des kurzen Kanals können gemeinsam als Kurzkanaleffekt (SCE) bezeichnet werden, der ein wichtiger Aspekt bezüglich der Leistung der Halbleitervorrichtung ist.Apart from DIBL, a short channel also induces the short circuit between the metal gate and the source/drain region and also contributes to leakage currents. The above influences of the short channel can be collectively referred to as the short channel effect (SCE), which is an important aspect regarding the performance of the semiconductor device.

Während das Erhöhen der Source/Drain- (S/D) -Region durch selektives epitaktisches Siliziumwachstum (SEG) den Stromverlust reduzieren kann, verbleiben andere Defizite wie beispielsweise der Widerstand der S/D-Region. Während das Dotieren der S/D-Region die Nachteile verbessern kann, erhöht der erforderliche thermische Prozess beim Dotieren von S/D-Regionen unerwünschterweise die Querdiffusion von Dotierstoffen, wodurch die Gate-zu-Drain-Überlappungskapazität erhöht wird. Um den Dotierstoffverlust in der S/D-Region aufgrund des thermischen Prozesses zu kompensieren, kann außerdem eine höhere Implantationsdosierung in der S/D-Region angenommen werden. Trotzdem verursacht die erhöhte Konzentration von Dotierstoffen in der S/D-Region nicht nur eine tiefere S/D-Übergangstiefe (X_j). Je tiefer die Übergangstiefe, desto signifikanter der Kurzkanaleffekt.While increasing the source/drain (S/D) region by selective silicon epitaxial growth (SEG) can reduce the current loss, other deficiencies remain such as the resistance of the S/D region. While doping the S/D region can improve the drawbacks, the required thermal process when doping S/D regions undesirably increases the cross-diffusion of dopants, thereby increasing the gate-to-drain overlap capacitance. In addition, to compensate for the dopant loss in the S/D region due to the thermal process, a higher implantation dosage in the S/D region can be adopted. Nevertheless, the increased concentration of dopants in the S/D region not only causes a deeper S/D junction depth (X _j ). The deeper the junction depth, the more significant the short channel effect.

Während das Bilden von ultraflachen Übergängen (USJ) dem Effekt von ansteigender Übergangstiefe entgegenwirken kann, sind höhere Dotierstoffimplantationskonzentrationen erforderlich, um einen Anstieg in parasitären Widerständen bei flacheren Übergangstiefen zu vermeiden. Die erforderliche Dotierstoffimplantation, um die ultraflachen Übergänge zu bilden, ist schwierig und verursacht Schäden am Substrat durch Bilden amorpher oder fehlgeordneter Gitterwerkregionen, was das Problem ungelöst hinterlässt. Daher ist es von großer Notwendigkeit, das Verfahren zur Herstellung eines MOSFET oder FinFET mit verkleinerten Abmessungen kontinuierlich zu verbessern, um den Kurzkanaleffekt zu überwinden.While forming ultra-shallow junctions (USJ) can counteract the effect of increasing junction depth, higher dopant implantation concentrations are required to avoid an increase in parasitic resistances at shallower junction depths. The dopant implantation required to form the ultra-shallow junctions is difficult and causes damage to the substrate by forming amorphous or disordered lattice regions, leaving the problem unsolved. Therefore, it is of great need to continuously improve the process for fabricating a MOSFET or FinFET with reduced dimensions to overcome the short channel effect.

Um die vorgenannten Probleme zu lösen, stellt die vorliegende Offenbarung eine Gatestruktur, eine Halbleitervorrichtung und ein Verfahren zum Bilden der Halbleitervorrichtung bereit, was ein dotiertes Abstandselement und eine dotierte Oxidschicht umfasst, um den Kurzkanaleffekt bei MOSFETs oder FinFETs zu beherrschen. Auf diese Weise kann trotz der Verkleinerung der MOSFET- oder FinFET-Abmessungen die Packungsdichte und Leistung von Halbleitervorrichtungen verbessert werden.To solve the above problems, the present disclosure provides a gate structure, a semiconductor device, and a method of forming the semiconductor device, which includes a doped spacer and a doped oxide layer to control the short channel effect in MOSFETs or FinFETs. In this way, despite the reduction of MOSFET or FinFET dimensions, the packing density and performance of semiconductor devices can be improved.

Unter Bezugnahme auf 1 ist eine Querschnittansicht einer schematischen Bereichsanordnung einer Halbleitervorrichtung 100 gemäß einigen Ausführungsformen veranschaulicht. Die Halbleitervorrichtung 100, die bei einigen Ausführungsformen auch als Feldeffekttransistor (FET) bezeichnet wird, umfasst eine Gatestruktur 200.With reference to 1 1 illustrates a cross-sectional view of a schematic region arrangement of a semiconductor device 100 according to some embodiments. The semiconductor device 100, which in some embodiments is also referred to as a field effect transistor (FET), includes a gate structure 200.

Bei verschiedenen Ausführungsformen umfasst die Gatestruktur 200 einen Gatestapel 210 und ein Abstandselement 220', das über einer Seitenwand des Gatestapels 210 liegt. Der Gatestapel 210 kann eine Gateelektrode, einen Austrittsarbeitsmetall-(WFM) -Stapel 212', der unter der Gateelektrode liegt, und eine Gateoxidschicht 215', die unter dem Austrittsarbeitsmetall- (WFM) -Stapel 212' liegt, umfassen. Bei einigen Ausführungsformen kann der Gatestapel 210 über irgendwelche geeigneten Verfahren gebildet sein, was Abscheiden, Fotolithografiestrukturieren und Ätzen umfasst. Die Abscheidungsverfahren umfassen chemische Gasphasenabscheidung (CVD), physikalische Gasphasenabscheidung (PVD), Atomlagenabscheidung (ALD) und die Kombinationen davon.In various embodiments, the gate structure 200 includes a gate stack 210 and a spacer 220' overlying a sidewall of the gate stack 210. The gate stack 210 may include a gate electrode, a work function metal (WFM) stack 212' disposed beneath the gate electrode, and a spacer 220' disposed beneath the gate electrode. rode, and a gate oxide layer 215' underlying the work function metal (WFM) stack 212'. In some embodiments, the gate stack 210 may be formed via any suitable methods, including deposition, photolithography patterning, and etching. The deposition methods include chemical vapor deposition (CVD), physical vapor deposition (PVD), atomic layer deposition (ALD), and combinations thereof.

Bei verschiedenen Ausführungsformen kann ein Strom auf die Gateelektrode ausgeübt werden. Sobald ein Eingangsstrom von der Gateelektrode eine Schwellenspannung (V_t) erreicht, können sich negative Ladungen dementsprechend unter der Gateoxidschicht 215' ansammeln und ein Elektronenkanal zwischen einer Sourceregion 110 und einer Drainregion 111, der auch als die Source/Drain- (S/D) - Region bezeichnet wird, kann unter der Gatestruktur 200 induziert werden.In various embodiments, a current may be applied to the gate electrode. Once an input current from the gate electrode reaches a threshold voltage (V _t ), negative charges may accordingly accumulate under the gate oxide layer 215' and an electron channel between a source region 110 and a drain region 111, also referred to as the source/drain (S/D) region, may be induced under the gate structure 200.

Bei einigen Ausführungsformen wird die Schwellenspannung der Gatestruktur 200 hauptsächlich durch den Austrittsarbeitsmetall- (WFM) -Stapel 212' bestimmt'. Die Austrittsarbeit gibt die minimale thermodynamische Arbeit oder Energie an, um ein Elektron aus einer Festkörperoberfläche zu einer nahen Position unter dem Einfluss der angrenzenden elektrischen Felder zu entfernen. Daher moduliert der Austrittsarbeitsmetallstapel 212' die Schwellenspannungseinstellung durch Beeinflussen der freien Energie von Elektronen, die unter dem Gatestapel 210 liegen.In some embodiments, the threshold voltage of the gate structure 200 is primarily determined by the work function metal (WFM) stack 212'. The work function indicates the minimum thermodynamic work or energy to remove an electron from a solid surface to a nearby position under the influence of the adjacent electric fields. Therefore, the work function metal stack 212' modulates the threshold voltage setting by influencing the free energy of electrons underlying the gate stack 210.

Bei einigen Ausführungsformen kann die Gateelektrode anfänglich aus polykristallinem Silizium (polys-Si) oder polykristallinem Siliziumgermanium (poly-SiGe) gebildet sein. Es können jedoch Schwellenspannungsinstabilität und Leckströme induziert werden, wenn die poly-Si-Gateelektrode mit dem aus Siliziumdioxid (SiO₂) hergestellten Gateoxid kombiniert wird). Daher kann die Gateelektrode letztendlich durch ein metallisches Material ersetzt werden, um Schwellenspannungsmodulation und Halbleitervorrichtungsleistung zu verbessern. Bei verschiedenen Ausführungsformen umfassen die Materialien für die Metallgateelektrode 216 Tantal (Ta), Tantalnitrid (TaN), Niobium (Nb), Tantalnitrid (TaN), Tantalkarbid (Tantalcarbid), Wolfram (W), Wolframnitrid (WN), Wolframcarbid (WC) und jegliche geeigneten Metalle oder Kombinationen davon.In some embodiments, the gate electrode may initially be formed of polycrystalline silicon (polys-Si) or polycrystalline silicon germanium (poly-SiGe). However, threshold voltage instability and leakage currents may be induced when the poly-Si gate electrode is combined with the gate oxide made of silicon dioxide (SiO ₂ ). Therefore, the gate electrode may ultimately be replaced with a metallic material to improve threshold voltage modulation and semiconductor device performance. In various embodiments, the materials for the metal gate electrode 216 include tantalum (Ta), tantalum nitride (TaN), niobium (Nb), tantalum nitride (TaN), tantalum carbide (tantalum carbide), tungsten (W), tungsten nitride (WN), tungsten carbide (WC), and any suitable metals or combinations thereof.

Um das vorstehende Problem vollständig zu beherrschen, müsste die Einführung von Metallgateelektroden 216 außerdem von einer gleichzeitigen Einführung der Gateoxidschicht 215' mit einer hohen Dielektrizitätskonstante (High K) begleitet werden. Bei verschiedenen Ausführungsformen sind Oxide wie Lanthanoxid (La₂O₃) für einen FET vom N-Typ (nFET) geeignet, da Lanthan (La) stark elektro-positive Metalle ist. Andererseits ist Aluminiumoxid (Al₂O₃) für einen FET vom P-Typ (pFET) aufgrund der Fähigkeit geeignet, die extrinsischen Austrittsarbeitsänderungen zu verhindern. Generell kann die Gateoxidschicht 215' aus Dielektrika wie Aluminiumoxid (Al₂O₃), Lanthanoxid (La₂O₃), Tantaloxid (Ta₂O₅), Titanoxid (TiO₂), Hafniumoxid (HfO₂), Siliziumdioxid (SiO₂), Hafniumsiliziumoxid (HfSiO), Zirkonoxid (ZrO₂) und jeglichen geeigneten Metallen oder einer Kombination davon hergestellt werden.In order to fully overcome the above problem, the introduction of metal gate electrodes 216 would also have to be accompanied by a simultaneous introduction of the gate oxide layer 215' with a high dielectric constant (high K). In various embodiments, oxides such as lanthanum oxide (La ₂ O ₃ ) are suitable for an N-type FET (nFET) because lanthanum (La) is a strongly electro-positive metal. On the other hand, aluminum oxide (Al ₂ O ₃ ) is suitable for a P-type FET (pFET) due to the ability to prevent the extrinsic work function changes. Generally, the gate oxide layer 215' may be made of dielectrics such as aluminum oxide (Al ₂ O ₃ ), lanthanum oxide (La ₂ O ₃ ), tantalum oxide (Ta ₂ O ₅ ), titanium oxide (TiO ₂ ), hafnium oxide (HfO ₂ ), silicon dioxide (SiO ₂ ), hafnium silicon oxide (HfSiO), zirconium oxide (ZrO ₂ ), and any suitable metals or a combination thereof.

Aufgrund des Wechsels vom Low-k-/poly-Si-Gate zum High-k-/Metallgate muss der Austrittsarbeitssmetallstapel 212' dementsprechend modifiziert werden, um den Anforderungen der Schwellenspannung der Gatestruktur 200 zu entsprechen. Mit einer oberen Midgap-Austrittsarbeit, einer hervorgehobenen Wärmebeständigkeit und unterschiedlichen Diffusionsmerkmalen dient Titannitrid (TiN) als ein geeigneter Kandidat für das WFM. Eine Modifikation der Austrittsarbeit von TiN, um die wünschenswerte effektive Austrittsarbeit (EWF) zu erlangen, ist für die Gatestapelerweiterung von zweidimensionalen MOSFETs und dreidimensionalen FinFETs ausschlaggebend. Abgesehen vom Erhöhen der Dicke der TiN-Schicht, um die EWF im WFM-Stapel zu erhöhen, kann das Einführen einer weiteren Schicht aus High-k-Austrittsarbeitsmetall wie eine Titansiliziumnitrid- (TiSiN) -Schicht die EWF weiter genauer abstimmen.Due to the change from low-k/poly-Si gate to high-k/metal gate, the work function metal stack 212' must be modified accordingly to meet the threshold voltage requirements of the gate structure 200. With an upper midgap work function, enhanced thermal resistance, and different diffusion characteristics, titanium nitride (TiN) serves as a suitable candidate for the WFM. Modifying the work function of TiN to achieve the desirable effective work function (EWF) is critical for gate stack expansion of two-dimensional MOSFETs and three-dimensional FinFETs. Apart from increasing the thickness of the TiN layer to increase the EWF in the WFM stack, introducing another layer of high-k work function metal such as a titanium silicon nitride (TiSiN) layer can further fine-tune the EWF.

Daher umfasst bei verschiedenen Ausführungsformen der WFM-Stapel 212' eine TiN-Schicht 213' und eine TiSiN-Schicht 214', die unter der TiN-Schicht 213' liegt. Die TiSiN-Schicht 214' kann in Koordination mit der darunterliegenden Gateoxidschicht 215' arbeiten, um die Leistung der Gatestruktur 200 zu verbessern, da sowohl die TiSiN-Schicht 214' als auch die Gateoxidschicht 215' amorph ist mit einer hohen Dielektrizitätskonstante, die gewöhnlich höher ist, als die Dielektrizitätskonstante von Siliziumdioxid, oder 3.9.Therefore, in various embodiments, the WFM stack 212' includes a TiN layer 213' and a TiSiN layer 214' underlying the TiN layer 213'. The TiSiN layer 214' may work in coordination with the underlying gate oxide layer 215' to improve the performance of the gate structure 200 because both the TiSiN layer 214' and the gate oxide layer 215' are amorphous with a high dielectric constant, typically higher than the dielectric constant of silicon dioxide, or 3.9.

Hinsichtlich eines Langkanaltransistors wird die Schwellenspannung durch die Ladungserhaltung bestimmt, die auf den Kanal zwischen den Source/Drain-Regionen angewandt wird, und durch Eigenschaften der Austrittsarbeitsmetalle (WFM) einschließlich der TiN-Schicht und der TiSiN-Schicht. Mit der Verkleinerung von Halbleitervorrichtungen geht eine konstante Verringerung in der Breite der Gatestruktur 200 und der Dicke der Gateoxidschicht 215' einher zusammen mit engeren Übergängen zwischen den S/D-Regionen, was in Kurzkanaltransistoren resultiert. Hinsichtlich Kurzkanaltransistoren tritt ein Roll-off bei der Schwellenspannung auf, während die Kanallänge reduziert wird, und daher wird die Schwellenspannung nicht nur durch den WFM-Stapel 212' beeinflusst, sondern auch durch die engeren Übergänge.With respect to a long channel transistor, the threshold voltage is determined by the charge conservation applied to the channel between the source/drain regions and by properties of the work function metals (WFM) including the TiN layer and the TiSiN layer. With the downsizing of semiconductor devices, there is a constant reduction in the width of the gate structure 200 and the thickness of the gate oxide layer 215' along with tighter junctions between the S/D regions, resulting in short channel transistors. With respect to short channel transistors, a roll-off in the threshold voltage occurs as the channel length is reduced, and therefore the threshold voltage is not only determined by the WFM state. pel 212', but also by the narrower transitions.

Um den Kurzkanaleffekt (SCE) und den Hot-Carrier-Effekt (HCE) bei Kurzkanaltransistoren auszugleichen, ist ein Abschnitt der S/D-Region, der unter der Gatestruktur 200 liegt, schwach dotiert und bildet eine schwach dotierte Drain/Source-(LDD) -Region 112, die auch als Source/Drain-Erweiterungs- (SDE) -Region bezeichnet wird. Das ledigliche Dotieren der LDD-Region 112 zeigt jedoch begrenzte Einflüsse beim Bekämpfen des SCE und eine noch begrenztere Auswirkung auf das Steuern der Schwellenspannung bei Kurzkanalvorrichtungen.To compensate for the short channel effect (SCE) and the hot carrier effect (HCE) in short channel transistors, a portion of the S/D region underlying the gate structure 200 is lightly doped, forming a lightly doped drain/source (LDD) region 112, also referred to as a source/drain extension (SDE) region. However, only doping the LDD region 112 shows limited effects in combating the SCE and an even more limited effect in controlling the threshold voltage in short channel devices.

Die Modulation der Schwellenspannung wird weiter durch Dotieren des WFM-Stapels 212' verbessert. Bei einem N-Transistor (nFET) kann die Schwellenspannung gesenkt werden, wenn die TiSiN-Schicht 214' und die TiN-Schicht 213' im WFM-Stapel 212' durch N-Dotierstoffe dotiert sind. Im Gegensatz dazu kann die Schwellenspannung erhöht werden, wenn die TiSiN-Schicht 214' und die TiN-Schicht 213' im WFM-Stapel 212' durch P-Dotierstoffe dotiert sind. Bei einem P-Transistor (pFET) ist die Modulation der Schwellenspannung umgekehrt. Um das Dotieren des WFM-Stapels 212' zu erreichen, sind zusätzliche Schichten erforderlich, die als Dotierstoffspender in der Gatestruktur 200 dienen.The threshold voltage modulation is further enhanced by doping the WFM stack 212'. For an N-type transistor (nFET), the threshold voltage may be lowered if the TiSiN layer 214' and the TiN layer 213' in the WFM stack 212' are doped by N-type dopants. In contrast, the threshold voltage may be increased if the TiSiN layer 214' and the TiN layer 213' in the WFM stack 212' are doped by P-type dopants. For a P-type transistor (pFET), the threshold voltage modulation is reversed. To achieve doping of the WFM stack 212', additional layers are required that serve as dopant donors in the gate structure 200.

Gemäß verschiedenen Ausführungsformen wird ein Abstandselement 220' gebildet, das über einer Seitenwand der Gatestruktur 200 liegt. Eine hohe Konzentration des Dotierstoffs ist im Abstandselement 220', versiegelt, um ein dotiertes Abstandselement 220 zu bilden, das als ein Dotierstoffspender für den WFM-Stapel 212' dient. Wenn der Gatestapel 210 und ein Substrat 102, das unter dem Gatestapel 210 liegt, einen N-Transistor bilden, ist das dotierte Abstandselement 220 mit Bor (B) oder anderen P-Dotierstoffen dotiert, um die Schwellenspannung zu erhöhen und Leckströme vom SCE zu vermindern. Wenn der Gatestapel 210 und ein Substrat 102, das unter dem Gatestapel 210 liegt, einen P-Transistor bilden, ist das dotierte Abstandselement 220 mit Arsen (As) oder anderen N-Dotierstoffen dotiert, um die Schwellenspannung zu erhöhen und Leckströme vom SCE auszugleichen.According to various embodiments, a spacer 220' is formed that overlies a sidewall of the gate structure 200. A high concentration of dopant is sealed in the spacer 220' to form a doped spacer 220 that serves as a dopant donor for the WFM stack 212'. When the gate stack 210 and a substrate 102 underlying the gate stack 210 form an N-type transistor, the doped spacer 220 is doped with boron (B) or other P-type dopants to increase the threshold voltage and reduce leakage currents from the SCE. When the gate stack 210 and a substrate 102 underlying the gate stack 210 form a P-type transistor, the doped spacer 220 is doped with arsenic (As) or other N-type dopants to increase the threshold voltage and compensate for leakage currents from the SCE.

Die Dotierungskonzentration des dotierten Abstandselements 220 beträgt ungefähr 5×10²⁰ Atome/cm³ bis zu ungefähr 5×10²¹ Atome/cm³, um ausreichende Dotierstoffe in den WFM-Stapel 212' hinein vorzusehen. Bei einigen Ausführungsformen ist das dotierte Abstandselement 220 aus Dielektrika hergestellt, die Siliziumnitrid (SiN), Siliziumoxinitrid (SiON), Siliziumkarbid (SiC), Siliziumoxidkarbid (SiOC), Siliziumkohlenstoffoxynitrid (SiCON), Siliziumoxyfluorid (SiOF) oder eine Kombination davon umfassen.The doping concentration of the doped spacer 220 is about 5×10 ²⁰ atoms/cm ³ up to about 5×10 ²¹ atoms/cm ³ to provide sufficient dopants into the WFM stack 212'. In some embodiments, the doped spacer 220 is made from dielectrics including silicon nitride (SiN), silicon oxynitride (SiON), silicon carbide (SiC), silicon oxide carbide (SiOC), silicon carbon oxynitride (SiCON), silicon oxyfluoride (SiOF), or a combination thereof.

Bei einigen Ausführungsformen wird die Festphasendiffusion (SFD) von Dotierstoffen von dem dotierten Abstandselement 220 zum WFM-Stapel 212' durch eine Reihe von thermischen Prozessen erleichtert, die den dotierten Austrittsarbeitsmetall-(WFM) -Stapel 212 einschließlich der dotierten TiSiN-Schicht 214 und der dotierten TiN-Schicht 213 und der dotierten Gateoxidschicht 215 hervorrufen. Da der Dotierstoff im dotierten WFM-Stapel 212 der gleiche wie in der dotierten Oxidschicht 300 und im dotierten Abstandselement 220 ist, ist der Dotierstoff in einem NMOS und einem N-FinFET Bor, während der Dotierstoff in einem PMOS und einem P-FinFET Arsen ist. Bei einigen Ausführungsformen ist der dotierte WFM-Stapel 212 aufgrund des Diffusionsgradients mit einer Konzentration dotiert, die niedriger ist als die Konzentration des dotierten Abstandselements 220 oder niedriger als ungefähr 5×10²⁰ Atome/cm³ bis zu ungefähr 5×10²¹ Atome/cm³.In some embodiments, solid phase diffusion (SFD) of dopants from the doped spacer 220 to the WFM stack 212' is facilitated by a series of thermal processes that give rise to the doped work function metal (WFM) stack 212 including the doped TiSiN layer 214 and the doped TiN layer 213 and the doped gate oxide layer 215. Since the dopant in the doped WFM stack 212 is the same as in the doped oxide layer 300 and the doped spacer 220, the dopant in an NMOS and an N-FinFET is boron, while the dopant in a PMOS and a P-FinFET is arsenic. In some embodiments, the doped WFM stack 212 is doped due to the diffusion gradient to a concentration that is lower than the concentration of the doped spacer 220, or lower than about 5×10 ²⁰ atoms/cm ³ up to about 5×10 ²¹ atoms/cm ³ .

Die Festphasendiffusion (SFD) von Dotierstoffen von dem dotierten Abstandselement 220 in den WFM-Stapel kann abhängig von dem Profil des Substrats 102, das unter dem Gatestapel 210 liegt, in unterschiedlichen Arten von FET erfolgen. Bei einigen Ausführungsformen enthält das Substrat 102 eine Sourceregion 110 und eine Drainregion 111, die gemeinsam als Source/Drain- (S/D) -Regionen bezeichnet werden können. Das Substrat 102 kann in eine basale Schicht (nicht gezeigt) eingebettet sein und der Gatestapel 210 kann daher über der basalen Schicht und einer oberen Fläche des Substrats 102 zwischen der Sourceregion 110 und einer Drainregion 111 liegen, was eine planare integrierte Schaltung- (IC) -Struktur bildet, die auch als MOSFET bezeichnet wird.Solid state diffusion (SFD) of dopants from the doped spacer 220 into the WFM stack may occur in different types of FETs depending on the profile of the substrate 102 underlying the gate stack 210. In some embodiments, the substrate 102 includes a source region 110 and a drain region 111, which may collectively be referred to as source/drain (S/D) regions. The substrate 102 may be embedded in a basal layer (not shown) and the gate stack 210 may therefore lie above the basal layer and a top surface of the substrate 102 between the source region 110 and a drain region 111, forming a planar integrated circuit (IC) structure, also referred to as a MOSFET.

Bei einigen anderen Ausführungsformen ist das Substrat 102 mit der Sourceregion 110 und der Drainregion 111 eine erhöhte Region, welche über der basalen Schicht liegt, was eine dreidimensionale Finnenstruktur bildet. Der Gatestapel 210 liegt über der basalen Schicht und einer oder mehreren erhöhten Finnenstrukturen, was eine dreidimensionale IC-Struktur bildet, die auch als FinFET bezeichnet wird.In some other embodiments, the substrate 102 with the source region 110 and the drain region 111 is a raised region overlying the basal layer forming a three-dimensional fin structure. The gate stack 210 overlies the basal layer and one or more raised fin structures forming a three-dimensional IC structure, also referred to as a FinFET.

Bei einigen Ausführungsformen umfasst das Material des Substrats 102 Silizium, Siliziumgermanium, Siliziumkarbid, Galliumarsen, Galliumphosphid, Indiumphosphid, Indiumarsenid, Indiumantimonid, einen Legierungshalbleiter einschließlich SiGe, GaAsP, AlInAs, AlGaAs, GaInAs, GaInP, GaInAsP oder Kombinationen davon. Bei verschiedenen Ausführungsformen können unterschiedliche Sätze von S/D-Regionen durch eine flache Grabenisolations- (STI) -Region neben den S/D-Regionen isoliert werden. Die STI-Region kann aus einem Dielektrikum wie Siliziumoxid, Siliziumnitrid, Siliziumoxinitrid, fluordotiertem Silikatglas und Kombinationen davon aufgebaut werden.In some embodiments, the material of the substrate 102 comprises silicon, silicon germanium, silicon carbide, gallium arsenic, gallium phosphide, indium phosphide, indium arsenide, indium antimonide, an alloy semiconductor including SiGe, GaAsP, AlInAs, AlGaAs, GaInAs, GaInP, GaInAsP, or combinations thereof. In various embodiments, different sets of S/D regions may be isolated by a shallow trench isolation (STI) region adjacent to the S/D regions. The STI region can be constructed from a dielectric such as silicon oxide, silicon nitride, silicon oxynitride, fluorine-doped silicate glass, and combinations thereof.

Das Substrat 102 kann durch irgendwelche geeigneten Prozesse, wie Fotolithografie und Ätzen, hergestellt werden. Die Fotolithografie kann Bilden einer Fotolackschicht (nicht gezeigt) über dem Substrat 102 (z. B. Aufschleudern), Vorhärten, Maskenausrichten, Strukturieren der Fotolackschicht durch Belichten, Härten nach Belichten und entwickeln der Struktur umfassen, um eine Fotoresistmaske zu bilden, die als ein Schutz für das Substrat verwendet wird, während das Ätzen ausgeführt wird, um das Substrat 102 zu bilden.The substrate 102 may be fabricated by any suitable processes, such as photolithography and etching. The photolithography may include forming a photoresist layer (not shown) over the substrate 102 (e.g., spin coating), pre-baking, mask alignment, patterning the photoresist layer by exposure, post-exposure baking, and developing the pattern to form a photoresist mask that is used as a protection for the substrate while etching is performed to form the substrate 102.

Um den WFM-Stapel 212' weiter einzufassen, kann eine Oxidschicht 300' auf dem Substrat 102 gebildet werden, um freiliegende Fläche des Substrats 102 bei einigen Ausführungsformen abzudecken. Die Oxidschicht 300' wird mit anderen Worten auf der Fläche des Substrats 102, die den Gatestapel 210 einfasst, oder der Fläche des Substrats 102, die nicht in Kontakt mit dem Gatestapel 210 ist, gebildet. Damit sie auch als ein Dotierstoffspender für den WFM-Stapel 212' dient, wird die Oxidschicht 300' ebenfalls mit einer hohen Konzentration von Dotierstoffen dotiert, um eine dotierte Oxidschicht 300 zu bilden. Wenn der Gatestapel 210 und ein Substrat 102, das unter dem Gatestapel 210 liegt, einen nFET wie einen MOSFET vom N-Typ (NMOS) oder einen N-FinFET bilden, wird die dotierte Oxidschicht 300 mit Bor (B) oder anderen P-Dotierstoffen dotiert. Wenn der Gatestapel 210 und ein Substrat 102, das unter dem Gatestapel 210 liegt, einen pFET wie einen MOSFET vom P-Typ (PMOS) oder einen P-FinFET bilden, wird die dotierte Oxidschicht 300 mit Arsen (As) oder andere N-Dotierstoffen dotiert.To further enclose the WFM stack 212', an oxide layer 300' may be formed on the substrate 102 to cover exposed areas of the substrate 102 in some embodiments. In other words, the oxide layer 300' is formed on the area of the substrate 102 that encloses the gate stack 210 or the area of the substrate 102 that is not in contact with the gate stack 210. In order to also serve as a dopant donor for the WFM stack 212', the oxide layer 300' is also doped with a high concentration of dopants to form a doped oxide layer 300. When the gate stack 210 and a substrate 102 underlying the gate stack 210 form an nFET such as an N-type MOSFET (NMOS) or an N-FinFET, the doped oxide layer 300 is doped with boron (B) or other P-type dopants. When the gate stack 210 and a substrate 102 underlying the gate stack 210 form a pFET such as a P-type MOSFET (PMOS) or a P-FinFET, the doped oxide layer 300 is doped with arsenic (As) or other N-type dopants.

Die Dotierungskonzentration der dotierten Oxidschicht 300 beträgt ungefähr 5×10²⁰ Atome/cm³ bis zu ungefähr 5×10²¹ Atome/cm³, um ausreichende Dotierstoffe in den WFM-Stapel 212' vorzusehen und zur Bildung des dotierten WFM-Stapels 212 beizutragen. Bei einigen Ausführungsformen ist die dotierte Oxidschicht 300 aus Dielektrika wie Aluminiumoxid (Al₂O₃), Lanthanoxid (La₂O₃), Lanthanaluminiumoxid (AlLaO₃), Tantaloxid (Ta₂O₅), Titanoxid (TiO₂), Hafniumoxid (HfO₂), Siliziumdioxid (SiO₂), Hafniumsiliziumoxid (HfSiO) und Zirkonoxid (ZrO₂) hergestellt.The doping concentration of the doped oxide layer 300 is about 5×10 ²⁰ atoms/cm ³ up to about 5×10 ²¹ atoms/cm ³ to provide sufficient dopants in the WFM stack 212' and to contribute to the formation of the doped WFM stack 212. In some embodiments, the doped oxide layer 300 is made of dielectrics such as alumina (Al ₂ O ₃ ), lanthanum oxide (La ₂ O ₃ ), lanthanum alumina (AlLaO ₃ ), tantalum oxide (Ta ₂ O ₅ ), titanium oxide (TiO ₂ ), hafnium oxide (HfO ₂ ), silicon dioxide (SiO ₂ ), hafnium silicon oxide (HfSiO), and zirconia (ZrO ₂ ).

Unter jetziger Bezugnahme auf 2 ist eine Querschnittansicht einer weiteren Halbleitervorrichtung gemäß einigen Ausführungsformen gezeigt. Das Substrat 102 enthält die Sourceregion 110, die Drainregion 111, einen Satz von den LDD-Regionen 112 und einen Satz von den STI-Regionen 104. Bei einigen Ausführungsformen liegt die Gatestruktur 200 über dem Substrat 102 zwischen der Sourceregion 110 und der Drainregion 111. Spezifischer liegt die Gatestruktur 200 über dem Substrat 102 zwischen zwei LDD-Regionen 112. Die dotierte Oxidschicht 300 ist auf dem Substrat 102, das die Gatestruktur 200 einfasst und insbesondere zwischen zwei STI-Regionen 104 gebildet.With reference now to 2 1 is a cross-sectional view of another semiconductor device according to some embodiments. The substrate 102 includes the source region 110, the drain region 111, a set of the LDD regions 112, and a set of the STI regions 104. In some embodiments, the gate structure 200 lies above the substrate 102 between the source region 110 and the drain region 111. More specifically, the gate structure 200 lies above the substrate 102 between two LDD regions 112. The doped oxide layer 300 is formed on the substrate 102 surrounding the gate structure 200 and in particular between two STI regions 104.

Bei verschiedenen Ausführungsformen umfasst der Gatestapel 210 eine Metallgateelektrode 216, einen dotierten Austrittsarbeitsmetall- (WFM) -Stapel 212, der unter der Metallgateelektrode 216 liegt, und eine dotierte Gateoxidschicht 215, die unter dem dotierten Austrittsarbeitsmetall- (WFM) -Stapel 212 liegt. Bei einigen Ausführungsformen liegt das dotierte Abstandselement 220 nur über der Seitenwand des Gatestapels 210 und einem Abschnitt der dotierten Oxidschicht 300 neben der Seitenwand des Gatestapels 210. Da sowohl die dotierte Oxidschicht 300 als auch das dotierte Abstandselement 220 als der Dotierstoffspender dienen können und der Abschnitt des dotierten Abstandselements 220, der über der Seitenwand der Gatestruktur 200 liegt, und die dotierte Oxidschicht 300 den WFM-Stapel 212' vollständig abdecken können, wird der Abschnitt des dotierten Abstandselements 220, der über der dotierten Oxidschicht 300 liegt, zu einer Option, da er nicht in direktem Kontakt mit dem WFM-Stapel 212' ist. Mit anderen Worten ist bei einigen Ausführungsformen die dotierte Oxidschicht 300 nicht durch das dotierte Abstandselement 220 abgedeckt abgesehen von der dotierten Oxidschicht 300 neben dem Gatestapel 210. Anders ausgedrückt umfasst das dotierte Abstandselement 220 einen Abschnitt einer Seitenwand des Gatestapels 210 und die dotierte Oxidschicht 300 neben dem Gatestapel 210 und einen Abschnitt, der über der dotierten Oxidschicht 300 liegt, der nicht an den Gatestapel 210 angrenzt. Da der Abschnitt des dotierten Abstandselements 220, der über der dotierten Oxidschicht 300 liegt, der nicht an den Gatestapel 210 angrenzt, nicht in Kontakt mit dem WFM-Stapel 212' ist, kann der Abschnitt nicht als der Dotierstoffspender dienen, und daher ist der Abschnitt optional. Bei verschiedenen Ausführungsformen liegt die dotierte Oxidschicht 300 neben dem Gatestapel 210 über der LDD-Region 112, während die dotierte Oxidschicht 300, die nicht an den Gatestapel 210 angrenzt, über der S/D-Region und der STI-Region 104 liegt.In various embodiments, the gate stack 210 includes a metal gate electrode 216, a doped work function metal (WFM) stack 212 underlying the metal gate electrode 216, and a doped gate oxide layer 215 underlying the doped work function metal (WFM) stack 212. In some embodiments, the doped spacer 220 only overlies the sidewall of the gate stack 210 and a portion of the doped oxide layer 300 adjacent to the sidewall of the gate stack 210. Since both the doped oxide layer 300 and the doped spacer 220 may serve as the dopant donor and the portion of the doped spacer 220 overlying the sidewall of the gate structure 200 and the doped oxide layer 300 may completely cover the WFM stack 212', the portion of the doped spacer 220 overlying the doped oxide layer 300 becomes an option since it is not in direct contact with the WFM stack 212'. In other words, in some embodiments, the doped oxide layer 300 is not covered by the doped spacer 220 except for the doped oxide layer 300 adjacent to the gate stack 210. In other words, the doped spacer 220 includes a portion of a sidewall of the gate stack 210 and the doped oxide layer 300 adjacent to the gate stack 210 and a portion overlying the doped oxide layer 300 that is not adjacent to the gate stack 210. Since the portion of the doped spacer 220 overlying the doped oxide layer 300 that is not adjacent to the gate stack 210 is not in contact with the WFM stack 212', the portion cannot serve as the dopant donor, and therefore the portion is optional. In various embodiments, the doped oxide layer 300 adjacent to the gate stack 210 overlies the LDD region 112, while the doped oxide layer 300 not adjacent to the gate stack 210 overlies the S/D region and the STI region 104.

Unter Bezugnahme auf 3 ist eine Querschnittansicht von noch einer weiteren Halbleitervorrichtung gemäß einigen Ausführungsformen gezeigt. Das Substrat 102 umfasst die Sourceregion 110, die Drainregion 111, die LDD-Regionen 112 zwischen der Source/Drain-Region und einen Satz von den STI-Regionen 104 neben der Source/Drain-Region. Die Gatestruktur 200 liegt über dem Substrat 102 zwischen der Sourceregion 110 und der Drainregion 111. Spezifischer ist die Gatestruktur 200 über dem Substrat 102 zwischen zwei LDD-Regionen 112 gebildet.With reference to 3 1 is a cross-sectional view of yet another semiconductor device according to some embodiments. The substrate 102 includes the source region 110, the drain region 111, the LDD regions 112 between the source/drain region, and a set of the STI regions 104 adjacent to the source/drain region. The gate structure 200 lies above the substrate 102. between the source region 110 and the drain region 111. More specifically, the gate structure 200 is formed over the substrate 102 between two LDD regions 112.

Bei einigen Ausführungsformen liegt das dotierte Abstandselement 220 über der Seitenwand des Gatestapels 210 und dem Substrat 102 zwischen den zwei STI-Regionen 104. Da sowohl das dotierte Abstandselement 220 als auch die dotierte Oxidschicht 300 als der Dotierstoffspender dienen kann und die dielektrische Funktion der dotierten Gateoxidschicht 215 die dielektrische Funktion der dotierten Oxidschicht 300 ersetzen kann, ist die dotierte Oxidschicht 300 optional. Anders ausgedrückt kann die Dotierfunktion der dotierten Oxidschicht 300 durch das dotierte Abstandselement 220 ersetzt werden, sobald das dotierte Abstandselement 220 über dem Substrat 102 liegt, und daher kann die dotierte Oxidschicht 300 optional sein. Anders ausgedrückt umfasst bei einigen anderen Ausführungsformen die Halbleitervorrichtung 100 nicht die dotierte Oxidschicht 300 und das dotierte Abstandselement 220 liegt sowohl über der Seitenwand des Gatestapels 210 als auch der Fläche des Substrats 102. (Siehe 3).In some embodiments, the doped spacer 220 overlies the sidewall of the gate stack 210 and the substrate 102 between the two STI regions 104. Since both the doped spacer 220 and the doped oxide layer 300 may serve as the dopant donor and the dielectric function of the doped gate oxide layer 215 may replace the dielectric function of the doped oxide layer 300, the doped oxide layer 300 is optional. In other words, the doping function of the doped oxide layer 300 may be replaced by the doped spacer 220 once the doped spacer 220 overlies the substrate 102, and therefore the doped oxide layer 300 may be optional. In other words, in some other embodiments, the semiconductor device 100 does not include the doped oxide layer 300 and the doped spacer 220 overlies both the sidewall of the gate stack 210 and the surface of the substrate 102. (See 3 ).

Unter jetziger Bezugnahme auf 4 ist ein Prozessablaufdiagramm zum Bilden einer Halbleitervorrichtung gemäß einigen Ausführungsformen veranschaulicht. Beim Bilden der Halbleitervorrichtung 100 wird ein Substrat 102 mit einer Sourceregion 110 und einer Drainregion 111 darin vorgesehen und eine Verfahrensweise 402 zum Bilden einer Oxidschicht 300', die über dem Substrat 102 liegt, ausgeführt. Nach dem geeigneten Entfernen eines Abschnitts der Oxidschicht 300' kann ein erster Gatestapel 211 über dem Substrat 102 zwischen der Sourceregion 110 und einer Drainregion 111 gebildet werden und ein Abstandselement 220' kann über einer Seitenwand des ersten Gatestapels 211 gebildet werden, wobei beide in der Verfahrensweise 404 umfasst sind.With reference now to 4 , a process flow diagram for forming a semiconductor device is illustrated in accordance with some embodiments. In forming the semiconductor device 100, a substrate 102 having a source region 110 and a drain region 111 therein is provided and a procedure 402 is performed to form an oxide layer 300' overlying the substrate 102. After appropriately removing a portion of the oxide layer 300', a first gate stack 211 may be formed over the substrate 102 between the source region 110 and a drain region 111 and a spacer 220' may be formed over a sidewall of the first gate stack 211, both of which are included in the procedure 404.

Bei verschiedenen Ausführungsformen wird nach dem Bilden der Oxidschicht 300', des ersten Gatestapels 211 und des Abstandselements 220' dann die Verfahrensweise 406 zum Dotieren der Oxidschicht 300' und des Abstandselements 220' ausgeführt, um die Oxidschicht 300' und das Abstandselement 220' in den Dotierstoffspender umzuwandeln. Nach dem Dotierungsprozess wird die Verfahrensweise 408 zum Formen eines WFM-Stapels 212' als den Dotierstoffakzeptor ausgeführt. Dann wird die Verfahrensweise 410 einer Wärmebehandlung an der dotierten Oxidschicht 300 und dem dotierten Abstandselement 220 ausgeführt, um die Festphasendiffusion (SPD) von Dotierstoffen von der dotierten Oxidschicht 300 und dem dotierten Abstandselement 220 in den WFM-Stapel 212' zu treiben. Im Anschluss an den Thermodiffusionsprozess erfolgt die Verfahrensweise 412 des Bildens einer Metallgateelektrode 216 die über dem dotierten WFM-Stapel 212 liegt, um einen zweiten Gatestapel zu bilden.In various embodiments, after forming the oxide layer 300', the first gate stack 211, and the spacer 220', the procedure 406 is then performed to dope the oxide layer 300' and the spacer 220' to convert the oxide layer 300' and the spacer 220' into the dopant donor. After the doping process, the procedure 408 is performed to form a WFM stack 212' as the dopant acceptor. Then, the procedure 410 is performed to heat treat the doped oxide layer 300 and the doped spacer 220 to drive solid phase diffusion (SPD) of dopants from the doped oxide layer 300 and the doped spacer 220 into the WFM stack 212'. Following the thermal diffusion process, the procedure 412 of forming a metal gate electrode 216 overlying the doped WFM stack 212 to form a second gate stack is performed.

Unter Bezugnahme auf 5A wird ein Substrat 102 mit einer Sourceregion 110, einer Drainregion 111, einem Paar schwach dotierter Source/Drain-(LDD) - Regionen 112 neben der inneren Seitenwand der Sourceregion 110 und der Drainregion 111 und ein Paar von flachen Grabenisolation- (STI) -Regionen neben der äußeren Seitenwand der Sourceregion 110 und der Drainregion 111 vorgesehen. Der erste Schritt des Bildens der Halbleitervorrichtung 100 dient dazu, eine Oxidschicht 300' über dem Substrat 102 zu bilden. Die Bildungsverfahren umfassen chemische Gasphasenabscheidung (CVD), plasmagestützte CVD (PECVD), Atomlagen-CVD (ALCVD), Niederdruck-CVD (LPCVD), irgendwelche anderen geeigneten Abscheidungsverfahren und Kombinationen davon.With reference to 5A a substrate 102 is provided having a source region 110, a drain region 111, a pair of lightly doped source/drain (LDD) regions 112 adjacent the inner sidewall of the source region 110 and the drain region 111, and a pair of shallow trench isolation (STI) regions adjacent the outer sidewall of the source region 110 and the drain region 111. The first step of forming the semiconductor device 100 is to form an oxide layer 300' over the substrate 102. The formation methods include chemical vapor deposition (CVD), plasma enhanced CVD (PECVD), atomic layer CVD (ALCVD), low pressure CVD (LPCVD), any other suitable deposition methods, and combinations thereof.

Unter jetziger Bezugnahme auf 5B kann die Oxidschicht 300' einer Fotolithografie unterzogen werden, um einen Abschnitt der Oxidschicht 300' wegzuätzen, der über dem Substrat 102 zwischen der Sourceregion 110 und der Drainregion 111 liegt, und einen Raum für den ersten Gatestapel 211 zu hinterlassen, der auf dem Substrat 102 zwischen der Sourceregion 110 und der Drainregion 111 zu bilden ist. Die Fotolithografie kann Bilden einer Fotolackschicht (nicht gezeigt) über der Oxidschicht 300', Maskenausrichten, Strukturieren der Fotolackschicht durch Belichtung und Entwickeln der Struktur, um eine Fotoresistmaske zu bilden, umfassen. Die Fotoresistmaske wird als ein Schutz der Oxidschicht 300' verwendet, während Ätzen ausgeführt wird, um den Abschnitt der Oxidschicht 300', der zwischen der Sourceregion 110 und der Drainregion 111 über dem Substrat 102 liegt, zu entfernen.With reference now to 5B the oxide layer 300' may be subjected to photolithography to etch away a portion of the oxide layer 300' that overlies the substrate 102 between the source region 110 and the drain region 111 and leave a space for the first gate stack 211 to be formed on the substrate 102 between the source region 110 and the drain region 111. The photolithography may include forming a photoresist layer (not shown) over the oxide layer 300', mask alignment, patterning the photoresist layer by exposure, and developing the pattern to form a photoresist mask. The photoresist mask is used as a protection of the oxide layer 300' while etching is performed to remove the portion of the oxide layer 300' that overlies the substrate 102 between the source region 110 and the drain region 111.

Nach dem Ätzen der Oxidschicht 300' wird der Abschnitt des Substrats 102 zwischen der Sourceregion 110 und der Drainregion 111 freigelegt, wo der erste Gatestapel 211 gebildet werden kann. Der erste Gatestapel 211 kann auch als Dummygatestapel bezeichnet werden, der aus Materialien wie polykristallinem Silizium (poly-Si), polykristallinem Siliziumgermanium (poly-SiGe), Siliziumnitrid (SiN) und Kombinationen davon hergestellt werden kann. Im Anschluss an das Bilden des ersten Gatestapels 211 kann ein Abstandselement 220' entlang einer Seitenwand des ersten Gatestapels 211 gebildet werden, der über der Fläche der Oxidschicht 300' liegt. Die Bildungsverfahren umfassen chemische Gasphasenabscheidung (CVD), plasmagestützte CVD (PECVD), Atomlagen-CVD (ALCVD), Niederdruck-CVD (LPCVD), irgendwelche anderen geeigneten Abscheidungsverfahren und Kombinationen davon.After etching the oxide layer 300', the portion of the substrate 102 between the source region 110 and the drain region 111 is exposed where the first gate stack 211 may be formed. The first gate stack 211 may also be referred to as a dummy gate stack, which may be made of materials such as polycrystalline silicon (poly-Si), polycrystalline silicon germanium (poly-SiGe), silicon nitride (SiN), and combinations thereof. Following formation of the first gate stack 211, a spacer 220' may be formed along a sidewall of the first gate stack 211 overlying the surface of the oxide layer 300'. The formation methods include chemical vapor deposition (CVD), plasma enhanced CVD (PECVD), atomic layer CVD (ALCVD), low pressure CVD (LPCVD), any other suitable deposition processes and combinations thereof.

Unter jetziger Bezugnahme auf 5C kann das Abstandselement 220' mit einem Dotierstoff wie Bor (B) oder Arsen (As) bei der Konzentration von ungefähr 5×10²⁰ Atome/cm³ bis zu ungefähr 5×10²¹ Atome/cm³ dotiert werden, um ein dotiertes Abstandselement 220 zu bilden und als Dotierstoffspender für den WFM-Stapel zu dienen. Das Abstandselement 220' kann durch irgendwelche geeigneten Dotierverfahren einschließlich In-situ-Dotieren durch Atomlagenabscheidung (ALD) oder Ex-Situ-Dotieren durch Plasmaabscheidung oder Ionenmetallplasma- (IMP) -Abscheidung dotiert werden.With reference now to 5C the spacer 220' may be doped with a dopant such as boron (B) or arsenic (As) at the concentration of about 5×10 ²⁰ atoms/cm ³ up to about 5×10 ²¹ atoms/cm ³ to form a doped spacer 220 and serve as a dopant donor for the WFM stack. The spacer 220' may be doped by any suitable doping techniques including in situ doping by atomic layer deposition (ALD) or ex situ doping by plasma deposition or ionic metal plasma (IMP) deposition.

Bei einigen Ausführungsformen kann die Oxidschicht 300' mit einem Dotierstoff wie Bor (B) oder Arsen (As) bei der Konzentration von ungefähr 5×10²⁰ Atome/cm³ bis zu ungefähr 5×10²¹ Atome/cm³ dotiert werden, um ein dotiertes Abstandselement 220 als ein Dotierstoffspender für dem WFM-Stapel zu bilden. Die Oxidschicht 300' kann durch irgendwelche geeigneten Dotierverfahren einschließlich Ex-Situ-Dotieren durch Plasmaabscheidung oder Ionenmetallplasma- (IMP) -Abscheidung dotiert werden.In some embodiments, the oxide layer 300' may be doped with a dopant such as boron (B) or arsenic (As) at the concentration of about 5×10 ²⁰ atoms/cm ³ up to about 5×10 ²¹ atoms/cm ³ to form a doped spacer 220 as a dopant donor for the WFM stack. The oxide layer 300' may be doped by any suitable doping techniques including ex situ doping by plasma deposition or ionic metal plasma (IMP) deposition.

Unter Bezugnahme auf 5D kann der erste Gatestapel 211 entfernt werden, um das Substrat zwischen den S/D-Regionen freizulegen und das Bilden eines WFM-Stapels 212' auf der freiliegenden Fläche des Substrats zu erleichtern. Vor dem Bilden des WFM-Stapels 212' wird ein Epitaxieprozess oder eine Epitaxialwachstumsverfahrensweise ausgeführt, um das Bilden einer amorphen Gateoxidschicht 215' zu fördern. Mit einer hohen Dielektrizitätskonstante oder einer Dielektrizitätskonstante, die höher ist als 3,9, dient die Gateoxidschicht 215' als ein Zwischenschichtdielektrikummaterial, um die effektive Austrittsarbeit des WFM-Stapels zu modulieren. Bei verschiedenen Ausführungsformen wird ein WFM-Stapel 212' auf der Gateoxidschicht 215' durch erstes Abscheiden einer TiSiN-Schicht 214' gefolgt vom Abscheiden einer TiN-Schicht 213' auf der TiSiN-Schicht 214' gebildet.With reference to 5D the first gate stack 211 may be removed to expose the substrate between the S/D regions and facilitate the formation of a WFM stack 212' on the exposed surface of the substrate. Prior to forming the WFM stack 212', an epitaxial process or growth procedure is performed to facilitate the formation of an amorphous gate oxide layer 215'. Having a high dielectric constant, or a dielectric constant higher than 3.9, the gate oxide layer 215' serves as an interlayer dielectric material to modulate the effective work function of the WFM stack. In various embodiments, a WFM stack 212' is formed on the gate oxide layer 215' by first depositing a TiSiN layer 214' followed by depositing a TiN layer 213' on the TiSiN layer 214'.

Unter jetziger Bezugnahme auf 5E wird das Dotieren des WFM-Stapels 212' und der Gateoxidschicht 215' durch einen thermischen Prozess ausgeführt. Der thermische Prozess kann weiter in zwei Phasen aufgeteilt werden: das Nach-Metall-Glühen(PMA) und das Nach-Kappenbildung-Glühen (PCA). Das Nach-Metall-Glühen(PMA) erfolgt direkt nach dem Bilden des WFM-Stapels 212', um die Festphasendiffusion von Dotierstoffen des dotierten Abstandselements 220 und der dotierten Oxidschicht 300 in die TiN-Schicht 213' des WFM-Stapels 212' zu erleichtern. Bei verschiedenen Ausführungsformen wird das Nach-Metall-Glühen(PMA) bei einer Temperatur von ungefähr 750 °C bis zu ungefähr 900 °C für ungefähr 1 Sekunde bis zu ungefähr 30 Sekunden ausgeführt, um Dotierstoffe rasch in den WFM-Stapel 212' zu treiben, während eine unerwünschte Ausdiffundierung von Dotierstoffen aus LDD-Regionen 112 verhindert wird.With reference now to 5E the doping of the WFM stack 212' and the gate oxide layer 215' is performed by a thermal process. The thermal process may be further divided into two phases: the post-metal anneal (PMA) and the post-capping anneal (PCA). The post-metal anneal (PMA) is performed directly after the formation of the WFM stack 212' to facilitate the solid phase diffusion of dopants of the doped spacer 220 and the doped oxide layer 300 into the TiN layer 213' of the WFM stack 212'. In various embodiments, the post-metal anneal (PMA) is performed at a temperature of about 750°C to about 900°C for about 1 second to about 30 seconds to rapidly drive dopants into the WFM stack 212' while preventing undesirable out-diffusion of dopants from LDD regions 112.

Nach dem PMA kann eine Dummygateelektrode, die gewöhnlich aus poly-Si hergestellt ist und auch als Si-Kappe (nicht gezeigt) bezeichnet wird, auf der TiN-Schicht 213' für einen weiteren thermischen Prozess abgeschieden werden. Bei einigen Ausführungsformen wird das Nach-Kappenbildung-Glühen (PCA) anschließend nach dem Bilden der Si-Kappe ausgeführt, um die Dotierstoffe aus dem dotierten Abstandselement 220 und der dotierten Oxidschicht 300 weiter sowohl in die TiN-Schicht 213' als auch in die TiSiN-Schicht 214' zu treiben. Bei verschiedenen Ausführungsformen wird das Nach-Kappenbildung-Glühen (PCA) bei einer Temperatur von ungefähr 800 °C bis zu ungefähr 1000 °C für ungefähr 1 Sekunde bis zu ungefähr 10 Sekunden ausgeführt, um Dotierstoffe rasch in den WFM-Stapel 212' zu treiben, während eine unerwünschte Ausdiffundierung von Dotierstoffen aus anderen Regionen verhindert wird.After the PMA, a dummy gate electrode, typically made of poly-Si and also referred to as a Si cap (not shown), may be deposited on the TiN layer 213' for further thermal processing. In some embodiments, the post-capping anneal (PCA) is subsequently performed after forming the Si cap to further drive the dopants from the doped spacer 220 and the doped oxide layer 300 into both the TiN layer 213' and the TiSiN layer 214'. In various embodiments, the post-capping anneal (PCA) is performed at a temperature of about 800°C to about 1000°C for about 1 second to about 10 seconds to rapidly drive dopants into the WFM stack 212' while preventing undesirable out-diffusion of dopants from other regions.

Das PMA und PCA bilden nicht nur einen dotierten WFM-Stapel 212 einschließlich einer dotierten TiN-Schicht 213 und einer dotierten TiSiN-Schicht 214, sondern auch eine dotierte Gateoxidschicht 215, die unter dem dotierten WFM-Stapel 212 liegt. Nach dem Bilden des dotierten WFM-Stapels 212 kann die Si-Kappe entfernt werden, um die obere Fläche des dotierten WFM-Stapels 212 freizulegen.The PMA and PCA form not only a doped WFM stack 212 including a doped TiN layer 213 and a doped TiSiN layer 214, but also a doped gate oxide layer 215 underlying the doped WFM stack 212. After forming the doped WFM stack 212, the Si cap may be removed to expose the top surface of the doped WFM stack 212.

Unter Bezugnahme auf 5F kann nach dem Entfernen der Si-Kappe mittels geeignetem Verfahren, wie beispielsweise dem reaktiven Ionenätzen (RIE) oder dem hochdichten Plasma- (HDP) -Ätzen, eine Metallgateelektrode 216 auf der dotierten TiN-Schicht 213 abgeschieden werden, um einen zweiten Gatestapel zu bilden, der auch als Gatestapel 210 bezeichnet wird, der Teil der High-k-/Metallgatestruktur ist. Bei einigen Ausführungsformen kann durch Ersetzen der Si-Kappe mit der Metallgateelektrode 216 eine Verbesserung in der Austrittsarbeit des dotierten WFM-Stapels 212 sowie die Koordination zwischen dem dotierten WFM-Stapel 212, der Metallgateelektrode 216 und der dotierten Gateoxidschicht 300 erreicht werden.With reference to 5F After removing the Si cap by means of a suitable process, such as reactive ion etching (RIE) or high density plasma (HDP) etching, a metal gate electrode 216 may be deposited on the doped TiN layer 213 to form a second gate stack, also referred to as gate stack 210, which is part of the high-k/metal gate structure. In some embodiments, by replacing the Si cap with the metal gate electrode 216, an improvement in the work function of the doped WFM stack 212 as well as the coordination between the doped WFM stack 212, the metal gate electrode 216 and the doped gate oxide layer 300 may be achieved.

Gemäß den obigen Angaben und verschiedenen Ausführungsformen kann das Einsetzen des dotierten Abstandselements 220 und der dotierten Oxidschicht 300, um den WFM-Stapel 212' thermisch zu dotieren, während zur gleichen Zeit die High-k-GateoxidSchicht 215' und die Metallgateelektrode 216 übernommen wird, die Schwellenspannung der Gatestruktur 200 genau abstimmen, die Leckströme reduzieren, die sich aus dem Kurzkanaleffekt ergeben, und die Leistung zusammen mit einer hochdichten Integration der Halbleitervorrichtung 100 verbessern.According to the above and various embodiments, the use of the doped spacer 220 and the doped oxide layer 300 to thermally dope the WFM stack 212' while at the same time forming the high-k gate oxide layer 215' and the metal gate electrode 216, precisely tune the threshold voltage of the gate structure 200, reduce the leakage currents resulting from the short channel effect, and improve the performance along with high-density integration of the semiconductor device 100.

Gemäß einigen Ausführungsformen umfasst eine Gatestruktur 200 einen Gatestapel 210 und ein dotiertes Abstandselement 220, das über einer Seitenwand des Gatestapels 210 liegt. Der Gatestapel 210 enthält einen WFM-Stapel 212 und eine Metallgateelektrode 216, die über dem dotierten WFM-Stapel 212 liegt.According to some embodiments, a gate structure 200 includes a gate stack 210 and a doped spacer 220 overlying a sidewall of the gate stack 210. The gate stack 210 includes a WFM stack 212 and a metal gate electrode 216 overlying the doped WFM stack 212.

Gemäß einigen Ausführungsformen umfasst eine Halbleitervorrichtung 100 ein Substrat 102, einen Gatestapel 210, ein dotiertes Abstandselement 220 und eine dotierte Oxidschicht 300. Das Substrat 102 weist eine Sourceregion 110 und eine Drainregion 111 und einen Gatestapel 210 auf, der zwischen der Sourceregion 110 und der Drainregion 111 über dem Substrat 102 liegt. Der Gatestapel 210 umfasst eine dotierte Gateoxidschicht 215, einen WFM-Stapel 212, der über der dotierten Gateoxidschicht 215 liegt, und eine Metallgateelektrode 216, die über dem dotierten WFM-Stapel 212 liegt. Die dotierte Oxidschicht 300 liegt über der Fläche des Substrats 102. Das dotierte Abstandselement 220 liegt über der dotierten Oxidschicht 300 und einer Seitenwand des Gatestapels 210.According to some embodiments, a semiconductor device 100 includes a substrate 102, a gate stack 210, a doped spacer 220, and a doped oxide layer 300. The substrate 102 has a source region 110 and a drain region 111 and a gate stack 210 overlying the substrate 102 between the source region 110 and the drain region 111. The gate stack 210 includes a doped gate oxide layer 215, a WFM stack 212 overlying the doped gate oxide layer 215, and a metal gate electrode 216 overlying the doped WFM stack 212. The doped oxide layer 300 overlies the surface of the substrate 102. The doped spacer 220 overlies the doped oxide layer 300 and a sidewall of the gate stack 210.

Gemäß einigen Ausführungsformen umfasst ein Verfahren zum Bilden einer Halbleitervorrichtung 100 das Bilden einer Oxidschicht 300', die über einem Substrat 102 mit einer Sourceregion 110 und einer Drainregion 111 liegt (Verfahrensweise 402), das Bilden eines ersten Gatestapels 211 und eines Abstandselements 220' (Verfahrensweise 404), das Dotieren der Oxidschicht 300' und des Abstandselements 220', um eine dotierte Oxidschicht 300 und ein dotiertes Abstandselement 220 zu bilden (Verfahrensweise 406), das Bilden eines WFM-Stapels 212', der zwischen den dotierten Abstandselementen 220 über dem Substrat 102 liegt (Verfahrensweise 408), das thermische Behandeln des dotierten Abstandselements 220 und der dotierten Oxidschicht 300, um einen dotierten WFM-Stapel 212 zu bilden (Verfahrensweise 410) und das Bilden einer Metallgateelektrode 216, die über dem dotierten WFM-Stapel 212 liegt, um einen zweiten Gatestapel 210 zu bilden (Verfahrensweise 412). In der Verfahrensweise 404 des Bildens eines ersten Gatestapels 211 und eines Abstandselements 220' liegt der erste Gatestapel 211 über dem Substrat 102 zwischen der Sourceregion 110 und der Drainregion 111 und das Abstandselement 220' liegt über einer Seitenwand des ersten Gatestapels 211.According to some embodiments, a method of forming a semiconductor device 100 includes forming an oxide layer 300' overlying a substrate 102 having a source region 110 and a drain region 111 (method 402), forming a first gate stack 211 and a spacer 220' (method 404), doping the oxide layer 300' and the spacer 220' to form a doped oxide layer 300 and a doped spacer 220 (method 406), forming a WFM stack 212' overlying the substrate 102 between the doped spacers 220 (method 408), thermally treating the doped spacer 220 and the doped oxide layer 300 to form a doped WFM stack 212 (method 410), and Forming a metal gate electrode 216 overlying the doped WFM stack 212 to form a second gate stack 210 (method 412). In the method 404 of forming a first gate stack 211 and a spacer 220', the first gate stack 211 overlies the substrate 102 between the source region 110 and the drain region 111 and the spacer 220' overlies a sidewall of the first gate stack 211.

Claims

A gate structure (200) comprising: a gate stack (210) comprising: a doped work function metal stack (212'); and a metal gate electrode (216) overlying the doped work function metal stack (212'); a doped oxide layer (300') in physical contact with a first portion of a sidewall of the gate stack (210); and a doped spacer (220') in physical contact with a second portion of the sidewall of the gate stack (210), wherein the doped work function metal stack (212') is doped with the dopants from the doped spacer (220') via a thermal diffusion process.

Gate structure (200) according to Claim 1 , wherein the doped work function metal stack (212') is doped with boron or arsenic.

Gate structure (200) according to Claim 1 or 2 wherein the doped spacer element (220') is doped at a concentration of about 5×10 ²⁰ atoms/cm ³ up to about 5×10 ²¹ atoms/cm ³ .

The gate structure (200) of any preceding claim, wherein the doped work function metal stack (212`) comprises a doped TiSiN layer (214`) and a doped TiN layer (213') overlying the doped TiSiN layer (214').

Gate structure (200) according to Claim 4 wherein the gate stack (210) comprises a doped gate oxide layer (215') underlying the doped TiSiN layer (214'), and the doped gate oxide layer (215`) and the doped TiSiN layer (214`) are amorphous.

Gate structure (200) according to one of the preceding claims, wherein the doped spacer element (220') is silicon nitride, silicon oxynitride, silicon carbide, silicon oxide carbide, silicon carbon oxynitride, silicon oxyfluoride or a combination thereof.

Gate structure (200) according to one of the preceding claims, wherein the metal gate electrode (216) is Cu, Al, Ni, Co, Nb, Ta, TaN, TaC, W, WN, WC or a combination thereof.

A semiconductor device (100) comprising: a substrate (102) having a source region (110) and a drain region (111); a gate stack (210) lying between the source region (110) and the drain region (111) above the substrate (102), comprising: a doped gate oxide layer (215'); a doped workfunction metal stack (212`) overlying the doped gate oxide layer (215'); and a metal gate electrode (216) overlying the doped workfunction metal stack (212'); a doped oxide layer (300`) overlying the surface of the substrate (102) and physically contacting a sidewall of the doped gate oxide layer (215'); and a doped spacer (220`) overlying the doped oxide layer (300`) and physically contacting a sidewall of the gate stack (210), wherein the doped workfunction metal stack (212`) is doped with the dopants from the doped spacer (220') via a thermal diffusion process.

Semiconductor device (100) according to Claim 8 wherein the doped work function metal stack (212'), the doped spacer (220') and the doped oxide layer (300') are boron-doped.

Semiconductor device (100) according to Claim 8 wherein the doped work function metal stack (212'), the doped spacer (220') and the doped oxide layer (300') are arsenic-doped.

Semiconductor device (100) according to one of the Claims 8 until 10 wherein the substrate (102) is a raised fin structure crossed by the gate stack (210).

Semiconductor device (100) according to one of the Claims 8 until 11 wherein the doped oxide layer (300') is aluminum oxide, lanthanum oxide, tantalum oxide, titanium oxide, hafnium oxide, silicon dioxide, zirconium oxide or a combination thereof.

Semiconductor device (100) according to one of the Claims 8 until 12 wherein the doped spacer (220') overlies only the sidewall of the gate stack (210) and a portion of the doped oxide layer (300') adjacent to the sidewall of the gate stack (210).

A method of forming a semiconductor device (100), the method comprising: forming an oxide layer (300) overlying a substrate (102) having a source region (110) and a drain region (111); forming a first gate stack (210) and a spacer (220), the first gate stack (210) overlying the substrate (102) between the source region (110) and the drain region (111) and the spacer (220) overlying a sidewall of the first gate stack (210); doping the oxide layer (300) and the spacer (220) to form a doped oxide layer (300`) and a doped spacer (220`); forming a work function metal stack (212`) overlying the substrate (102) between the doped spacers (220`); thermally treating the doped spacer (220`) and the doped oxide layer (300') to form a doped workfunction metal stack (212'), the spacer (220') serving as a dopant donor for the workfunction metal stack (212`); and forming a metal gate electrode (216) overlying the doped workfunction metal stack (212`) to form a second gate stack.

Procedure according to Claim 14 , further comprising forming the spacer element (220) overlying the doped oxide layer (300').

Procedure according to Claim 14 or 15 wherein thermally treating the doped oxide layer (300`) and the doped spacer (220`) comprises a post-metal annealing process and a post-capping annealing process.

Procedure according to Claim 16 , wherein the post-metal annealing is carried out at a temperature of 750 °C up to 900 °C for 1 second up to 30 seconds.

Procedure according to Claim 16 or 17 , wherein the post-capping annealing is carried out at a temperature of 800 °C up to 1000 °C for 1 second up to 10 seconds.

Method according to one of the Claims 14 until 18 wherein doping the oxide layer (300') and the spacer (220`) comprises in-situ doping of the spacer (220) by atomic layer deposition or ex-situ doping of the spacer (220) by plasma deposition or ionic metal plasma deposition.

Method according to one of the Claims 14 until 19 wherein doping the oxide layer (300') and the spacer element (220`) comprises ex-situ doping the oxide layer (300) by plasma or ionic metal plasma deposition.