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DE102015109154B4 - Hochdichte chip-chip-verbindung und verfahren zu deren herstellung - Google Patents

Hochdichte chip-chip-verbindung und verfahren zu deren herstellung Download PDF

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DE102015109154B4
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conductive connection
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    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06555—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking
    • H01L2225/06562—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking at least one device in the stack being rotated or offset
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    • H01L2924/151—Die mounting substrate
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    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA

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Abstract

Vorrichtung (100), aufweisend:
mindestens einen ersten Chip (105) mit integrierter Schaltung, IC, und einen zweiten IC-Chip (110), wobei untere Flächen des ersten und zweiten IC-Chips (105, 110) erste mehrere Kontaktflecken (115C, D) umfassen und obere Flächen des ersten und zweiten IC-Chips zweite mehrere Kontaktflecken (115A, C) umfassen;
eine Schicht nicht leitfähigen Materials (120), welche die oberen Flächen des ersten und zweiten IC-Chips (105, 110) bedeckt und welche eine obere Fläche oberhalb der oberen Flächen des ersten und zweiten Chips aufweist;
mehrere Durchkontaktierungen, welche mindestens eine Durchkontaktierung (125) in dem ersten IC-Chip (105) und mindestens eine Durchkontaktierung (125) in dem zweiten IC-Chip (110) umfassen, und die sich zu der oberen Fläche der Schicht nicht leitfähigen Materials (120) erstrecken;
eine erste leitfähige Verbindung (245A) zwischen zumindest einem Teil der ersten mehreren Kontaktflecken (115A, B) und mindestens einer Durchkontaktierung der mehreren Durchkontaktierungen; und
eine zweite leitfähige Verbindung (245B) auf der oberen Fläche der Schicht nicht leitfähigen Materials (120), welche für eine elektrische Durchgängigkeit zwischen zumindest einem Teil der zweiten mehreren Kontaktflecken und den Durchkontaktierungen (125) des ersten und zweiten IC-Chips sorgt.

Description

  • TECHNISCHES GEBIET
  • Ausführungsformen betreffen die Verkapselung integrierter Schaltungen (ICs). Einige Ausführungsformen betreffen die IC-Verkapselungsverbindung integrierter Schaltungen, und Verfahren zu deren Herstellung.
  • ALLGEMEINER STAND DER TECHNIK
  • Elektronische Systeme umfassen oft integrierte Schaltungen (ICs), welche mit einer Baugruppe, z.B. einem Substrat oder einer Hauptplatine, verbunden sind. Die ICs können verkapselt und in eine IC-Verkapselung eingefügt sein, welche auf der Baugruppe montiert ist. Da die Designs elektronischer Systeme komplexer werden, ist es eine Herausforderung, die gewünschten Größenbeschränkungen des Systems zu erfüllen. Ein Punkt, der die Gesamtgröße eines Designs beeinflusst, ist der Abstand, der für die Verbindung der Kontakte der IC-Verkapselungen erforderlich ist. Wenn der Abstand verringert wird, können die verkapselten ICs weniger robust werden und die Kosten der Erfüllung der Abstandserfordernisse können steigen. Daher gibt es einen allgemeinen Bedarf für Vorrichtungen, Systeme und Verfahren, welche die Abstandsherausforderungen für Kontakte von ICs angehen, jedoch ein robustes und kosteneffektives Design bereitstellen. Die Druckschriften US 2014 / 0 001 645 A1 , US 2012 / 0 056 316 A1 , US 2014 / 0 133 105 A1 , US 2013 / 0 001 762 A1 , US 2013 / 0 009 325 A1 und DE 10 2010 000 269 A1 befassen sich beispielsweise mit solchen Vorrichtungen.
  • ZUSAMMENFASSUNG
  • Die vorliegende Erfindung ist in den beigefügten Ansprüchen angegeben.
  • Figurenliste
    • 1 veranschaulicht Teile eines Beispiels einer elektronischen Vorrichtung, welche eine elektronische Verkapselung auf Systemebene umfasst, gemäß einigen Ausführungsformen;
    • 2A bis 2E veranschaulichen Teile eines Beispiels eines Verfahrens zum Bilden einer Verkapselung auf Systemebene für eine elektronische Vorrichtung gemäß einigen Ausführungsformen;
    • 3 veranschaulicht Teile eines anderen Beispiels einer elektronischen Vorrichtung, welche eine Verkapselung auf Systemebene umfasst;
    • 4A bis 4G veranschaulichen Teile eines Beispiels eines Verfahrens zum Bilden einer elektronischen Verkapselung auf Systemebene für eine elektronische Vorrichtung gemäß einigen Ausführungsformen;
    • 5 veranschaulicht Teile eines weiteren Beispiels einer elektronischen Vorrichtung, welche eine Verkapselung auf Systemebene umfasst, gemäß einigen Ausführungsformen;
    • 6 veranschaulicht Teile eines weiteren Beispiels einer elektronischen Vorrichtung, welche eine Flip-Chip-Technologie bei der Verkapselung auf Systemebene umfasst, gemäß einigen Ausführungsformen;
    • 7 veranschaulicht ein Beispiel einer Verkapselung für eine elektronische Vorrichtung; und
    • 8 ist ein Blockschaubild eines Beispiels eines elektronischen Systems gemäß einigen Ausführungsformen.
  • DETAILLIERTE BESCHREIBUNG
  • Die Nachfrage nach erhöhter Rechenleistung in kleineren Vorrichtungen hat zu einer zunehmenden Verwendung von System-in-Packages (SiP) geführt, um den Anforderungen der Systemintegration zu genügen. Zum Beispiel können digitale und analoge Teile eines elektronischen Systems getrennt und unter Verwendung zweier verschiedener Technologieknoten gebaut werden; eines hochentwickelten IC-Herstellungsverfahrens für den digitalen Teil und eines einfachen Verfahrens für den analogen Teil. Die beiden Teile können in zwei unterschiedlichen IC-Chips enthalten sein, welche auf Verkapselungsebene in ein nebeneinander angeordnetes SiP integriert sein können. Dieses Integrationsschema kann jedoch viele Verbindungen zwischen den beiden IC-Chips erforderlich machen. Diese Verbindung zwischen IC-Chips kann einen sehr feinen Metallleitungs-Mittenabstand und - Abstand und mehrere Leitungsführungsschichten erforderlich machen. Es kann für die elektrische Leistungsfähigkeit auch einen Kompromiss zwischen der Zwischen-Chip-Signalgeschwindigkeit und verringerten physischen Abmessungen geben.
  • Außerdem kann die Verwendung eines feineren Mittenabstands, um eine erhöhte IC-Eingabe/Ausgabe (I/O) zu erzielen, zu teuren Verkapselungsverfahren führen, um die feineren Geometrien in Verbindung mit der Breite der Verbindungsleitungen, einem Abstand zwischen Verbindungen und einem Abstand zum Schutz gegen Elektromigration zwischen Verbindungen unterzubringen. Dies kann zu Verkapselungsanforderungen führen, die mit dem Zwang der Kostensenkung in Widerspruch stehen.
  • Typischerweise wird nur eine Seite eines IC-Chips für I/O verwendet. IC-Kontaktflecken werden auf einer Fläche eines Wafers gebildet, wenn die IC-Chips hergestellt werden. Die einzelnen Chips werden getrennt und werden zur Verbindung mit anderen Vorrichtungen mit der Kontaktfleckseite oder Vorderseite nach unten auf ein keramisches Substrat oder auf eine Leiterplatte (Printed Circuit Board, PCB) montiert (z.B. in einer Flip-Chip-Konfiguration). Durch Verwendung der Rückseite des IC-Chips für die Verbindung und Leitungsführung zusätzlich zur Vorderseite kann der Raum, der für die I/O-Leitungsführung zur Verfügung steht, deutlich erhöht werden.
  • 1 veranschaulicht Teile eines Beispiels einer elektronischen Vorrichtung, welche eine elektronische Verkapselung auf Systemebene umfasst. Die Vorrichtung 100 umfasst einen ersten IC-Chip 105 und einen zweiten IC-Chip 110. In bestimmten Variationen umfasst einer der IC-Chips digitale Schaltungen und der andere Chip umfasst analoge Schaltungen oder hauptsächlich analoge Schaltungen. In einigen Variationen umfasst die Vorrichtung 100 mehr als zwei IC-Chips. Beide IC-Chips umfassen eine obere Fläche und eine untere Fläche. Ein IC-Chip kann eine Orientierung aufweisen, die gegenüber der Orientierung des IC-Chips, als er auf einem Wafer hergestellt wurde, umgeklappt oder invertiert ist, so dass die obere Fläche, die in 1 dargestellt ist, der Rückseite eines Wafers entspricht, aus welchem der IC-Chip gebildet wurde.
  • Die Vorrichtung 100 umfasst mehrere Durchkontaktierungen. In dem Beispiel, das in der Figur dargestellt ist, umfassen die Durchkontaktierungen mindestens eine Durchkontaktierung durch Silicium 125 (Through-Silicon-Via, TSV). In bestimmten Beispielen umfassen beide Chips mindestens eine TSV. Eine TSV wird in dem IC-Chip typischerweise so gebildet, dass sie sich von der unteren Fläche zu der oberen Fläche des IC-Chips durch den IC-Chip erstreckt. TSVs können während des Verfahrens gebildet werden, in welchem die IC gebildet wird, oder eine TSV kann hinzugefügt werden, nachdem die IC gebildet ist (z.B. durch Bohren einer Öffnung in den IC-Chip und Füllen der Öffnung mit einem leitfähigen Material). Eine TSV kann für eine elektrische Durchgängigkeit zwischen der unteren Fläche und der oberen Fläche des IC-Chips sorgen. In dem Beispiel der 1 wird durch Bilden einer Öffnung in der Schicht des nicht leitfähigen Materials 120 zu der oberen Fläche des IC-Chips ein elektrischer Kontakt zu der Oberseite der TSV hergestellt.
  • Die oberen Flächen der ICs umfassen erste mehrere Kontaktflecken (z.B. 115A, 115B). Die unteren Flächen der ICs umfassen zweite mehrere Kontaktflecken (z.B. 115C, 115D). In dem Beispiel der 1 kontaktieren die ersten mehreren Kontaktflecken das obere Ende der Durchkontaktierungen. Die zweiten mehreren Kontaktflecken kontaktieren das untere Ende der Durchkontaktierungen und kontaktieren die aktiven Schaltungen der IC-Chips. Eine Schicht nicht leitfähigen Materials 120 bedeckt die oberen Flächen des ersten und zweiten IC-Chips. Das leitfähige Material kann auch die Seiten des ersten und zweiten IC-Chips bedecken, wie in dem Beispiel der 1 dargestellt.
  • Die Vorrichtung 100 umfasst auch eine elektrisch leitfähige Verbindung 130, um für eine elektrische Durchgängigkeit zwischen zumindest einem Teil der Kontaktflecken auf der unteren Fläche der IC-Chips zu sorgen, umfassend eine Durchgängigkeit zwischen einem oder mehreren Kontaktflecken des ersten IC-Chips und einem oder mehreren Kontaktflecken des zweiten IC-Chips. Die leitfähige Verbindung kann auch für eine elektrische Durchgängigkeit zu einer oder mehreren TSVs an der unteren Fläche eines IC-Chips sorgen.
  • Die Vorrichtung 100 umfasst ferner eine leitfähige Verbindung 135 auf einer oberen Fläche der Schicht nicht leitfähigen Materials. Die leitfähige Verbindung 135 kann für eine elektrische Durchgängigkeit zwischen zumindest einem Teil der Kontaktflecken auf der oberen Fläche des ersten IC-Chips und zumindest einem Teil der Kontaktflecken auf der oberen Fläche des zweiten IC-Chips sorgen. Die leitfähige Verbindung 135 kann für eine elektrische Durchgängigkeit zu einer oder mehreren der TSVs an der oberen Fläche eines IC-Chips sorgen. Auf diese Weise kann für eine elektrische Durchgängigkeit von einem Kontaktfleck auf der unteren Fläche des ersten IC-Chips zu einer Durchkontaktierung und zu einem Kontaktfleck auf der oberen Fläche des zweiten IC-Chips gesorgt werden. In ähnlicher Weise kann für eine elektrische Durchgängigkeit von einem Kontaktfleck auf der oberen Fläche des ersten IC-Chips zu einer Durchkontaktierung und zu einem Kontaktfleck auf der unteren Fläche des zweiten IC-Chips gesorgt werden.
  • 2A bis 2E veranschaulichen Teile eines Beispiels eines Verfahrens zum Bilden einer Verkapselung auf Systemebene für eine elektronische Vorrichtung. Ein erster IC-Chip 205 und ein zweiter IC-Chip 210 werden so gebildet, dass sie Kontaktflecken umfassen. In bestimmten Variationen umfassen die IC-Chips einen Kupferkontaktfleckabschluss an den Kontaktfleckstellen. Kontaktflecken (z.B. 215A, 215C) werden sowohl auf einer oberen Fläche als auch auf einer unteren Fläche des ersten IC-Chips und sowohl auf einer oberen Fläche als auch auf einer unteren Fläche des zweiten IC-Chips (z.B. 215B, 215D) gebildet. In dem Beispiel der 2A umfassen die IC-Chips jeweils TSVs 225A, 225B. Die Kontaktflecken der oberen Fläche sind mit den TSVs verbunden dargestellt, aber ein IC-Chip kann Kontaktflecken auf seiner oberen Fläche umfassen, die nicht mit einer TSV verbunden sind. In dem Beispiel der 2A sind die IC-Chips an eine dünne Metallfolie 240 geklebt.
  • In 2B werden zumindest die oberen Flächen des ersten und zweiten IC-Chips unter Verwendung einer Schicht nicht leitfähigen Materials 220 bedeckt, um eine Baugruppe zu bilden. Einige Beispiele für das nicht leitfähige Material können unter anderem ein formbares Kunststoffmaterial, ein Epoxy-Material, ein Laminatmaterial oder ein vorimprägniertes oder „Prepreg‟-Material umfassen. In dem dargestellten Beispiel bedeckt die nicht leitfähige Schicht auch die Seiten der IC-Chips und das nicht leitfähige Material kann aus mehreren laminierten oder gepressten Schichten bestehen.
  • In 2C werden Durchkontaktierungen in der Baugruppe gebildet. In dem dargestellten Beispiel umfassen die Durchkontaktierungen die TSVs der IC-Chips. Durchkontaktierungen werden zu der oberen Fläche der nicht leitfähigen Schicht gebildet, indem Öffnungen 270 oder Durchgangslöcher zu den TSVs in der nicht leitfähigen Schicht gebildet und die Öffnungen mit leitfähigem Material (z.B. Metall) gefüllt werden. Die Öffnungen 270 in der nicht leitfähigen Schicht können durch mechanisches Bohren oder Laser-Bohren gebildet werden. Die Verwendung von Kupfer in den Kontaktflecken kann das Laser-Bohren vereinfachen. Ein Kupferkontaktfleck ist typischerweise dicker als ein Kontaktfleck aus einem anderen Material (z.B. Aluminium) und der dickere Kontaktfleck kann das Laser-Bohren einfacher zu steuern machen. Durchgangslöcher zu anderen Kontaktflecken können ebenfalls gebildet werden. In dem Beispiel der 2C werden Durchgangslöcher durch die dünne Metallfolie der 2A und das Haftmittel oder den Klebstoff zu mindestens einem Teil der Kontaktflecken auf den unteren Flächen der ICs gebildet. In bestimmten Variationen werden gleichzeitig die Durchgangslöcher zu Kontaktflecken auf der oberen Fläche und der unteren Fläche eines IC-Chips gebildet.
  • In 2D werden elektrische Verbindungen zu den Kontaktflecken auf der oberen Fläche und der unteren Fläche hergestellt. Eine erste elektrische Verbindung 245A (z.B. Metallleitungen) wird zwischen zumindest einem Teil der Kontaktflecken auf den unteren Flächen des ersten und zweiten IC-Chips gebildet. Zumindest ein Teil der leitfähigen Verbindung 245A wird für Chip-Chip-Verbindungen verwendet und zumindest ein Teil der leitfähigen Verbindung 245A wird verwendet, um eine elektrische Verbindung zu mindestens einer TSV bilden. In einigen Beispielen wird die leitfähige Verbindung 245A durch Strukturieren der dünnen Metallfolie gebildet.
  • Eine zweite elektrisch leitfähige Verbindung 245B wird auf der oberen Fläche der Schicht des nicht leitfähigen Materials gebildet, um für eine elektrische Verbindung zwischen zumindest einem Teil der Kontaktflecken auf den oberen Flächen des ersten IC-Chips und des zweiten IC-Chips zu sorgen. Zumindest ein Teil der leitfähigen Verbindung wird für Chip-Chip-Verbindungen verwendet und zumindest ein Teil der leitfähigen Verbindung wird verwendet, um eine elektrische Verbindung zu mindestens einer TSV zu bilden. Die Pfeile 250A, 250B zeigen elektrische Verbindungen durch die leitfähige Verbindung an, die vorhanden sein können, aber in der Querschnittsdarstellung der 2D nicht zu sehen sind. Weitere Schichten können einbezogen werden, um Brücken für die leitfähige Verbindung bereitzustellen oder um Kontaktflächen für Lötkugeln bereitzustellen. Die zusätzliche Leitungsführung der oberen Fläche verringert die Leitungsführungsdichte demgegenüber, wie die Dichte wäre, wenn die Leitungsführung nur auf die untere Fläche begrenzt wäre.
  • 2E zeigt, dass der Vorrichtung Löthöcker oder Lötkugeln hinzugefügt werden können. Um die Löthöcker aufzunehmen, kann eine Lötstoppschicht 255 zu der unteren Fläche hinzugefügt werden. Die Lötstoppschicht 255 umfasst eine Schicht eines isolierenden Materials und umfasst auch Öffnungen zum Montieren der Löthöcker 260. Die Löthöcker 260 werden dann auf die Lötstoppschicht 260 montiert. Durch Verwendung der leitfähigen Verbindung und der Durchkontaktierungen kann für eine elektrische Durchgängigkeit zwischen mindestens einer Kontaktfläche und mindestens einem Kontaktfleck auf der oberen Seite des ersten und/oder zweiten IC-Chips gesorgt werden. Die Lötstoppschicht 255 kann über einer Umverteilungsschicht (welche z.B. zusammen mit den elektrischen Verbindungen 245A und 250A aufgebracht wird) angeordnet werden, welche die Leitungsführung einer leitfähigen Verbindung zwischen einem Kontaktfleck und einer Kontaktfläche und einem Löthöcker vornimmt. In einigen Beispielen kann es mehrere Verkapselungen auf Systemebene geben, die gleichzeitig gebildet werden und eine gleiche Plattform gemeinsam benutzen (z.B. ein Substrat gemeinsam benutzen). Die einzelnen Verkapselungen auf Systemebene können getrennt werden, zum Beispiel durch Sägen.
  • 3 veranschaulicht Teile eines anderen Beispiels einer elektronischen Vorrichtung, welche eine Verkapselung auf Systemebene umfasst. 1 und 2A bis 2E zeigen Beispiele, wobei eine Durchkontaktierung eine TSV umfasst. TSVs sind jedoch möglicherweise in einem gegebenen IC-Verfahren nicht verfügbar oder es wird kein Verfahren mit TSV-Kapazität gewählt (z.B. aus Kostengründen). In dem Beispiel, das in 3 dargestellt ist, wird eine elektrische Durchgängigkeit zwischen der unteren Fläche und der oberen Fläche eines IC-Chips über eine Durchkontaktierung realisiert, die in der Schicht nicht leitfähigen Materials 320 gebildet wird. Wenn es sich bei dem nicht leitfähigen Material um ein geformtes Laminat handelt, kann die Durchkontaktierung als eine 365 Durchkontaktierung durch einen Formkörper oder TMV (Through-Mold-Via) bezeichnet werden. Eine TMV kann durch Bohren (z.B. Laser-Bohren oder mechanisches Bohren) gebildet werden, um eine Öffnung zu bilden, welche dann mit elektrisch leitfähigem Material gefüllt wird. Es kann sich auch um ein eingebettetes vorgeformtes Silicium-Stück, ein PCB, ein Laminat oder eine Keramik handeln, welche vertikale Verbindungen umfasst. In bestimmten Variationen umfasst die Verkapselungen auf Systemebene sowohl TSVs als auch TMVs. Die leitfähige Verbindung 345A auf der Unterseite und die leitfähige Verbindung auf der oberen Fläche 345B können verwendet werden, um eine elektrische Durchgängigkeit zu den Durchkontaktierungen zu bilden. Zum Beispiel kann die leitfähige Verbindung eine elektrische Durchgängigkeit zwischen einem Kontaktfleck der oberen Fläche eines IC-Chips, der Durchkontaktierung und einem Kontaktfleck auf der unteren Fläche desselben oder eines anderen IC-Chips bilden. Da die Leitungsführung zu einer Durchkontaktierung kurz ist, kann bei Verwendung von Nicht-TSV-Durchkontaktierungen die Leitungsführungsdichte der Verkapselungen auf Systemebene immer noch verringert werden.
  • 4A bis 4H veranschaulichen Teile eines Beispiels eines Verfahrens zum Bilden einer elektronischen Verkapselung auf Systemebene für eine elektronische Vorrichtung. In dem Beispiel werden die Verfahrensbeispiele der 2A bis 2E angewendet, um eine Ausgangs-Wafer-Ebenen-Verkapselung auf Wafer-Ebene zu verbessern. Ein erster IC-Chip 405 und ein zweiter IC-Chip 410 werden so gebildet, dass sie Kontaktflecken umfassen. Kontaktflecken (z.B. 415A, 415C) werden sowohl auf einer oberen Fläche als auch auf einer unteren Fläche des ersten IC-Chips und sowohl auf einer oberen Fläche als auch auf einer unteren Fläche des zweiten IC-Chips (z.B. 415B, 415D) gebildet. In dem Beispiel der 4A umfassen die IC-Chips jeweils TSVs 425A, 425B. Die IC-Chips können auf einem Formträger angeordnet werden.
  • In 4B wird eine geformte Schicht 420 über dem ersten und zweiten IC-Chip gebildet, um eine Baugruppe zu bilden. Die geformte Schicht 420 ist typischerweise nicht leitfähig. In einigen Variationen wird die geformte Schicht 420 durch Pressformen gebildet und in bestimmten Variationen umfasst die geformte Schicht 420 ein Epoxy-Material. In 4C werden Öffnungen 470 in der geformten Schicht 420 gebildet, um die TSVs zu kontaktieren. Die Öffnung in der nicht leitfähigen Schicht kann durch Laser-Bohren oder Ätzen gebildet werden.
  • In 4D sind die Öffnungen mit elektrisch leitfähigem Material gefüllt dargestellt. Eine Umverteilungsschicht 475 wird oben auf der geformten Schicht 420 gebildet, welche elektrisch leitfähige Verbindungen 445B, 450B umfasst. Zumindest ein Teil der leitfähigen Verbindung umfasst Chip-Chip-Verbindungen. Die Verbindungen können über eine Dünnschichttechnologie (z.B. Sputtern und Plattieren), eine PCB-Technologie, eine andere Technologie oder eine Kombination von Technologien gebildet werden. Die Umverteilungsschicht 475 kann eine Passivierungsschicht oder Passivierungsbeschichtung umfassen, welche die leitfähige Verbindung schützt.
  • In 4E wird eine optionale Dielektrikumsschicht 480 auf den unteren Flächen der IC-Chips gebildet. In der Dielektrikumsschicht können Öffnungen gebildet werden, um Zugang zu den Kontaktflecken auf den unteren Flächen der IC-Chips zu erhalten. Einige leitfähige Verbindungen zwischen Kontaktflecken können vor dem Bilden der Dielektrikumsschicht 480 gebildet und anschließend von der Dielektrikumsschicht 480 bedeckt werden.
  • In 4F wird eine weitere Umverteilungsschicht 482 auf die optionale Dielektrikumsschicht 480 aufgebracht. Die Umverteilungsschicht 482 kann für Chip-Chip-Verbindungen und Verbindungen zu Kontaktflächen für Löthöcker verwendet werden. In 4G wird der unteren Fläche eine Lötstoppschicht 455 hinzugefügt. Die Lötstoppschicht 455 umfasst Öffnungen für Kontaktflächen zum Montieren der Lötkugeln 460. In einigen Beispielen können die Verfahrensbeispiele, die in 4D bis 4G dargestellt sind, gleichzeitig auf der Ober- und Unterseite durchgeführt werden.
  • 5 veranschaulicht Teile eines weiteren Beispiels einer elektronischen Vorrichtung, welche eine Verkapselung auf Systemebene umfasst. Dieser Ansatz kann nützlich sein, wenn TSVs in dem IC-Verfahren nicht verfügbar sind. Wie in dem Beispiel der 3 können in der geformten Schicht 520 Durchkontaktierungen 565 ausgebildet sein. In einigen Variationen werden die Durchkontaktierungen 565 durch Bilden von Öffnungen durch Laser-Bohren und anschließendes Füllen der Öffnungen mit elektrisch leitfähigem Material hergestellt. In einigen Variationen werden die Durchkontaktierungen 565 unter Verwendung eines Leiterplattenmaterials oder Silicium-Materials vorab hergestellt.
  • 6 veranschaulicht Teile eines weiteren Beispiels einer elektronischen Vorrichtung, welche eine Flip-Chip-Technologie bei der Verkapselung auf Systemebene umfasst. In dem dargestellten Beispiel sind zwei IC-Chips 605, 610 (z.B. nebeneinander) auf einem Substrat 685 (z.B. einem Flip-Chip-Substrat) angeordnet. Beim Montieren der IC-Chips kann der Abstand d zwischen ihnen so gering wie möglich gemacht werden.
  • Die Vorrichtung 600 umfasst mehrere Bonding-Schichten. Es ist eine erste Bonding-Schicht zwischen den unteren Flächen des ersten und zweiten IC-Chips und einer ersten Seite (der oberen Seite in dem Beispiel der 6) des Substrats 685 vorhanden. Die untere Fläche des ersten IC-Chips und die untere Fläche des zweiten IC-Chips umfassen jeweils eine oder mehrere Bonding-Flächen, um für eine Befestigung von Löthöckern oder Kupfersäulen an den unteren Flächen zu sorgen. Die IC-Chips können an dem Substrat 685 unter anderem durch ein Massenrückflussverfahren oder durch Thermokompressions-Bonding befestigt werden. Durch den Ansatz des Thermokompressions-Bonding kann eine genauere Bindung an das Substrat 685 erreicht werden.
  • Die Vorrichtung 600 umfasst eine zweite Bonding-Schicht zwischen einer Brückenkomponente 690 und den oberen Flächen des ersten IC-Chips 605 und des zweiten IC-Chips 610. Die oberen Flächen der IC-Chips umfassen Kontaktflächen für Löthöcker (z.B. Mikrolötkugeln) zur Befestigung der Brückenkomponente 690. Die Brückenkomponente 690 kann eine aktive oder passive Vorrichtung sein und kann Silicium, eine PCB, Keramik oder einen anderen IC-Chip umfassen und umfasst eine Leitungsführung einer elektrisch leitfähigen Verbindung. Die Brückenkomponente bildet einen Teil der zweiten elektrisch leitfähigen Verbindung (z.B. Chip-Chip-Verbindung) an den oberen Flächen der IC-Chips. Die Brückenkomponente 690 ist elektrisch mit Kontaktflecken der IC-Chips verbunden. Die leitfähige Verbindung sorgt für eine elektrische Durchgängigkeit von einer Bonding-Fläche des ersten IC-Chips über die Brückenkomponente zu einer Bonding-Fläche des zweiten IC-Chips. In dem dargestellten Beispiel umfassen die IC-Chips TSVs 665. In einigen Beispielen sorgt die Brückenkomponente 690 für eine elektrische Durchgängigkeit zwischen den TSVs 665 des IC-Chips.
  • Die Vorrichtung 600 umfasst mehrere Bonding-Flächen, die auf der zweiten Seite des Substrats (der unteren Seite in dem Beispiel der 6) angeordnet sind, und Löthöcker können auf zumindest einem Teil der Bonding-Flächen angeordnet sein. Hierdurch wird eine dritte Bonding-Schicht zum Bonding der Vorrichtung 600 an eine PCB der Systemebene (z.B. eine Hauptplatine) oder ein keramisches Substrat bereitgestellt.
  • Durch die Bereitstellung einer Leitungsführung auf beiden Seiten der IC-Chips kann ermöglicht werden, dass für Verbindungen zwischen IC-Chips eine Leitungsführung mit weniger feinem Mittenabstand verwendet wird. Eine Leitungsführung auf beiden Seiten eines IC-Chips kann auch für eine Ein-IC-Chip-Verkapselung nützlich sein, welche eine große Menge an I/O und typischerweise eine hohe Kontaktfleckendichte aufweist. Eine Leitungsführung zu allen Kontaktflecken und zu Löthöckerpositionen kann schwierig sein, wenn sie ausschließlich unter der IC angeordnet sind, und die Leitungsführung kann ein teures Verfahren für eine mehrschichtige Verteilung erforderlich machen und das Verfahren kann zu einer verringerten elektrischen Leistungsfähigkeit führen.
  • 7 veranschaulicht ein weiteres Beispiel einer Verkapselung für eine elektronische Vorrichtung. Die Vorrichtung 700 umfasst einen IC-Chip 705, welcher eine obere Fläche und eine untere Fläche aufweist, und sowohl die obere als auch die untere Fläche umfasst mehrere Kontaktflecken 715A, 715C. Eine Schicht nicht leitfähigen Materials 720 bedeckt die obere Fläche und bedeckt im Wesentlichen die Seitenflächen des IC-Chips 705. Das nicht leitfähige Material kann ein geformtes Laminat oder einen rekonstituierten Wafer umfassen.
  • Die Vorrichtung umfasst mehrere Durchkontaktierungen. Die Durchkontaktierungen können in dem IC-Chip 705 und/oder der Schicht nicht leitfähigen Materials 720 gebildet werden und die Durchkontaktierungen können eine TMV 767 und/oder eine TMV 765 umfassen. Die Vorrichtung 700 umfasst eine leitfähige Verbindung, welche für eine elektrische Durchgängigkeit zu zumindest einem Teil der Kontaktflecken auf der unteren Fläche des IC-Chips und zu zumindest einem Teil der Durchkontaktierungen sorgt. In dem dargestellten Beispiel ist die untere Fläche des IC-Chips auf einer ersten Seite eines Substrats 780 angeordnet. Die Durchkontaktierungen können sich von der oberen Fläche der Schicht nicht leitfähigen Materials 720 zu dem Substrat 780 erstrecken.
  • Die Vorrichtung 700 umfasst eine leitfähige Verbindung 735 auf einer oberen Fläche der Schicht nicht leitfähigen Materials 720. Die leitfähige Verbindung auf der oberen Fläche sorgt für eine elektrische Durchgängigkeit zu zumindest einem Teil der Kontaktflecken auf der oberen Fläche des IC-Chips 705 und zu zumindest einem Teil der Durchkontaktierungen. In einigen Variationen umfasst die obere Fläche der Schicht nicht leitfähigen Materials 720 eine Umverteilungsschicht 775. Zumindest ein Teil der leitfähigen Verbindung kann in der Umverteilungsschicht enthalten sein.
  • Die zweite Seite des Substrats 780 kann Bonding-Flächen oder Kontaktflächen (z.B. in einer Lötstoppschicht) umfassen. Das Substrat 780 kann eine Umverteilungsschicht umfassen, um für eine elektrische Durchgängigkeit zwischen Kontaktflecken auf der unteren Fläche der IC und den Kontaktflächen und den auf den Kontaktflächen gebildeten Löthöckern 760 zu sorgen. In einigen Beispielen sorgt die leitfähige Verbindung auf der unteren Fläche für eine elektrische Durchgängigkeit zwischen zumindest einem Teil der Durchkontaktierungen und der Bonding-Flächen. Auf diese Weise können Verbindungen zu der oberen Fläche des IC-Chips 705 zu einer Kontaktfläche geführt werden, ohne eine Leitungsführung unterhalb des IC-Chips 705 hinzuzufügen.
  • Ein Beispiel einer elektronischen Vorrichtung, bei welcher Baugruppen mit Verkapselung auf Systemebene verwendet werden, wie in der vorliegenden Offenbarung beschrieben, ist beigefügt, um ein Beispiel einer Anwendung einer höheren Vorrichtung zu zeigen. 8 ist ein Blockschaubild eines Beispiels eines elektronischen Systems 800, welches eine IC-Vorrichtungsverkapselung und/oder ein Verfahren gemäß mindestens einer Ausführungsform umfasst. Das elektronische System 800 ist lediglich ein Beispiel eines elektronischen Systems, in welchem Ausführungsformen verwendet werden können. Beispiele elektronischer Systeme umfassen, ohne darauf beschränkt zu sein, PersonalComputer, Tablet-Computer, Mobiltelefone, Spielvorrichtungen, MP3-Player oder andere digitale Musikabspielgeräte usw. In dem vorliegenden Beispiel umfasst das elektronische System 800 ein Datenverarbeitungssystem, welches einen Systembus 802 umfasst, um die verschiedenen Komponenten des Systems zu verbinden. Der Systembus 802 stellt Kommunikationsverbindungen zwischen den verschiedenen Komponenten des elektronischen Systems 800 bereit und kann als ein einzelner Bus, als eine Kombination von Bussen oder in einer beliebigen anderen geeigneten Art realisiert werden.
  • Eine elektronische Baugruppe 810 ist mit dem Systembus 802 verbunden. Die elektronische Baugruppe 810 kann eine beliebige Schaltung oder Kombination von Schaltungen umfassen. In einer Ausführungsform umfasst die elektronische Baugruppe 810 einen Prozessor 812, welcher einer eines beliebigen Typs sein kann. Wie hierin verwendet, ist mit „Prozessor“ eine beliebige Art einer Rechenschaltung gemeint, z.B., ohne darauf beschränkt zu sein, ein Mikroprozessor, ein Mikrocontroller, ein Mikroprozessor für Berechnungen mit uneingeschränktem Befehlsvorrat (Complex Instruction Set Computing, CISC), ein Mikroprozessor für Berechnungen mit eingeschränktem Befehlsvorrat (Reduced Instruction Set Computing, RISC), ein Mikroprozessor für sehr lange Befehlsworte (Very Long Instruction Word, VLIW), ein Graphikprozessor, ein Digitalsignalprozessor (DSP), ein Mehrkernprozessor oder eine beliebige andere Art eines Prozessors oder einer Verarbeitungsschaltung.
  • Andere Arten von Schaltungen, welche in der elektronischen Baugruppe 810 enthalten sein können, sind eine anwenderdefinierte Schaltung, eine anwendungsspezifische integrierte Schaltung (ASIC) oder Ähnliches, zum Beispiel eine oder mehrere Schaltungen (z.B. eine Kommunikationsschaltung 814) zur Verwendung in drahtlosen Vorrichtungen wie Mobiltelefonen, persönlichen Datenassistenten, tragbaren Computern, Zweiwege-Funkgeräte, und ähnlichen elektronischen Systemen. Die IC kann auch eine beliebige andere Art von Funktion durchführen.
  • Das elektronische System 800 kann auch einen externen Speicher 820 umfassen, welcher wiederum ein oder mehrere Speicherelemente umfassen kann, die für die spezielle Anwendung geeignet sind, z.B. einen Hauptspeicher 822 in Form eines Direktzugriffsspeichers (Random Access Memory, RAM), ein oder mehrere Festplattenlaufwerke 824 und/oder ein oder mehrere Laufwerke, welche mit herausnehmbaren Medien 826 arbeiten, z.B. Compact Disks (CDs), Flash-Speicher-Karten, Digital Video Disks (DVDs), und Ähnliches.
  • Das elektronische System 800 kann auch eine Anzeigevorrichtung 816, einen oder mehrere Lautsprecher 818 und eine Tastatur und/oder eine Steuerung 830 umfassen, welche eine Maus, einen Trackball, einen Berührungsbildschirm, eine Spracherkennungsvorrichtung oder eine beliebige andere Vorrichtung umfassen kann, welche einem Systembenutzer ermöglicht, Informationen in das elektronische System 800 einzugeben und von diesem zu empfangen.
  • Die beschriebenen Vorrichtungen, Systeme und Verfahren können die Leitungsführungsdichte von Verbindungen zwischen ICs für eine Multichipverkapselung im Vergleich zu herkömmlichen Multichipverkapselungs-Ansätzen deutlich verringern. Die hierin beschriebenen Beispiele umfassen zur Vereinfachung zwei IC-Chips, aber der Fachmann erkennt nach dem Lesen der vorliegenden Beschreibung, dass die Beispiele mehr als zwei IC-Chips umfassen können. Die beschriebenen Vorrichtungen, Systeme und Verfahren können auch die Leitungsführungsdichte für eine Einzelchipverkapselung verringern, welche eine hohe Anzahl an I/O-Verbindungen umfasst.

Claims (18)

  1. Vorrichtung (100), aufweisend: mindestens einen ersten Chip (105) mit integrierter Schaltung, IC, und einen zweiten IC-Chip (110), wobei untere Flächen des ersten und zweiten IC-Chips (105, 110) erste mehrere Kontaktflecken (115C, D) umfassen und obere Flächen des ersten und zweiten IC-Chips zweite mehrere Kontaktflecken (115A, C) umfassen; eine Schicht nicht leitfähigen Materials (120), welche die oberen Flächen des ersten und zweiten IC-Chips (105, 110) bedeckt und welche eine obere Fläche oberhalb der oberen Flächen des ersten und zweiten Chips aufweist; mehrere Durchkontaktierungen, welche mindestens eine Durchkontaktierung (125) in dem ersten IC-Chip (105) und mindestens eine Durchkontaktierung (125) in dem zweiten IC-Chip (110) umfassen, und die sich zu der oberen Fläche der Schicht nicht leitfähigen Materials (120) erstrecken; eine erste leitfähige Verbindung (245A) zwischen zumindest einem Teil der ersten mehreren Kontaktflecken (115A, B) und mindestens einer Durchkontaktierung der mehreren Durchkontaktierungen; und eine zweite leitfähige Verbindung (245B) auf der oberen Fläche der Schicht nicht leitfähigen Materials (120), welche für eine elektrische Durchgängigkeit zwischen zumindest einem Teil der zweiten mehreren Kontaktflecken und den Durchkontaktierungen (125) des ersten und zweiten IC-Chips sorgt.
  2. Vorrichtung (100) nach Anspruch 1, wobei mindestens eine Durchkontaktierung der mehreren Durchkontaktierungen in der Schicht nicht leitfähigen Materials (120) enthalten ist und sich zu der oberen Fläche der Schicht nicht leitfähigen Materials (120) erstreckt und die zweite leitfähige Verbindung für eine elektrische Durchgängigkeit zu der mindestens einen Durchkontaktierung sorgt, die in der Schicht nicht leitfähigen Materials (120) enthalten ist.
  3. Vorrichtung (100) nach Anspruch 1, wobei die Schicht nicht leitfähigen Materials (120) eine geformte Schicht eines Laminatmaterials über dem ersten und zweiten IC-Chip umfasst.
  4. Vorrichtung (100) nach Anspruch 1, wobei die Schicht nicht leitfähigen Materials (120) eine geformte Schicht (420) eines rekonstituierten Wafers über dem ersten und zweiten IC-Chip umfasst.
  5. Vorrichtung (100) nach Anspruch 4, umfassend eine Umverteilungsschicht (475, 482) auf der oberen Fläche der geformten Schicht (420), wobei ein Teil der ersten leitfähigen Verbindung und/oder ein Teil der zweiten leitfähigen Verbindung in der Umverteilungsschicht (475, 482) enthalten ist.
  6. Vorrichtung (100) nach einem der Ansprüche 1 bis 5, umfassend eine oder mehrere Kontaktflächen auf einer unteren Seite der IC-Chips, und wobei mindestens eine Durchkontaktierung der mehreren Durchkontaktierungen für eine elektrische Durchgängigkeit zwischen mindestens einer Kontaktfläche und der zweiten leitfähigen Verbindung sorgt.
  7. Vorrichtung (100) nach Anspruch 1, wobei die zweite leitfähige Verbindung (245B) eine Brückenkomponente (690) umfasst, die auf den oberen Flächen des ersten und zweiten IC-Chips angeordnet ist.
  8. Vorrichtung (100) nach Anspruch 7, umfassend: ein Substrat (685), wobei der erste und zweite IC-Chip auf dem Substrat angeordnet sind; eine erste Bonding-Schicht zwischen den unteren Flächen des ersten und zweiten IC-Chips und einer ersten Seite des Substrats; eine zweite Bonding-Schicht zwischen der Brückenkomponente und den oberen Flächen des ersten und zweiten IC-Chips und mehrere Bonding-Flächen, welche auf der zweiten Seite des Substrats angeordnet sind, und Löthöcker, welche auf zumindest einem Teil der Bonding-Flächen angeordnet sind.
  9. Vorrichtung (100) nach Anspruch 7 oder 8, umfassend eine oder mehrere Bonding-Flächen auf jeder der unteren Flächen des ersten IC-Chips und des zweiten IC-Chips, und wobei die erste leitfähige Verbindung für eine elektrische Durchgängigkeit zwischen einer Bonding-Fläche des ersten IC-Chips und der mindestens einen Durchkontaktierung (125) des ersten IC-Chips und für eine elektrische Durchgängigkeit zwischen einer Bonding-Fläche des zweiten IC-Chips und der mindestens einen Durchkontaktierung (125) des zweiten IC-Chips sorgt und die zweite leitfähige Verbindung für eine elektrische Durchgängigkeit zwischen der mindestens einen Durchkontaktierung (125) des ersten IC-Chips und der mindestens einen Durchkontaktierung (125) des zweiten IC-Chips sorgt.
  10. Vorrichtung (100) nach Anspruch 1, wobei der erste IC-Chip nur digitale Schaltungen umfasst und der zweite IC-Chip analoge Schaltungen umfasst.
  11. Verfahren, aufweisend: Bilden eines ersten Chips (105) mit integrierter Schaltung, IC, und eines zweiten IC-Chips (110) derart, dass sie erste mehrere Kontaktflecken (115) auf einer unteren Fläche jedes des ersten und zweiten IC-Chips (105, 110) und zweite mehrere Kontaktflecken (115) auf einer oberen Fläche jedes des ersten und zweiten IC-Chips umfassen; Bedecken zumindest der oberen Flächen des ersten und zweiten IC-Chips (105, 110) mit einer Schicht nicht leitfähigen Materials (120), um eine Baugruppe zu bilden, wobei die Schicht leitfähigen Materials (120) eine obere Fläche oberhalb der oberen Flächen des ersten und zweiten Chips (105, 110) aufweist; Bilden mehrerer Durchkontaktierungen in der Baugruppe, wobei sich die Durchkontaktierungen zu der oberen Fläche der Schicht nicht leitfähigen Materials (120) erstrecken, und wobei die mehrere Durchkontaktierungen mindestens eine Durchkontaktierung (125) in dem ersten IC-Chip (105) und mindestens eine Durchkontaktierung (125) in dem zweiten IC-Chip (110) umfassen; Bilden von Öffnungen (270) in dem nicht leitfähigen Material (120) zu zumindest einem Teil der zweiten mehreren Kontaktflecken und Bilden einer ersten leitfähigen Verbindung (245A) zwischen zumindest einem Teil der ersten mehreren Kontaktflecken und Bilden einer zweiten leitfähigen Verbindung (245B) auf der oberen Fläche der Schicht nicht leitfähigen Materials, welche für eine elektrische Durchgängigkeit zwischen zumindest einem Teil der zweiten mehreren Kontaktflecken und den Durchkontaktierungen (125) des ersten und zweiten IC-Chips sorgt.
  12. Verfahren nach Anspruch 11, wobei das Bilden der mindestens einen Durchkontaktierung das Bilden mindestens einer Durchkontaktierung (125) durch Silicium (TSV) in dem ersten und/oder zweiten IC-Chip (105, 110) und das Bilden der Durchkontaktierung in der Schicht nicht leitfähigen Materials (120) umfasst.
  13. Verfahren nach Anspruch 11, wobei das Bedecken zumindest der oberen Flächen des ersten und zweiten IC-Chips (105, 110) das Formen einer Schicht eines Laminatmaterials über dem ersten und zweiten IC-Chip (105, 110) umfasst.
  14. Verfahren nach Anspruch 11, wobei das Bedecken zumindest der oberen Flächen des ersten und zweiten IC-Chips (105, 110) das Formen einer Schicht eines rekonstituierten Wafers über dem ersten und zweiten IC-Chip (105, 110) umfasst.
  15. Verfahren nach Anspruch 14, umfassend das Bilden eines Teils der ersten leitfähigen Verbindung (245A) und/oder eines Teils der zweiten leitfähigen (245B) Verbindung in einer Umverteilungsschicht und das Anordnen der Umverteilungsschicht auf einer oberen Seite und/oder einer unteren Seite der Baugruppe.
  16. Verfahren nach Anspruch 11, wobei ein Bilden einer elektrischen Verbindung vor dem Bedecken der oberen Flächen des ersten und zweiten IC-Chips mit dem nicht leitfähigen Material (120) das Anordnen einer Brückenkomponente (690) auf den oberen Flächen des ersten und zweiten IC-Chips (105, 110) umfasst.
  17. Verfahren nach Anspruch 16, umfassend: Montieren der unteren Flächen des ersten und zweiten IC-Chips (105, 110) an einer ersten Seite eines Substrats (685) unter Verwendung einer ersten Bonding-Schicht, wobei die erste Bonding-Schicht Löthöcker und/oder Kupfersäulen umfasst; und Anordnen einer zweiten Bonding-Schicht auf einer zweiten Seite des Substrats, wobei die zweite Bonding-Schicht Löthöcker umfasst und wobei das Substrat eine dritte leitfähige Verbindung umfasst, um für eine elektrische Durchgängigkeit zwischen zumindest einem Teil der ersten Bonding-Schicht und der zweiten Bonding-Schicht zu sorgen.
  18. Verfahren nach einem der Ansprüche 11 bis 17, wobei die erste leitfähige Verbindung (245A) das Bereitstellen einer elektrischen Durchgängigkeit zwischen einem Kontaktfleck auf der unteren Fläche des ersten IC-Chips (105) und mindestens einer Durchkontaktierung der mehreren Durchkontaktierungen umfasst und das Bilden einer zweiten leitfähigen Verbindung (245B) das Bereitstellen einer elektrischen Durchgängigkeit zwischen der mindestens einen Durchkontaktierung und einem Kontaktfleck auf der oberen Fläche des zweiten IC-Chips (110) umfasst.
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