DE102014101283A1

DE102014101283A1 - Halbleiterbauelement und Verfahren zur Herstellung eines Halbleiterbauelements

Info

Publication number: DE102014101283A1
Application number: DE102014101283.6A
Authority: DE
Inventors: Gunther Mackh
Original assignee: Infineon Technologies AG
Current assignee: Infineon Technologies AG
Priority date: 2013-02-04
Filing date: 2014-02-03
Publication date: 2014-08-07
Also published as: US20140217577A1; CN103972072A

Abstract

Ein Bauelement enthält einen Halbleiter-Chip, der eine erste Hauptoberfläche und eine zweite Hauptoberfläche enthält, wobei die zweite Hauptoberfläche die Rückseite des Halbleiter-Chips ist. Die zweite Hauptoberfläche enthält ein erstes Gebiet und ein zweites Gebiet, wobei das zweite Gebiet ein Randgebiet der zweiten Hauptoberfläche ist. Das Bauelement enthält weiterhin ein dielektrisches Material, das über dem zweiten Gebiet angeordnet ist, und ein elektrisch leitfähiges Material, das über dem ersten Gebiet angeordnet ist.

Description

TECHNISCHES FELD
Diese Erfindung bezieht sich auf Halbleiterbauelemente und Verfahren zur Herstellung von Halbleiterbauelementen. Insbesondere enthalten die Verfahren möglicherweise einen Laserdicingprozess.
HINTERGRUND
Halbleiterbauelemente enthalten möglicherweise eine Metallisierungsschicht auf ihrer Rückseite. Bei einer Produktion von Halbleiterbauelementen wird möglicherweise Laserstrahlung zum Trennen von Halbleitermaterial verwendet. In diesem Zusammenhang werden möglicherweise Laserdicingprozesse eingesetzt. Halbleiterbauelemente und Verfahren zur Herstellung von Halbleiterbauelementen müssen kontinuierlich verbessert werden. Insbesondere ist es möglicherweise wünschenswert, ein kostengünstiges Verfahren zur Herstellung der Halbleiterbauelemente bereitzustellen und die Qualität der hergestellten Halbleiterbauelemente zu verbessern.
KURZE BESCHREIBUNG DER ZEICHNUNGEN
Die zugehörigen Zeichnungen sind enthalten, um ein weiteres Verständnis für Aspekte bereitzustellen, und sie sind in dieser Beschreibung eingeschlossen und bilden einen Teil davon. Die Zeichnungen veranschaulichen Aspekte und dienen zusammen mit der Beschreibung dazu, die Prinzipien von Aspekten zu erklären. Andere Aspekte und viele der beabsichtigten Vorteile von Aspekten werden besser eingeschätzt werden, weil sie unter Bezug auf die folgende ausführliche Beschreibung besser verstanden werden. Die Elemente der Zeichnungen sind nicht notwendigerweise maßstabsgetreu zueinander. Gleiche Bezugszeichen bezeichnen möglicherweise entsprechende ähnliche Teile.
1 veranschaulicht schematisch eine Querschnittsansicht eines Bauelements 100 gemäß der Offenbarung;
die 2A bis 2C veranschaulichen schematisch eine Querschnittsansicht eines Verfahrens gemäß der Offenbarung;
die 3A bis 3I veranschaulichen schematisch eine Querschnittsansicht eines Verfahrens zur Herstellung eines Bauelements 300 gemäß der Offenbarung;
die 4A bis 4E veranschaulichen schematisch eine Querschnittsansicht eines Verfahrens zur Herstellung eines Bauelements 400 gemäß der Offenbarung;
die 5A bis 5E veranschaulichen schematisch eine Querschnittsansicht eines Verfahrens zur Herstellung eines Bauelements 500 gemäß der Offenbarung;
6 veranschaulicht schematisch eine Querschnittsansicht eines Bauelements 600 gemäß der Offenbarung; und
7 veranschaulicht schematisch eine Querschnittsansicht eines Bauelements 700 gemäß der Offenbarung.
AUSFÜHRLICHE BESCHREIBUNG VON VERANSCHAULICHENDEN AUSFÜHRUNGSFORMEN
In der folgenden ausführlichen Beschreibung wird Bezug auf die zugehörigen Zeichnungen genommen, die davon einen Teil bilden und in denen veranschaulichend spezifische Aspekte gezeigt werden, in denen die Erfindung möglicherweise angewendet wird. In dieser Hinsicht wird möglicherweise richtungsbezeichnende Begrifflichkeit, wie zum Beispiel „oben“, „unten“, „vorne“, „hinten“, usw. hinsichtlich der Ausrichtung der beschriebenen Figuren verwendet. Weil Komponenten beschriebener Bauelemente möglicherweise in mehreren unterschiedlichen Ausrichtungen positioniert sind, wird die richtungsbezeichnende Begrifflichkeit möglicherweise für Zwecke der Veranschaulichung verwendet und ist in keiner Weise einschränkend. Es versteht sich, dass möglicherweise andere Aspekte genutzt werden und möglicherweise bauliche oder logische Änderungen vorgenommen werden, ohne vom Schutzbereich der vorliegenden Erfindung abzuweichen. Die folgende ausführliche Beschreibung soll daher nicht in einem einschränkenden Sinne aufgenommen werden, und der Schutzbereich der vorliegenden Erfindung wird durch die beigefügten Ansprüche definiert.
Es versteht sich, dass die Merkmale der verschiedenen beispielhaften, hierin beschriebenen Aspekte möglicherweise miteinander kombiniert werden, sofern nicht spezifisch etwas anderes angegeben ist.
Die Begriffe „gekoppelt“ und/oder „elektrisch gekoppelt“ sind, wie sie in dieser Beschreibung eingesetzt werden, nicht so gemeint, dass sie bedeuten, dass die Elemente direkt miteinander gekoppelt sein müssen. Möglicherweise werden zwischengeschaltete Elemente zwischen den „gekoppelten“ oder „elektrisch gekoppelten“ Elementen bereitgestellt.
Die hierin beschriebenen Bauelemente enthalten möglicherweise einen oder mehrere Halbleiter-Chips (oder Dies). Die Halbleiter-Chips sind möglicherweise von beliebiger Art, werden möglicherweise mit unterschiedlichen Technologien hergestellt und enthalten möglicherweise z.B. integrierte elektrische, elektro-optische oder elektromechanische Schaltungen und/oder passive Bauelemente. Die Halbleiter-Chips sind möglicherweise zum Beispiel als Leistungshalbleiter-Chips ausgelegt. Die Halbleiter-Chips enthalten möglicherweise Steuerschaltungen, Mikroprozessoren oder mikro-elektromechanische Komponenten. Weiterhin enthalten die hierin beschriebenen Bauelemente möglicherweise integrierte Logikschaltungen, um die integrierten Schaltungen anderer Halbleiter-Chips zu steuern, zum Beispiel die integrierten Schaltungen von Leistungshalbleiter-Chips. Die Halbleiter-Chips müssen nicht aus speziellem Halbleitermaterial hergestellt werden, zum Beispiel aus Si, SiC, SiGe, GaAs, und sie umfassen weiterhin möglicherweise anorganische und/oder organische Materialien, die keine Halbleiter sind, wie zum Beispiel Isolatoren, Kunststoffe oder Metalle. Die darin enthaltenen Bauelemente und Halbleiter-Chips werden möglicherweise aus einem Halbleiter-Wafer hergestellt.
Insbesondere weisen die Halbleiter-Chips möglicherweise eine vertikale Struktur auf, d.h. dass die Halbleiter-Chips möglicherweise so angefertigt werden, dass elektrische Ströme möglicherweise in einer zu den Hauptoberflächen der Halbleiter-Chips senkrechten Richtung fließen können. Ein Halbleiter-Chip, der eine vertikale Struktur aufweist, weist an seinen zwei Hauptoberflächen möglicherweise Elektroden auf, d.h. an seiner Oberseite und seiner Unterseite (die Unterseite wird hierin möglicherweise auch als Rückseite bezeichnet).
Insbesondere enthalten die hier beschriebenen Bauelemente möglicherweise einen Leistungshalbleiter-Chip. Leistungshalbleiter-Chips weisen möglicherweise eine vertikale Struktur auf. Die vertikalen Leistungshalbleiter-Chips sind möglicherweise zum Beispiel als Leistungs-MOSFETs (Metal Oxide Semiconductor Field Effect Transistors), IGBTs (Insulated Gate Bipolar Transistors), JFETs (Junction Gate Field Effect Transistors), bipolare Leistungstransistoren oder Leistungsdioden ausgelegt. Zum Beispiel liegen die Source-Elektrode und die Gate-Elektrode eines Leistungs-MOSFET möglicherweise auf einer Hauptoberfläche, während die Drain-Elektrode des Leistungs-MOSFET möglicherweise auf der anderen Hauptoberfläche angeordnet ist.
Die Begriffe „Vorderseite“ und „Rückseite“ eines Halbleiter-Chips oder eines Halbleiter-Wafers werden hierin möglicherweise verwendet. Der Begriff „Vorderseite“ bezieht sich möglicherweise insbesondere auf eine Hauptoberfläche des Halbleiter-Chips, die möglicherweise mikroelektronische Komponenten und integrierte Schaltungen enthält. Halbleiter-Chips werden möglicherweise aus Halbleiter-Wafern hergestellt, die möglicherweise als ein Substrat für mikroelektronische Bauelemente dienen, die in und über dem Wafer ausgebildet werden sollen. Die integrierten Schaltungen werden möglicherweise durch Dotieren, Ionenimplantation, Abscheiden von Materialien, photolithografisches Strukturieren, usw. hergestellt. Gewöhnlich werden die Herstellungsprozesse möglicherweise auf einer speziellen Hauptoberfläche des Halbleiter-Wafers ausgeführt, die möglicherweise auch als die „Vorderseite“ des Halbleiter-Wafers bezeichnet wird. Nach dem Trennen der einzelnen Halbleiter-Chips vom Halbleiter-Wafer wird die „Vorderseite“ des Halbleiter-Wafers folglich die „Vorderseite“ des abgetrennten Halbleiter-Chips. Im Gegensatz dazu bezeichnet der Begriff „Rückseite“ eines Halbleiter-Chips möglicherweise eine Hauptoberfläche des Halbleiter-Chips, die möglicherweise gegenüber der Vorderseite des Halbleiter-Chips angeordnet ist. Die Rückseite des Halbleiter-Chips ist möglicherweise frei von elektronischen Komponenten, d.h. sie besteht möglicherweise aus dem Halbleitermaterial.
Die hierin beschriebenen Bauelemente enthalten möglicherweise ein elektrisch leitfähiges Material, das über dem Halbleiter-Chip angeordnet ist. Das elektrisch leitfähige Material weist insbesondere möglicherweise die Funktion eines Kontaktelements (oder Kontaktelektrode) auf oder die Funktion, ein Verschalten mit einem Kontaktelement bereitzustellen. Das heißt, die elektrisch leitfähige Schicht ermöglicht es möglicherweise, dass ein elektrischer Kontakt mit integrierten Schaltungen, die im Halbleiter-Chip enthalten sind, hergestellt wird. Insbesondere entspricht das elektrisch leitfähige Material möglicherweise einer Rückseitenmetallisierung (oder Rückseitenelektrode) eines Leistungshalbleiters.
Das elektrisch leitfähige Material enthält möglicherweise eine oder mehrere elektrisch leitfähige Schichten, die möglicherweise auf das Halbleitermaterial der Halbleiter-Chips aufgebracht sind. Die elektrisch leitfähigen Schichten werden möglicherweise in irgendeiner gewünschten geometrischen Gestalt und/oder irgendeiner gewünschten Materialzusammensetzung hergestellt. Die elektrisch leitfähigen Schichten haben möglicherweise zum Beispiel die Form einer Schicht, die eine Fläche bedeckt. Irgendein gewünschtes Metall wird möglicherweise als das Material verwendet, zum Beispiel Cu, Ni, Sn, Au, Ag, Pt, Pd und eine Legierung aus einem oder mehreren dieser Metalle. Die elektrisch leitfähigen Schichten müssen nicht homogen sein oder nur aus einem Material hergestellt werden. Verschiedene Zusammensetzungen und Konzentrationen der in den elektrisch leitfähigen Schichten enthaltenen Materialien sind möglich.
Die elektrisch leitfähigen Schichten werden möglicherweise über dem Halbleiter-Chip aufgebracht. Es versteht sich, dass solche Begriffe wie „gebildet“ oder „aufgebracht“ alle so gemeint sind, dass sie buchstäblich alle Arten und Techniken zum Aufbringen von Schichten abdecken. Insbesondere sind sie so gemeint, dass sie Techniken abdecken, bei denen möglicherweise Schichten auf einmal als ein Ganzes aufgebracht werden, wie zum Beispiel Laminiertechniken, ebenso wie Techniken, bei denen Schichten möglicherweise in einer sequentiellen Art und Weise abgeschieden werden, wie zum Beispiel Sputtern, Plattieren, Molding, CVD (Chemical Vapor Deposition), PVD (Physical Vapor Deposition), Verdampfung, PECVD (Plasma Enhanced CVD), hybrid physikalisch-chemische Gasphasenabscheidung (HPCVD), usw. Weitere Prozesse enthalten möglicherweise wenigstens eines von Folgenden: Rakeln, Drucken, Dispensing und Spinbeschichten.
Die hierin beschriebenen Bauelemente enthalten möglicherweise ein dielektrisches Material, das über dem Halbleiter-Chip angeordnet ist. Zum Beispiel enthält die dielektrische Schicht möglicherweise eines von Folgenden: ein Nitrid, ein Oxid und ein Polymer. Die dielektrische Schicht wird möglicherweise über dem Halbleitermaterial unter Verwendung einer oder mehrerer der in Verbindung mit dem Aufbringen der elektrisch leitfähigen Schicht beschriebenen Techniken aufgebracht. Insbesondere enthält das dielektrische Material möglicherweise ein Niedertemperaturoxid. Ein derartiges Niedertemperaturoxid enthält möglicherweise z.B. ein TEOS PECVD Siliziumoxid, d.h. ein Siliziumoxid, das möglicherweise unter Verwendung einer PECVD-Technik abgeschieden wird, wobei TEOS (Tetraethylorthosilikat) möglicherweise als eine Siliziumquelle verwendet wird.
Ein Dicingprozess wird möglicherweise zum Herstellen der hier beschriebenen Bauelemente verwendet. Insbesondere wird der Dicingprozess möglicherweise verwendet, um einen Halbleiter-Wafer in einzelne mehrere Halbleiter-Chips zu teilen oder zu trennen. Insbesondere wird möglicherweise ein Laserstrahl (oder Laserstrahlung) während des Dicingprozesses verwendet. Zum Beispiel wird möglicherweise eine Laser Stealth Dicing-Technik angewandt, eine spezielle Technik unter Verwendung von Laser-Dicing. Laser Stealth Dicing gestattet möglicherweise das Unterdrücken von Schnittverlusten und ist daher möglicherweise ein geeigneter Prozess zum Schneiden von Werkstücken, die durch Verunreinigung gefährdet sind. Weiterhin ist es möglicherweise ein trockener Prozess, der nicht notwendigerweise Reinigen erfordert, und ist daher möglicherweise auch zum Verarbeiten empfindlicher Strukturen geeignet, wie zum Beispiel MEMS, die durch Aufladen gefährdet sind.
Weitere Vorteile, die möglicherweise durch Verwendung einer Stealth Dicing-Technik erreicht werden, sind möglicherweise Hochgeschwindigkeitsdicing, ausgezeichnete Bruchfestigkeit, kleine Schnittfugen und niedrige laufende Kosten.
In der Laser Stealth Dicing-Technologie wird ein Laserstrahl mit einer Wellenlänge, die in der Lage ist, durch den Halbleiter-Wafer zu senden, möglicherweise auf einen Punkt innerhalb des Halbleiter-Wafers fokussiert. Hier liegt möglicherweise eine Wellenlänge des Laserstrahls speziell im infraroten Bereich, spezieller im nahen infraroten Bereich, noch spezieller sogar in einem Bereich von etwa 1064 Nanometern bis etwa 1342 Nanometern. Aufgrund eines nichtlinearen Absorptionseffekts werden möglicherweise nur lokalisierte Punkte innerhalb des Halbleiter-Wafers selektiv vom Laser bearbeitet, wodurch möglicherweise Beschädigung der vorderen und rückseitigen Oberfläche des Halbleiter-Wafers vermieden wird. Der Halbleiter-Wafer wird möglicherweise geschnitten, indem die relativen Stellungen des Laserstrahls und des Halbleiter-Wafers bewegt werden, um den Halbleiter-Wafer gemäß dem gewünschten Schnittmuster abzuarbeiten.
Der Halbleiter-Wafer wird möglicherweise geschnitten, indem der Halbleiter-Wafer auf einer Folie aufgebracht wird, insbesondere einer Dicingfolie, das Dicingmuster, insbesondere ein rechteckiges Muster, auf dem Halbleiter-Wafer aufgebracht wird, z.B. gemäß einer oder mehrerer der oben genannten Techniken, und die Folie abgezogen wird, z.B. in alle radialen Richtungen. Indem die Folie abgezogen wird, wird der Halbleiter-Wafer möglicherweise in mehrere Halbleiter-Chips (oder Dies) geteilt.
1 veranschaulicht schematisch eine Querschnittsansicht eines Bauelements 100 gemäß der Offenbarung. Das Bauelement 100 enthält einen Halbleiter-Chip 1, der eine erste Hauptoberfläche 2 und eine zweite Hauptoberfläche 3 aufweist, wobei die zweite Hauptoberfläche 3 die Rückseite des Halbleiter-Chips 1 ist. Die zweite Hauptoberfläche 3 enthält ein erstes Gebiet 4 und ein zweites Gebiet 5, wobei das zweite Gebiet 5 ein Randgebiet der zweiten Hauptoberfläche 3 ist. Ein dielektrisches Material 6 wird über dem zweiten Gebiet 5 angeordnet, und ein elektrisch leitfähiges Material 7 wird über dem ersten Gebiet 4 angeordnet. Es ist anzumerken, dass unten Bauelemente ähnlich dem Bauelement 100 ebenso wie Verfahren zur Herstellung derartiger Bauelemente ausführlicher beschrieben werden.
Die 2A bis 2C veranschaulichen schematisch eine Querschnittsansicht eines Verfahrens zur Herstellung eines Bauelements gemäß der Offenbarung. In einem ersten Schritt (siehe 2A) wird ein Halbleiter-Wafer 8 bereitgestellt, der eine erste Hauptoberfläche 2 und eine zweite Hauptoberfläche 3 enthält. Die zweite Hauptoberfläche 3 ist die Rückseite des Halbleiter-Wafers 8. In einem zweiten Schritt (siehe 2B) wird der Halbleiter-Wafer 8 lasergeschnitten, zum Beispiel unter Verwendung einer Laser Stealth Dicing-Technik. Hier wird möglicherweise ein Laserstrahl (oder Laserstrahlung) 9 verwendet, dessen Anwendung möglicherweise zu einem Riss 10 im Halbleiter-Wafer 8 führt (siehe 2C). In einem dritten Schritt (siehe 2C), nach dem Laserdicing des Halbleiter-Wafers 8, wird ein elektrisch leitfähiges Material 7 über der zweiten Hauptoberfläche 3 angeordnet. Es versteht sich, dass das Verfahren möglicherweise weitere Schritte enthält. Zum Beispiel wird der Halbleiter-Wafer 8 möglicherweise an der Position des Risses 10 in mehrere Halbleiterbauelemente getrennt. Die gewonnenen Halbleiterbauelemente sind möglicherweise dem Bauelement 100 in 1 ähnlich. Es ist anzumerken, dass unten Verfahren ähnlich diesem Verfahren ausführlicher beschrieben werden.
Die 3A bis 3I veranschaulichen schematisch ein Verfahren zur Herstellung eines Bauelements 300 gemäß der Offenbarung. Das Bauelement 300 wird möglicherweise als eine Implementierung des Bauelements 100 aus 1 und des unter Verwendung des Verfahrens aus den 2A bis 2C hergestellten Bauelements angesehen. Zusätzlich wird das Bauelement 300 möglicherweise als eine Implementierung der unten beschriebenen Bauelemente 600 und 700 angesehen. Details des Bauelements 300 werden demzufolge möglicherweise gleichermaßen auf alle anderen Bauelemente gemäß der Offenbarung angewandt. Zusätzlich wird das in den 3A bis 3I veranschaulichte Verfahren möglicherweise als eine Implementierung des in den 2A bis 2C veranschaulichten Verfahrens angesehen. Details des Herstellungsverfahrens, die unten beschrieben werden, werden daher möglicherweise gleichermaßen auf das Verfahren aus den 2A bis 2C angewandt.
In 3A wird möglicherweise ein Halbleiter-Wafer 8 bereitgestellt, der einen ersten Halbleiter-Chip (oder ersten Die) 11A und einen zweiten Halbleiter-Chip (oder zweiten Die) 11B auf der Vorderseite 3 des Halbleiter-Wafer 8 enthält. Jeder der Halbleiter-Chips 11A, 11B enthält möglicherweise „verwendetes“ Halbleitermaterial, das möglicherweise mikroelektronische Komponenten und integrierte Schaltungen enthält, ebenso wie „unverwendetes“ Halbleitermaterial, das möglicherweise frei von derartigen elektronischen Strukturen ist. Es versteht sich, dass der Halbleiter-Wafer 8 möglicherweise angrenzend zum ersten Halbleiter-Chip 11A und zum zweiten Halbleiter-Chip 11B eine beliebige Anzahl weiterer Halbleiter-Chips (nicht dargestellt) enthält. Insbesondere bedeckt möglicherweise jeder der Halbleiter-Chips 11A, 11B eine Fläche der Vorderseite 2 des Halbleiter-Wafers 8, die kleiner als etwa 10 mm² ist, und die insbesondere kleiner als etwa 5 mm² ist. Die Halbleiter-Chips 11A, 11B werden möglicherweise in einer beliebigen geometrischen Formation oder Array angeordnet.
Anrisslinien 12 werden möglicherweise zwischen den Halbleiter-Chips 11A, 11B angeordnet (und zwischen weiteren Halbleiter-Chips, die nicht dargestellt sind). Insbesondere sind die Anrisslinien 12 möglicherweise frei von Metall, das bei der Herstellung der elektronischen Strukturen der Halbleiter-Chips 11A, 11B verwendet worden ist. Die Halbleiter-Chips 11A, 11B werden möglicherweise entlang der Anrisslinien 12 in einem späteren Verfahrensschritt voneinander getrennt. Die Anrisslinie 12 zwischen den Halbleiter-Chips 11A, 11B wird demzufolge später, nach dem Dicing des Halbleiter-Wafers 8, ein Randgebiet der Halbleiter-Chips 11A, 11B. Die Anrisslinien 12 weisen möglicherweise eine Breite von etwa 10 μm (Mikrometer) bis etwa 30 μm (Mikrometer) auf, insbesondere von etwa 15 μm (Mikrometer) bis etwa 20 μm (Mikrometer). Die Breite der Anrisslinien 12 hängt möglicherweise insbesondere von den Ausrichtungseigenschaften und/oder einer Empfindlichkeit der Halbleiter-Chips 11A, 11B ab. Ausgewählte Anrisslinien 12 weisen möglicherweise eine Breite von bis zu 100 μm (Mikrometer) auf und fungieren möglicherweise als Steuerleitungen, die möglicherweise mit einem Signalausgang verbunden sind. Zum Beispiel ist der Signalausgang möglicherweise dazu ausgelegt, Signale für Prüfeinrichtungen bereitzustellen.
Es ist anzumerken, dass das beschriebene Verfahren möglicherweise zusätzliche Verfahrensschritte enthält, die vor dem in 3A veranschaulichten Verfahrensschritt ausgeführt worden sind. Zum Beispiel sind möglicherweise verschiedene Verfahrensschritte durchgeführt worden, um den ersten Halbleiter-Chip 11A bzw. den zweiten Halbleiter-Chip 11B herzustellen. Sowohl der erste Halbleiter-Chip 11A als auch der zweite Halbleiter-Chip 11B entsprechen daher möglicherweise einem Back End of Line-(BEOL-)Stapel. BEOL wird möglicherweise als zweiter Abschnitt der IC-Herstellung angesehen, bei dem einzelne, im Halbleiter-Wafer 8 gebildete Bauelemente (Transistoren, Kondensatoren, Widerstände, usw.) möglicherweise mit Verdrahtung im Halbleiter-Wafer 8 miteinander verbunden werden. BEOL startet im Allgemeinen möglicherweise, wenn eine erste Metallschicht auf dem Halbleiter-Wafer 8 abgeschieden wird. Sie enthält möglicherweise Kontakte, Isolierschichten (Dielektrika), Metallisierungsschichten und Bonding-Stellen für Chip-to-Package-Verbindungen. Die Vorderseite des entsprechenden Halbleiter-Chips 11A, 11B enthält somit möglicherweise wenigstens eines von Folgenden: ein dotiertes Gebiet, eine elektrische Komponente und eine integrierte Schaltung. Eine Herstellung von inneren elektronischen Strukturen der Halbleiter-Chips 11A und 11B ist möglicherweise fertiggestellt worden, so dass möglicherweise eine Passivierungsschicht (nicht dargestellt) über der Vorderseite 2 des Halbleiter-Wafers 8 gebildet wird. Zum Beispiel enthält die Passivierungsschicht möglicherweise Siliziumnitrid. Elektrische Kontakte werden möglicherweise auf der Vorderseite 2 der Halbleiter-Chips 11A, 11B gebildet, wobei die elektrischen Kontakte dazu ausgelegt sind, eine elektrische Verbindung mit elektronischen Strukturen, die im entsprechenden Halbleiter-Chip 11A, 11B enthalten sind, bereitzustellen.
Der Halbleiter-Wafer 8 ist möglicherweise auf einen Träger 13 (oder umgekehrt) montiert worden, wobei die Vorderseite 2 des Halbleiter-Wafers 8 möglicherweise dem Träger 13 zugewandt ist. Zum Beispiel besteht der Träger 13 möglicherweise aus wenigstens einem von Folgenden: einem Glasmaterial und einem Kohlenstoffmaterial. Der Halbleiter-Wafer 8 ist z.B. möglicherweise auf dem Träger 13 mittels einer Klebeschicht (nicht dargestellt) oder irgendeiner anderen geeigneten Technik befestigt.
Der am Träger 13 montierte Halbleiter-Wafer 8 ist möglicherweise in einem vorhergehenden Verfahrensschritt auf eine Soll-Dicke gedünnt worden. Die Soll-Dicke liegt möglicherweise in einem Bereich von etwa 30 μm (Mikrometer) bis etwa 700 μm (Mikrometer). In diesem Zusammenhang ist möglicherweise wenigstens eines von Folgenden verwendet worden: eine Schleiftechnik, eine Poliertechnik und eine Ätztechnik (z.B. Nassätzen).
Ein dielektrisches Material 6 ist möglicherweise in einem vorhergehenden Verfahrensschritt auf der Rückseite 3 des Halbleiter-Wafers 8 abgeschieden worden. Zum Beispiel entspricht das dielektrische Material 6 möglicherweise einer Schicht aus einem Niedertemperaturoxid oder enthält diese. Insbesondere wird das dielektrische Material 6 möglicherweise gewählt, um eine Kompatibilität mit Temperaturgrenzwerten des Trägersystems, das den Träger 13 und eine optionale Klebeschicht enthält, bereitzustellen. Zum Beispiel ist eine Klebeschicht, die den Halbleiter-Wafer 8 am Träger 13 befestigt, nur gegenüber Temperaturen von z.B. bis zu 250°C beständig, aber nicht darüber hinaus. Die Eigenschaften des dielektrischen Materials 6 werden dann insbesondere möglicherweise so gewählt, dass das Abscheiden des dielektrischen Materials 6 möglicherweise bei Temperaturen unterhalb von 250°C durchgeführt wird. Beschädigung der Klebeschicht wird somit möglicherweise vermieden.
In 3B wird die Rückseite 3 des Halbleiter-Wafers 8 möglicherweise von einem Laserstrahl (oder Laserstrahlung) 9 abgetastet. Die Wellenlänge des Laserstrahls 9 wird möglicherweise insbesondere so gewählt, dass das dielektrische Material 6 möglicherweise für die abgegebene elektromagnetische Strahlung (im Wesentlichen) transparent ist. Zum Beispiel liegt die Wellenlänge des Laserstrahls 9 möglicherweise im infraroten Bereich. Der Laserstrahl 9 wird möglicherweise gebündelt und an vorbestimmten Positionen im Halbleiter-Wafer 8 angewandt. Zum Beispiel entsprechen die vorbestimmten Positionen oder enthalten möglicherweise Positionen von Anrisslinien oder Positionen, an denen eine spätere Trennung des Halbleiter-Wafers 8 beabsichtigt ist.
Eine Anwendung des Laserstrahls 9 führt möglicherweise zu einem Riss 10 im Halbleiter-Wafer 8 an der Position, an welcher der Laserstrahl 9 angewandt worden ist. In dieser Hinsicht ist anzumerken, dass der Laserstrahl 9 möglicherweise ein oder mehrere Male an den vorbestimmten Positionen mit einer oder mehreren Tiefen des Halbleiter-Wafers 8 angewandt wird. Der Begriff „Tiefe“ bezieht sich möglicherweise auf den kürzesten Abstand zwischen der Rückseite 3 des Halbleiter-Wafers 8 und der Position im Halbleiter-Wafer 8, an welcher der Laserstrahl 9 gebündelt wird. Die Anzahl der Laserstrahlanwendungen und die gewählten Tiefen hängen möglicherweise insbesondere von der Dicke des Halbleiter-Wafers 8 ab. In einem Beispiel weist der Halbleiter-Wafer 8 möglicherweise eine Dicke von etwa 100 μm (Mikrometer) auf. Hier wird der Halbleiter-Wafer 8 möglicherweise zwei Mal vom Laserstrahl 9 abgetastet, wobei möglicherweise ein erster Riss in einer Tiefe von etwa 30 μm (Mikrometer) bereitgestellt wird und ein zweiter Riss möglicherweise in einer Tiefe von etwa 70 μm (Mikrometer) an einer vorbestimmten Position bereitgestellt wird.
Es ist anzumerken, dass das Anwenden des Laserstrahls 9, wie in Verbindung mit 3B beschrieben wird, möglicherweise eine Materialstruktur des Halbleiter-Wafers 8 ändert. Insbesondere wird die Materialstruktur möglicherweise an der Position geändert, an welcher der Laserstrahl 9 angewandt (oder gebündelt) worden ist, ebenso wie in angrenzenden Gebieten. Vor der Anwendung des Laserstrahls 9 auf den Halbleiter-Wafer 8 weist das Halbleitermaterial 8 möglicherweise eine erste kristalline Struktur auf, die möglicherweise zum Beispiel von (im Wesentlichen) monokristalliner Art ist. Das Anwenden des Laserstrahls 9 führt möglicherweise zu einer erhöhten Temperatur von bis zu Tausenden Grad Celsius im Halbleitermaterial 8 am Anwendungspunkt des Laserstrahls 9 und benachbarten Gebieten. Der Halbleiter-Wafer 8 wird in diesen Gebieten wenigstens teilweise geschmolzen, was möglicherweise zu einer Zerstörung der monokristallinen Struktur des Halbleiter-Wafers 8 führt. Nachdem der Laserstrahl 9 angewandt worden ist, kühlt der Halbleiter-Wafer 8 möglicherweise auf die vorherige Temperatur ab, wobei sich eine zweite Materialstruktur bildet, die sich möglicherweise von der ersten Materialstruktur unterscheidet. Zum Beispiel ist die zweite Materialstruktur (im Wesentlichen) von polykristalliner Art.
In 3C enthält der Halbleiter-Wafer 8 möglicherweise einen Riss 10, der aus der in Verbindung mit 3B beschriebenen Anwendung des Laserstrahls 9 herrührt. In 3C wird nur ein beispielhafter Riss 10 veranschaulicht. Es versteht sich allerdings, dass der Laserstrahl 9 möglicherweise auch so angewandt worden ist, dass der Halbleiter-Wafer 8 möglicherweise mehrere Risse in unterschiedlichen Tiefen an den vorbestimmten Positionen aufweist.
Der Laserstrahl 9 wird möglicherweise weiterhin in der Nähe des dielektrischen Materials 6 angewandt. Insbesondere wird der Laserstrahl 9 möglicherweise auf das dielektrische Material 6 angewandt, das über den Positionen der Risse 10 angeordnet ist. Es ist anzumerken, dass eine in 3C veranschaulichte Anwendung des Laserstrahls 9 sich möglicherweise von einer in 3B veranschaulichten Anwendung des Laserstrahls unterscheidet. Zum Beispiel unterscheiden sich die Anwendungen in einem oder mehreren einstellbaren Laserparametern, zum Beispiel in der Wellenlänge des Laserstrahls 9, der Intensität des Laserstrahls 9, dem Zeitraum, für den der Laserstrahl 9 aktiviert ist, usw. In 3C werden die Laserparameter möglicherweise so gewählt, dass eine Anwendung des Laserstrahls 9 in der Nähe des dielektrischen Materials 6 möglicherweise zu einer örtlichen Modifikation der Materialstruktur oder der Materialeigenschaften des dielektrischen Materials 6 an oder in der Nähe der Positionen führt, an denen der Laserstrahl 9 angewandt wird. Zum Beispiel wird möglicherweise eine Verdichtung des dielektrischen Materials 6 an den vorbestimmten Positionen bereitgestellt, so dass die Dichte des über den Rissen 10 angeordneten dielektrischen Materials 6 möglicherweise größer als die Dichte des in angrenzenden Gebieten angeordneten dielektrischen Materials 6 ist.
Es ist anzumerken, dass eine Anwendung des Laserstrahls 9, wie sie in Verbindung mit 3C beschrieben wird, möglicherweise auch eine Materialstruktur des Halbleiter-Wafers 8 angrenzend an das Gebiet der dielektrischen Schicht 6 ändert, wo der Laserstrahl 9 angewandt worden ist. In dieser Hinsicht gelten in Verbindung mit 3B gemachte Ausführungen möglicherweise ebenso für 3C.
In 3D wird möglicherweise wenigstens ein Teil des dielektrischen Materials 6 von der Rückseite 3 des Halbleiter-Wafers 8 entfernt. Insbesondere verbleibt möglicherweise das dielektrische Material 6, das durch den Laserstrahl 9 modifiziert worden ist (siehe 3C), zum Teil auf der Rückseite 3 des Halbleiter-Wafers 8. Zum Beispiel wird möglicherweise ein Nassätzprozess, insbesondere ein Nassätzprozess mit verdünnter HF (Flusssäure) auf die Rückseite 3 des Halbleiter-Wafers 8 angewandt. Die Ätzrate des modifizierten (z.B. verdichteten) dielektrischen Materials 6 ist möglicherweise geringer als die Ätzrate des auf nicht modifizierten Flächen angeordneten dielektrischen Materials 6. Die Ätzzeit wird möglicherweise so gewählt, dass das nicht modifizierte dielektrische Material 6 möglicherweise vollständig entfernt wird. Nach dem Nassätzprozess verbleibt das verdichtete dielektrische Material 6 möglicherweise auf der Rückseite 3 des Halbleiter-Wafers 8. Ein Übergang zwischen den Flächen des Halbleiter-Wafers 8 mit und ohne das auf ihm angeordnete dielektrische Material 6 weist möglicherweise die Form einer Stufe 14 auf. Alternativ ist möglicherweise ein Zwischengebiet zwischen diesen Flächen angeordnet, wobei sich das Niveau des Zwischengebiets möglicherweise hin zu dem Gebiet erhöht, welches das dielektrische Material 6 enthält.
Nach dem Nassätzprozess verbleibt möglicherweise ein Kristallgitter aus dielektrischem Material 6, das die Form oder Gestalt der Anrisslinien 12 aufweist, auf dem Halbleiter-Wafer 8. Das heißt, die verbleibende dielektrische Schicht 6 ist möglicherweise an Positionen angeordnet, wo eine spätere Trennung des Halbleiter-Wafers 8 beabsichtigt ist. Die Form des Kristallgitters hängt möglicherweise von der Anzahl und der Anordnung der Halbleiter-Chips 11A, 11B ab.
Es versteht sich, dass die beschriebene Strukturierung des dielektrischen Materials 6 möglicherweise auch mit irgendeiner anderen geeigneten Technik ausgeführt wird. Zum Beispiel wird möglicherweise die Modifikation des dielektrischen Materials 6 unter Verwendung des Laserstrahls 9 weggelassen. Stattdessen wird möglicherweise eine ätzbeständige Maskenschicht (nicht dargestellt) über der Rückseite 3 des Halbleiter-Wafers 8 angeordnet. Die Maskenschicht wird möglicherweise gebildet, um die Anrisslinien 12 oder Gebiete, in denen die Risse 10 bereitgestellt worden sind, zu bedecken. Nach dem Positionieren der Maskenschicht wird möglicherweise ein Ätzen des dielektrischen Materials 6 durchgeführt, so dass möglicherweise nicht von der ätzbeständigen Maskenschicht bedeckte Flächen des dielektrischen Materials 6 entfernt werden.
In 3E wird auf den Halbleiter-Wafer 8 möglicherweise wenigstens eines von Folgenden angewandt: ein Nassätzen von Silizium und ein reaktives Ionenätzen. Dieser zusätzliche Verfahrensschritt wird möglicherweise insbesondere verwendet, um eine Höhe der Stufe 14 anzupassen. Die Höhe der Stufe 14 wird möglicherweise insbesondere gewählt, um einer Dicke eines elektrisch leitfähigen Materials, das später auf der Rückseite 3 des Halbleiter-Wafers 8 aufgebracht wird, zu entsprechen. Zum Beispiel weist die Stufe 14 möglicherweise eine Höhe von etwa 1 μm (Mikrometer) bis etwa 5 μm (Mikrometer) auf. Aufgrund des zusätzlichen Verfahrensschrittes unterscheidet sich ein Niveau des Halbleiter-Wafers 8 an der Position des dielektrischen Materials 6 möglicherweise von einem Niveau des Halbleiter-Wafers 8 in einem angrenzenden Gebiet, das nicht vom dielektrischen Material 6 bedeckt ist. Es ist anzumerken, dass der in Verbindung mit 3E beschriebene Verfahrensschritt möglicherweise optional ist. Zum Beispiel wird die Höhe der Stufe 14 möglicherweise auch in dem in Verbindung mit 3D beschriebenen Verfahrensschritt angepasst.
In 3F wird möglicherweise ein elektrisch leitfähiges Material 7 über der Rückseite 3 des Halbleiter-Wafers 8 über den vom dielektrischen Material 6 freien Flächen abgeschieden. Zum Beispiel wird möglicherweise eine Rakeltechnik verwendet, um eine elektrisch leitfähige Paste 7 abzuscheiden. Die elektrisch leitfähige Paste 7 enthält möglicherweise z.B. eine Metallpaste, insbesondere eine Ag-Nanopaste. Zum Beispiel weist das abgeschiedene elektrisch leitfähige Material 7 möglicherweise eine Dicke von etwa 1 μm (Mikrometer) bis etwa 5 μm (Mikrometer) auf. Das abgeschiedene elektrisch leitfähige Material 7 bedeckt möglicherweise wenigstens 80 Prozent der Gesamtfläche eines jeweiligen Chips, des ersten Halbleiter-Chips 11A oder des zweiten Halbleiter-Chips 11B. Es ist anzumerken, dass das elektrisch leitfähige Material 7 möglicherweise nicht nur eine einzelne Schicht aus einem speziellen Material enthält, sondern möglicherweise mehrere Schichten, die aus mehreren Materialien bestehen, enthält. Nach dem Abscheiden des elektrisch leitfähigen Materials 7 sind die Oberfläche des elektrisch leitfähigen Materials 7, die dem Halbleiter-Wafer 8 abgewandt ist, und die Oberfläche des dielektrischen Materials 6, die dem Halbleiter-Wafer 8 abgewandt ist, möglicherweise (im Wesentlichen) in einer gemeinsamen Ebene angeordnet. Zusätzlich sind diese Oberflächen möglicherweise bündig zueinander.
In 3G ist der vollständige Halbleiter-Wafer 8 veranschaulicht. Der Halbleiter-Wafer 8 enthält möglicherweise die Halbleiter-Chips 11A, 11B ebenso wie weitere Halbleiter-Chips, die angrenzend an die Halbleiter-Chips 11A, 11B angeordnet sind. Der Halbleiter-Wafer 8 ist möglicherweise auf einem elastischen Träger 15 aufgebracht (oder umgekehrt), so dass das elektrisch leitfähige Material 7 dem elastischen Träger 15 zugewandt ist. In dem Fall, dass kein weiteres Material auf dem elektrisch leitfähigen Material 7 abgeschieden wird, hat das elektrisch leitfähige Material 7 möglicherweise Kontakt zum elastischen Träger 15. Zum Beispiel entspricht der elastische Träger 15 möglicherweise einer elastischen Folie, die möglicherweise auf die Rückseite 3 des Halbleiter-Wafers 8 laminiert ist. Der elastische Träger 15 weist möglicherweise irgendeine gewünschte geometrische Gestalt oder irgendeinen gewünschten Grundriss auf. Insbesondere ähnelt der Grundriss des elastischen Trägers 15 möglicherweise dem Grundriss des Halbleiter-Wafers 8.
In 3H wird möglicherweise der Träger 13 von der Vorderseite 2 des Halbleiter-Wafers 8 entfernt. Nach dem Entfernen des Trägers 13 wird das elastische Material 15 möglicherweise in eine durch Pfeile angezeigte Richtung ausgedehnt, so dass die im Halbleiter-Wafer 8 enthaltenen Halbleiter-Chips an den Positionen der Risse 10 voneinander getrennt werden. In dem Fall, dass der Grundriss des elastischen Trägers 15 eine Kreisform aufweist, wird der elastische Träger 15 möglicherweise z.B. in eine Radialrichtung ausgedehnt. Der elastische Träger 15 wird möglicherweise ausgedehnt, bis ein Abstand zwischen den getrennten Halbleiter-Chips möglicherweise einen Wert von etwa 20 μm (Mikrometer) bis etwa 40 μm (Mikrometer) erreicht hat. Es versteht sich, dass möglicherweise Halbleiter-Chips vorkommen, die während der Ausdehnung des elastischen Trägers 15 nicht voneinander getrennt werden. Ein Trennwerkzeug 16 wird möglicherweise verwendet, um derartige Halbleiter durch mechanische Kraft zu trennen.
Aufgrund der vorangegangenen Ausdehnung des elastischen Trägers 15 und der (optionalen) Anwendung des Trennwerkzeugs 16 sind möglicherweise alle im Halbleiter-Wafer 8 enthaltenen Halbleiter-Chips voneinander getrennt worden. In weiteren Verfahrensschritten (nicht dargestellt) wird der elastische Träger 15 möglicherweise vom Halbleiter-Wafer 8 entfernt, und die darin enthaltenen Halbleiter-Chips werden möglicherweise vollständig voneinander getrennt.
In 3I ist ein getrenntes Bauelement 300, das nach einer Trennung des Halbleiter-Wafers 8 gewonnen wurde, veranschaulicht. Das dielektrische Material 6 wird möglicherweise über einem Randgebiet auf der rechten bzw. linken Seite der Rückseite des Bauelements 300 angeordnet.
Das spezifizierte Bauelement 300 und das in Verbindung mit den 3A bis 3I beschriebene Verfahren zur Herstellung des Bauelements 300 weist möglicherweise die folgenden Auswirkungen auf. Solche Auswirkungen werden möglicherweise auch in Verbindung mit irgendeinem anderen Bauelement oder Verfahren gemäß der Offenbarung beobachtet.
Das beschriebene Verfahren stellt möglicherweise eine Möglichkeit bereit, Dicingtechniken auf Basis von Laserstrahlung bei der Herstellung von Bauelementen, die eine Rückseitenmetallisierung aufweisen, zu verwenden, insbesondere Laser Stealth Dicing-Techniken.
Im Vergleich zu anderen Dicingtechniken reduziert die Verwendung einer Dicingtechnik auf Basis von Laserstrahlung gemäß der Offenbarung möglicherweise eine erforderliche Breite von Anrisslinien.
Im Vergleich zu anderen Dicingtechniken vermeidet die Verwendung einer Dicingtechnik auf Basis von Laserstrahlung gemäß der Offenbarung möglicherweise schlechte Schnittqualität, die möglicherweise z.B. beim mechanischen Dicing vorkommt.
Indem ein Herstellungsverfahren gemäß der Offenbarung verwendet wird, wird möglicherweise ein Strukturieren eines Rückseitenmetalls vermieden, das für das Ermöglichen von Trennverfahren wie Stealth Dicing oder Plasma Dicing erforderlich ist.
Indem ein Herstellungsverfahren gemäß der Offenbarung verwendet wird, werden möglicherweise Laserablationsprozesse vermieden. Laserablationsprozesse führen möglicherweise zum Wiederabscheiden von Metallverbindungen auf der Chip-Seitenwand und erfordern möglicherweise breitere Anrisslinien.
Im Fall eines Wafers auf Trägermaterial (z.B. Glasträger oder Siliziumträger) ist eine lithografische Ausrichtung zwischen der Vorderseite und der Rückseite nach dem Abscheiden von Rückseitenmetall möglicherweise schwierig. Dieser Nachteil wird möglicherweise durch Verwendung eines Verfahrens gemäß der Offenbarung vermieden.
Rückseitenstrukturierung über Resist-Lift-off-Technik ermöglicht möglicherweise lithografische Ausrichtung, ist aber möglicherweise nicht kompatibel mit Sputter-Vorreinigungsprozessen (Wechselwirkung mit Resist-Struktur auf der Rückseite). Dieser Nachteil wird möglicherweise durch Verwendung eines Verfahrens gemäß der Offenbarung vermieden.
Einige Rückseiten-Metallstapel, insbesondere Metallstapel, die von Titan ausgehen oder dieses enthalten, erfordern möglicherweise eine raue Siliziumoberfläche. Eine raue Siliziumoberfläche ist möglicherweise nicht kompatibel mit Rückseiten-Stealth Dicing, weil Stealth Dicing möglicherweise eine polierte Oberfläche erfordert. Dieser Nachteil wird möglicherweise durch Verwendung eines Verfahrens gemäß der Offenbarung vermieden.
Die 4A bis 4E veranschaulichen schematisch ein Verfahren zur Herstellung eines Bauelements 400 gemäß der Offenbarung. Das Bauelement 400 wird möglicherweise als eine Implementierung des Bauelements 100 aus 1 und des durch das Verfahren aus den 2A bis 2C hergestellten Bauelements angesehen. Zusätzlich wird das Bauelement 400 möglicherweise als eine Implementierung der unten beschriebenen Bauelemente 600 und 700 angesehen. Details des durch das Verfahren aus den 4A bis 4E hergestellten Bauelements 400 werden demzufolge möglicherweise gleichermaßen auf alle weiteren Bauelemente gemäß der Offenbarung angewandt. Zusätzlich wird das in den 4A bis 4E gezeigte Verfahren möglicherweise als eine Implementierung des in den 2A bis 2C veranschaulichten Verfahrens angesehen. Details des Herstellungsverfahrens, die unten beschrieben werden, werden daher möglicherweise gleichermaßen auf das Verfahren aus den 2A bis 2C angewandt.
In 4A wird möglicherweise ein ähnliches Bauelement wie in 3D bereitgestellt. Weitere Verfahrensschritte sind möglicherweise vorher durchgeführt worden, zum Beispiel einer oder mehrere der in Verbindung mit den 3A bis 3D beschriebenen Verfahrensschritte.
In 4B werden möglicherweise drei Verfahrensschritte ausgeführt. Zuerst wird möglicherweise Halbleitermaterial des Halbleiter-Wafers 8 in Gebieten entfernt, die nicht vom dielektrischen Material 6 bedeckt sind. Insbesondere wird das Halbleitermaterial möglicherweise entfernt, um eine raue Oberfläche des Halbleiter-Wafers 8 bereitzustellen. Eine derartige geraute Oberfläche verbessert möglicherweise ein Abscheiden von Material auf dem gerauten Halbleiter-Wafer 8, insbesondere eines Materials, das Tantal enthält. Die Verwendung eines adhäsiven Mittels, einer adhäsiven Schicht und Ähnliches wird so möglicherweise vermieden. Als Zweites wird möglicherweise Halbleitermaterial des Halbleiter-Wafers 8 unterhalb des dielektrischen Materials 6 entfernt, so dass möglicherweise Unterschnitte 17 gebildet werden. Als Drittes wird möglicherweise die Höhe der Stufe 14 angepasst, wie es bereits in Verbindung mit 3E beschrieben worden ist. Zum Beispiel werden die drei Schritte möglicherweise durch Anwenden eines oder mehrerer (Silizium-)Nassätzprozesse ausgeführt. In diesem Fall werden die Unterschnitte 17 möglicherweise auch als Unterätzungsöffnungen bezeichnet.
In 4C wird möglicherweise ein elektrisch leitfähiges Material 7 auf der Rückseite 3 des Halbleiter-Wafers 8 abgeschieden. Zum Beispiel enthält das elektrisch leitfähige Material 7 möglicherweise eine oder mehrere elektrisch leitfähige Schichten. Irgendeine geeignete Technik wird möglicherweise für das Abscheiden des elektrisch leitfähigen Materials 7 verwendet. Zum Beispiel wird möglicherweise eine Titanschicht mittels wenigstens einem von Folgenden abgeschieden:
einem Sputter-Prozess, einem Gasphasenabscheidungsprozess, usw. Weitere Schichten werden möglicherweise auf der Titanschicht abgeschieden, wobei die weiteren Schichten möglicherweise spätere Montageprozesse (z.B. Diffusionslöten) und/oder eine Schichtpassivierung unterstützen. In einem Beispiel enthalten die weiteren Schichten z.B. möglicherweise Zinn-Silber (SnAg).
Das elektrisch leitfähige Material 7 wird möglicherweise über dem Halbleiter-Wafer 8 und über dem dielektrischen Material 6 auf solch eine Art angeordnet, dass der Halbleiter-Wafer 8 möglicherweise an der Position des Unterschnitts 17 vom elektrisch leitfähigen Material 7 freigelegt wird. Das Nichtvorhandensein des elektrisch leitfähigen Materials 7 an der Position des Unterschnitts 17 führt möglicherweise zu einem vorbestimmten Bruchpunkt, der möglicherweise später einen Schritt des Trennens der Halbleiter-Chips unterstützt, zum Beispiel durch Anwenden der Technik aus 3H.
In 4D werden möglicherweise das dielektrische Material 6 und das darauf angeordnete elektrisch leitfähige Material 7 entfernt, zum Beispiel mittels eines Nassätzprozesses mit verdünnter HF (Flusssäure).
Weitere Verfahrensschritte (nicht dargestellt) werden möglicherweise ausgeführt, zum Beispiel einer oder mehrere der in Verbindung mit den 3G bis 3H beschriebenen Verfahrensschritte.
In 4E wird ein getrenntes Bauelement 400, das nach einer Trennung des Halbleiter-Wafers 8 gewonnen wird, veranschaulicht, wobei möglicherweise eine Unterschnittstruktur in einem Randgebiet auf der rechten bzw. linken Seite der Rückseite des Bauelements 400 angeordnet ist.
Die 5A bis 5E veranschaulichen schematisch ein Verfahren zur Herstellung eines Bauelements 500 gemäß der Offenbarung. Das Bauelement 500 wird möglicherweise als eine Implementierung des Bauelements 100 aus 1 und des durch das Verfahren aus den 2A bis 2C hergestellten Bauelements angesehen. Zusätzlich wird das Bauelement 500 möglicherweise als eine Implementierung der unten beschriebenen Bauelemente 600 und 700 angesehen. Details des Bauelements 500 werden demzufolge möglicherweise gleichermaßen auf alle weiteren Bauelemente gemäß der Offenbarung angewandt. Zusätzlich wird das in den 5A bis 5E gezeigte Verfahren möglicherweise als eine Implementierung des in den 2A 2C veranschaulichten Verfahrens angesehen. Details des Herstellungsverfahrens, die unten beschrieben werden, werden daher möglicherweise gleichermaßen auf das Verfahren aus den 2A bis 2C angewandt.
In 5A wird möglicherweise ein ähnliches Bauelement wie in 3D bereitgestellt. Weitere Verfahrensschritte sind möglicherweise vorher durchgeführt worden, zum Beispiel einer oder mehrere der in Verbindung mit den 3A bis 3D beschriebenen Verfahrensschritte.
In 5B wird ein erstes elektrisch leitfähiges Material 7A auf der Rückseite 3 des Halbleiter-Wafers 8 abgeschieden, wobei möglicherweise irgendein oben beschriebenes geeignetes Material und/oder Technik verwendet wird. Die erste elektrisch leitfähige Schicht 7A wird möglicherweise als eine Basisschicht für ein stromloses Plattieren verwendet, das später ausgeführt wird. In einem Beispiel enthält das erste elektrisch leitfähige Material 7A möglicherweise z.B. eine Aluminiumschicht. Nach dem Abscheiden des ersten elektrisch leitfähigen Materials 7A wird möglicherweise eine Erhebung (oder Stufe) 18 im ersten elektrisch leitfähigen Material 7A an der Position des unterhalb angeordneten dielektrischen Materials 6 gebildet.
In 5C wird das erste elektrisch leitfähige Material 7A möglicherweise strukturiert, zum Beispiel mit einem lithographischen Prozess. Das erste elektrisch leitfähige Material 7A wird möglicherweise an den Positionen des dielektrischen Materials 6 geöffnet, so dass das dielektrische Material 6 möglicherweise wenigstens teilweise freiliegt. Die Erhebung 18 und/oder das Freilegen des dielektrischen Materials 6 wird möglicherweise als eine Markierung zum Ausrichten einer Lithographiemaske auf der nicht transparenten Rückseite des Halbleiter-Wafers 8 verwendet. Zum Beispiel ist eine derartige Ausrichtung möglicherweise hilfreich, wenn eine Ausrichtung auf Basis einer Infrarotanalyse, ausgeführt von der Vorderseite 2 des Halbleiter-Wafers 8 her, nicht möglich ist, weil der Träger 13 für Infrarotstrahlung nicht transparent ist.
In 5D wird ein zweites elektrisch leitfähiges Material 7B über dem ersten elektrisch leitfähigen Material 7A abgeschieden, wobei möglicherweise irgendein zuvor beschriebenes geeignetes Material und/oder Technik verwendet wird. Zum Beispiel basiert das zweite elektrisch leitfähige Material 7B möglicherweise auf Kupfer oder Nickel und wird möglicherweise mittels eines stromlosen Plattierens abgeschieden. Nach dem Abscheiden des zweiten elektrisch leitfähigen Materials 7B verbleibt möglicherweise wenigstens ein Teil des dielektrischen Materials 6 freiliegend. In 5D weisen eine Oberfläche des dielektrischen Materials 6, die dem Halbleiter-Wafer 8 abgewandt ist, und eine Oberfläche der elektrisch leitfähigen Materialien 7A, 7B, die dem Halbleiter-Chip abgewandt sind, möglicherweise unterschiedliche Niveaus auf. Indem das zweite elektrisch leitfähige Material 7B aufgebracht wird, wird möglicherweise eine Seitenwandpassivierung empfindlicher Schichten (z.B. aus Kupfer) erreicht, so dass möglicherweise ein Risiko einer Kupfer-Silizium-(CuSi-)Bildung vermieden wird.
In 5E ist ein abgetrenntes Bauelement 500, das nach einer Trennung des Halbleiter-Wafers 8 gewonnen wird, veranschaulicht, wobei möglicherweise das dielektrische Material 6 über einem Randgebiet auf der rechten bzw. linken Seite der Rückseite des Bauelements 500 angeordnet wird.
6 veranschaulicht schematisch eine Querschnittsansicht eines Bauelements 600 gemäß der Offenbarung. Das Bauelement 600 enthält einen Halbleiter-Chip 1, der eine erste Hauptoberfläche 2 und eine zweite Hauptoberfläche 3 enthält, wobei die zweite Hauptoberfläche 3 die Rückseite des Halbleiter-Chips 1 ist. Die zweite Hauptoberfläche 3 enthält ein erstes Gebiet 4 und ein zweites Gebiet 5, wobei das zweite Gebiet 5 ein Randgebiet der zweiten Hauptoberfläche 3 ist. Eine Materialstruktur 19 des Halbleiter-Chips 1 im ersten Gebiet 4 unterscheidet sich von einer Materialstruktur 20 des Halbleiter-Chips 1 im zweiten Gebiet 5. Das Bauelement 600 aus Figur 6 ähnelt den mit vorher beschriebenen Verfahren hergestellten Bauelementen. In Verbindung mit vorhergehenden Figuren gemachte Ausführungen gelten somit möglicherweise auch für das Bauelement 600.
7 veranschaulicht schematisch eine Querschnittsansicht eines Bauelements 700 gemäß der Offenbarung. Das Bauelement 700 enthält einen Halbleiter-Chip 1, der eine erste Hauptoberfläche 2 und eine zweite Hauptoberfläche 3 enthält, wobei die zweite Hauptoberfläche 3 die Rückseite des Halbleiter-Chips 1 ist. Die zweite Hauptoberfläche 3 enthält ein erstes Gebiet 4 und ein zweites Gebiet 5, wobei das zweite Gebiet 5 ein Randgebiet der zweiten Hauptoberfläche 3 ist. Ein Niveau des ersten Gebiets 4 unterscheidet sich von einem Niveau des zweiten Gebiets 5. In 7 werden die unterschiedlichen Niveaus durch eine Stufe 21 angezeigt. Es versteht sich allerdings, dass ein Unterschied und/oder ein Übergang zwischen den Niveaus der Gebiete möglicherweise von beliebiger Form oder Gestalt ist. Das Bauelement 700 enthält weiterhin ein elektrisch leitfähiges Material 7, das über dem ersten Gebiet 4 angeordnet ist. Das Bauelement 700 aus 7 ist den mit vorher beschriebenen Verfahren hergestellten Bauelementen ähnlich. In Verbindung mit den vorhergehenden Figuren gemachte Ausführungen gelten somit möglicherweise auch für das Bauelement 700.
Während ein besonderes Merkmal oder Aspekt der Erfindung möglicherweise in Hinsicht auf nur eine von mehreren Implementierungen offenbart worden ist, wird möglicherweise ein derartiges Merkmal oder Aspekt mit einem oder mehreren anderen Merkmalen oder Aspekten der anderen Implementierungen kombiniert, wie es möglicherweise für irgendeine gegebene oder besondere Anwendung erwünscht und vorteilhaft ist. Soweit die Begriffe „enthalten“, „aufweisen“, „mit“ oder andere Varianten davon entweder in der ausführlichen Beschreibung oder den Ansprüchen verwendet werden, ist weiterhin beabsichtigt, dass solche Begriffe in ähnlicher Art und Weise einschließend sind wie der Begriff „umfassen“. Auch ist der Begriff „beispielhaft“ lediglich als ein Beispiel gemeint, anstatt als das Beste oder Optimum. Es versteht sich auch, dass hierin aufgezeigt Merkmale und/oder Elemente mit besonderen Abmessungen zueinander der Einfachheit halber und zur Erleichterung des Verständnisses veranschaulicht werden, und dass eigentliche Abmessungen sich möglicherweise wesentlich von den hierin veranschaulichten unterscheiden.
Obwohl spezifische Ausführungsformen hierin veranschaulicht und beschrieben worden sind, versteht es sich für Durchschnittsfachleute, dass möglicherweise die gezeigten und beschriebenen spezifischen Aspekte durch eine Vielzahl von alternativen und/oder äquivalenten Implementierungen ersetzt werden, ohne vom Schutzbereich der vorliegenden Erfindung abzuweichen. Diese Anmeldung soll jedwede Anpassungen oder Varianten der hierin erörterten spezifischen Aspekte abdecken. Es ist demzufolge beabsichtigt, dass diese Erfindung nur durch die Ansprüche und ihre Äquivalente beschränkt ist.

Claims

Bauelement, umfassend: einen Halbleiter-Chip, der eine erste Hauptoberfläche und eine zweite Hauptoberfläche umfasst, wobei die zweite Hauptoberfläche eine Rückseite des Halbleiter-Chips ist, wobei die zweite Hauptoberfläche ein erstes Gebiet und ein zweites Gebiet umfasst, wobei das zweite Gebiet ein Randgebiet der zweiten Hauptoberfläche ist; ein dielektrisches Material, das über dem zweiten Gebiet angeordnet ist; und ein elektrisch leitfähiges Material, das über dem ersten Gebiet angeordnet ist.
Bauelement nach Anspruch 1, wobei die erste Hauptoberfläche wenigstens eines von Folgendem umfasst: ein dotiertes Gebiet, eine elektrische Komponente, und eine integrierte Schaltung.
Bauelement nach Anspruch 1 oder 2, wobei das erste Gebiet eine Fläche aufweist, die wenigstens 80 Prozent einer Gesamtfläche der zweiten Hauptoberfläche ist.
Bauelement nach einem der vorhergehenden Ansprüche, wobei ein Niveau des Halbleiter-Chips im ersten Gebiet sich von einem Niveau des Halbleiter-Chips im zweiten Gebiet unterscheidet.
Bauelement nach einem der vorhergehenden Ansprüche, wobei eine Oberfläche des dielektrischen Materials, die dem Halbleiter-Chip abgewandt ist, und eine Oberfläche des elektrisch leitfähigen Materials, die dem Halbleiter-Chip abgewandt ist, in einer gemeinsamen Ebene angeordnet sind.
Bauelement nach einem der Ansprüche 1 bis 4, wobei eine Oberfläche des dielektrischen Materials, die dem Halbleiter-Chip abgewandt ist, und eine Oberfläche des elektrisch leitfähigen Materials, die dem Halbleiter-Chip abgewandt ist, unterschiedliche Niveaus aufweisen.
Bauelement nach einem der vorhergehenden Ansprüche, das ferner einen Unterschnitt umfasst, der unter dem zweiten Gebiet angeordnet ist.
Bauelement nach einem der vorhergehenden Ansprüche, wobei das dielektrische Material ein Polymer, ein Nitrid, ein Oxid, oder ein Niedertemperaturoxid umfasst.
Bauelement nach einem der vorhergehenden Ansprüche, wobei das dielektrische Material einen Streifen umfasst, der eine Breite zwischen 10 Mikrometer und 30 Mikrometer aufweist.
Bauelement nach einem der vorhergehenden Ansprüche, wobei das elektrisch leitfähige Material eine Metallpaste umfasst.
Bauelement nach einem der vorhergehenden Ansprüche, wobei das elektrisch leitfähige Material einen Stapel aus mehreren elektrisch leitfähigen Schichten umfasst.
Bauelement nach einem der vorhergehenden Ansprüche, wobei der Halbleiter-Chip einen Leistungshalbleiter-Chip umfasst und das elektrisch leitfähige Material an eine Elektrode des Leistungshalbleiter-Chips elektrisch gekoppelt ist.
Bauelement, umfassend: einen Halbleiter-Chip, der eine erste Hauptoberfläche und eine zweite Hauptoberfläche umfasst; wobei die zweite Hauptoberfläche eine Rückseite des Halbleiter-Chips ist; wobei die zweite Hauptoberfläche ein erstes Gebiet und ein zweites Gebiet umfasst, wobei das zweite Gebiet ein Randgebiet der zweiten Hauptoberfläche ist; und wobei sich eine Materialstruktur des Halbleiter-Chips beim ersten Gebiet von einer Materialstruktur des Halbleiter-Chips beim zweiten Gebiet unterscheidet.
Bauelement nach Anspruch 13, wobei die Materialstruktur des Halbleiter-Chips beim ersten Gebiet eine erste kristalline Struktur umfasst und die Materialstruktur des Halbleiter-Chips beim zweiten Gebiet eine zweite kristalline Struktur umfasst, die sich von der ersten kristallinen Struktur unterscheidet.
Bauelement nach Anspruch 13 oder 14, wobei die Materialstruktur des Halbleiter-Chips beim ersten Gebiet im Wesentlichen monokristallin ist und die Materialstruktur des Halbleiter-Chips beim zweiten Gebiet im Wesentlichen polykristallin ist.
Bauelement nach einem der Ansprüche 13 bis 15, das ferner ein elektrisch leitfähiges Material umfasst, das über dem ersten Gebiet angeordnet ist.
Bauelement, umfassend: einen Halbleiter-Chip, der eine erste Hauptoberfläche und eine zweite Hauptoberfläche umfasst, wobei die zweite Hauptoberfläche eine Rückseite des Halbleiter-Chips ist, wobei die zweite Hauptoberfläche ein erstes Gebiet und ein zweites Gebiet umfasst, wobei das zweite Gebiet ein Randgebiet der zweiten Hauptoberfläche ist, und wobei sich ein Niveau des ersten Gebiets von einem Niveau des zweiten Gebiets unterscheidet; und ein elektrisch leitfähiges Material, das über dem ersten Gebiet angeordnet ist.
Verfahren, umfassend: Bereitstellen eines Halbleiter-Wafers, der eine erste Hauptoberfläche und eine zweite Hauptoberfläche umfasst, wobei die zweite Hauptoberfläche eine Rückseite des Halbleiter-Wafers ist; Laserdicing des Halbleiter-Wafers; und nach dem Laserdicing des Halbleiter-Wafers, Anordnen eines elektrisch leitfähigen Materials über der zweiten Hauptoberfläche.
Verfahren nach Anspruch 18, wobei eine erste Hauptoberfläche einen ersten Die, einen zweiten Die, und ein Randgebiet umfasst, das zwischen dem ersten Die und dem zweiten Die angeordnet ist, die zweite Hauptoberfläche ein erstes Gebiet, das gegenüber dem ersten Die und dem zweiten Die angeordnet ist, und ein zweites Gebiet, das gegenüber dem Randgebiet angeordnet ist, umfasst, und das elektrisch leitfähiges Material über dem ersten Gebiet angeordnet ist.
Verfahren nach Anspruch 19, das ferner, vor dem Anordnen des elektrisch leitfähigen Materials, umfasst, ein dielektrisches Material über dem ersten Gebiet und über dem zweiten Gebiet anzuordnen.
Verfahren nach Anspruch 20, das ferner das Erhöhen einer Dichte des dielektrischen Materials über dem zweiten Gebiet umfasst.
Verfahren nach Anspruch 21, wobei das Erhöhen der Dichte des dielektrischen Materials über dem zweiten Gebiet umfasst, das dielektrische Material über dem zweiten Gebiet unter Verwendung von Laserstrahlung zu bearbeiten.
Verfahren nach Anspruch 21 oder 22, das ferner das Entfernen des dielektrischen Materials, das eine erhöhte Dichte aufweist, über dem ersten Gebiet umfasst.
Verfahren nach einem der Ansprüche 20 bis 23, das ferner, vor dem Anordnen des elektrisch leitfähigen Materials, umfasst, Halbleitermaterial vom Halbleiter-Wafer zu entfernen, so dass ein Unterschnitt unter dem zweiten Gebiet gebildet wird.
Verfahren nach Anspruch 24, wobei das elektrisch leitfähige Material über dem ersten Gebiet und über dem zweiten Gebiet angeordnet wird, so dass der Halbleiter-Wafer an der Position des Unterschnitts vom elektrisch leitfähigen Material freigelegt ist.