Nothing Special   »   [go: up one dir, main page]

DE102004007244B4 - Verfahren zur Bildung einer Leiterbahn mittels eines Damascene-Verfahrens unter Verwendung einer aus Kontakten gebildeten Hartmaske - Google Patents

Verfahren zur Bildung einer Leiterbahn mittels eines Damascene-Verfahrens unter Verwendung einer aus Kontakten gebildeten Hartmaske Download PDF

Info

Publication number
DE102004007244B4
DE102004007244B4 DE102004007244A DE102004007244A DE102004007244B4 DE 102004007244 B4 DE102004007244 B4 DE 102004007244B4 DE 102004007244 A DE102004007244 A DE 102004007244A DE 102004007244 A DE102004007244 A DE 102004007244A DE 102004007244 B4 DE102004007244 B4 DE 102004007244B4
Authority
DE
Germany
Prior art keywords
contact
layer
forming
trench
data line
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
DE102004007244A
Other languages
English (en)
Other versions
DE102004007244A1 (de
Inventor
In-Deog Bae
Chang-jin Suwon Kang
Jeong-sic Hwaseong Jeon
Kyeong-Koo Chi
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of DE102004007244A1 publication Critical patent/DE102004007244A1/de
Application granted granted Critical
Publication of DE102004007244B4 publication Critical patent/DE102004007244B4/de
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B99/00—Subject matter not provided for in other groups of this subclass
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/48—Data lines or contacts therefor
    • H10B12/482—Bit lines
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76804—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics by forming tapered via holes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H01L21/76831—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers in via holes or trenches, e.g. non-conductive sidewall liners
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
    • H10B12/0335—Making a connection between the transistor and the capacitor, e.g. plug
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0214—Particular design considerations for integrated circuits for internal polarisation, e.g. I2L
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S438/00—Semiconductor device manufacturing: process
    • Y10S438/978—Semiconductor device manufacturing: process forming tapered edges on substrate or adjacent layers

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Semiconductor Memories (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

Verfahren zur Bildung einer DRAM-Struktur mit einem Speicherknoten und einer Datenleitung mittels eines Damascene-Verfahrens, wobei das Verfahren folgende Verfahrensschritte umfasst:
Ausbilden einer ersten Isolationsschicht (350) über einem Halbleitersubstrat (100);
Bilden eines Kontaktfensters (335) in der ersten Isolationsschicht (350);
Bilden einer ersten Kontaktschicht (700) über der ersten Isolationsschicht (350), wobei die erste Kontaktschicht (700) das Kontaktfenster (335) ausfüllt;
Bilden eines Speicherknotenkontakts (701), der das Kontaktfenster (335) füllt, wobei derselbe elektrisch leitend mit dem Halbleitersubstrat (100) verbunden ist, durch
Bilden eines Photoresistmusters (800) über der ersten Kontaktschicht (700), wobei das Photoresistmuster (800) eine Linienform aufweist mit einer kritischen Abmessung, die enger ist als die obere kritische Abmessung des Kontaktfensters (335), und
Ätzen der ersten Kontaktschicht (700) unter Verwendung des Photoresistmusters (800) als Ätzmaske bis eine Oberfläche der ersten Isolationsschicht (350) exponiert wird, so dass die Bildung eines Speicherknotenkontakts (701) und einer Hartmaske (705) gleichzeitig erfolgt, wobei...

Description

  • HINTERGRUND DER ERFINDUNG
  • Diese Anmeldung beruht auf der Priorität der koreanischen Patentanmeldung Nr. 2003-9359 , angemeldet am 14. Februar 2003.
  • 1. Gebiet der Erfindung
  • Die vorliegende Erfindung betrifft die Struktur eines Kontakts und einer Leiterbahn einer Halbleitervorrichtung und, genauer, ein Verfahren zur Bildung einer Leiterbahn mittels eines Damascene-Verfahrens unter Verwendung einer aus Speicherknotenkontakten gebildeten Hartmaske in einem DRAM mit einer auf einem Kondensator gebildeten Leiterbahn.
  • 2. Erläuterung des Stands der Technik
  • Bei der immer höher werdenden Integration von Halbleitervorrichtungen wird häufig eine vielschichtige Verbindungsstruktur verwendet. Die Verbindungsstruktur schließt Leiterbahnen und Kontakte ein. Zum Beispiel enthält eine Halbleitervorrichtung wie ein DRAM ein Halbleitersubstrat, in dem Elemente wie ein Transistor gebildet werden, eine Leiterbahn, wie eine Datenleitung, wird elektrisch leitend mit einem Kontakt verbunden und ein Kondensator wird auf der Datenleitung gebildet. In diesem Fall wird ein Kondensatorkontakt (oder Speicherknotenkontakt) von der Datenleitung getrennt und verläuft neben der Datenleitung, um den Kondensator mit der Halbleitervorrichtung elektrisch leitend zu verbinden.
  • Allgemein wird, zur Bildung einer Datenleitung mit einem darüber angeordneten Kondensator, eine Capacitor-Over-Bit-Line(COB)-Struktur durch Ausbilden eines Speicherknotenkontakts, der neben der Datenleitung verläuft und elektrisch leitend mit einem darunterliegenden Halbleitersubstrat verbunden ist, gebildet. Die Design-Regeln von Halbleitervorrichtungen, insbesondere von DRAMs, sind jedoch stark herabgesetzt worden, wodurch die Ausbildung einer COB-Struktur schwierig wird.
  • In einer typischen COB-Struktur wird ein Speicherknotenkontakt gebildet, nachdem eine Datenleitung hergestellt wurde. In diesem Fall werden zum Erhalt eines ausreichenden Verfahrensspielraums Abstandshalter an den Seiten der Datenleitung ausgebildet und eine Hartmaske aus Siliziumnitrid (Si3N4) wird auf der Datenleitung erzeugt. Die Abstandshalter und die Hartmaske werden verwendet, so daß ein Speicherknotenkontakt mittels eines selbstjustierenden Verfahrens, self aligned contact (SAC) process, gebildet wird. Im Ergebnis sollte die Hartmaske in einer großen Dicke auf der Datenleitung gebildet werden, um das SAC-Verfahren durchzuführen. Aufgrund der Herabsetzung der Design-Regel für Halbleitervorrichtungen wird es jedoch sehr schwierig eine aus Siliziumnitrid (Si3N4) mit großer Dicke gebildete Hartmaske zu ätzen.
  • Aufgrund der Herabsetzung der Design-Regel für Halbleitervorrichtungen ist im wesentlichen ein ArF-Verfahren während eines photolithographischen Prozesses durchgeführt worden. In dem ArF-Verfahren wird die Dicke einer Photoresistschicht schrittweise herabgesetzt. Als solches ist es sehr schwierig ein Photoresistmuster mit ausreichender Stärke zum Strukturieren einer aus Siliziumnitrid (Si3N4) mit großer Dicke gebildeten Hartmaske auszubilden. Es wird somit sehr schwierig eine Hartmaske mit einer ausreichenden Stärke zur Verwendung in dem SAC-Verfahren auf einer Datenleitung auszubilden.
  • Außerdem erhöht sich die Höhe eines Datenleitungsstapels, wenn eine dicke Hartmaske in dem SAC-Verfahren verwendet wird. Daher kann das Füllen eines Grabens beim Füllen einer dielektrischen Zwischenschicht, interlevel dielectric (ILD) layer, zwischen den Datenleitungen nicht leicht durchgeführt werden. Das bedeutet, daß eine starke Streckung zwischen Datenleitungen auftritt, so daß ein Füllen der Gräben schwie rig wird. Insbesondere, da die Design-Regel der Halbleitervorrichtung auf weniger als 90 nm reduziert wird, wird das Füllen von Gräben schwierig.
  • Zur Ausbildung einer Datenleitung mit einer geringen kritischen Dimension (CD) wurden, da die Design-Regel der Halbleitervorrichtung herabgesetzt wurde, Versuche zur Bildung einer Datenleitung mittels eines Damascene-Verfahrens nach der Ausbildung eines Speicherknotenkontakts (d. h., Kondensatorkontakts) in der US-Patentveröffentlichung Nr. US 2002/0022315 A1 (veröffentlicht am 21. Februar 2002) offenbart. Ein Verfahren zur Bildung einer Datenleitung, welche in einem Kondensatorkontakt auszurichten ist, kann aufgrund des Erhalts eines größeren Verfahrensspielraums sogar eingesetzt werden, wenn die Design-Regel der Halbleitervorrichtungen erheblich reduziert wird.
  • Gemäß der oben beschriebenen Patentveröffentlichung besitzt der obere Abschnitt eines Kondensatorkontakts eine Schutzabdeckung und ist vor dem Damascene-Verfahren geschützt, welches als Standardlithographiegrabenverfahren für eine Datenleitung durchgeführt wird.
  • Da jedoch die Design-Regel für Halbleitervorrichtungen rapide reduziert wurde, wird es schwierig ein Photoresistmuster zum Strukturieren eines Grabens zu einer ausreichenden Dicke zu bilden, welches als Ätzsmaske während eines Ätzverfahrens zur Bildung eines Grabens verwendet werden kann, wie oben beschrieben. Um einen Graben verläßlich zu strukturieren, wenn ein Photoresistmuster als Ätzmaske verwendet wird, sollte das Photoresistmuster in einer ausreichend großen Dicke ausgeführt werden. Wenn jedoch die Design-Regel der Halbleitervorrichtung auf weniger als 90 nm reduziert ist, ist es sehr schwierig ein Photoresistmuster mit einer ausreichenden Dicke zu erzeugen. Insbesondere ist es sehr schwierig eine Photoresistschicht auf eine sehr große Dicke während eines photolithographischen Verfahrens unter Verwendung eines ArF-Belichtungssystems zu Strukturieren, wenn die Design-Regel der Halbleitervorrichtung weniger als 90 nm ist. Außerdem ist es sehr wahrscheinlich, daß das Photoresistmuster kollabiert, wenn dasselbe in einer großen Dicke ausgebildet wird.
  • Weiterhin wird, wie oben beschrieben, ein Verfahren zur Bildung einer Siliziumnitrid-Schicht als Schutzabdeckung auf einem Kondensatorkontakt von Verfahren des Abtragens, Abscheidens und zusätzlichen Ätzens eines Kondensatorkontakts begleitet. Ein Halbleitervorrichtungsherstellungsverfahren als solches wird daher kompliziert, wodurch die Produktivität des Verfahrens gemindert wird.
  • US 6,423,641 B1 offenbart ein Verfahren zum Herstellen selbstjustierender Datenleitungen auf einem Halbleiter-Wafer. Der Halbleiter-Wafer umfasst ein Siliziumträgermaterial, eine Vielzahl von Wortleitungen, die sich auf dem Siliziumträgermaterial befinden und eine erste jede Wortleitung bedeckende dielektrische Schicht. Eine Vielzahl von mit der Oberfläche der ersten dielektrischen Schicht ausgerichteten Datenleitungskontakten werden gebildet. Eine zweite dielektrische Schicht wird auf der Oberfläche des Halbleitersubstrats gebildet, und eine Vielzahl von mit der Oberfläche der zweiten dielektrischen Schicht ausgerichteten Verbindungskontakten werden in der zweiten dielektrischen Schicht gebildet. Teile der zweiten dielektrischen Schicht werden, zum Erhöhen des oberen Teils jedes Verbindungskontakts über die Oberfläche der zweiten dielektrischen Schicht, entfernt. Ein Abstandhalter wird um den oberen Teil jedes Verbindungskontakts gebildet und schließlich werden der obere Teil jedes Verbindungskontakts und der Abstandshalter als Hartmaske zum Bilden einer Vielzahl von Datenleitungen in den zweiten und ersten dielektrischen Schichten verwendet, wobei die Vielzahl von Datenleitungskontakten mit dem jeweils unteren Teil der Datenleitung Kontakt haben.
  • US 6,281,073 B1 offenbart ein Verfahren zum Herstellen einer Halbleitervorrichtung und insbesondere ein Verfahren zum Herstellen einer Datenleitung und eines Kondensators einer DRAM-Zelle. Das Verfahren umfasst einen Schritt des Bildens von Kontaktlöchern auf einer ersten, auf dem Halbleiterträgermaterial gebildeten Isolationsschicht; einen Schritt des Bildens von Steckern in den Kontaktlöchern; einen Schritt des Bildens eines Kontaktlochs in einer auf der ersten Isolationsschicht gebildeten zweiten Isolationsschicht; einen Schritt des Bildens einer Datenleitung und eines dritten Isolationsschichtmusters auf der zweiten Isolationsschicht; einen Schritt des Bildens von Abstandshaltern an den Seitenteilen des dritten Isolationsschichtmusters und den Kontaktlöchern; einen Schritt des Bildens eines vierten Isolationsschichtmusters; einen Schritt des nacheinander Bildens einer dritten leitfähigen Schicht und einer fünften Isolationsschicht; einen Schritt des Entfernens der dritten leitfähigen Schicht und der fünften Isolationsschicht, um die obere Fläche des vierten Isolationsschichtmusters freizulegen; einen Schritt des Entfernens der vierten Isolationsschicht und der fünften Isolationsschicht und einen Schritt des nacheinander Bildens einer sechsten Isolationsschicht und einer vierten leitfähigen Schicht.
  • Mityashita, T. et al., offenbart in „A novel bit-line process using poly-Si masked dual-damascene (PMDD) for 0,13 μm DRAMs and beyond”, Proceedings of IEDM, 2000, pp. 361–364, die Entwicklung einer neuen ”middle-of-line”-(MOL)DRAM-Zelltechnologie, basierend auf einer Polysilizium maskierten Dual-Damascene Wolfram-Datenleitung. Die neuen Technologien, wie randlose rechteckige Metallkontakte, eine wärmebeständiges dreischichtiges Grenzschicht-Metall, gut gesteuerte trocken/nass vertiefte Damascene-Datenleitungen, und eine Niedrigtemperatur LPCVD-Si3N4-Abdeckung für einen Speicherknoten selbstjustierenden Kontakt ermöglichen die MOL-Integration für 0,13 μm DRAMs. Das Verfahren biete eine ausreichende Randausrichtung, eine signifikante Verringerung der Chip-Größe, ebenso wie eine verringerte Wärmebilanz.
  • Dennoch besteht ein Bedürfnis für ein vereinfachtes Verfahren zur Herstellung von Halbleitervorrichtungen, mit dem ein Strukturierungsprozeß zur Bildung eines Grabens zum Einsatz in einem Damascene-Verfahren mit größerer Verläßlichkeit durchgeführt werden kann.
  • ZUSAMMENFASSUNG DER ERFINDUNG
  • Ein Gesichtspunkt der Erfindung betrifft die Bereitstellung eines vereinfachten Verfahrens zur Bildung einer Leiterbahn mittels eines Damascene-Verfahrens, in dem ein Graben für die Leiterbahn verläßlicher strukturiert werden kann, um so die kritische Dimension (CD) einer Leiterbahn herabzusetzen, da die Design-Regel einer Halbleitervorrichtung reduziert ist.
  • Gemäß einer beispielhaften Ausführungsform der vorliegenden Erfindung wird ein Verfahren zur Bildung einer DRAM-Struktur mit einem Speicherknoten und einer Datenleitung mittels eines Damascene-Prozesses bereitgestellt, welches das Bilden einer ersten Isolationsschicht auf einem Halbleitersubstrat umfaßt, Bildung eines Kontaktfensters in der ersten Isolationsschicht und Bilden einer ersten Kontaktschicht auf der ersten Isolationsschicht, die das Kontaktfenster füllt. Die erste Kontaktschicht wird strukturiert und ein Speicherknotenkontakt wird gebildet, der das Kontaktfenster füllt und der elektrisch leitend mit dem Halbleitersubstrat verbunden ist. Ein Photoresistmuster wird über der ersten Kontakschicht gebildet, wobei das Photoresistmuster eine Linienform aufweist mit einer kritischen Abmessung, die enger ist als die obere kritische Abmessung des Kontaktfensters. Die erste Kontaktschicht wird unter Verwendung des Photoresistmusters als Ätzmaske geätzt bis eine Oberfläche der ersten Isolationsschicht exponiert wird, so dass die Bildung eines Speicherknotenkontakts und einer Hartmaske gleichzeitig erfolgt, wobei die Hartmaske aus den Speicherknotenkontakten gebildet wird. Die erste Isolationsschicht wird unter Verwendung der Hartmaske als Ätzmaske zur Bildung eines Grabens in der ersten Isolationsschicht geätzt. Eine Datenleitung wird in dem Graben ausgebildet, die elektrisch leitend mit dem Halbleitersubstrat verbunden ist.
  • Die Datenleitung wird durch Erzeugen einer zweiten Kontaktschicht eines von der ersten Kontaktschicht verschiedenen Materials über dem Graben gebildet und durch selektives Ätzen der zweiten Kontaktschicht, so daß eine Oberfläche der zweiten Kontaktschicht niedriger als ein Eingang des Grabens ist.
  • In wenigstens einer Ausführungsform umfasst das Verfahren das Ausbilden einer zweiten Isolationsschicht, welche die Datenleitung bedeckt. Die zweite Isolationsschicht und die Hartmaske werden sequentiell planarisiert und ein Speicherknoten wird auf dem Speicherknotenkontakt gebildet.
  • In wenigstens einer Ausführungsform umfaßt das Verfahren ferner das Bilden eines Transistors auf dem Halbleitersubstrat, wobei die Datenleitung und der Speicherknotenkontakt jeweils elektrisch leitend mit dem Transistor verbunden sind.
  • Die erste Kontaktschicht wird aus einem leitfähigen Material gebildet, durch welches eine Ätzselektivität gegenüber der ersten Isolationsschicht erhalten werden kann. Zum Beispiel wird zum Erhalt der Ätzselektivität die erste Kontaktschicht aus Polysilizium gebildet und die erste Isolationsschicht aus Siliziumoxid.
  • Die Hartmaske erstreckt sich auf der ersten Isolationsschicht in Form einer Linie und ist mit dem Speicherknotenkontakt verbunden. Die Hartmaske ist in einer kritischen Dimension (CD) ausgebildet, welche enger als eine obere CD des Kontaktfensters ist.
  • Das Strukturieren der ersten Kontaktschicht beinhaltet die Bildung eines Photoresistmusters mit einer Linienform über der ersten Kontaktschicht, welche das Kontaktfenster überlappt, und Ätzen der ersten Kontaktschicht unter Verwendung des Photoresistmusters als Ätzmaske, so daß eine Oberfläche der ersten Isolationsschicht exponiert wird.
  • In wenigstens einer Ausgestaltung umfaßt das Verfahren ferner die Bildung eines Grabenabstandshalters auf einer Seitenwand des Grabens. Der Grabenabstandshalter kann aus Siliziumoxid gebildet sein.
  • Gemäß einer weiteren beispielhaften Ausführungsform der vorliegenden Erfindung wird ein Verfahren zur Bildung DRAM-Struktur mit einem Speicherknoten und einer Datenleitung mittels eines Damascene-Verfahrens bereitgestellt, welches das Bilden einer ersten Isolationsschicht auf einem Halbleitersubstrat umfaßt, Ätzen der ersten Isolationsschicht zur Bildung eines Kontaktfensters und Bilden einer ersten Kontaktschicht über der ersten Isolationsschicht, wobei die Kontaktschicht das Kontaktfenster füllt. Die erste Kontaktschicht wird strukturiert und ein Speicherknotenkontakt wird geformt, der das Kontaktfenster füllt, wobei derselbe elektrisch leitend mit dem Halbleitersubstrat verbunden ist. Ein Photoresistmuster wird über der ersten Kontakschicht gebildet, wobei das Photoresistmuster eine Linienform aufweist mit einer kritischen Abmessung, die enger ist als die obere kritische Abmessung des Kontaktfensters. Die erste Kontaktschicht wird unter Verwendung des Photoresistmusters als Ätzmaske geätzt bis eine Oberfläche der ersten Isolationsschicht exponiert wird, so dass die Bildung eines Speicherknotenkontakts und einer Hartmaske gleichzeitig erfolgt, wobei die Hartmaske aus den Speicherknotenkontakten gebildet wird. Die erste Isolationsschicht wird unter Verwendung der Hartmaske als Ätzmaske zur Bildung eines Grabens kegelgeätzt, wobei der Graben vom Kontaktfenster durch eine Barriere mit schrägen Seitenwänden getrennt ist, und die Barriere aus einem verbleibenden Abschnitt der ersten Isolationsschicht gebildet ist. Eine Datenleitung wird gebildet, die elektrisch leitend mit dem Halbleitersubstrat in dem Graben verbunden ist. Eine zweite Isolationsschicht, welche die Datenleitung überdeckt, wird gebildet. Die zweite Isolationsschicht und die Hartmaske werden sequentiell planarisiert und ein Speicherknoten wird auf dem Speicherknotenkontakt ausgebildet. Das Kontaktfenster wird durch ein Kegelätzverfahren ausgebildet, um so die Breite der Barriere zu erstrecken. In wenigstens einer Ausführungsform umfaßt das Verfahren ferner die Ausbildung eines Grabenabstandshalters auf der Barriere.
  • Gemäß einer weiteren beispielhaften Ausführungsform der vorliegenden Erfindung wird ein Verfahren zur Bildung DRAM-Struktur mit einem Speicherknoten und einer Datenleitung mittels eines Damascene-Verfahrens bereitgestellt, welches die Bildung einer ersten Isolationsschicht auf einem Halbleitersubstrat umfaßt, Kegelätzen der ersten Isolationsschicht zur Bildung eines Kontaktfensters mit geneigten Seitenwänden und Ausbilden einer ersten Kontaktschicht über der ersten Isolationsschicht, wobei die Kontaktschicht das Kontaktfenster füllt. Die erste Kontaktschicht wird strukturiert und ein Speicherknotenkontakt wird gebildet, welcher das Kontaktfenster füllt und elektrisch leitend mit dem Halbleitersubstrat verbunden ist. Ein Photoresistmuster wird über der ersten Kontakschicht gebildet, wobei das Photoresistmuster eine Linienform aufweist mit einer kritischen Abmessung, die enger ist als die obere kritische Abmessung des Kontaktfensters. Die erste Kontaktschicht wird unter Verwendung des Photoresistmusters als Ätzmaske geätzt bis eine Oberfläche der ersten Isolationsschicht exponiert wird, so dass die Bildung eines Speicherknotenkontakts und einer Hartmaske gleichzeitig erfolgt, wobei die Hartmaske aus den Speicherknotenkontakten gebildet wird. Die erste Isolationsschicht wird unter Verwendung der Hartmaske als Ätzmaske zur Bildung eines Grabens kegelgeätzt, wobei der Graben eine geneigte Seitenwand besitzt und von dem Kontaktfenster durch eine Barriere getrennt ist, die aus einem verbleibenden Abschnitt der ersten Isolationsschicht gebildet ist. Eine Datenleitung wird in dem Graben gebildet, wobei dieselbe mit dem Halbleitersubstrat verbunden ist. Eine zweite Isolationsschicht wird gebildet, welche die Datenleitung überdeckt. Die zweite Isolationsschicht und die Hartmaske werden sequentiell planarisiert und ein Speicherknoten wird auf dem Speicherknotenkontakt ausgebildet.
  • Gemäß einer weiteren beispielhaften Ausführungsform der vorliegenden Erfindung wird ein Verfahren zur Bildung DRAM-Struktur mit einem Speicherknoten und einer Datenleitung mittels eines Damascene-Verfahrens bereitgestellt, welches das Bilden einer ersten Isolationsschicht auf einem Halbleitersubstrat einschließt, Ätzen der ersten Isolationsschicht zur Bildung eines Kontaktfensters mit geneigter Seitenwand und Bildung einer Polysiliziumschicht über der ersten Isolationsschicht, wobei die Polysiliziumschicht das Kontaktfenster füllt. Die Polysiliziumschicht wird strukturiert und ein Speicherknotenkontakt wird gebildet, der das Kontaktfenster füllt und welcher elektrisch mit dem Halbleitersubstrat verbunden ist. Ein Photoresistmuster wird über der Polysiliziumschicht gebildet, wobei das Photoresistmuster eine Linienform aufweist mit einer kritischen Abmessung, die enger ist als die obere kritische Abmessung des Kontaktfensters. Die Polysiliziumschicht wird unter Verwendung des Photoresistmusters als Ätzmaske geätzt bis eine Oberfläche der ersten Isolationsschicht exponiert wird, so dass die Bildung eines Speicherknotenkontakts und einer Hartmaske gleichzeitig erfolgt, wobei die Hartmaske aus den Speicherknotenkontakten gebildet wird. Die erste Isolationsschicht wird unter Verwendung der Hartmaske als Ätzmaske zur Ausbildung eines Grabens in der ersten Isolationsschicht geätzt. Eine Ätzbarriere wird aus Titannitrid über den Seitenwänden des Grabens ausgebildet. Eine Wolframschicht wird über der Ätzbarriere gebildet, wobei die Wolframschicht den Graben füllt. Die Wolframschicht wird selektiv geätzt, so daß ein Abschnitt der über den Seitenwänden des Grabens ausgebildeten Ätzbarriere exponiert wird, wobei die Wolframschicht in dem Graben zur Bildung einer elektrisch mit dem Halbleitersubstrat verbundenen Datenleitung abgetragen wird. Der exponierte Abschnitt der Ätzbarriere wird selektiv entfernt. Eine zweite Isolationsschicht wird gebildet, welche die Datenleitung überdeckt. Die zweite Isolationsschicht und die Hartmaske werden planarisiert und eine Speicherknoten wird auf dem Speicherknotenkontakt ausgebildet.
  • Die Ätzbarriere kann sich zum Abdecken über die Hartmaske erstrecken.
  • Gemäß einer weiteren beispielhaften Ausführungsform der vorliegenden Erfindung wird ein Verfahren zur Bildung DRAM-Struktur mit einem Speicherknoten und einer Datenleitung mittels eines Damascene-Verfahrens bereitgestellt, das das Bilden einer ersten Isolationsschicht auf einem Halbleitersubstrat einschließt, Kegelätzen der ersten Isolationsschicht zur Bildung eines Kontaktfensters mit geneigter Seitenwand und Ausbilden einer Polysiliziumschicht über der ersten Isolationsschicht, wobei die Polysiliziumschicht das Kontaktfenster füllt. Die Polysiliziumschicht wird strukturiert und ein Speicherknotenkontakt gebildet, wobei die Polysiliziumschicht das Kontaktfenster füllt und elektrisch leitend mit dem Halbleitersubstrat verbunden ist. Ein Photoresistmuster wird über der Polysiliziumschicht gebildet, wobei das Photoresistmuster eine Linienform aufweist mit einer kritischen Abmessung, die enger ist als die obere kritische Abmessung des Kontaktfensters. Die Polysiliziumschicht wird unter Verwendung des Photoresistmusters als Ätzmaske geätzt bis eine Oberfläche der ersten Isolationsschicht exponiert wird, so dass die Bildung eines Speicherknotenkontakts und einer Hartmaske gleichzeitig erfolgt, wobei die Hartmaske aus den Speicherknotenkontakten gebildet wird. Die erste Isolationsschicht wird unter Verwendung der Hartmaske als Ätzmaske zur Bildung eines Grabens kegelgeätzt, wobei der Graben von dem Kontaktfenster durch eine Barriere mit geneigter Seitenwand getrennt ist und die Barriere aus einem verbleibenden Abschnitt der ersten Isolationsschicht gebildet ist. Eine Ätzbarriere wird aus Titannitrid über den Seitenwänden des Grabens ausgebildet. Eine den Graben füllende Wolframschicht wird über der Ätzbarriere ausgebildet.
  • Die Wolframschicht wird selektiv geätzt, so daß ein Abschnitt der über den Seitenwänden des Grabens ausgebildeten Ätzbarriere exponiert wird und die Wolframschicht wird in dem Graben abgetragen, um eine Datenleitung zu bilden, die elektrisch mit dem Halbleitersubstrat verbunden ist. Der exponierte Abschnitt der Ätzbarriere wird entfernt. Eine zweite Isolationsschicht wird gebildet, die die Datenleitung überdeckt. Die zweite Isolationsschicht und die Hartmaske werden planarisiert und ein Speicherknoten wird auf dem Speicherknotenkontakt gebildet.
  • KURZE BESCHREIBUNG DER FIGUREN
  • Die obigen und weitere Gesichtspunkte und Vorteile der vorliegenden Erfindung werden deutlicher durch die ausführliche Beschreibung bevorzugter Ausführungsformen derselben unter Bezugnahme auf die beigefügten Figuren. Es zeigen:
  • 1A und 1B jeweils einen Querschnitt und eine Draufsicht, welche schematisch einen Schritt der Bildung eines Kontaktfensters für einen Speicherknotenkontakt gemäß einer Ausführungsform der vorliegenden Erfindung erläutern;
  • 2 einen Querschnitt, der einen Schritt des Bildens einer ersten Kontaktschicht zum Füllen eines Kontaktfensters gemäß einer Ausführungsform der vorliegenden Erfindung erläutert;
  • 3A und 3B jeweils einen Querschnitt und eine Draufsicht, welche einen Schritt des Füllens eines Photoresistmusters zum Strukturieren der ersten Kontaktschicht gemäß einer Ausführungsform der Erfindung erläutern;
  • 4A und 4B jeweils einen Querschnitt und eine Draufsicht, welche einen Schritt des Bildens einer Hartmaske gemäß einer Ausführungsform der vorliegenden Erfindung erläutern;
  • 5A und 5B jeweils einen Querschnitt und eine Draufsicht, welche einen Schritt des Bildens eines Grabens gemäß einer Ausführungsform der vorliegenden Erfindung erläutern;
  • 6A und 6B jeweils einen Querschnitt und eine Draufsicht, welche schematisch einen Schritt des Bildens eines Grabens auf einer Barriere gemäß einer Ausführungsform der Erfindung erläutern;
  • 7 einen schematischen Querschnitt, der einen Schritt des Bildens einer zweiten Kontaktschicht zum Füllen des Grabens gemäß einer Ausführungsform der vorliegenden Erfindung erläutert;
  • 8A und 8B jeweils einen Querschnitt und eine Draufsicht, welche schematisch einen Schritt des Zurückätzens der zweiten Kontaktschicht und des Bildens einer Datenleitung gemäß einer Ausführungsform der vorliegenden Erfindung erläutern;
  • 9 einen schematischen Querschnitt, der einen Schritt des Bildens einer vierten Isolationsschicht erläutert, die die Datenleitung gemäß einer Ausführungsform der Erfindung überdeckt;
  • 10A und 10B jeweils einen schematischen Querschnitt und eine Draufsicht, welche einen Schritt des Entfernens einer Hartmaske und des Trennens von Speicherknotenkontakten von einander gemäß einer Ausführungsform der vorliegenden Erfindung erläutern; und
  • 11 einen schematischen Querschnitt, der einen Schritt des Bildens eines Speicherknotens und eines Kondensators auf den Speicherknotenkontakten gemäß einer Ausführungsform der vorliegenden Erfindung erläutert.
  • DETAILLIERTE BESCHREIBUNG BEVORZUGTER AUSFÜHRUNGSFORMEN
  • Die vorliegende Erfindung wird nachfolgend genauer unter Bezugnahme auf die beigefügten Figuren beschrieben, in denen bevorzugte Ausführungsformen der Erfindung dargestellt sind.
  • In verschiedenen beispielhaften Ausführungsformen der vorliegenden Erfindung wird bei der Herstellung einer Halbleitervorrichtung, welche eine capacitor over bit line (COB) Struktur einsetzt, eine Datenleitung mittels eines Damascene-Verfahrens erzeugt, nachdem zur elektrisch leitenden Verbindung eines Kondensators mit einem Halbleitersubstrat verbundene Speicherknotenkontakte gebildet wurden. Beispielhafte Ausführungsformen der vorliegenden Erfindung stellen auch die Bildung einer Hartmaske bereit, welche als Ätzmaske während eines lithographischen Verfahrens des Bildens eines Grabens für eine Datenleitung verwendet wird, wenn die Datenleitung mittels des Damascene-Verfahrens erzeugt wird.
  • In beispielhaften Ausführungsformen der Erfindung wird die Hartmaske aus Speicherknotenkontakten gebildet, wodurch zusätzliche Verfahrensschritte zur Bildung der Hartmaske minimiert werden. Die Bildung der Hartmaske hilft bei der Verminderung der Dicke eines Photoresistmusters für ein lithographisches Verfahren der Grabenbildung. Das heißt, das Photoresistmuster kann in geringerer Dicke ausgebildet werden, so daß der Graben trotz der schnellen Verringerung der Designregel für eine Halbleitervorrichtung auf weniger als 90 nm verlässlich gebildet werden kann.
  • Die Bildung einer Hartmaske erfordert zusätzliche Schritte in einem Verfahren, so daß ein Gesamtverfahren komplizierter werden kann. Ausführungsformen der vorlie genden Erfindung offenbaren die Bildung einer Hartmaske bei der Bildung von Speicherknotenkontakten.
  • Als ein Ergebnis wird die Hartmaske aus einem zur Herstellung von Speicherknotenkontakten verwendeten Material gebildet, wodurch Abscheidungs- und Strukturierungsprozesse zur Bildung der Hartmaske ausgelassen und vermindert werden. Außerdem wird die Hartmaske aus dem Speicherknotenkontakten gebildet, so daß ein Abstandshalter, der bevorzugt auf einer Seitenwand eines Grabens ausgebildet werden kann, um so die isolatorische Trennung zwischen einer Datenleitung und einem Speicherknoten zu verbessern, aus Siliziumdioxid mit einer geringeren Dielektrizitätskonstante als der von Siliziumnitrid gebildet werden kann. Das heißt, ein Schritt des Bildens eines Abstandshalters aus Siliziumnitrid kann zum Erhalt einer Isolierungscharakteristik ausgelassen werden, wodurch eine parasitäre Kapazität zwischen Datenleitungen vermindert wird.
  • Die 1A und 1B sind jeweils ein Querschnitt und eine Draufsicht, welche schematisch einen Schritt des Bildens eines Kontaktfensters 335 für einen Speicherknotenkontakt gemäß einer Ausführungsform der vorliegenden Erfindung erläutern.
  • Bezugnehmend auf die 1A und 1B ist zum elektrisch leitenden Verbinden eines Sustrats 100 mit einem Kondensator, ein Kontaktfenster 335 zur Ausbildung eines mit einem Speicherknoten elektrisch leitend verbundenen Speicherknotenkontakts gebildet. Derzeit wird eine COB-Struktur allgemein in einer Halbleitervorrichtung verwendet, wie in einem DRAM. In der vorliegenden Erfindung wird die Bildung eines Speicherknotenkontakts zuerst vor der Bildung einer Datenleitung ausgeführt.
  • Gemäß einer Ausführungsform der vorliegenden Erfindung wird ein Gate-Stapel 200 auf dem Halbleitersubstrat 100 ausgebildet, um so einen Transistor zu bilden. Der Gate-Stapel 200 schließt Kontaktschichten ein, welche Gates 230 und 250 bilden. Die Gates 230 und 250 können jeweils z. B. aus einer Siliziumschicht und einer Metallsilizidschicht, wie z. B. einer leitfähigen Polysiliziumschicht und einer Wolframsilizidschicht hergestellt werden. In dieser Ausführungsform kann eine abdeckende Isolationsschicht auf den Gates 230 und 250 ausgebildet sein und ein Gate-Abstandshalter 270 kann an den Seiten der Gates 230 und 250 gebildet sein. Ein Drain/Source-Bereich wird an der Stelle des Halbleitersubstrats 100 angrenzend an die Gates 230 und 250 ausgebildet, wo ein Transistor gebildet werden soll.
  • Eine erste Isolationsschicht (nicht dargestellt) zur Isolierung kann zwischen den Gate-Stapeln 200 ausgebildet sein und eine Vielzahl von leitfähigen Feldern 410 und 450 können ausgebildet sein, die durch die erste Isolationsschicht verlaufen. Die leitfähigen Felder 410 und 450 sind gebildet, um so einer Enge eines Verfahrens vorzubeugen, welche auftreten kann, da die Designregel für Halbleitervorrichtungen reduziert ist. Die leitfähigen Felder 410 und 450 können aus einer Vielzahl leitfähiger Materialien hergestellt sein, wie z. B. leitfähigem Polysilizium. Außerdem können die leitfähigen Felder 410 und 450 gleichzeitig gebildet werden und eine Vielzahl leitfähiger Felder kann während eines einzelnen Verfahrensschritts in ihren korrekten Positionen plaziert werden. Trotzdem können die leitfähigen Felder 410 und 450 in erste leitfähige Felder 410 und zweite leitfähige Felder 450 gemäß der Art der Vorrichtung der Datenleitung unterteilt werden, welche später elektrisch leitend mit den leitfähigen Feldern 410 und 450 verbunden werden.
  • Die ersten leitfähigen Felder 410 können eine elektrisch leitende Verbindung zwischen einer Datenleitung, die später gebildet wird, und dem Halbleitersubstrat 100 bilden und die zweiten leitfähigen Felder 450 eine elektrisch leitende Verbindung zwischen einem Kondensator, der später gebildet wird, und dem Halbleitersubstrat 100. Die leitfähigen Felder 410 und 450 sind jeweils entsprechend ihrer Positionen mit Drain- oder Source-Bereichen verbunden.
  • Eine zweite Isolationsschicht 330 ist auf der ersten Isolationsschicht ausgebildet. Die erste Isolationsschicht und die zweite Isolationsschicht 230 können aus einem isolierendem Material hergestellt werden, wie z. B. Siliziumoxid. Die zweite Isolationsschicht 230 ist in einer Dicke von ungefähr 150 nm (1500 Å) ausgebildet. In dieser Ausführungsform wird, nachdem die zweite Isolationsschicht 330 gebildet ist, ein erster Kontakt 510 gebildet, der durch die zweite Isolationsschicht 330 verläuft und elektrisch leitend mit dem ersten leitfähigen Feld 410 verbunden ist. Der erste Kontakt 510 stellt zusammen mit den ersten leitfähigen Feldern 410 eine elektrisch leitende Verbindung zwischen der Datenleitung und dem Halbleitersubstrat 100 bereit. Somit entspricht der erste Kontakt 510 einem Direktkontakt (DC). Als ein Ergebnis ist die Datenleitung mit dem ersten Kontakt 510 verbunden und die zweite Isolationsschicht 330 isoliert die Datenleitung von dem unteren, ersten leitfähigen Feld 410.
  • Ein Kontaktfenster zum Exponieren des ersten leitfähigen Felds 410 wird durch selektives Ätzen der zweiten Isolationsschicht 330 gebildet, wobei eine Kontaktschicht zum Füllen des Kontaktfensters gebildet und die Kontaktschicht mittels eines Mustergebungsverfahrens, wie Planarisieren, strukturiert wird, wodurch der erste Kontakt 510 gebildet wird. Diese Ausführungsform kann ein zur Bildung des zweiten Kontakts 510 verwendetes leitfähiges Material Wolfram (W) sein. Wenn der erste Kontakt 510 unter Verwendung einer Wolframschicht ausgebildet wurde, kann ferner eine Titan/Titannitrid-(Ti/TiN)-Schicht auf der Wolframschicht als Ätzbarriere oder Polierstopper ausgebildet werden.
  • Nachdem der erste Kontakt 510, welcher durch die zweite Isolationsschicht 330 verläuft, wie in 1A gebildet ist, wird eine erste Ätzbarriere 610 gebildet, die den ersten Kontakt 510 überdeckt. Die erste Ätzbarriere 610 ist ausgebildet, um während eines Ätzverfahrens zur Bildung eines Grabens einen Punkt zum Beenden des Ätzens zu ermitteln. Somit kann die erste Ätzbarriere 610 aus einem zur Bildung einer dritten Isolationsschicht 350 verwendeten Material hergestellt sein, wie z. B. ein Isolationsmaterial wie Siliziumnitrid, womit eine ausreichende Ätzselektivität gegenüber Siliziumoxid erhalten werden kann. Die Siliziumnitridschicht kann bis zu einer Dicke von ungefähr 50 nm (500 Å) gebildet werden. Wie später beschrieben wird, kann die erste Ätzbarriere 610 durch steuern eines Ätzverfahrens zur Bildung des Grabens die kritische Dimension (CD) eines Grabens erreichen. Nachdem die erste Ätzbarriere 610 gebildet wurde, wird die dritte Isolationsschicht 350 auf der ersten Ätzbarriere 610 ausgebildet. Die dritte Isolationsschicht 350 wird in einer Dicke ausgebildet, bei der ein Kondensator in einer herkömmlichen COB-Struktur ausgebildet werden kann. Das heißt, der Kondensator wird später auf der dritten Isolationsschicht 350 gebildet. Die dritte Isolationsschicht 350 kann aus einer Vielzahl von isolierenden Materialien gebildet werden. Die dritte Isolationsschicht 350 kann jedoch bevorzugt aus einem isolierenden Material hergestellt werden, durch das eine Ätzselektivität gegenüber einem zur Bildung eines Speicherknotenkontakts verwendeten Materials erhalten wird, wobei der Speicherknotenkontakt später gebildet wird. Zum Beispiel kann die dritte Isolationsschicht 350 aus Siliziumoxid in einer Dicke von ungefähr 250 nm (2500 Å) ausgebildet werden.
  • Nachdem die dritte Isolationsschicht 350 gebildet wurde, wird durch selektives Ätzen der dritten Isolationsschicht 350 ein Kontaktfenster zur Exponierung des zweiten leitenden Feldes 450 gebildet. In diesem Fall kann der Schritt des Bildens des Kontaktfensters 335 mittels eines kleinen Kontaktätzverfahrens ausgeführt werden.
  • Zum Beispiel werden, nachdem ein Photoresistmuster (nicht dargestellt) zum Exponieren eines Abschnitts der dritten Isolationsschicht 350 mittels eines photolithographischen Verfahrens gebildet wurde, der exponierte Abschnitt der dritten Isolationsschicht 350 und der darunterliegenden zweiten Isolationsschicht 330 unter Verwendung des Photoresistmusters als Ätzmaske selektiv geätzt, wodurch das Kontaktfenster 335 gebildet wird. In diesem Fall kann ein Ätzverfahren zur Bildung des Kontaktfensters 335 unter Verwendung einer Hartmaske durchgeführt werden. Die Hartmaske kann aus Polysilizium hergestellt sein.
  • Obwohl der Schritt des Bildens des Kontaktfensters 335 als kleines Kontaktätzverfahren ausgeführt werden kann, kann ein durch die Verminderung der Design Regel erforderlich gewordener ausreichender Verfahrensspielraum erhalten werden, weil der Schritt des Bildens des Kontaktfensters 335 ausgeführt wird, bevor die Datenleitung hergestellt wird.
  • Die zweiten und dritten Isolationsschichten 330 und 350 werden zur Bildung des Kontaktfensters 350 auf eine Dicke von ungefähr 300 bis 400 nm (3000 bis 4000 Å) geätzt. Andererseits, beträgt die Dicke der zweiten und dritten Isolationsschichten 330 und 350 ungefähr 500 bis 550 nm (5000 bis 5500 Å), wenn ein herkömmliches Datenleitungsselbsausrichtungskontakt-(SAC)-Verfahren durchgeführt wird, weil eine sehr hohe Abdeckschicht auf der Datenleitung ausgebildet sein sollte. Somit kann bei dem Verfahren gemäß der vorliegenden Ausführungsform der Erfindung eine große Grundöffnung des Kontaktfensters 335 erhalten werden.
  • Ein Ätzverfahren zur Ausbildung des Kontaktfensters 335 wird bevorzugt als Kegelätzverfahren ausgeführt. Wie später beschrieben wird, ist der Grund hierfür, daß eine Barriere, durch die das Kontaktfenster 335 von dem Graben getrennt werden kann, sich selbst ausbilden kann.
  • Gemäß der vorliegenden Ausführungsform kann z. B. eine ausreichende kritische Dimension (CD) des Kontaktfensters 335 von mindestens größer als 42 nm erhalten werden, sogar wenn die Design-Regel 82 nm ist und der Schritt des bildens des Kontaktfensters 335 mittels eines Kontaktverfahrens mit einer Design-Regel von 100 nm ausgeführt wird. Umgekehrt ist es schwierig eine kritische Grunddichte (CD) des Kontaktfensters 335 größer als 35 nm zu erhalten, wenn eine Datenleitung wie im Stand der Technik gebildet wird, wenn eine Design-Regel 82 nm ist. Außerdem kann eine kritische Grunddichte (CD) des Kontaktfensters 335 nur erhalten werden, wenn das Kontaktfenster 335 mittels eines Kontaktverfahrens gebildet wird, welches mit einer Design-Regel kleiner als 100 nm ausgeführt wird. Dies ist der Fall, weil in dem Stand der Technik ein Kontaktfenster durch das Datenleitungs-SAC-Verfahren geätzt wird, was es sehr schwierig macht den Grund des Kontaktfensters zu öffnen, da die Design-Regel rapide reduziert ist.
  • In der oben beschriebenen Ausführungsform kann eine ausreichende kritische Grunddichte (CD) des Kontaktfensters 335 erhalten werden, obwohl ein Ätzverfahren zur Bildung des Kontaktfensters 335 als Kegelätzverfahren durchgeführt wird. Im Fall einer Design-Regel von ungefähr 90 nm kann ein obere CD des Kontaktfensters 335 ungefähr 121 nm sein und eine kritische Grunddichte (CD) des Kontaktfensters 335 kann ungefähr 85 nm sein.
  • 2 ist ein Querschnitt, der schematisch einen Schritt des Bildens einer ersten Kontaktschicht 700 zum Füllen des Kontaktfensters 335 gemäß einer Ausführungsform der vorliegenden Erfindung erläutert.
  • Bezugnehmend auf 2 wird eine erste Kontaktschicht 700 zum Füllen des Kontaktfensters 335 auf der dritten Isolationsschicht 350 ausgebildet. In dieser Ausführungsform kann die erste Kontaktschicht 700 zu einer Dicke ausgebildet werden, mit der das Kontaktfenster 335 gefüllt werden kann, so daß z. B. die Dicke eines Abschnitts, welcher sich über die dritte Isolationsschicht 350 erstreckt, ungefähr 100–150 nm (1000–1500 Å) sein kann.
  • In dieser Ausführungsform kann die das Kontaktfenster 335 füllende erste leitfähige Schicht 700 abgeschieden sein, um so einen zweiten Kontakt zu bilden, z. B. einen Speicherknotenkontakt oder einen verborgenen Kontakt bzw. buried contact (BC). Außerdem ist die erste Kontaktschicht 700 so ausgebildet, daß sie eine Hartmaske zur Erzeugung eines Grabens für eine Datenleitung auf der dritten Isolationsschicht 350 bildet. Die erste Kontaktschicht 700 sollte somit aus einem leitfähigen Material mit ausreichender Leitfähigkeit hergestellt sein, um so einen zweiten, elektrisch leitend mit dem zweiten leitfähigen Feld 450 verbundenen Kontakt zu bilden. Ferner wird die erste Kontaktschicht 700 bevorzugt aus einem Material gebildet, mittels dem eine ausreichende Ätzselektivität gegenüber dem zur Bildung der dritten Isolationsschicht 350 verwendeten Siliziumoxid erhalten werden kann, um es als Hartmaske zu verwenden.
  • Die erste Kontaktschicht 700 kann aus leitfähigem Polysilizium hergestellt werden, da dieses Material z. B. eine ausreichende Ätzselektivität gegenüber Siliziumoxid besitzt. Nachdem die Polysiliziumschicht als die erste Kontaktschicht 700 abgeschieden wurde, wird die Oberfläche der Polysiliziumschicht durch Ätzen oder chemisch-mechanisches Polieren (CMP) planarisiert. Dieses Planarisierungsverfahren kann so ausgeführt werden, daß ein größerer Auflösungsspielraum während eines nachfolgenden Photolithographieprozesses erhalten wird.
  • Die 3A unde 3B sind jeweils ein Querschnitt und eine Draufsicht, welche einen Schritt der Bildung eines Photoresistmusters 800 zum Strukturieren der ersten Kontaktschicht 700 gemäß einer Ausführungsform der vorliegenden Erfindung schematisch erläutern.
  • Bezugnehmend auf die 3A und 3B wird die erste Kontaktschicht 700 strukturiert, wodurch ein Photoresistmuster 800 ausgebildet wird, das selektiv einen Abschnitt der ersten Kontaktschicht 700 überdeckt, das sich über die dritte Isolationsschicht 350 erstreckt. Das Photoresistmuster 800 wird zum Strukturieren der Hartmaske ausgebildet, die ihrerseits zur Erzeugung eines Grabens für eine Datenleitung auf der dritten Isolationsschicht 350 erzeugt wird. Das Photoresistmuster 800 kann somit in Form einer umgekehrten Datenleitung, reverse bit line (B/L), ausgebildet werden.
  • Da das reverse B/L-Muster ein Linienmuster ist, kann ein ausreichender Auflösungsspielraum des photolithographischen Prozesses erhalten werden. Somit kann ein Photoresistmuster sogar präzise geformt werden, wenn die Design-Regel herabgesetzt ist. Das Photoresistmuster 800 kann ein enges Muster sein, wie z. B. ein Muster mit einer oberen CD geringer als der des Kontaktfensters 335 für einen Speicherknotenkontakt. Wenn das Photoresistmuster 800 auf eine enge CD strukturiert ist, kann die CD der Datenleitung unter Verwendung eines größeren Prozeßspielraums gesteuert werden. Das Photoresistmuster 800 kann so ausgebildet werden, daß es eine CD von ungefähr 80 nm aufweist.
  • Die 4A und 4B sind jeweils ein Querschnitt und eine Draufsicht, welche einen Schritt des Bildens einer Hartmaske 705 gemäß einer Ausführungsform der vorliegenden Erfindung schematisch erläutern.
  • Bezugnehmend auf die 4A und 4B wird ein Abschnitt der Kontaktschicht (700 in 3A), welche durch das Photoresistmuster 800 exponiert wurde, selektiv unter Verwendung des Photoresistmusters (800 in 3A) als Ätzmaske geätzt. In diesem Fall sollte die Oberfläche der dritten Isolationsschicht 350 unter der ersten Kontaktschicht 700 durch das Ätzverfahren exponiert werden. Auf diese Weise wird eine Hart maske 705 mit einer länglichen, linienartigen Form aus der ersten Kontaktschicht 700 gebildet. Die Hartmaske 705 wird auf einem Abschnitt der Kontaktschicht 700 zum Füllen des Kontaktfensters 335 angeordnet, d. h., auf einem Speicherknotenkontakt oder einem zweiten Kontakt 701. Wenn die CD des Photoresistmusters 800 kleiner als die des Kontaktfensters 335 ist, wird auch der Abschnitt der ersten Kontaktschicht 700 zum Füllen des Kontaktfensters 335 exponiert, d. h., ein Abschnitt der Oberfläche des zweiten Kontakts 700.
  • Die Hartmaske 705 wird mit länglicher, linienartiger Form mit einer CD von ungefähr 80 nm mittels eines Ätzverfahrens erzeugt, bei dem das Photoresistmuster 800 als Ätzmaske verwendet wird. Das Photoresistmuster 800 wird zu einer Dicke ausgebildet, bei der die Hartmaske 705 strukturiert werden und somit in einer relativ geringen Dicke ausgebildet werden kann. Somit kann das Photoresistmuster 800 mit einer ausreichenden Verläßlichkeit mittels eines Photolithographieverfahrens unter Verwendung einer ArF-Lichtquelle erzeugt werden, die bei Design-Regeln unterhalb 90 nm eingesetzt werden.
  • Ferner kann die Hartmaske 705 selbstgebildet werden, wenn der Speicherknotenkontakt, d. h. der zweite Kontakt 701, gebildet wird.
  • Die 5A und 5B sind jeweils ein Querschnitt und eine Draufsicht, welche einen Schritt des Bildens eines Grabens 337 gemäß einer Ausführungsform der vorliegenden Erfindung schematisch erläutern.
  • Bezugnehmend auf die 5A und 5B wird ein exponierter Abschnitt der dritten Isolationsschicht 350 unter Verwendung der Hartmaske 705 als Ätzmaske selektiv zur Bildung eines Grabens 337 geätzt. In diesem Fall ist die Oberfläche des Speicherknotenkontakts außerhalb der Hartmaske 705 exponiert, d. h. die Oberfläche des zweiten Kontakts 701 kann als Ätzmaske fungieren. Das Ätzverfahren zur Bildung des Grabens 337 kann in einem Zustand durchgeführt werden, in dem ein Abschnitt des Photoresistmusters 800 auf der Hartmaske 705 verbleibt oder dieselbe kann nach Ent fernen des Photoresistmusters durch Veraschen und ein Stripping-Verfahren gebildet werden.
  • Das Ätzverfahren zur Bildung des Grabens 337 und der Hartmaske 705 wird bevorzugt als Kegelätzverfahren durchgeführt. Der Prozeßspielraum zwischen dem zweiten Kontakt 701 und der unteren leitfähigen Fläche 450 ist ungefähr 43–48 nm. Die Boden-CD des Grabens 337 ist bevorzugt enger als eine obere CD des Grabens 337, so daß der Graben 337 mit einem ausreichenden Abstand von dem zweiten leitfähigen Feld 450 getrennt oder isoliert ist, wobei der Prozeßspielraum zwischen dem zweiten Kontakt 701 und dem zweiten leitfähigen Feld 450 berücksichtigt wird. Außerdem wird das Ätzverfahren zur Bildung des Grabens 337 bevorzugt als Kegelätzverfahren durchgeführt, um so einen ausreichenden Isolations- oder Trennungsabstand zwischen dem Graben 337 und dem zweiten Kontakt 701 zu erhalten.
  • Ein Abstand zwischen den Hartmasken 705 kann ungefähr 85 nm betragen, wenn die Design-Regel ungefähr 82 nm ist. Somit kann die obere CD des unter Verwendung der Hartmaske 705 gebildeten Grabens 337 ungefähr 85 nm betragen. Zur Bildung einer Barriere mit einer ausreichenden Dicke zwischen dem zweiten Kontakt 701 und dem Graben 337 und zur Trennung des Grabens 337 von dem zweiten leitfähigen Feld 450 in einem ausreichenden Abstand kann die kritische Grunddichte (CD) des Grabens 337 enger als 64 nm sein, welches enger als die obere CD des Grabens 337 ist.
  • Der Graben 337 und das Kontaktfenster 335 werden mittels eines Kegelätzverfahrens gebildet, so daß eine Barriere 351 aus einem Abschnitt der dritten Isolationsschicht 350 gebildet werden kann, wobei ein Raum zwischen dem Graben 337 und dem zweiten Kontakt 701 verbleibt. Die Breite der Barriere 351 erhöht sich nach unten. Die Barriere 351 kann in einer Dicke von mehr als ungefähr 30 nm am Boden des Grabens 337 ausführt sein. Die den Graben 337 füllende Datenleitung und der zweite Kontakt 701, d. h. der Speicherknotenkontakt, können somit elektrisch durch die Barriere 351 in ausreichendem Abstand voneinander getrennt werden.
  • Kegelätzverfahren werden bevorzugt zur Bildung des Grabens 337 und/oder des Kontaktfensters 335 verwendet, so daß die Barriere 351 zwischen der den Graben 337 füllenden Datenleitung und dem das Kontaktfenster 335 füllenden zweiten Kontakt selbstgebildet wird. Somit kann eine Isolierung zwischen der Datenleitung und dem zweiten Kontakt 701 verläßlich erhalten werden.
  • Ein Ätzverfahren zur Bildung des Grabens 337 wird durch die unter der dritten Isolationsschicht 350 gebildeten Ätzbarriere 610 gestoppt und ein exponierter Abschnitt der ersten Ätzbarriere 610 wird durch Veraschungs- und Stripping-Verfahren selektiv entfernt. Als Ergebnis ist der untere erste Kontakt 510 gegenüber dem Graben 337 exponiert. Da das Ätzverfahren relativ einheitlich durch die erste Ätzbarriere 610 gestoppt werden kann, hilft die Bildung der ersten Ätzbarriere 610 bei der Aufrechterhaltung der Uniformität der Boden-CD des Grabens 337.
  • Die 6A und 6B sind jeweils ein Querschnitt und eine Draufsicht, welche schematisch einen Schritt des Bildens eines Grabens 337 auf einer Barriere 351 gemäß einer Ausführungsform der vorliegenden Erfindung erläutern.
  • Bezugnehmend auf die 6A und 6B wird optional ein Grabenabstandshalter 370 auf der Barriere 351 ausgebildet. Der Grabenabstandshalter 370 kann so ausgebildet sein, daß er die Verläßlichkeit der Trennung des Grabens 337 und des Kontaktfensters 335 durch die Barriere 351 verbessert. Eine Abstandsschicht wird auf der Seitenwand des Grabens 337 und der Barriere 351 in linearer Form und abgeschieden und anisotrop geätzt, wodurch der Grabenabstandshalter 370 gebildet wird.
  • Der Grabenabstandshalter 370 kann aus einem isolierenden Material gebildet werden, wie z. B. Siliziumnitrid oder Siliziumoxid. Der Grabenabstandshalter 370 wird bevorzugt aus einem isolierenden Material mit einer relativ niedrigen Dielektrizitätskonstante gebildet, wie Siliziumoxid, um so eine parasitäre elektrostatische Kapazität zwischen den Datenleitungen, die später in dem Graben 337 ausgebildet werden, zu minimieren. Der Grabenabstandshalter 370 kann nicht erforderlich sein, wenn die Barriere 351 in ausreichender Dicke gehalten wird und zwischen der Datenleitung (oder dem Graben 337) und dem zweiten Kontakt 701 in einem ausreichenden Abstand isoliert und trennt.
  • 7 ist ein Querschnitt, der einen Schritt des Bildens einer zweiten Kontaktschicht 950 zum Füllen des Grabens 337 gemäß einer Ausführungsform der vorliegenden Erfindung schematisch erläutert.
  • Bezugnehmend auf 7 wird zur Bildung einer Datenleitung in dem Graben 337 eine zweite Kontaktschicht 950 gebildet, die den Graben 337 füllt. Die zweite Kontaktschicht 950 kann aus einem leitfähigen Material hergestellt sein, wie z. B. Wolfram (W), um so den durch rapide Herabsetzung der Design-Regel hervorgerufenen Widerstand der Datenleitung zu steuern. Die Wolframschicht kann in einer Dicke ausgebildet werden, bei der der Graben 337 gefüllt werden kann, z. B. bei einer Dicke von 150 nm.
  • Bevor die zweite Kontaktschicht 950 gebildet wird, kann eine zweite Ätzbarriere 910 einschließlich einer TiN-Schicht weiter als Grundierungsschicht für die zweite Kontaktschicht 950 gebildet werden. Bevorzugt ist die zweite Ätzbarriere 910 einschließlich der TiN-Schicht eine Ti/TiN-Schicht. Wenn die zweite Kontaktschicht 950 eine Wolframschicht ist, wird die Ätzbarriere 910 als Ätzstopper bei der Durchführung eines Rückätzprozesses verwendet, um so die Wolframschicht als Datenleitung zu strukturieren. Da die zweite Kontaktschicht 950 tief in dem Graben 337 aufgenommen ist und die Datenleitung bildet, wird die zweite Ätzbarriere 910 als Schicht, die einem Ätzen vorbeugt, was verhindert, daß der zweite Kontakt 701 während des Rückätzverfahrens beschädigt wird.
  • Die 8A und 8B sind jeweils ein Querschnitt und eine Draufsicht, die schematisch einen Schritt des Rückätzens der zweiten Kontaktschicht 950 und des Bildens einer Datenleitung 951 gemäß einer Ausführungsform der vorliegenden Erfindung erläutern.
  • Bezugnehmend auf die 8A und 8B wird die zweite Kontaktschicht (950 in 7) zurückgesetzt und tief in den Graben 337 aufgenommen, wodurch die Datenlei tung 951 gebildet wird. In diesem Fall wird das Rückätzverfahren so ausgeführt, daß die zweite Kontaktschicht 950 geätzt wird, während eine ausreichende Ätzselektivität gegenüber der zweiten Ätzbarriere (910 in 7) gewährleistet ist. Vor der Durchführung des Rückätzverfahrens kann ein Schritt des chemisch-mechanischen Polierens (CMP) der zweiten Kontaktschicht 950 weiterhin durchgeführt werden. Die Dicke der zweiten Kontaktschicht 950 kann mittels Durchführung des CMP-Verfahrens weiter reduziert werden.
  • Das Rückätzverfahren kann ein Naßätzverfahren unter Verwendung von Säure sein. Während des Naßätzverfahrens wird die als zweite Kontaktschicht 950 verwendete Wolframschicht in Bezug auf die als zweite Ätzbarriere 910 verwendete TiN-Schicht selektiv geätzt. Alternativ kann das Rückätzverfahren auch ein Trockenätzverfahren sein. In diesem Fall wird die als die zweite Kontaktschicht 950 verwendete Wolframschicht unter Verwendung eines Ätzgases einschließlich SF6 geätzt. Die als zweite Ätzbarriere 910 verwendete TiN-Schicht besitzt eine Ätzselektivität gegenüber dem Ätzgas.
  • Die TiN-Schicht wird als zweite Ätzbarriere 910 für die Wolframschicht gebildet, so daß die Datenleitung 951 durch selektives Ätzen und Abtragen der Wolframschicht gebildet werden kann. Nachfolgend wird ein Abschnitt der zweiten Ätzbarriere 910, welche als Ätzbarriere oder als Schicht zum Vermeiden eines Ätzens verwendet wird und durch Abtragung der Wolframschicht exponiert wird, mittels eines Trockenätzverfahrens unter Verwendung eines CFx-Gases entfernt. Somit werden der untere Teil der Barriere 351 oder des Grabenabstandshalters 370 und der Hartmaske 705 exponiert.
  • Durch Bilden der Datenleitung 951 kann die CD der Datenleitung 951 so kontrolliert bzw. gesteuert werden, daß sie einer CD des Grabens 337 entspricht. Außerdem kann die Dicke der Datenleitung 951 durch die Höhe der zweiten Kontaktschicht herabgesetzt werden.
  • 9 ist ein Querschnitt, der schematisch einen Schritt des Bildens einer vierten Isolationsschicht 390 erläutert, der die Datenleitung 951 gemäß einer Ausführungsform der vorliegenden Erfindung überdeckt.
  • Bezugnehmend auf 9 wird die vierte Isolationsschicht 390, welche die Datenleitung 951 überdeckt gebildet, die wiederum mittels eines Rückätzverfahrens und Abtragens der zweiten Kontaktschicht (950 in 7) gebildet wird. In diesem Fall wird die vierte Isolationsschicht 390 bevorzugt zu einer Dicke ausgebildet, bei der ein Spalt des Grabens 337 gefüllt werden kann. Außerdem ist die vierte Isolationsschicht 390 aus Siliziumoxid gebildet.
  • Die 10A und 10B sind jeweils ein Querschnitt und eine Draufsicht, welche schematisch einen Schritt des Entfernens einer Hartmaske 705 und Trennens von zweiten Kontakten 701 voneinander erläutert.
  • Bezugnehmend auf die 10A und 10B wird die gesamte Oberfläche der vierten Isolationsschicht 390 planarisiert, wodurch die Hartmaske 705 entfernt wird. Zum Beispiel wird die gesamte Oberfläche der vierten Isolationsschicht 390 in einem CMP-Verfahren bearbeitet, wodurch die Hartmaske 705 entfernt und ein Abschnitt der unter der Hartmaske 705 gebildeten dritten Isolationsschicht 350 exponiert wird. Durch die Entfernung der Hartmaske 705 wird der zweite Kontakt 701 von jedem Kontaktfenster 335 getrennt. Außerdem ist die vierte Isolationsschicht 390 in der Form einer Abdeckungsschicht, die die Datenleitung 951 überdeckt, strukturiert.
  • Da die vierte Isolationsschicht 390 als Abdeckungsschicht wirkt, wenn ein Metallkontakt (MC) während eines nachfolgendes Verfahrensschrittes ausgebildet wird, wird die Öffnungsfähigkeit des MC verbessert. Ein eine MC-Aufnahmefläche, die durch den Metallkontakt (MC) exponiert wird, kann zusammen mit der Datenleitung 951 gebildet werden. Eine dicke Abdeckungsschicht, welches eine Siliziumnitridschicht ist, wird nicht auf der Datenleitung 951 gebildet und somit wird der MC leicht exponiert.
  • 11 ist ein Querschnitt, der schematisch einen Schritt des Bildens eines Speicherknotens 750 auf einem zweiten Kontakt 701 gemäß einer Ausführungsform der vorliegenden Erfindung erläutert.
  • Bezugnehmend auf 11 kann ein Speicherknoten 750 eines mit dem zweiten Kontakt 701 elektrisch verbundenen Kondensators in der Form eines Zylinders ausgebildet werden. Danach wird ein Kondensator durch Abscheiden einer dielektrischen Schicht (nicht dargestellt) und eines Plattenknotens gebildet, wodurch eine COB-Struktur vervollständigt wird.
  • Gemäß wenigstens einer Ausführungsform der vorliegenden Erfindung wird die Design-Regel einer Halbleitervorrichtung vermieden auf unter weniger als 0,1 μm reduziert zu werden, wodurch eine Datenleitung in einer COB-Struktur verläßlich gebildet werden kann. Die Datenleitung wird gemäß einem Damascene-Verfahren gebildet, nach dem ein als Speicherknotenkontakt verwendeter zweiter Kontakt gebildet wurde, so daß eine elektrisch leitende Verbindung zwischen einem zweiten Kontakt und einem darunterliegenden Halbleitersubstrat verläßlich ausgebildet werden kann. Das heißt, wenn ein Kontaktfenster für den zweiten Kontakt gebildet wird, wird dasselbe in einem Zustand gebildet, in dem die Datenleitung nicht ausgebildet ist, so daß die Öffnungsfähigkeit des Kontaktfensters verbessert werden kann.
  • Außerdem wird die zusammen mit dem zweiten Kontakt ausgebildete Hartmaske als Ätzmaske verwendet, wenn ein Graben für eine Datenleitung ausgebildet wird. Wenn ein ArF-Photolithographieverfahren verwendet wird, ist es schwierig eine dicke Photoresistschicht auszubilden. Durch Ausbildung der Hartmaske zusammen mit dem zweiten Kontakt wird jedoch die Anzahl der Verfahrensschritte minimiert und ein Graben mit einer sehr engen CD kann erzeugt werden.
  • Kegelätzprozesse werden zur Bildung des Kontaktfensters für den zweiten Kontakt und den Graben verwendet, so daß eine Barriere mit ausreichender Dicke zwischen dem zweiten Kontakt und dem Graben selbstgebildet werden kann. Als solches ist es leicht eine ausreichende Isolationscharakteristik zwischen der Datenleitung zum Füllen des Grabens und dem zweiten Kontakt zu erhalten. Außerdem muß ein Grabenabstandshalter nicht aus Siliziumnitrid gebildet werden und die Dicke des Grabenabstandshalters wird minimiert, so daß eine parasitäre elektrostatische Kapazität zwischen Datenleitungen vermieden werden kann.

Claims (19)

  1. Verfahren zur Bildung einer DRAM-Struktur mit einem Speicherknoten und einer Datenleitung mittels eines Damascene-Verfahrens, wobei das Verfahren folgende Verfahrensschritte umfasst: Ausbilden einer ersten Isolationsschicht (350) über einem Halbleitersubstrat (100); Bilden eines Kontaktfensters (335) in der ersten Isolationsschicht (350); Bilden einer ersten Kontaktschicht (700) über der ersten Isolationsschicht (350), wobei die erste Kontaktschicht (700) das Kontaktfenster (335) ausfüllt; Bilden eines Speicherknotenkontakts (701), der das Kontaktfenster (335) füllt, wobei derselbe elektrisch leitend mit dem Halbleitersubstrat (100) verbunden ist, durch Bilden eines Photoresistmusters (800) über der ersten Kontaktschicht (700), wobei das Photoresistmuster (800) eine Linienform aufweist mit einer kritischen Abmessung, die enger ist als die obere kritische Abmessung des Kontaktfensters (335), und Ätzen der ersten Kontaktschicht (700) unter Verwendung des Photoresistmusters (800) als Ätzmaske bis eine Oberfläche der ersten Isolationsschicht (350) exponiert wird, so dass die Bildung eines Speicherknotenkontakts (701) und einer Hartmaske (705) gleichzeitig erfolgt, wobei die Hartmaske (705) aus Speicherknotenkontakten (701) gebildet wird; Ätzen der ersten Isolationsschicht (350) unter Verwendung der Hartmaske (705) als Ätzmaske zur Bildung eines Grabens (337) in der ersten Isolationsschicht (350); und Bilden einer Datenleitung (951), die elektrisch mit dem Halbleitersubstrat (100) in dem Graben (337) verbunden ist.
  2. Verfahren nach Anspruch 1, bei dem der Schritt des Bildens einer Datenleitung (951) die Schritte umfasst: Bilden einer zweiten Kontaktschicht (950) aus einem von dem der ersten Kontaktschicht (700) verschiedenen Material über dem Graben (337); und selektives Ätzen der zweiten Kontaktschicht (950), so dass eine Oberfläche der zweiten Kontaktschicht (950) niedriger als der Eingang des Grabens (337) ist.
  3. Verfahren nach Anspruch 1, dadurch gekennzeichnet, dass das Bilden des Kontaktfensters (335) durch Ätzen erfolgt; und nach dem Bilden der Datenleitung (951) das Verfahren fortgesetzt wird durch Bilden einer zweiten Isolationsschicht (390), welche die Datenleitung abdeckt; Planarisieren der zweiten Isolationsschicht (390) und der Hartmaske (705); und Bilden eines Speicherknotens auf dem Speicherknotenkontakt (701).
  4. Verfahren nach Anspruch 3, ferner das Bilden eines Transistors auf dem Halbleitersubstrat (100) umfassend, wobei die Datenleitung (951) und der Speicherknotenkontakt (701) elektrisch leitend mit dem Transistor verbunden sind.
  5. Verfahren nach Anspruch 3, wobei die erste Kontaktschicht (700) aus einem leitenden Material gebildet ist, mittels dessen eine Ätz-Selektivität gegenüber der ersten Isolationsschicht (350) erhältlich ist.
  6. Verfahren nach Anspruch 5, wobei die erste Kontaktschicht (700) zum Erhalt der Ätz-Selektivität aus Polysilizium und die erste Isolationsschicht (350) aus Siliziumoxid gebildet ist.
  7. Verfahren nach Anspruch 3, ferner das Bilden eines Grabenabstandshalters (370) auf einer Seitenwand des Grabens (337) umfassend.
  8. Verfahren nach Anspruch 7, wobei der Grabenabstandshalter (370) aus Siliziumoxid gebildet ist.
  9. Verfahren nach Anspruch 3, worin der Schritt des Bildens einer Datenleitung (951) folgende Schritte umfasst: Bilden einer zweiten Kontaktschicht (950) über dem Graben (337) und aus einem von der ersten Kontaktschicht (700) verschiedenen Material; und selektives Ätzen der zweiten Kontaktschicht (950), so dass eine Oberfläche der zweiten Kontaktschicht (950) niedriger als der Eingang des Grabens (337) angeordnet ist.
  10. Verfahren nach Anspruch 1, dadurch gekennzeichnet, dass das Bilden des Kontaktfensters (335) durch Ätzen erfolgt; und das Ätzen der ersten Isolationsschicht (350) unter Verwendung der Hartmaske (705) als Ätzmaske zur Bildung eines Grabens (337) in der ersten Isolationsschicht (350) als Kegelätzen ausgestaltet ist, wodurch der Graben (337) eine geneigte Seitenwand aufweist und von dem Kontaktfenster (335) durch eine aus einem verbleibendem Abschnitt der ersten Isolationsschicht (350) gebildeten Barriere (351) getrennt ist; nach dem Bilden der Datenleitung (951) das Verfahren fortgesetzt wird durch Bilden einer zweiten, die Datenleitung (951) überdeckenden Isolationsschicht (390); Planarisieren der zweiten Isolationsschicht (390) und der Hartmaske (705); und Bilden eines Speicherknotens auf dem Speicherknotenkontakt (701).
  11. Verfahren nach Anspruch 10, ferner das Bilden eines Transistors auf dem Halbleitersubstrat (100) umfassend, wobei die Datenleitung (951) und der Speicherknotenkontakt (701) elektrisch leitend mit dem Transistor verbunden sind.
  12. Verfahren nach Anspruch 10, wobei das Kontaktfenster (335) mittels eines Kegel-Ätz-Verfahrens ausgebildet wird, um so eine Breite der Barriere (351) zu erweitern.
  13. Verfahren nach Anspruch 10, wobei die erste Kontaktschicht (700) aus einem ersten leitfähigen Material gebildet ist, mittels dessen eine Ätz-Selektivität gegenüber der ersten Isolationsschicht (350) erhältlich ist.
  14. Verfahren nach Anspruch 10, ferner die Bildung eines Grabenabstandshalters (370) an der Barrierewand umfassend.
  15. Verfahren nach Anspruch 10, in dem der Schritt des Bildens einer Datenleitung (951) die Schritte umfasst: Ausbilden einer zweiten Kontaktschicht (950) aus einem von der ersten Kontaktschicht (700) verschiedenen Material über dem Graben (337); und selektives Ätzen der zweiten Kontaktschicht (950), so dass eine Oberfläche der zweiten Kontaktschicht (950) niedriger als der Eingang des Grabens (337) angeordnet ist.
  16. Verfahren nach Anspruch 1, dadurch gekennzeichnet, dass Das Bilden des Kontaktfensters (335) durch Kegelätzen erfolgt, wodurch das Kontaktfenster (335) eine geneigte Seitenwand aufweist; das Ätzen der ersten Isolationsschicht (350) unter Verwendung der Hartmaske (705) als Ätzmaske zur Bildung eines Grabens (337) in der ersten Isolationsschicht (350) als Kegelätzen ausgestaltet ist, wodurch der Graben (337) eine geneigte Seitenwand aufweist und von dem Kontaktfenster (335) durch eine aus einem verbleibendem Abschnitt der ersten Isolationsschicht (350) gebildeten Barriere (351) getrennt ist; nach dem Bilden der Datenleitung (951) das Verfahren fortgesetzt wird durch Bilden einer zweiten Isolationsschicht (390), welche die Datenleitung überdeckt; Planarisieren der zweiten Isolationsschicht (390) und der Hartmaske (705); und Bilden eines Speicherknotens auf dem Speicherknotenkontakt (701).
  17. Verfahren nach Anspruch 1, dadurch gekennzeichnet, dass das Bilden des Kontaktfensters (335) durch Kegelätzen derart erfolgt, dass das Kontaktfenster (335) eine geneigte Seitenwand aufweist; die erste Kontaktschicht (700) eine Polysiliziumschicht ist; nach dem Ätzen des Grabens (337) eine Ätzbarriere (910) aus Titannitrid über den Seitenwänden des Grabens gebildet wird und anschließend eine Wolframschicht (950) gebildet wird, welche die Ätzbarriere (910) überdeckt und den Graben (337) füllt; die Bildung der Datenleitung (951) dadurch erfolgt, dass ein selektives Ätzen der Wolframschicht (950) erfolgt, so dass ein Abschnitt der über den Seitenwänden des Grabens (337) gebildeten Ätzbarriere (910) exponiert ist und die Wolframschicht (950) in dem Graben als Datenleitung (951) zurückbleibt, die elektrisch leitend mit dem Halbleitersubstrat (100) verbunden ist; nach dem Bilden der Datenleitung (951) das Verfahren fortgesetzt wird durch Entfernen des exponierten Abschnitts der Ätzbarriere (910); Bilden einer zweiten Isolationsschicht (390), welche die Datenleitung überdeckt; Planarisieren der zweiten Isolationsschicht (390) und der Hartmaske (705) und Bilden eines Speicherknotens auf dem Speicherknotenkontakt (701).
  18. Verfahren nach Anspruch 17, wobei sich die Ätzbarriere (910) zum Abdecken über die Hartmaske (705) erstreckt.
  19. Verfahren nach Anspruch 1, dadurch gekennzeichnet, dass das Bilden des Kontaktfensters (335) durch Kegelätzen derart erfolgt, dass das Kontaktfenster (335) eine geneigte Seitenwand aufweist; die erste Kontaktschicht (700) eine Polysiliziumschicht ist; das Ätzen der ersten Isolationsschicht (350) unter Verwendung der Hartmaske (705) als Ätzmaske zur Bildung eines Grabens (337) in der ersten Isolationsschicht (350) als Kegelätzen ausgestaltet ist, wodurch der Graben (337) eine geneigte Seitenwand aufweist und von dem Kontaktfenster (335) durch eine aus einem verbleibendem Abschnitt der ersten Isolationsschicht (350) gebildeten Barriere (351) getrennt ist; nach dem Ätzen des Grabens (337) eine Ätzbarriere (910) aus Titannitrid über den Seitenwänden des Grabens gebildet wird und anschließend eine Wolframschicht (950) gebildet wird, welche die Ätzbarriere (910) überdeckt und den Graben (337) füllt; die Bildung der Datenleitung (951) dadurch erfolgt, dass ein selektives Ätzen der Wolframschicht (950) erfolgt, so dass ein Abschnitt der über den Seitenwänden des Grabens (337) gebildeten Ätzbarriere (910) exponiert ist und die Wolframschicht (950) in dem Graben als Datenleitung (951) zurückbleibt, die elektrisch leitend mit dem Halbleitersubstrat (100) verbunden ist; nach dem Bilden der Datenleitung (951) das Verfahren fortgesetzt wird durch Entfernen des exponierten Abschnitts der Ätzbarriere (910); Bilden einer zweiten Isolationsschicht (390), welche die Datenleitung überdeckt; Planarisieren der zweiten Isolationsschicht (390) und der Hartmaske (705) und Bilden eines Speicherknotens auf dem Speicherknotenkontakt (701).
DE102004007244A 2003-02-14 2004-02-13 Verfahren zur Bildung einer Leiterbahn mittels eines Damascene-Verfahrens unter Verwendung einer aus Kontakten gebildeten Hartmaske Expired - Fee Related DE102004007244B4 (de)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR10-2003-0009359A KR100468784B1 (ko) 2003-02-14 2003-02-14 콘택으로부터 형성된 하드 마스크를 사용하는 다마신과정으로 배선을 형성하는 방법
KR10-2003-0009359 2003-02-14

Publications (2)

Publication Number Publication Date
DE102004007244A1 DE102004007244A1 (de) 2005-09-22
DE102004007244B4 true DE102004007244B4 (de) 2010-03-11

Family

ID=32844831

Family Applications (1)

Application Number Title Priority Date Filing Date
DE102004007244A Expired - Fee Related DE102004007244B4 (de) 2003-02-14 2004-02-13 Verfahren zur Bildung einer Leiterbahn mittels eines Damascene-Verfahrens unter Verwendung einer aus Kontakten gebildeten Hartmaske

Country Status (4)

Country Link
US (1) US7052952B2 (de)
JP (1) JP2004247723A (de)
KR (1) KR100468784B1 (de)
DE (1) DE102004007244B4 (de)

Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100593746B1 (ko) * 2004-12-24 2006-06-28 삼성전자주식회사 디램의 커패시터들 및 그 형성방법들
KR100625188B1 (ko) 2005-05-10 2006-09-15 삼성전자주식회사 반도체 소자의 제조방법
DE102005024944B3 (de) * 2005-05-31 2006-12-28 Infineon Technologies Ag Kontaktstruktur für einen Stack-DRAM-Speicherkondensator
KR100772792B1 (ko) * 2005-11-21 2007-11-01 주식회사 하이닉스반도체 반도체 소자의 제조 방법
US20070202677A1 (en) * 2006-02-27 2007-08-30 Micron Technology, Inc. Contact formation
KR100843941B1 (ko) * 2006-12-26 2008-07-03 주식회사 하이닉스반도체 반도체 소자의 제조방법
TWI340435B (en) * 2007-07-11 2011-04-11 Nanya Technology Corp Dynamic random access memory with electrostatic discharge structure and method for manufacturing the same
JP2011009625A (ja) 2009-06-29 2011-01-13 Elpida Memory Inc 半導体装置の製造方法
KR101604040B1 (ko) * 2009-08-26 2016-03-16 삼성전자주식회사 반도체 메모리 소자의 제조 방법
TWI425521B (zh) * 2009-12-31 2014-02-01 Taiwan Memory Corp 位元線的製造方法
KR101113333B1 (ko) 2011-02-15 2012-03-13 주식회사 하이닉스반도체 반도체 소자의 형성방법
KR101692718B1 (ko) 2011-07-04 2017-01-04 삼성전자주식회사 디램 소자의 제조 방법
US9373586B2 (en) * 2012-11-14 2016-06-21 Taiwan Semiconductor Manufacturing Co., Ltd. Copper etching integration scheme
US9418886B1 (en) * 2015-07-24 2016-08-16 Taiwan Semiconductor Manufacturing Company, Ltd. Method of forming conductive features
US20200027832A1 (en) * 2018-07-17 2020-01-23 Varian Semiconductor Equipment Associates, Inc. Device structure and techniques for forming semiconductor device having angled conductors
KR20210037211A (ko) * 2019-09-27 2021-04-06 삼성전자주식회사 반도체 장치 및 이의 제조 방법

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6281073B1 (en) * 1999-09-03 2001-08-28 Hyundai Electronics Industries Co., Ltd. Method for fabricating dynamic random access memory cell
US6423641B1 (en) * 2000-09-06 2002-07-23 United Microelectronics Corp. Method of making self-aligned bit-lines

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE4223878C2 (de) * 1992-06-30 1995-06-08 Siemens Ag Herstellverfahren für eine Halbleiterspeicheranordnung
US5866453A (en) * 1995-09-14 1999-02-02 Micron Technology, Inc. Etch process for aligning a capacitor structure and an adjacent contact corridor
JPH10200067A (ja) * 1996-12-29 1998-07-31 Sony Corp 半導体装置の製造方法
US6221711B1 (en) * 1998-05-11 2001-04-24 Micron Technology, Inc. Methods of electrically contacting to conductive plugs, methods of forming contact openings, and methods of forming dynamic random access memory circuitry
US6468859B1 (en) * 1999-09-20 2002-10-22 Micron Technology, Inc. Method of reducing electrical shorts from the bit line to the cell plate
US6872622B1 (en) * 2002-04-09 2005-03-29 Taiwan Semiconductor Manufacturing Company Method of forming a capacitor top plate structure to increase capacitance and to improve top plate to bit line overlay margin

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6281073B1 (en) * 1999-09-03 2001-08-28 Hyundai Electronics Industries Co., Ltd. Method for fabricating dynamic random access memory cell
US6423641B1 (en) * 2000-09-06 2002-07-23 United Microelectronics Corp. Method of making self-aligned bit-lines

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
Miyshita, T., et al.: A Novel Bit-Line Process using Poly-Si Masked Dual-Damascene (PMDD) for 0.13µm DRAMs and Beyond. In: Proceedings of IEDM, 2000, S. 361-364 *

Also Published As

Publication number Publication date
JP2004247723A (ja) 2004-09-02
KR100468784B1 (ko) 2005-01-29
KR20040073690A (ko) 2004-08-21
DE102004007244A1 (de) 2005-09-22
US7052952B2 (en) 2006-05-30
US20040161923A1 (en) 2004-08-19

Similar Documents

Publication Publication Date Title
DE102004003315B4 (de) Halbleitervorrichtung mit elektrischem Kontakt und Verfahren zur Herstellung derselben
DE102006049158B4 (de) Transistor, Speicherzellenfeld und Verfahren zur Herstellung eines Transistors
DE102004002659B4 (de) Halbleitervorrichtung mit einem Kontaktmuster und Herstellungsverfahren dafür
DE19933480B4 (de) Verfahren zur Herstellung eines zylindrischen Kondensators
DE102006053159B4 (de) Herstellungsverfahren für eine integrierte Halbleiterstruktur
DE102004007244B4 (de) Verfahren zur Bildung einer Leiterbahn mittels eines Damascene-Verfahrens unter Verwendung einer aus Kontakten gebildeten Hartmaske
DE10021385B4 (de) Verfahren zur Herstellung eines Kondensators mit Erzeugung einer unteren Kondensatorelektrode unter Verwendung einer CMP-Stoppschicht
DE69737783T2 (de) Verfahren zur Herstellung eines Halbleiterspeicherbauteils
DE102004021636B4 (de) Halbleitervorrichtung mit selbstausgerichtetem vergrabenem Kontaktpaar und Verfahren zum Ausbilden desselben
DE10296608B4 (de) Verfahren zum Herstellen einer Speicherzelle
DE102008006960B4 (de) Halbleiterbauelement mit selbstjustierter Kontaktstruktur und Verfahren zur Herstellung
DE102011002769B4 (de) Halbleiterbauelement und Verfahren zur Herstellung einer Hybridkontaktstruktur mit Kontakten mit kleinem Aspektverhältnis in einem Halbleiterbauelement
DE10206149C1 (de) Verfahren zur Herstellung von Kontakten
DE102004030806B4 (de) Halbleitervorrichtung und Verfahren zur Herstellung derselben
DE10128928A1 (de) Halbleiterspeichervorrichtung, die keinen Floating-Body-Effekt aufweist, und dazugehöriges Herstellungsverfahren
DE102004020938B3 (de) Verfahren zum Herstellen einer ersten Kontaktlochebene in einem Speicherbaustein
DE102006060400B4 (de) Speichervorrichtung sowie Verfahren zum Herstellen derselben
DE10122976A1 (de) Verfahren zum Ausbilden eines selbstjustierenden Kontakts und Herstellungsverfahren für eine Halbleitervorrichtung mit einem selbstjustierenden Kontakt
DE10238836A1 (de) Verfahren zum Ausbilden einer inneren Nitridabstandsschicht für eine Tiefgrabenbauelement-Dram-Zelle
DE102006023730A1 (de) Speicherzellenfeld und Verfahren zu dessen Herstellung
DE102005025951B4 (de) Verfahren zum Herstellen einer Mehrschicht-Gatestapelstruktur mit einer Metallschicht und Gatestapelstruktur für eine FET-Vorrichtung
DE10223748B4 (de) Verfahren zum Ausbilden einer integrierten Speicherschaltungsanordnung
EP0647355B1 (de) Herstellungsverfahren fur eine halbleiterspeicheranordnung
DE102005036548A1 (de) Verfahren zur Herstellung eines Kontaktes in einem Flash-Speicher
DE10259792A1 (de) Verfahren zum Herstellen einer Halbleitervorrichtung und Halbleitervorrichtung

Legal Events

Date Code Title Description
OP8 Request for examination as to paragraph 44 patent law
8364 No opposition during term of opposition
8339 Ceased/non-payment of the annual fee