DE10155023B4

DE10155023B4 - Leitungsanordnung für Bitleitungen zur Kontaktierung mindestens einer Speicherzelle und Verfahren zur Herstellung einer Leitungsanordnung für Bitleitungen

Info

Publication number: DE10155023B4
Application number: DE10155023A
Authority: DE
Inventors: Dirk Dr. Manger; Till Dr. Schlösser
Original assignee: Qimonda AG
Current assignee: Qimonda AG
Priority date: 2001-11-05
Filing date: 2001-11-05
Publication date: 2008-11-06
Anticipated expiration: 2021-11-06
Also published as: US20030087519A1; DE10155023A1; US6861688B2

Abstract

Leitungsanordnung für Bitleitungen zur Kontaktierung mindestens einer Speicherzelle (3) in einem Substrat (100) insbesondere einer DRAM-Speicherzelle, wobei die Bitleitungen oberhalb der Ebene des Substrates angeordnet sind, und eine erste Bitleitung (1) in einer ersten Bitleitungs-Ebene (10) unterhalb einer zweiten Bitleitung (2) in einer zweiten Bitleitungs-Ebene (20) angeordnet ist,
wobei die zweite Bitleitung (2) die erste Bitleitung (1) an mindestens einer Stelle zur Herstellung eines Kontaktes mit der mindestens einen Speicherzelle (3) an Durchstoßstellen (4) durchdringt,
dadurch gekennzeichnet, dass
die Durchstoßstellen (4) in horizontaler Erstreckung vollständig von der ersten Bitleitung (1) umschlossen sind.

Description

Die Erfindung betrifft eine Leitungsanordnung nach dem Oberbegriff des Anspruchs 1 und ein Verfahren zur Herstellung der Leitungsanordnung nach Anspruch 5.
Speicherzellen von Halbleiter-Speicherbauelementen sind grundsätzlich wie eine Matrix in Spalten und Zeilen angeordnet. Dabei werden die Zeilen durch Wortleitungen (Wordlines) und die Spalten durch Bitleitungen (Bitlines) verbunden.
Durch die zunehmende Verkleinerung der Strukturen bei Halbleiter-Speicherbauelementen ist es insbesondere notwendig, die Flächen, die von Bitleitungen eingenommen werden, möglichst klein zu halten.
Als eine mögliche Alternative zur Reduzierung der minimalen Linienbreite ist der Ansatz, die Fläche einer Speicherzelle durch Verwendung eines neuartigen Speicherzellenkonzeptes zu reduzieren attraktiv. Durch eine Reduktion von 8F² auf 6F² wird eine 20%ige Erhöhung der Speicherdichte erreicht. Dies entspricht einer üblichen Verkleinerungs-Generation, ohne dass eine Investition in neue Lithographie-Tools notwendig wäre.
Die Verwendung von open-bitline Anordnungen, bei denen die minimal mögliche Größe 4F² beträgt, haben sich als sehr aufwendig herausgestellt oder weisen einen sehr hohen Rauschpegel auf.
Aus der DE 44 30 483 A1 ist ein MOS Transistor bekannt, bei dem Bitleitungen vertikal in verschiedenen Ebenen, aber nebeneinander angeordnet sind.
In der Veröffentlichung von Hoenigschmid et al. „A 7F² Cell/Bitline Architecture Comprising 30° Tilted Array Devices And Penalty Free Inter BL Twists For 4Gb DRAMs" (IEEE Journal of Solid-State Circuits, Vol 35, No. 5, S. 713–18, May 2000) wird eine „vertical twist" Struktur für Bitleitungen vorgeschlagen, bei der zwei in Ebenen übereinander angeordnete Bitleitungen zum Kontaktieren der Speicherzellen jeweils nach unten „abgeknickt" (twisted) werden. Allerdings existieren bei dieser Anordnung Bereiche, in denen die Bitleitungen nebeneinander angeordnet sind, was insbesondere bei Zellgrößen kleiner gleich 6F² einen erhöhten horizontalen Platzbedarf zur Folge hat.
Aus der US 4 807 017 A ist eine Leitungsanordnung für Bitleitungen zur Kontaktierung mindestens einer Speicherzelle in einem Substrat gemäß dem Oberbegriff des Anspruchs 1 der Erfindung bekannt.
Der vorliegenden Erfindung liegt die Aufgabe zugrunde, eine Leitungsanordnung für Bitleitungen und ein Verfahren zur Herstellung dieser Leitungsanordnung zu schaffen, die platzsparend für Sub-8F² Strukturen geeignet sind.
Diese Aufgabe wird erfindungsgemäß durch eine Leitungsanordnung mit den Merkmalen des Anspruchs 1 gelöst.
Dadurch, dass eine erste Bitleitung in einer ersten Bitleitungs-Ebene unterhalb einer zweiten Bitleitung in einer zweiten Bitleitungs-Ebene angeordnet ist und die zweite Bitleitung die erste Bitleitung an mindestens einer Stelle zur Herstellung eines Kontaktes mit der mindestens einen Speicherzelle zumindest in horizontaler Erstreckung teilweise an Durchstoßstellen durchdrungen wird, können die Bitleitungen sich ganz oder teilweise überdecken. Damit wird eine horizontale Platzersparnis erreicht.
Besonders vorteilhaft ist es, wenn die erste Bitleitung und die zweite Bitleitung vollständig übereinander angeordnet sind, da dann die Platzersparnis am größten ist.
Vorteilhaft ist, dass die Durchstoßstelle in horizontaler Erstreckung vollständig von der ersten Bitleitung umschlossen ist, da damit ein seitliches Überstehen einer Durchkontaktierung vermieden wird.
Bei einer vorteilhaften Ausgestaltung der Erfindung wird jede Speicherzelle einer Spalte durch die erste Bitleitung oder die zweite Bitleitung kontaktiert.
Auch ist es vorteilhaft, wenn die Speicherzellen einer Spalte abwechselnd durch die erste Bitleitung und durch zweite Bitleitung kontaktiert werden.
Bei einem Halbleiter-Bauelement, insbesondere ein DRAM-Chip mit einer erfindungsgemäßen Leitungsanordnung, lassen sich wesentlich mehr Speicherzellen anordnen, als dies bei anderen Architekturen möglich ist. Auch können durch die Anordnung der Bitleitungs Ebene in vertikaler Weise die Fertigungstoleranzen (z. B. bei der Lithographie) geringer als bei eine horizontalen Anordnung ausgebildet sein. Dies senkt die Produktionskosten.
Die Aufgabe wird auch durch ein Verfahren mit den Merkmalen des Anspruchs 5 gelöst.
Die Erfindung wird nachfolgend unter Bezugnahme auf die Figuren der Zeichnungen an mehreren Ausführungsbeispielen näher erläutert. Es zeigen:
1a, b eine schematische Seitenansicht (1a) zweier Bitleitungen (Bitlines) und eine Schnittansicht (1b) zweier Bitleitungen;
2a–d Schnittansichten (2a, 2b) und eine Draufsicht (2c) auf eine Bitleitung, Draufsicht auf zwei Bitleitungen (2d) nach den ersten Verfahrensschritten einer Ausführungsform des erfindungsgemäßen Verfahrens;
3a, b eine Schnittansicht (3a) und eine Draufsicht (3b) einer Bitleitung nach den zweiten Verfahrensschritten einer Ausführungsform des erfindungsgemäßen Verfahrens;
4a–c Schnittansichten (4a, 4b) und eine Draufsicht (4c) einer Bitleitung nach den dritten Verfahrensschritten einer Ausführungsform des erfindungsgemäßen Verfahrens;
5a–d Schnittansichten (5a–c) und eine Draufsicht (5d) einer Bitleitung nach den vierten Verfahrensschritten einer Ausführungsform des erfindungsgemäßen Verfahrens;
6a–d Schnittansichten (6a–c) und eine Draufsicht (6d) einer Bitleitung nach den fünften Verfahrensschritten einer Ausführungsform des erfindungsgemäßen Verfahrens;
7a–d Schnittansichten (7a–c) und eine Draufsicht (7d) einer Bitleitung nach den sechsten Verfahrensschritten einer Ausführungsform des erfindungsgemäßen Verfahrens;
8a–d Schnittansichten (8a–c) und eine Draufsicht (8d) einer Bitleitung nach den siebten Verfahrensschritten einer Ausführungsform des erfindungsgemäßen Verfahrens;
9a, b eine Schnittansicht (9a) einer Bitleitung und eine Schnittansicht (9b) zweier nebeneinander angeordneter Bitleitungen;
10 eine horizontale Schnittansicht entlang E-E der 1a auf zwei parallele Bitleitungen (Ausschnitt);
In 1a, b sind in schematischer Weise eine erste Bitleitungs-Ebene (erster Bitline-Level) 10 und eine darüberliegender zweite Bitleitungs-Ebene (zweiter Bitline-Level) 20 dargestellt.
1a zeigt eine Seitenansicht, bei der in der ersten Bitleitungs-Ebene 10 eine erste Bitleitung 1 und in der zweiten Bitleitungs-Ebene 20 eine zweite Bitleitung 2 angeordnet sind.
Speicherzellen 3 eines DRAM-Chips sind in einem Substrat 100 angeordnet. Die Oberfläche des Substrates 100 wird im folgenden als Referenzfläche für die geometrische Anordnung der Leitungsanordnung in vertikaler Richtung verwendet.
Die Speicherzellen 3 werden abwechselnd von der ersten Bitleitung 1 oder von der zweiten Bitleitung 2 kontaktiert, wobei die zweite Bitleitung 2 die erste Bitleitung 1 an schematisch dargestellten Durchstossstellen 4 durchbricht.
Die Kontaktierungen 5 der ersten Bitleitungs-Ebene 10 mit den Speicherzellen 3 sind ebenfalls dargestellt.
Die Durchstossstellen 4 sind hier durch gestrichelte Linien dargestellt. Die Durchstossstellen 4 sind hier so angeordnet, dass sie vollständig von der ersten Bitleitung 1 umgeben werden.
In der Schnittansicht der 1b entlang der Linie A-A der 1a sind Referenzbitleitungen 1', 2' zur ersten und zweiten Bitleitung 1, 2 dargestellt. Dabei wird eine aktivierte Speicherzelle 3 immer von einer aktiven Bitleitung (hier z. B. der ersten Bitleitung 1 oder der zweiten Bitleitung 2) kontaktiert, wobei die entsprechende parallele Referenzbitleitung 1', 2' jeweils nicht mit der aktivierten Speicherzelle 3 kontaktiert ist.
Durch einen möglichst kurzen Abstand der Kontaktierungen der Speicherzellen wird auch das Signalrauschverhältnis verbessert. In der oben zitierten Arbeit von Hoenigschmid et al. war gefunden worden, dass die Anzahl der Twists positiv mit dem Signalrauschverhältnis korreliert. Bei der vorliegenden Ausgestaltung findet praktisch bei jeder Speicherzelle 3 ein Twist, d. h. eine Durchstossung statt, so dass das Signalrauschverhältnis die bestmögliche Lösung anstrebt.
Als Referenzbitleitungen 1', 2' werden hier die horizontal auf einer Ebene mit den Bitleitungen 1, 2, liegenden Bitleitungen 1', 2' verwendet. Alternativ ist es auch möglich, die Referenzbitleitungen 1', 2' in vertikaler Richtung zu wählen.
Anhand der folgenden 2 bis 9 wird eine Ausführungsform eines erfindungsgemäßen Verfahrens beschrieben, mit der die oben beschriebene Leitungsstruktur für Bitleitungen herstellbar ist. Dabei werden unterschiedliche Materialien durch unterschiedliche Schraffuren angedeutet.
Die Zuordnung der Schnittansichten zur Draufsicht wird jeweils beim ersten Auftreten erläutert, so dass zur Vermeidung von Längen bei folgenden, analog angeordneten Figuren eine Beschreibung der Zuordnung unterbleiben kann oder verkürzt werden kann.
Dabei zeigen die 2 bis 9 jeweils den Zustand nach einer Gruppe von Verfahrensschritten, wobei in den Schnittansichten die DRAM-Struktur, auf der die Bitleitungs-Struktur aufgebracht wird, aus Gründen der Übersichtlichkeit weggelassen wird.
In 2 wird der Zustand nach einer ersten Gruppe von Verfahrensschritten dargestellt. Die einzelnen Verfahrensschritte (z. B. Ätzen, Photolithographie, CMP) sind grundsätzlich bekannt, so dass darauf hier nicht näher darauf eingegangen wird.
Die Schnittansichten der 2a und 2b liegen entlang der Schnittlinien B-B, bzw. C-C der 2c. Die unterschiedlichen Schraffierungen geben das verwendete Material an.
Wie in 2a und 2b erkennbar, wird zunächst ein erstes Dielektrikum 21 (hier SiO₂) in ausreichender Dicke abgeschieden. Dieses Material soll u. a. die Durchstossstelle 4 auf die hier nicht dargestellte Source/Drain Region einer DRAM-Speicherzelle 3 und die Bitleitungen 1 der ersten Bitleitungs-Ebene 10 aufnehmen.
Auf der Schicht des ersten Dielektrikums 21 wird eine Schicht eines zweiten Dielektrikums 22 (hier Si₃N₄) abgeschieden. Wesentlich ist dabei, dass das erste Dielektrikum 21 und das zweite Dielektrikum 22 selektiv ätzbar sind. Das zweite Dielektrikum 22 wird strukturiert, indem eine Lackschicht aufgebracht wird, die photolithographisch strukturiert wird. Dann wird diese Struktur mittels einer Trockenätzung in das erste Dielektrikum 21 und das zweite Dielektrikum 22 übertragen.
Im vorliegenden Fall wird nach Aufbringen der beiden Dielektrika 21, 22 eine Nassätzung vorgenommen, so dass ein Graben für die spätere Anordnung eine Kontaktierung 5 der ersten Bitleitungs-Ebene 10 entsteht. In dem Graben und auf die Oberfläche wird nun Photoresist 40 aufgebracht. Die nun vorliegende Struktur ist in 2a dargestellt.
In einem Teil der Leitungsanordnung, der neben der Schnittansicht der 2a liegt, d. h. in der 2b, wird der Graben nicht bis auf den Source/Drain Bereich durchgeätzt, so dass am Boden des Grabens das erste Dielektrikum 21 vorliegt; an dieser Stelle wird später die Durchstossstelle 4 der zweiten Bitleitungs-Ebene 20 durch die erste Bitleitungs-Ebene 10 angeordnet.
In 2c ist eine Draufsicht darstellt. Im oberen Teil der 2c ist der Bereich dargestellt, der im Schnitt der 2a dargestellt ist. Die gesamte Oberfläche ist hier mit Photoresist 40 bedeckt.
Im unteren Teil ist der Bereich dargestellt, der im Schnitt der 2b dargestellt ist, nämlich der Graben im ersten Dielektrikum 21, wobei die oberen Flächen mit dem zweiten Dielektrikum 22 bedeckt sind.
In 2d sind zwei Bitleitungen 1, 2 in einer Draufsicht dargestellt. Mit dem gestrichelten Gebiet ist in etwa der Bereich ausgewählt, der in der Draufsicht der 2c dargestellt ist. Die Zuordnungen der beiden Schnittansichten der 2a und 2b ist seitlich angedeutet. Der Bereich der 2a stellt den Bereich dar, in dem später die Kontaktierung 5 der ersten Bitleitungs-Ebene 10 mit dem Substrat zu liegen kommt. Der Bereich der 2b wird später einen erweiterten Graben (siehe 10) zur Aufnahme der Durchstossstelle 4 der zweiten Bitleitungs-Ebene 20 durch die erste Bitleitungs-Ebene 10 aufweisen. Da sich die Elemente in der 2d wiederholen, sind aus Gründen der Übersichtlichkeit nicht alle mit Bezugszeichen versehen.
In 3a ist eine Schnittansicht entlang der Linie C-C der 3b dargestellt nach den zweiten Verfahrensschritten dargestellt. Die Schnittansicht der 3a zeigt somit den unteren Teil der Draufsicht nach 3b. Der obere Teil der Draufsicht ist gegenüber der 2c unverändert mit Photoresist 40 bedeckt.
Die nachfolgenden Verfahrensschritte werden demnach nur im unteren Teil des in 3b dargestellten Ausschnittes vorgenommen.
In der Schnittansicht 3a ist erkennbar, dass unterhalb der Schicht des zweiten Dielektrikums 22 eine Aussparung (ein Recess) 50 in das erste Dielektrikum 21 eingebracht wird.
Diese Aussparung 50 soll später die Passing Bitleitungen 1 der ersten Bitleitungs-Ebene 10 aufnehmen.
In der Draufsicht der 3b ist die Aussparung 50 unterhalb des zweiten Dielektrikums 22 und teilweise unterhalb des Photoresists 40 angedeutet.
In 4a und 4b sind zwei Schnittansichten dargestellt, die zu der Draufsicht in 4b gehören. Dies zeigt die Situation nach den dritten Verfahrensschritten.
Die Zuordnung der Abbildungen ist analog zu 2 durch die Schnittlinien B-B (4a) und C-C (4b) angegeben.
Zu den dritten Verfahrensschritten gehört, dass der Photoresist 40 entfernt wird, wobei die entstehenden Räume durch konformale Abscheidung (z. B. mittels CVD) mit dem ersten Metall 31 aufgefüllt werden. Als erstes Metall 31 kann z. B. Wolfram dienen.
Dabei wird in dem Bereich der Aussparung 50, der in 4b dargestellt ist, eine Auskleidung mit dem ersten Metall 31 unter Einschluss eines Hohlraumes erreicht. In der Draufsicht der 4c ist die Aussparung 50 unterhalb der Schicht aus dem zweiten Dielektrikum 22 durch Linien angedeutet.
Das erste Metall 31 wird dann durch einen CMP-Schritt oder einen Ätzschritt abgetragen, wobei das zweite Dielektrikum 22 als Stopschicht dient. Die erste Bitleitungs-Ebene 10 ist damit komplett hergestellt.
Die 5a und 5b zeigen wiederum zwei Schnittansichten, die analog der 2 und 4 den Schnitten (B-B) bzw. (C-C) in 5d zugeordnet sind. Des weiteren ist in 5c eine Schnittansicht entlang D-D in 5d dargestellt.
Der Teil der Struktur, der in 5a dargestellt ist, ist gegenüber den vorherigen Verfahrensschritten (4a) unverändert. Der Teil der Struktur, der in 5b dargestellt ist, wird mit den vierten Verfahrensschritten weiter strukturiert.
Durch anisotropes Ätzen des ersten Metalls 31 (siehe 4b) wird hier die oberste Metallschicht und die unterste Metallschicht geöffnet, so dass hier ein freier Durchgang für die Durchkontaktierung entsteht.
Die 6a–c bzw. 6d, die die Situation nach den fünften Verfahrensschritten zeigen, sind analog zu den 5a–c bzw. 5d gestaltet.
Ausgehend von der Lage in 5 wird zunächst der Photoresist 40 entfernt und ein Dielektrikum, hier das erste Dielektrikum 21 (SiO₂) abgeschieden. Der Graben, der in 6b dargestellt ist, wird damit aufgefüllt. Die abgeschiedene Schicht muss nach oben dick genug sein, um die zweite Bitleitungs-Ebene 20 aufnehmen zu können. Da es für die folgenden Verfahrensschritte wichtig ist, wird hier der zuvor aus Gründen der Übersichtlichkeit weggelassene Source/Drain Bereich 60 dargestellt.
Die Einzeldarstellungen der 7, die die Situation nach den sechsten Verfahrensschritten zeigen, sind analog zur 6 angeordnet.
7a zeigt eine anisotrope Ätzung des ersten Dielektrikums 21, wodurch im oberen Bereich der Leitungsanordnung ein nicht bis auf das erste Metall 31 durchgehender Graben erzeugt wird.
Für die Durchkontaktierung wird das Loch im anderen Teil der Leitungsanordnung (siehe 7b) vollständig bis auf den Source/Drainbereich 60 durchgeätzt. Loch und Graben der zweiten Bitleitungs-Ebene werden gewöhnlich in getrennten Lithographie- und Ätzprozessen erzeugt.
Die Einzeldarstellungen der 8, die die Situation nach den siebten Verfahrensschritten zeigen, sind analog der Darstellungen in den 7a–d angeordnet.
Die durch das Ätzen entstandenen Räume werden durch Abscheidung mit dem zweiten Dielektrikum 22 (Si₃N₄) ausgekleidet und anschließend anisotrop geätzt, so dass die dielektrische Schicht am Grund der ausgekleideten Räume entfernt wird. In 8b ist somit ein Kontaktloch dargestellt, das seitlich mit dielektrischem Material ausgekleidet ist.
Anschließend werden die entstandenen Räume mit erstem Metall 31 aufgefüllt und poliert (z. B. Damascene Prozessfluss). Somit liegt ein Durchkontakt bis auf den Source/Drain Bereich 60 einer Speicherzelle 3 vor.
Dies ist in 9a in einer Schnittansicht einer vollständigen Struktur der Leitungsanordnung dargestellt. In 9b sind zwei nebeneinander liegenden Strukturen (1) dargestellt.
Die zugeordneten Bereiche der ersten Bitleitungs-Ebene 10 und der zweiten Bitleitungs-Ebene 20 sind durch Pfeile dargestellt.
In der ersten Bitleitungs-Ebene 10 wird der Durchkontakt im Bereich der Durchsstosstelle 4 von einer Passing Bitleitung 1 umgeben. Beide Bitleitungen 1, 2 sind durch dielektrische Schichten 22 von einander getrennt, so dass die obere zweite Bitleitung 2, die darunter liegende erste Bitleitung 1 durchstoßen kann (siehe 1).
In 9 ist auch zu erkennen, wie die untere, die Passing Bitleitung 1 von der oberen zweiten Bitleitung 2 durchstossen wird. Da beide Bitleitungen 1, 2 genau übereinander liegen, wird eine hohe seitliche Platzersparnis erreicht. Die Referenzbitleitungen 1', 2' können relativ nahe dazu angeordnet werden.
In 10 ist eine horizontale Schnittansicht durch die erste Bitleitungs-Ebene 10 entlang der Linie E-E in 1a. Es werden zwei parallele Bitleitungen 1, 1' dargestellt. Seitlich sind die Bitleitungen 1 jeweils vom ersten dielektrischen Material 21 (hier SiO₂) begrenzt.
Die linke Bitleitung 1 weist in der Mitte einen Graben mit erweitertem Querschnitt auf, in dem die Passing Bitleitung 1 mit der Durchstossstelle 4 angeordnet sind. Analoge Bereiche finden sich in der rechten Bitleitung 1' oben und unten.
In der linken Bitleitung 1 ist oben ein Graben angeordnet, in dem die Kontaktierung 5 der ersten Bitleitungs Ebene 10 auf das Substrat 100 dargestellt ist (obwohl im Schnitt eigentlich nicht sichtbar, hier als zweites Metall 32 dargestellt). Analoge Bereiche finden sich in der linken Bitleitung 1 unten und in der rechten Bitleitung 1' in der Mitte. Zur Vereinfachung ist in 10 die Isolation mit den dielektrischen Linern im Bereich der Durchstossstelle 4 nicht dargestellt.

1: Erste Bitleitung
2: Zweite Bitleitung
3: Speicherzelle
4: Durchstossstelle
5: Kontaktierung der ersten Bitleitungs-Ebene mit den Speicherzellen
10: Erste Bitleitungs-Ebene
20: Zweite Bitleitungs-Ebene
21: Erstes Dielektrikum (z. B. SiO₂)
22: Zweites Dielektrikum (z. B. Si₃N₄)
31: Erstes Metall (dotiertes Polysilizium, Wolfram)
32: Zweites Metall (dotiertes Polysilizium, Wolfram)
40: Photolack
50: Aussparung
60: Source/Drain Region einer Speicherzelle
100: Substrat für Speicherzellen

Claims

Leitungsanordnung für Bitleitungen zur Kontaktierung mindestens einer Speicherzelle (3) in einem Substrat (100) insbesondere einer DRAM-Speicherzelle, wobei die Bitleitungen oberhalb der Ebene des Substrates angeordnet sind, und eine erste Bitleitung (1) in einer ersten Bitleitungs-Ebene (10) unterhalb einer zweiten Bitleitung (2) in einer zweiten Bitleitungs-Ebene (20) angeordnet ist, wobei die zweite Bitleitung (2) die erste Bitleitung (1) an mindestens einer Stelle zur Herstellung eines Kontaktes mit der mindestens einen Speicherzelle (3) an Durchstoßstellen (4) durchdringt, dadurch gekennzeichnet, dass die Durchstoßstellen (4) in horizontaler Erstreckung vollständig von der ersten Bitleitung (1) umschlossen sind.
Leitungsanordnung nach Anspruch 1, dadurch gekennzeichnet, dass die erste Bitleitung (1) und die zweite Bitleitung (2) vollständig übereinander angeordnet sind.
Leitungsanordnung nach einem der vorhergehenden Ansprüche 1 oder 2, dadurch gekennzeichnet, dass jede Speicherzelle (3) einer Spalte durch die erste Bitleitung (1) oder die zweite Bitleitung (2) kontaktiert ist.
Leitungsanordnung nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass die Speicherzellen (3) einer Spalte abwechselnd durch die erste Bitleitung (1) und durch zweite Bitleitung (2) kontaktiert werden.
Verfahren zur Herstellung einer Leitungsanordnung für Bitleitungen nach Anspruch 1, bei dem a) eine Aussparung (50) ausgehend von einem Graben in einer ersten Schicht eines Substrats (100) zur Aufnahme einer ersten Bitleitungs-Ebene (10) angeordnet wird, b) die Aussparung (50) und der Graben mit einer Füllung aus einem ersten Metall (31) aufgefüllt werden, c) der Graben anisotrop geätzt wird, so dass nur das erste Metall (31) in der Aussparung (50) für eine passing Bitleitung (1) bestehen bleibt, d) eine Schicht aus dielelektrischen Material (22) auf die innere Wandung des dadurch entstehenden Raumes aufgebracht wird, die e) durch anisotropes Ätzen am Grund des Raumes entfernt wird, f) eine zweite Schicht zur Aufnahme einer zweiten Bitleitungs Ebene (20) aufgebracht wird, wobei diese zweite Schicht über dem Grabender darunterliegenden Schicht angeordnet wird, ein Raum für eine Füllung aus dem ersten Metall (31) durchgeätzt wird, die Wandung des Raums mit einer dielektrischen Schicht (22) ausgekleidet wird und g) in den Raum und den darunterliegenden Graben das erste Metall (31) eingefüllt wird, so dass an einer Durchstossstelle (4) eine Durchkontaktierung von der zweiten Bitleitungs-Ebene (20) zu einer unter der ersten Bitleitungs-Ebene (10) liegenden Speicherzelle (3) vorliegt.