DE10052152C1 - Verfahren und Vorrichtung zum Umwandeln eines analogen Eingangssignals in eine Sequenz von digitalen Ausgangswerten - Google Patents

Abstract

Zum Umwandeln eines analogen Eingangssignals in eine Sequenz von digitalen Ausgangswerten wird das Bilden eines ersten Differenzwertes zwischen dem aktuellen Ausgangswert und dem analogen Eingangssignal verwendet. Es ist ferner das Überprüfen, ob der Betrag des ersten Differenzwertes einen vorbestimmten Betrag überschreitet, vorgesehen, wobei, falls der Betrag des ersten Differenzwertes den vorbestimmten Betrag überschreitet, das Nachregeln des digitalen Ausgangswertes unter Verwendung eines bestimmten Regelwertes vorgesehen ist. Falls der Betrag des ersten Differenzwertes den vorbestimmten Betrag nicht überschreitet, sind das Bilden eines zweiten Differenzwertes zwischen der ersten Differenz und einem Integrationswert, der aus der Summe der ersten Differenzwerte besteht, seit die Überprüfung in dem Schritt des Überprüfens durchgehend ergab, daß der Betrag des ersten Differenzwertes den vorbestimmten Betrag nicht überschreitet, das Vergleichen des zweiten Differenzwertes mit einem vorbestimmten Schwellenwert und das Inkrementieren oder Dekrementieren des digitalen Ausgangswertes abhängig von dem Ergebnis des Vergleichs vorgesehen.

Description

Die vorliegende Erfindung bezieht sich auf die Umwandlung ei­ nes analogen Eingangssignals in digitale Ausgangswerte und insbesondere auf die Analog-/Digital-Umwandlung von Positions­ sensorsignalen beim Positionieren von Werkzeugmaschinen.

Zur Messung eines Weges oder eines Drehwinkels α bei mechani­ schen Anordnungen oder Maschinen werden Lineardifferential­ transformatoren (LVDT = Linear Variable Differential Transfor­ mer) oder Drehdifferentialtransformatoren (RVDT = Rotational Variable Differential Transformer), die Encoder oder Resolver genannt werden, oder eine spezielle Anordnung magnetoresisti­ ver Widerstände oder Hallsensoren verwendet. Diese Sensoren liefern zwei Ausgangssignale, die in Abhängigkeit der mechani­ schen Position variieren, so daß aus den Signalen die Position bestimmbar ist.

Fig. 1a und Fig. 1c zeigen beispielsweise zwei verschiedene Anordnungen zur Messung der linearen Position, während Fig. 1b eine Anordnung zur Messung eines Drehwinkels zeigt.

Die Fig. 1a zeigt eine Erregerspule 10 und zwei Meßspulen 20 und 30 und einen Meßgegenstand 40 mit geeigneten Materialei­ genschaften, wie zum Beispiel einer geeigneten magnetischen Suszeptibilität, der zwischen der Erregerspule 10 auf der ei­ nen Seite und den Meßspulen 20 und 30 auf der anderen Seite angeordnet ist, und entlang einer Achse 50 linear bewegbar ist. Die Anordnung ist derart gestaltet, daß eine lineare Verschiebung des Meßgegenstands 40 oder der Erregerspule 10 eine Änderung der Kopplungsverhältnisse zwischen der Erregerspule 10 und der Meßspule 20 sowie zwischen der Erregerspule 10 und der Meßspule 30 bewirkt. Eine Erregungsspannung an der Erre­ gerspule 10 bewirkt deshalb Signale an den Meßspulen 20 und 30, die in Quadratur zueinander stehen. Die Position des Meß­ gegenstands 40 ist als ein Winkel α definierbar, der das Ver­ hältnis zwischen den beiden Meßsignalen bestimmt, wie es im Folgendem erläutert werden wird.

Die in Fig. 1b gezeigte Anordnung entspricht der in Fig. 1a gezeigten Anordnung bis auf den Meßgegenstand 40. In diesem Fall ist der Meßgegenstand durch einen drehbaren Körper 50 ge­ bildet. Durch Drehen des Körpers 50 ändert sich wie bei der Anordnung in Fig. 1a das Verhältnis zwischen den in den Meß­ spulen 20 und 30 erfaßten Meßsignalen in Abhängigkeit von dem Drehwinkel α, wodurch der Drehwinkel α bestimmt werden kann.

Die Fig. 1c zeigt eine zu Fig. 1a alternative Anordnung mit magnetoresistiven Sensoren 60 und 70, wobei als linear ver­ schiebbarer Meßgegenstand ein magnetischer Maßstab 80 dient. Der magnetische Maßstab 80 weist zwei geeignet ausgerichtete magnetische Bereiche auf, die jeweils entgegengesetzte Magnet­ felder am Ort der magnetoresistiven Sensoren 60 und 70 erzeu­ gen, wobei diese Bereiche in Fig. 1c durch vier in abwech­ selnder Richtung ausgerichtete Stabmagnete 80a, 80b, 80c und 80d dargestellt sind. Durch Verschieben des Maßstabs 80 ent­ lang einer Achse 90 ändert sich das magnetische Feld am Ort der magnetoresistiven Sensoren 60 und 70 und somit der elek­ trische Widerstand derart, daß an den Sensoren 60 und 70 Si­ gnale gemessen werden, die in Quadratur zueinander stehen.

Folglich zeichnet sich die Variation dieser Signale dadurch aus, daß dieselben im wesentlichen in Quadratur zueinander stehen. Fig. 2 zeigt den Zusammenhang zwischen dem Wert α ei­ nerseits und den Meßsignalen an der Meßspule 20 bzw. dem ma­ gnetoresistiven Sensor 60 (Usin) und an der Meßspule 30 bzw. dem magnetoresistiven Sensor 70 (Ucos) andererseits in Abhän­ gigkeit von einer Erregungsspannung U₀. Aus Figur zwei ergeben sich folgende Zusammenhänge zwischen der Erregungsspannung U₀, dem Meßwert α, wie z. B. dem Drehwinkel, und den Meßsignalen Usin und Ucos:

Usin = U₀ sin(α)

Ucos = U₀ cos(α)

Hierbei kann U₀ eine beliebige Gleich- oder Wechselspannung sein und die allgemeine Form von

aufweisen, wobei U_i Amplituden, ϕ_i die zugehörigen Phasen zum Zeitpunkt t = 0 und ω die Trägerfrequenz sind.

Da fast alle Steuerungen und Regelungen mechanischer Systeme in zunehmendem Maße digital realisiert sind, müssen die analo­ gen Ausgangssignale der Sensoren vor ihrer Verarbeitung zur Ansteuerung der Maschinen digitalisiert werden. Zur Ermittlung einer digitalen Äquivalenz der Position Θ = α_dig muß das Ver­ hältnis von Usin zu Ucos ausgewertet werden, wobei im allgemeinen folgender Zusammenhang zwischen dem Drehwinkel α und den Meßsignalen Usin und Ucos gilt:

Eine Auswertung der Meßsignale muß folglich unabhängig von der Variation von U₀ sein. Nach dem Stand der Technik sind mehrere Verfahren zur Digitalisierung des Meßwertes α bekannt. Bei den Systemen mit getrennter Digitalisierung werden beide Meßspan­ nungen Ucos und Usin getrennt digitalisiert, und der digitale Ausgangswert αdig anschließend digital berechnet.

Fig. 3 zeigt das Blockdiagramm einer Vorrichtung mit getrenn­ ter Digitalisierung. An zwei Kanaleingängen 100 und 110 werden jeweils das Eingangssignal Usin und Ucos eingespeist. Beide Eingänge 100 und 110 sind mit in Reihe geschalteten Tiefpaß­ filtern 120 bzw. 130 und Analog/Digital-Wandlern 140 bzw. 150, die in Reihe geschaltet sind, verbunden. Die Tiefpaßfilter 120 und 130 sind den Analog-Digital-Wandlern 140 und 150 vorge­ schaltet, um das Nyquist-Kriterium bei der Abtastung innerhalb der Wandler 140 und 150 einzuhalten. Die Demodulation der so erzeugten digitalisierten Signale wird mittels einer Multipli­ kation 160 bzw. 170 mit einem bei einem Eingang 180 eingespei­ sten Trägerfrequenzsignal vorgenommen. Die Berechnung von Θ durch Berechnung des Arcustangens wird bei einem Rechnerblock 190 digital vorgenommen. Die Tiefpaßfilter 120 und 130 und die Analog-Digital-Wandler 140 und 150 müssen folglich für eine Verarbeitung von Signalen mit einer Trägerfrequenz ausgelegt sein, was einen erhöhten Aufwand bedeutet. Ein digitales Fil­ ter 200 ist hinter den Block 190 geschaltet, um eine Störun­ terdrückung zu bewirken.

Alle Elemente der in Fig. 3 gezeigten Schaltung sind in einen Baustein monolithisch oder hybrid integriert. Ein Nachteil dieses Verfahrens besteht darin, daß die Auflösung und die Um­ setzdauer nicht dynamisch eingestellt werden können. In dem Fall, daß dem Eingangssignal ein Rauschsignal überlagert ist, daß größer als das niedrigstwertige Bit ist, so kann in dem digitalen Filter durch Mittelung über 2^2Ni-Werte eine Erhöhung der Auflösung um Ni-Bits erreicht werden. Dies wird als Dithe­ ring bezeichnet und ergibt eine Erhöhung der Auflösung propor­ tional zur Wurzel der gemittelten Zeitdauer. Die theoretisch­ physikalische Grenze für die Meßgenauigkeit ist durch ein kon­ stantes Produkt aus Auflösung und Mittelungszeit gekennzeich­ net und liegt vor allem bei höheren Auflösungen, weit von den Ergebnissen dieses Verfahrens weg.

Weitere im Stand der Technik bekannte Verfahren werten die Meßsignale nach einem Nachlaufverfahren mit Zähler und ver­ schiedenen Arten der Rückkopplung aus. Umsetzer dieses Art werden beispielsweise bei den Baugruppen der Firma Data Device Cooperation (DDC) mit der Geschäftsadresse 105 Bill Ba Place, Bohemia, New York 11716-2482, der Firma Analog Devices INC. mit der Geschäftsadresse one signality Way, poBox. 9196, Nor­ worth MA 02062-9196, der Firma NAI und der Firma iC-House eingesetzt.

Das Nachlaufverfahren beruht auf der Nachführung des digitalen Wertes Θ mit Hilfe einer Regelschleife. Das benötigte, rückge­ koppelte Fehlersignal wird durch nichtlineare analoge Schal­ tungen berechnet.

Fig. 4 zeigt einen herkömmlichen Umsetzer nach dem Nachlauf­ verfahren, der von der Firma iC-House produziert wird, mit ei­ nem Sinus/Digital-Wandler.

Der Umsetzer von Fig. 4 umfaßt zwei Eingänge 200 und 210, an denen die demodulierten Signale A × sin(α) und A × cos(α) an­ liegen. Die beiden Eingänge 200 und 210 sind direkt und über einen Invertierer 220 bzw. 230 mit jeweils zwei Eingängen ei­ ner Schalteinrichtung 240 verbunden. Die Schalteinrichtung 240 empfängt an einem Eingang 245 Segmentsteuerungsinformationen, die im folgendem erklärt werden, und leitet entsprechend die­ ser Informationen entweder das nichtinvertierte oder inver­ tierte Eingangssignal des Eingangs 200 an den nicht invertie­ renden Eingang eines Komparators 250 bzw. entweder das nicht­ invertierte oder invertierte Eingangssignal des Eingangs 210 an einen Multiplizierer 260 weiter. Der Ausgang des Multipli­ zierers 260 ist mit dem invertierenden Eingang des Komparators 250 verbunden. Der Ausgang des Komparators 250 ist mit einem Auf/Ab-Zähler 270 verbunden, der über drei Eingänge 280, 290 und 295 Informationen bezüglich der zu erzielenden Auflösung bzw. Signale zur Steuerung von Hystereseeffekten und ein Takt­ signals erhält. Der Ausgang des Auf/Ab-Zählers 270 ist mit dem Umsetzerausgang 300 und in einer Rückkopplungsschleife mit dem Eingang eines Digital/Analog-Umsetzers 310 verbunden. Der Aus­ gang des Digital/Analog-Umsetzers 310 ist mit einem Eingang einer Berechnungseinrichtung 320 zur Berechnung des Tangens oder des Cotangens verbunden, wobei die Wahl der der Berech­ nung zu Grunde liegenden Funktion über einen Eingang 330 durch die Segmentsteuerungsinformationen gesteuert wird. Der Ausgang der Berechnungseinrichtung 320 ist mit einem weiterem Eingang des Multiplizierers 260 verbunden.

Im folgendem wird nun die Funktionsweise des Umsetzers von Fi­ gur vier beschrieben. Das digitale Umsetzergebnis bzw. der ak­ tuelle Ausgangswert Θ ist in dem Auf/Ab-Zähler 270 gespeichert und wird über den Digital/Analog-Umsetzer 310 in eine analoge Spannung umgewandelt. Diese wird mit einem der zwei Ausgangs­ signale der Schalteinrichtung 240 multipliziert, wobei das Produkt von dem Komparator 250 mit dem analogen Ausgangssignal verglichen wird. Der Ausgang des Komparators 250 führt auf den Richtungseingang des Zählers 270. Die Zählrichtung bei jedem Taktsignal 295 wird von dem Zähler solange beibehalten, bis die dem Ausgangswert proportionale Ausgangsspannung des Digi­ tal/Analog-Umsetzers 310 dem Wert α der Eingangsspannungen entspricht.

Im Gegensatz zu gewöhnlichen Analog/Digital-Wandlern ist bei dem Sinus/Digital-Wandler der Ausgangswert nicht proportional zur Eingangsspannung, sondern zu dessen Phase α. Die Phase steht an den Eingängen 200 und 210 in der Form von A × sin(α) und A × cos(α) zur Verfügung. Von dem Ausgangswert Θ wird in der Rückführung entlang der Rückkopplungsschleife die Tangens­ funktion gebildet, und das Ergebnis mit cos(α) multipliziert. Das Endergebnis wird mit sin(α) verglichen. Als Vorschrift für die Regelung erhält man folglich folgenden Zusammenhang:

Asin(α) = Acos(α)tan(Θ)

Da die Tangensfunktion Polstellen aufweist und nicht über eine volle Periode gebildet werden kann, wird eine Periode in acht Segmente unterteilt. Für bestimmte Segmente werden die Ein­ gangssignale an den Eingängen 200 und 210 durch die Segment­ steuerung vertauscht, und in der Rückkopplung anstatt der Tan­ gensfunktion die Cotangensfunktion gebildet. Der Sinus- Digital-Wandler läuft automatisch auf dem kürzestem Weg in das Segment und hat somit bei statischem Eingangssignal nach maxi­ mal n/2 Taktzyklen seinen Arbeitspunkt erreicht, wobei n der Auflösung entspricht. Die Demodulation von eventuell geträgerten Signalen kann bei dem Umsetzer durch trägersynchrone Um­ steuerung der Segmentsteuerung realisiert werden.

Ein Nachteil des im vorhergehendem beschriebenen Umsetzers be­ steht darin, daß die Auflösung intern durch die Anzahl der Zählschritte festgelegt ist und nicht dynamisch verändert wer­ den kann. Zudem kommt der in Fig. 4 gezeigte Umsetzer nie zur Ruhe, da der Zähler auch bei einem konstanten Eingangssignal ständig das niedrigstwertige Bit des Ausgangswerts auf oder ab zählt, was durch eine Hysteresesteuerung verhindert werden muß. Hierzu wird beiderseitig zum Zählerwert ein Bereich auf­ gespannt und innerhalb von zwei Taktperioden geprüft, ob das Eingangssignal noch innerhalb dieses Bereiches liegt. Die Aus­ gangsfrequenz beträgt folglich lediglich die Hälfte der Takt­ frequenz, und es ist eine zusätzliche Schaltung notwendig, um das Schwanken des Ausgangswertes bei ansonsten konstantem Ein­ gangssignal zu verhindern.

In Fig. 5 ist das Blockschaltbild eines weiteren herkömmlichen Umsetzers nach dem Nachführverfahren gezeigt. Dieser ratiome­ trische Umsetzer wird beispielsweise in den Bausteinen der RDC-19200-Serie der Firma DDC oder AD2S44 der Firma ANALOG DEVICES verwendet. Wie Fig. 5 zeigt, umfaßt dieser Umsetzer zwei Eingänge 400 und 410, an denen die Eingangssignale Usin und Ucos anliegen. Die beiden Eingänge 400 und 410 sind mit einer Vorrichtung 420 zur sin/cos-Multiplikation und Addition verbunden. Die Vorrichtung 420 gibt einen Wechselsignalfehler ε an einen Ausgang 430 und an einen Eingang eines phasensensiti­ ven Demodulators (PSD) 440 aus. Der PSD empfängt ferner über einen Eingang 450 ein Signal mit der Trägerfrequenz. Der PSD 440 gibt an einen Ausgang 460 und an den Eingang eines Inte­ grators 470 einen Gleichsignalfehler E aus. Der Integrator gibt an einen Ausgang 480 und an einen Eingang eines VCOs 490 ein integriertes Fehlersignal aus. Der VCO 490 gibt über zwei Leitungen 500 und 510 Taktsignale clk und Richtungsinformatio­ nen dir an einen Zähler 520 aus. Der Zähler 520 ist mit dem digitalen Ausgang 530 des Umsetzers und mit einem weiterem Eingang der Vorrichtung 420 verbunden.

Im folgendem wird nun die Funktionsweise des Umsetzers von Fig. 5 erklärt. Zunächst werden die Eingangssignale an den Eingängen 400 und 410 durch die Vorrichtung 420 mit sin(Θ) und cos(Θ) multipliziert, und die Ergebnisse danach voneinander abgezogen. Nach der Demodulation durch den PSD 440 ergibt sich ein Fehlersignal E, das für kleine Abweichungen von (α - Θ) pro­ portional zu (α - Θ) ist:

E = sin(α)cos(Θ) - cos(α)sin(Θ) = sin(α - Θ) ≈ α - Θ.

Dieses Signal E wird mindestens einmal integriert, wodurch ein Signal V (Velocity; Velocity = Geschwindigkeit) erhalten wird, das proportional zur Geschwindigkeit sein soll. Der VCO steu­ ert je nach Größe und Vorzeichen von V den Zähler in entspre­ chender Geschwindigkeit vorwärts oder rückwärts. Durch den Einsatz des Integrators ist es das Umsetzverfahren störunter­ drückend. Typischerweise sind die Blöcke alle in einen Hybrid­ baustein oder eine IC (IC = Integrated Circuit = integrierte Schaltung) integriert, wobei allerdings Verbindungen 540 und 550 zu den Ausgängen 560 und 580 außerhalb des Bausteins ange­ ordnet sein müssen, damit auf die Regeleigenschaften Einfluß genommen werden kann.

Ein Nachteil der in Fig. 5 gezeigten Schaltung besteht darin, daß ihr Verhalten wesentlich vom äußeren Aufbau und der Be­ schaltung abhängt. Zudem ist die Auflösung intern durch die Breite des Zählerwortes festgelegt und kann somit während des Betriebs nicht dynamisch verändert werden. Prinzipiell wäre zwar eine Anpassung der Auflösung durch ein variables nachfol­ gendes Filter möglich. Aus Gründen der Stabilität ist aber die Integrationsdauer des analogen Integrators in der praktischen Anwendung größer als die Mittelungsdauer der digitalen Filter. Eine Verkürzung der digitalen Integrationsdauer führt bei re­ duzierter Auflösung folglich nicht zu einer höheren Dynamik.

Die WO 93/22622 beschreibt einen interpolierenden Umsetzer, der in dem Baustein AD598 der Firma ANALOG DEVICES verwendet wird. Dieser Umsetzer wandelt LVDT-Signale in PWM-codierte Di­ gitalsignale um. Anstatt der Arctan(x)-Bildung wird nur eine Quotientenbildung durchgeführt. Dies geschieht über die linea­ re Multiplikation der Eingangssignale mit dem PWM-Signal. Im Prinzip handelt es sich bei diesem Umsetzer um einen Single- Bit-Sigma-Delta-Umsetzer mit spezieller Single-Bit- Rückkopplung auf die zwei Eingangssignale. Dieser Umsetzer kann aber Resolversignale nur annähernd auswerten, da die Si­ nusförmigkeit der Modulation nicht berücksichtigt wird.

Bei denen im vorhergehend beschriebenen, in dem Stand der Technik bekannten Umsetzerverfahren ergeben sich die folgenden Probleme:

Die Antriebe moderner Werkzeugmaschinen werden immer schneller und sollen dabei immer genauer positionieren. Um die dabei auftretenden immer größeren Drehzahlen (bei Resolvern) oder höheren Lineargeschwindigkeiten bei fester Auflösung verarbei­ ten zu können, muß die Trägerfrequenz und die Eingangsband­ breite der Auswerteschaltungen immer höher werden. Dies erfor­ dert eine immer schneller werdende Regelung bei dem Nachlauf­ verfahren bzw. immer höhere Abtastraten der Analog/Digital- Wandler bei der getrennten Digitalisierung, was wiederum hohe Anforderungen an die nachfolgende Steuerelektronik stellt, die die vielen, schnell generierten Positionsinformationen nur un­ ter hohem Aufwand weiter verarbeiten kann.

Bei hoher Bandbreite der Schleifensteuerung eines Nachlaufum­ setzers, kann das Regelsystem auch leicht instabil werden. Speziell mehrfachintegrierende Systeme, die sich durch kleine statische Regelabweichungen auszeichnen, sind in dieser Hin­ sicht anfällig. Dies wirkt sich auch auf den Benutzer der Schaltung aus, da es schwierig wird, den Umsetzerbaustein in ein funktionierendes System zu integrieren. Zudem wird die An­ fälligkeit gegenüber elektromagnetischen Störungen von anderen Baugruppen größer.

Obwohl es folglich wünschenswert wäre, das gesamte Umsetzersy­ stem monolithisch zu integrieren, ist bei den herkömmlichen Verfahren der Aufwand hierzu entweder sehr hoch oder gar un­ möglich.

Bei den ratiometrischen Verfahren steht der Integration bei­ spielsweise der Offset des Integrators, des PSD und des VCOs, die zu Verzerrungen oder zu einem instabilen Verhalten führen können, entgegen. Zudem weisen die Zeitkonstanten des VCOs ei­ ne hohe Streuung auf, und das PSD bewirkt Störeinkopplungen und Verzerrungen. Ferner nachteilhaft ist, daß die Auflösung von den verwendeten Multiplizierern bzw. den multiplizierenden DACs abhängt und kaum dynamisch zu Gunsten der Geschwindigkeit reduzierbar ist. Außerdem zählt der Zähler immer plus oder mi­ nus einen Schritt der Maximalauflösung und legt somit die ma­ ximale Geschwindigkeit da/dt fest, wodurch folglich meistens die maximale Umsetzgeschwindigkeit des multiplizierenden DACs nicht voll ausgenutzt werden kann.

Bei dem vorhergehenden erwähnten Verfahren der getrennten Di­ gitalisierung ergibt sich bei der Integration das Problem, daß der Chipflächenbedarf für "lange" Digitalfilter und die genaue Arctan(x)-Berechnung groß ist. Zudem ist es nachteilhaft, daß die Auflösung von der Auflösung der ADCs abhängt und meist fest ist.

Die EP 0158841 A1 beschreibt einen Analog-Digital-Wandler, bei dem ein erster Diskriminator die Eingangsspannung mit der Aus­ gangsspannung eines einem digitalen Integrator nachgeschalte­ ten Digital-Analog-Wandlers vergleicht und ein Vorwärts- oder Rückwärtszählen des digitalen Integrators um ein niedrigstwer­ tiges Bit bewirkt, falls die Eingangsspannung um mehr als etwa die Hälfte der einem niedrigstwertigen Bit entsprechenden Spannung tiefer oder höher liegt. Zur Verbesserung der Nach­ führung sind zusätzlich Fensterdisktriminatoren vorgesehen, die eine schnellere Ausgangssignalrückführung bei raschen Schwankungen der Eingangsspannung ermöglichen.

Die DE 195 40 106 C2 beschreibt eine Steuereinheit für einen E­ lektromotor mit einem Positionssensor mit analogem Ausgangs­ signal. Dem Positionssensor ist ein Analog-Digital-Wandler nachgeschaltet, dem wiederum eine Rechenschaltung zur Ermitt­ lung von Positionswerten nachgeschaltet ist. Es ist eine Kor­ rekturschaltung vorgesehen, um die Zeitverzögerung bei der Be­ rechnung des Postitionswertes zu korrigieren.

Die EP 0169535 A2 beschreibt einen Analog/Digital-Wandler, bei dem eine durch einen eingebauten D/A-Wandler erzeugte Spannung nacheinander von einem analogen Eingangssignal abgezogen wird, und der digitale Code des eingebauten D/A-Wandlers als das di­ gitale Ausgangssignal hergeleitet wird, wenn zwischen der Spannung, die durch den D/A-Wandler erzeugt wird, und dem analogen Eingangssignal durch einen Komparator eine Überein­ stimmung festgestellt wird. Das Ausgangssignal des Komparators wird rückgekoppelt, um dem subtrahierten Ergebnis überlagert zu werden, sowie um verwendet zu werden, um den D/A-Wandler zu steuern.

Die UK 2242583 A beschreibt einen Zweifachreferenzwinkelge­ ber/Digital-Wandler, bei dem in einem DAW ein Cosinus- und Si­ nus-Gebersignal mit einem internen digitalen Sinus- bzw. Cosi­ nus-Signal multipliziert wird, und die Ausgangssignale einem Fehlerverstärker zugeführt werden, der ein Fehlersignal er­ zeugt, welches durch einen Wandler digitalisiert und durch ein digitalisiertes Referenzsignal von dem Geber demoduliert wird. Das Ausgangssignal wird in dem Demodulator demoduliert und ü­ ber ein Digitalfilter einem Binärakkumulator zugeführt. Das Akkumulatorausgangssignal wird zunächst durch eine Cosinus- Nachschlagtabelle, um über einen Modulator das Cosinusein­ gangssignal für den DAW zu erzeugen, und zweitens durch eine Sinus-Nachschlagtabelle verwendet, um über einen weiteren Mo­ dulator das Sinuseingangssignal für den DAW zu erzeugen. Der Demudulator und die Modulatoren sind mit einem internen digi­ talen Referenzsynthesizer verbunden.

Die Aufgabe der vorliegenden Erfindung besteht darin, ein Ver­ fahren und eine Vorrichtung zum Umwandeln eines analogen Ein­ gangssignals in einer Sequenz von digitalen Ausgangswerten zu schaffen, so daß die dynamischen Eigenschaften der Umwandlung verbessert sind und dennoch für statische Eingangssignale hohe Auflösungen erreicht werden können.

Diese Aufgabe wird durch ein Verfahren gemäß Anspruch 1 und eine Vorrichtung gemäß Anspruch 9 gelöst.

Das erfindungsgemäße Verfahren zum Umwandeln eines analogen Eingangssignals in eine Sequenz von digitalen Ausgangswerten umfaßt das Bilden eines ersten Differenzwertes zwischen dem aktuellen Ausgangswert und dem analogen Eingangssignal. Das Verfahren umfaßt ferner das Überprüfen, ob der Betrag des ers­ ten Differenzwertes einen vorbestimmten Betrag überschreitet, wobei, falls der Betrag des ersten Differenzwertes den vorbe­ stimmten Betrag überschreitet, das Nachregeln des digitalen Ausgangswertes unter Verwendung eines bestimmten Regelwertes vorgesehen ist. Falls der Betrag des ersten Differenzwertes den vorbestimmten Betrag nicht überschreitet, sind das Bilden eines zweiten Differenzwertes zwischen der ersten Differenz und einem Integrationswert, der aus der Summe der negierten ersten Differenzwerte besteht, seit die Überprüfung in dem Schritt des Überprüfens durchgehend ergab, daß der Betrag des ersten Differenzwertes den vorbestimmten Betrag nicht über­ schreitet, das Vergleichen des zweiten Differenzwertes mit ei­ nem vorbestimmten Schwellenwert und das Inkrementieren oder Dekrementieren des digitalen Ausgangswertes abhängig von dem Ergebnis des Vergleichs vorgesehen.

Die erfindungsgemäße Vorrichtung zum Umwandeln eines analogen Eingangssignals in eine Sequenz von digitalen Ausgangswerten umfaßt eine Einrichtung zum Bilden eines ersten Differenzwer­ tes zwischen dem aktuellen digitalen Ausgangswert und dem ana­ logen Eingangssignal sowie eine Einrichtung zum Überprüfen, ob der Betrag des ersten Differenzwertes einen vorbestimmten Be­ trag überschreitet. Es ist eine Einrichtung zum Nachregeln des digitalen Ausgangswertes unter Verwendung eines vorbestimmten Regelwertes, falls der Betrag des ersten Differenzwertes den vorbestimmten Betrag überschreitet, vorgesehen. Die Vorrich­ tung umfaßt ferner eine Einrichtung zum Bilden eines zweiten Differenzwertes zwischen dem ersten Differenzwert und einem Integrationswert, der aus der Summe der negierten ersten Dif­ ferenzwerte besteht, seit dem die Einrichtung zum Überprüfen durchgehend bestimmt hat, daß der Betrag des ersten Differenz­ wertes den vorbestimmten Betrag nicht überschreitet, zum Ver­ gleichen des zweiten Differenzwertes mit einem vorbestimmten Schwellenwert und zum Inkrementieren oder zum Dekrementieren des digitalen Ausgangswertes abhängig von dem Ergebnis des Vergleichs, falls der Betrag der ersten Differenz den vorbe­ stimmten Betrag nicht überschreitet.

Die hier vorliegende Erfindung trägt der Erkenntnis Rechnung, daß mechanische Systeme mit einer mechanischen Trägheit behaf­ tet sind, so daß bei schneller Bewegung einer Maschine eine Auswertung der aktuellen Position der Maschine mit voller Auf­ lösung nicht notwendig ist. Erst bei relativ langsamer Bewe­ gung, wenn die Maschine schon beinahe ihren Zielort erreicht hat und steht, wird die genauere Position interessant. Hierbei ist der Ausdruck "langsam abbremsen" relativ zu der elektroni­ schen Verarbeitungsgeschwindigkeit zu verstehen, insofern, als daß für eine Maschine zwar nur wenige Millisekunden notwendig sind, um abzubremsen, und ein menschlicher Beobachter diesen Vorgang als ein "Stehenbleiben" beschreibt, für integrierte elektronische Systeme aber wenige Millisekunden eine "lange Zeit" bedeuten.

Bei einem Ausführungsbeispiel gemäß der vorliegenden Erfindung wird das Nachregeln des Ausgangswertes, d. h. die Grobquanti­ sierung, durchgeführt, indem eine Mehrzahl von Zählerwerten zu bzw. von dem aktuellen Ausgangswert abhängig von den Vorzei­ chen des ersten Differenzwertes addiert oder subtrahiert wer­ den, bis der Ausgangswert das Eingangssignal überquert bzw. überschreitet. Nachdem der Ausgangswert nachgeregelt worden ist, bzw. wenn die Abweichung des aktuellen digitalen Aus­ gangswerts von dem Wert des Eingangssignals klein ist, wird eine Feinquantisierung durchgeführt, bei der überprüft wird, ob der zweite Differenzwert den Schwellenwert überquert hat, und, falls dies der Fall ist, die Richtung bestimmt wird, in der der zweite Differenzwert den Schwellenwert überquert hat, wobei hierauf der aktuelle digitale Ausgangswert abhängig von der bestimmten Richtung inkrementiert oder dekrementiert wird. In dem Fall eines konstanten Eingangssignals oszilliert die sich ergebende Sequenz von Ausgangswerten um die beiden digi­ talen, dem konstanten Eingangssignal nächstliegenden Werte herum. Aus der Häufigkeit des Auftretens der Werte kann durch anschließende Mittelwertbildung bezüglich einer variierbaren Anzahl von aufeinanderfolgenden Ausgangswerten der Sequenz von Ausgangswerten eine höhere Auflösung erzielt werden, bei­ spielsweise wenn sich die Maschine ihrer Zielposition annä­ hert, und folglich die Ausgaberate niedriger sein kann. Über die Anzahl der zur Mittelwertbildung verwendeten digitalen Ausgangswerte kann die Mittelungsdauer und somit die Totzeit des Regelungssystems auf eine aktuelle Verfahrgeschwindigkeit bzw. auf eine geeignete Ausgaberate für die Sequenz von Ausga­ bewerten eingestellt werden.

Gemäß einem speziellen Ausführungsbeispiel wird die vorliegen­ de Erfindung auf zueinander in Quadratur stehende Signale an­ gewendet, wie sie bei der Verwendung von LVDTs und RVDTs oder Anordnungen mit magnetoresistiven Widerständen oder Hallsenso­ ren entstehen. Hierbei wird ein 4-Quadranten-Addierer, der aus zwei multiplizierenden DACs und einem Addierer besteht, ver­ wendet, um aus den zueinander in Quadratur stehenden Signalen den ersten Differenzwert zu erhalten. Die vorliegende Erfin­ dung ist folglich geeignet, um ein Paar von Signalen gleicher Frequenz zu verarbeiten und aus der momentanen Amplitude einen digital dargestellten Wert zu ermitteln, der einen im Augen­ blick von einem Sensor zurückgelegten Weg repräsentiert. Bei der Digitalisierung kann die Phase des in den Eingangssignalen enthaltenen Trägers berücksichtigt werden, wodurch eine Umset­ zung und eine Demodulation gleichzeitig durchgeführt werden.

Ein Vorteil der vorliegenden Erfindung besteht darin, daß eine Integration eines Umsetzers gemäß der vorliegenden Erfindung leichter als bei den im Stand der Technik bekannten Umsetzern realisierbar ist. Insbesondere ist eine Integration in eine Standard-CMOS-Technologie möglich. Der Grund hierfür besteht darin, daß durch die anschließende lineare Interpolation zwi­ schen den Ausgangswerten eine höhere Auflösung als die Auflö­ sung der multiplizierenden DACs des 4-Quadranten- Multiplizierers erzielt werden kann, wodurch sich der Flächen­ bedarf für die verwendeten Multiplizierer verringert, und die­ selben schneller werden. Zusätzlich übernehmen drei Komparatoren die Aufgabe der bei herkömmlichen Umsetzern verwendeten, schwer reproduzierbar zu integrierenden VCOs, und durch das Fehlen eines PSD fallen Störungen, Signalverzerrungen, ein er­ höhter Chipflächenverbrauch, Offsetprobleme usw., wie sie im Stand der Technik auftreten, weg, so daß insgesamt weniger kritische Bauteile verwendet werden müssen.

Ein weiterer Vorteil der vorliegenden Erfindung besteht darin, daß bessere dynamische Eigenschaften bei hoher statische Auf­ lösung erzielt werden. Folglich können unter Verwendung des Verfahrens bzw. der Vorrichtung der vorliegenden Erfindung auch sehr schnelle Maschinensteuerungen digital realisiert werden. Insbesondere hängt die Auflösung der Sequenz von digi­ talen Ausgangswerten, wie in der Praxis benötigt, von der Dy­ namik des Eingangssignals ab, wobei sich schnell ändernde Ein­ gangssignale mit hoher Rate aber mit geringer Auflösung abge­ tastet werden, wie z. B. mit einer Schrittweite, die ein Mehr­ faches der Gesamtauflösung beträgt, und sich langsam ändernde Eingangssignale mit hoher Auflösung abgetastet werden.

Ein weiterer Vorteil der vorliegenden Erfindung besteht in der Geschwindigkeit und der Stabilität der Nachführung des digita­ len Ausgangswerts, da die Sequenz von Ausgangswerten schneller auf große Eingangssignaländerung reagieren kann und trotzdem kaum ein Überschwingen aufweist. Die Störunterdrückung und die Elimination der Regelabweichung unter Verwendung des Integra­ tionswertes bleiben erhalten. Zudem summiert der Integrations­ wert alle bisherigen Umsetzfehler auf und ermöglicht folglich die anschließende Interpolation von Werten zwischen den mit den Multiplizierer-DACs einstellbaren Werten. Die Auflösung eines erfindungsgemäßen Umsetzers läßt sich mit einem Interpo­ lationsfilter der Länge 2^Ni um Ni Bits erhöhen.

Bevorzugte Ausführungsbeispiele der vorliegenden Erfindung werden nachfolgend bezugnehmend auf die beiliegenden Zeichnun­ gen näher erläutert. Es zeigt

Fig. 1a, 1b und 1c schematische Darstellungen von Sensoranord­ nungen zur Positionsmessung unter Erzeugung von zu­ einander in Quadratur stehenden Ausgangssignalen ge­ mäß dem Stand der Technik;

Fig. 2 ein Vektordiagramm zur Veranschaulichung des Zusam­ menhangs zwischen zueinander in Quadratur stehenden Ausgangssignalen, einem Erregersignal und einem Dreh­ winkel;

Fig. 3 ein Blockschaltbild eines Umsetzers mit getrennter Digitalisierung der beiden Eingangssignale gemäß dem Stand der Technik;

Fig. 4 ein Blockschaltbild eines Umsetzers mit einem Si­ nus/Digital-Wandler gemäß dem Stand der Technik;

Fig. 5 ein Blockschaltbild eines ratiometrischen Umsetzers gemäß dem Stand der Technik;

Fig. 6 ein Blockschaltbild eines Umsetzers gemäß einem Aus­ führungsbeispiel der vorliegenden Erfindung;

Fig. 7 ein Blockschaltbild zur Veranschaulichung des die Grobquantisierung durchführenden Teils des Umsetzers von Fig. 6;

Fig. 8 ein Blockschaltbild des die Feinquantisierung durch­ führenden Teils des Umsetzers von Fig. 6;

Fig. 9 ein Blockschaltbild des die Mittelwertbildung der Se­ quenz von Ausgangswerten durchführenden Teils des Um­ setzers von Fig. 6;

Fig. 10 ein Blockschaltbild des 4-Quadranten-Addierers des in Fig. 6 gezeigten Umsetzers;

Fig. 11a einen Graphen, in dem gegen aufeinanderfolgende Zy­ klenschritte Signalwerte aufgetragen sind, die bei einem ersten Beispielablauf der Schaltung von Fig. 6 auftreten;

Fig. 11b einen Graphen, in dem gegen aufeinanderfolgende Zy­ klenschritte weitere Signalwerte aufgetragen sind, die bei dem ersten Beispielablauf von Fig. 11a auf­ treten;

Fig. 11c einen Graphen, in dem gegen aufeinanderfolgende Zy­ klenschritte Signalwerte aufgetragen sind, die bei einem zweiten Beispielablauf der Schaltung von Fig. 6 auftreten;

Fig. 11d einen Graphen, in dem gegen aufeinanderfolgende Zy­ klenschritte weitere Signalwerte aufgetragen sind, die bei dem zweiten Beispielablauf von Fig. 11c auf­ treten; und

Fig. 12 ein Blockschaltbild eines Umsetzers gemäß einem spe­ ziellen Ausführungsbeispiels der vorliegenden Erfin­ dung.

Bezugnehmend auf Fig. 6 wird zunächst ein Umsetzer gemäß einem Ausführungsbeispiel der vorliegenden Erfindung beschrieben. Insbesondere zeigt Fig. 6 das Blockschaltbild des Umsetzers, während Fig. 7-10 einzelne Teile der Umsetzers zeigen, an­ hand derer die Funktionsweise des Umsetzers von Fig. 6 erklärt wird.

Wie es in Fig. 6 gezeigt ist, umfaßt der Umsetzer einen 4- Quadranten-Addierer 610, einen invertierenden Integrator 620, einen Addierer 630, drei Komparatoren 640, 650, 660 (H, L, I), eine Steuerlogik 670, einen Auf/Ab-Zähler 680 und ein anpaßba­ res Digitalfilter 690. Ein Eingang des Addierers 610 ist mit dem Eingang 700 des Umsetzers verbunden, um das Eingangssignal α zu empfangen, wobei der Ausgang des Addierers 610 mit den Eingängen der Komparatoren 640 und 650 und des Integrators 620 sowie einem Eingang des Addierers 630 verbunden ist. Der Ad­ dierer 630 empfängt neben dem Ausgangssignal ε des Addierers 610 das integrierte Ausgangssignal Σ des Integrators 620. Der Ausgang δ des Addierers 630 ist mit einem Eingang des Kompara­ tors 660 verbunden. Die Ausgänge der Komparatoren 640-660 sind mit jeweils einem Eingang der Steuerlogik 670 verbunden. Die Steuerlogik 670 ist an drei Ausgängen jeweils mit einem Eingang des Integrators 620, des Auf/Ab-Zählers 680 und des anpaßbaren Digitalfilters 690 verbunden. Der Ausgang des Auf/Ab-Zählers 680 ist mit einem weiteren Eingang des Addie­ rers 610 sowie mit einem Eingang des Digitalfilters 690 ver­ bunden und gibt das Umsetzergebnis bzw. den aktuellen digita­ len Ausgangswert Θ_n aus. Der Ausgang des adaptiven Filters 690 ist mit einem Ausgang 710 des Umsetzers verbunden, um das ge­ filterte Umsetzergebnis auszugeben.

Nach dem bezugnehmend auf Fig. 6 der Schaltungsaufbau des Um­ setzers beschrieben worden ist, wird bezugnehmend auf die Fig. 7-10 die Funktionsweise des Umsetzers erklärt, wobei darauf hingewiesen wird, daß in den Fig. 7-10 für gleiche Elemente wie in der Fig. 6 die gleichen Bezugszeichen verwendet werden, und eine Erklärung der Verschaltung dieser Elemente folglich weggelassen wird. Außerdem wurde zur Vereinfachung der Dar­ stellung bei der Fig. 8 die Steuerlogik 670 weggelassen.

Die Fig. 7 zeigt den Teil der Schaltung von Fig. 6 der die Grobquantisierung des Eingangssignals α durchführt. Dieser Teil wird durch eine Rückkopplungsschleife gebildet, die den 4-Quadranten-Addierer 610, die Komparatoren 640, 650 und 660 die Steuerlogik 670 und den Auf/Ab-Zähler 680 umfaßt. Bei dem Addierer 610 wird das aktuelle Umsetzergebnis Θ_n, das in dem Auf/Ab-Zähler 680 gespeichert ist, von dem analogen Eingangs­ signal α subtrahiert, wodurch an dem Ausgang des Addierers 610 ein Fehlersignal ε = α - Θ_n erzeugt wird. Der Komparator 640 empfängt das Fehlersignal ε, und überprüft, ob das Fehlersignal ε einen bestimmten Schwellenwert S überschreitet. Entsprechend überprüft der Komparator 650 das Fehlersignal ε daraufhin, ob dasselbe kleiner als Minus der Schwellenwert S ist. Da der In­ tegrator 620 (Fig. 6) kein Ausgangssignal liefert gibt der Ad­ dierer 630 (Fig. 6) sein Eingangssignal ε direkt weiter und kann für diese Betrachtung weggelassen werden. Der Komparator 660 überprüft, ob der Wert von ε Null überschreitet. Folglich wirken die drei Komparatoren 640, 650 und 660 zusammen, um zu überprüfen, ob das Fehlersignal ε außerhalb eines bestimmten, die Null umgebenden Bereiches liegt, bzw. ob der Betrag des Fehlersignals ε den Schwellenbetrag überschreitet, und welches Vorzeichen ε hat.

Falls der Betrag des Fehlersignals ε den Schwellenbetrag über­ schreitet, bedeutet dies, daß der augenblickliche Digitalwert bzw. das Umsetzergebnis Θ_n von dem analogen Eingangswert α sehr weit weg liegt, wobei der jeweilige Komparator 640 oder 650 ein entsprechendes Signal an die Steuerlogik 670 sendet, um zu bewirken das der augenblickliche Digitalwert, der in dem Auf/Ab-Zähler 680 gespeichert, an das Eingangssignal α ange­ paßt wird. Die Anpassung bzw. das Nachregeln des augenblickli­ chen Digitalwertes wird durch geeignetes Addieren bzw. Subtra­ hieren eines Regelwerts, beispielsweise einer bestimmten An­ zahl von Zählerwerten, durchgeführt, wobei die Regelschleife derart wirkt, daß der aktuelle Digitalwert nachgeführt wird, bis das Umsetzerergebnis Θ_n den analogen Eingangswert α über­ schreitet bzw. überquert. Diese Nachführung wird vorzugsweise ohne größere Zeitverzögerung, beispielsweise unter Verwendung einer Proportionalregelung, durchgeführt. Es kann beispiels­ weise vorgesehen sein, daß in dem Fall, daß der Betrag des Fehlersignals ε den bestimmten Schwellenwert überschreitet, der Auf/Ab-Zähler 680 den aktuellen Digitalwert pro Regelzyklus um eine bestimmte, an den Betrag des Fehlersignals ε angepaßte An­ zahl von Zählerwerten erhöht bzw. verringert. Um die Anzahl von Zählerwerten in Abhängigkeit von dem Fehlersignal ε zu be­ stimmen, könnte eine Nachschlagtabelle verwendet werden. Eine solche Anpassung der Zählerschrittweite bzw. der Auflösung trägt dem Umstand Rechnung, daß Maschinen eine mechanische Trägheit aufweisen, so daß eine Nachführung des aktuellen Di­ gitalwertes um einzelne Zählerwerte nicht erforderlich ist. Zudem können hierdurch auch schnellere Bewegungen der Maschine nachverfolgt werden. Es ist jedoch auch ferner möglich, daß der aktuelle Digitalwert Θ_n in dem Auf/Ab-Zähler 680 pro Zyklus lediglich durch Addieren oder Abziehen eines einzelnen Zähler­ werts bzw. Inkrementieren oder Dekrementieren nachgeführt wird.

Es ist wahlweise ferner möglich, mit der Beendigung der Grob­ quantisierung nicht zu warten, bis Θ_n α überquert, sondern schon unmittelbar nachdem der Betrag von ε den Schwellenwert S unterschreitet zur Feinquantisierung weiterzugehen.

Während bei der Grobquantisierung die bezugnehmend auf die Fig. 7 beschrieben worden ist, die Auflösung des Umsetzergeb­ nisses Θ_n durch die digitale Breite des Auf/Ab-Zählers 680 be­ grenzt ist, ist es bei einer Feinquantisierung, die bezugneh­ mend auf die Fig. 8 im folgendem beschrieben werden wird, durch anschließendes digitales Filtern möglich, die Auflösung des Umsetzergebnisses Θ_n zu erhöhen. Der die Feinquantisierung durchführenden Teil der Schaltung von Fig. 6 ist in Fig. 8 ge­ zeigt und umfaßt in einem Regelkreis den 4-Quadraten-Addierer 610, den invertierenden Integrator 620, den Addierer 630, den Komparator 660, die Steuerlogik 670 (Fig. 6) und den Auf/Ab- Zähler 680. Dieser Teil der Schaltung wirkt, um die Feinquan­ tisierung in dem Fall durchzuführen, daß das aktuelle Umset­ zergebnis Θ_n von dem Eingangssignal α nur wenig, beispielsweise lediglich um höchstens 2 Zählerwerte, abweicht. Ist dies der Fall, wird der Integrator 620 durch die Steuerlogik 670 (Fig. 6), die in Fig. 8 wiederum aus Übersichtlichkeitsgründen nicht gezeigt ist, aktiviert und die Feinquantisierung beginnt. Wenn die Feinquantisierung während aufeinanderfolgender Taktzyklen stattfindet, d. h. falls die Überprüfung des Fehlersignals ε bei aufeinanderfolgenden Zyklen ergibt, daß sich das aktuelle Um­ setzergebnis Θ_n von dem Eingangssignal α um weniger als den be­ stimmten Schwellenwert S unterscheidet, gibt der Integrator 620 an seinem Ausgang ein Integrationssignal Σ aus, das der Integration des bisher aufgetretenen invertierten Fehlersi­ gnals -ε seit dem Zeitpunkt entspricht, da der Betrag des Feh­ lersignals ε das letzte mal den Schwellenbetrag unterschritten hat. Der Addierer 630 zieht von dem aktuellen Fehlersignal ε den Integrationswert Σ ab und gibt die Differenz δ an den Kom­ parator 660 aus. Der Komparator 660 vergleicht den von dem Ad­ dierer 630 ausgegebenen Differenzwert mit einem Vergleichswert und gibt das Ergebnis des Vergleichs an die Steuerlogik 670 aus. Die Steuerlogik 670 (Fig. 6) steuert den Auf/Ab-Zähler 680 derart an, daß der aktuelle Digitalwert Θ_n um einen Zähler­ wert inkrementiert wird, wenn δ größer als der Vergleichswert des Komparators 660 ist, und andernfalls Θ_n dekrementiert wird. Wie es im Folgenden deutlich werden wird, schwankt durch diese Regelung das Umsetzergebnis Θ_n um die beiden digitalen Werte herum, die dem Eingangssignal α am nächsten sind. Im Folgenden wird bezugnehmend auf die Tabelle 1 die Funktionsweise der Feinquantisierungsrückkopplung näher erläutert.

Tabelle 1

Die Tabelle 1 umfaßt 8 Spalten, in denen von links nach rechts der Regelzyklus n, der Wert des Eingangssignals α bei dem Regelzyklus n, der Digitalwert Θ_n bei dem Regelzyklus n, das Feh­ lersignal ε, der Integrationswert Σ bei dem Regelzyklus n, der Differenzwert δ, der bei dem Regelzyklus n von dem Addierer 630 ausgegeben wird, der Mittelwert der letzten 10 Digitalwerte Θ_n und die Steuerhandlung der Steuerlogik 670 jeweils vor und nach der Entscheidung angegeben sind. In Fig. 11a sind zur leichteren Veranschaulichung die Werte von ε, Σ und δ und in Fig. 11b die Werte von α, Θ und der Mittelwert von Θ über 10 Schritte auf der y-Achse aufgetragen, während auf der x-Achse die Zyklenschritte aufgetragen sind. In dem Beispiel von Ta­ belle 1 wird angenommen, daß die digitale Auflösung des Auf/Ab-Zählers 680 auf ganzzahlige Zahlen begrenzt ist. Zudem wird angenommen, daß der bestimmte Schwellenwert 2 und der Vergleichswert 0 beträgt. Folglich findet die Feinquantisie­ rung statt, falls der Betrag des Fehlersignals ε kleiner Zwei ist. Ferner wird bei dem Beispiel von Tabelle 1 angenommen, daß es sich bei dem Eingangssignal α um den Drehwinkel einer Maschine handelt, und daß die Maschine sich ab einem Zyklus n = -2 in Ruhe befindet.

In den Zyklen n = -2 bis n = 0 befindet sich der Umsetzer in einem Grobquantisierungszustand, da das Fehlersignal ε = α - Θ_n größer Zwei ist. In diesem Fall ist der Integrator abgeschaltet, der Integrationswert Σ gleich Null und der Differenzwert δ gleich ε, da die Feinquantisierung deaktiviert ist, und die Grobquan­ tisierung aktiviert wird, um den Digitalwert Θ des Auf/Ab- Zählers 680 solange nachzuregeln, bis der aktuelle Digitalwert Θ_n das Eingangssignal α überschreitet. Wie es in Tabelle 1 ge­ zeigt ist, wird angenommen, daß dieser Vorgang n0 = 3 Zyklen er­ fordert. In dem Zyklus 1 liegen der aktuelle Digitalwert Θ_n und das Eingangssignal α eng beieinander, so daß die Feinquanti­ sierung durchgeführt wird.

Der Integrationswert Σ wird durch die Steuerlogik 670 auf den Wert 0 initialisiert. Der durch den Addierer 630 erzeugte Dif­ ferenzwert δ ergibt sich zu -0,3. Der Komparator 660 stellt fest, daß dieser Wert kleiner als sein Vergleichswert ist. Die Steuerlogik 670 entscheidet, daß der Zähler 680 jetzt Θ auf den Wert 14 dekrementiert. Beim Umschalten von Θ ändern sich ε und δ sprungartig auf den Wert 0,7. Da hier die Feinquantisie­ rung beginnt, gibt die Steuerlogik 670 jetzt den invertieren­ den Integrator 620 frei. Ab diesem Zeitpunkt wird -ε kontinu­ ierlich aufintegriert. Die Integrator-Zeitkonstante ist in diesem Beispiel so gewählt, daß sich Σ nach einem Schritt mit dem konstanten Signal ε am Eingang des Integrators 620 um -ε ändert.

Bis zum Schritt n = 2 ist damit das Integratorsignal Σ bis auf -0,7 gefallen und mit ihm das Differenzsignal δ auf 1,4 gestie­ gen. Der Komparator 660 stellt fest, daß der Wert von δ jetzt größer als sein Vergleichswert ist. Die Steuerlogik 670 ent­ scheidet, daß der Zähler 680 Θ auf den Wert 15 inkrementieren muß. Beim Umschalten von Θ ändern sich ε und δ sprungartig auf die Werte -0,3 und 0,4.

Da ε negativ ist steigt das Integratorsignal Σ wieder an und erreicht bis zum Schritt n = 3 den Wert -0,4. δ ist damit auf 0,1 gefallen. Dennoch ist δ immer noch größer als der Vergleichs­ wert des Komparators 660. Die Steuerlogik 670 entscheidet, daß der Zähler 680 Θ erneut inkrementieren muß. Θ erhält den Wert 16. Beim Umschalten von Θ ändern sich ε und δ sprungartig auf die Werte -1,3 und -0,9.

Bis zum Schritt n = 4 steigt das Integratorsignal Σ weiter an, bis zum Wert 0,9. δ fällt damit auf -2,2 und ist dann kleiner als der Vergleichswert des Komparators 660. Θ wird auf den Wert 15 dekrementiert und ε und δ springen auf -0,3 bzw. -1,2.

Bis zum Schritt n = 5 steigt das Integratorsignal Σ immer noch weiter an, bis zum Wert 1,2. δ fällt damit auf -1,5 und ist wieder kleiner als der Vergleichswert des Komparators 660. Θ wird auf den Wert 14 dekrementiert und ε und δ springen auf 0,7 bzw. -0,5.

Bis zum Schritt n = 6 fällt das Integratorsignal Σ wieder, bis zum Wert 0,5. δ steigt damit auf 0,2 und ist größer als der Vergleichswert des Komparators 660. Θ wird auf den Wert 15 in­ krementiert und die Signale ε und δ springen auf -0,3 bzw. -0,8.

Bis zum Schritt n = 7 steigt das Integratorsignal Σ an, bis zum Wert 0,8. δ fällt damit auf -1,1 und ist dann kleiner als der Vergleichswert des Komparators 660. Θ wird auf den Wert 14 de­ krementiert. ε und δ springen auf 0,7 bzw. -0,1.

Bis zum Schritt n = 8 fällt das Integratorsignal Σ wieder, bis zum Wert 0,1. δ steigt damit auf 0,6 und ist größer als der Vergleichswert des Komparators 660. Θ wird auf den Wert 15 in­ krementiert und die Signale ε und δ springen auf -0,3 bzw. -0,4.

Dies setzt sich fort bis zum Schritt n = 11, wobei Θ bei n = 9 de­ krementiert und bei n = 10 inkrementiert wird.

Bis zum Schritt n = 11 hat das Integratorsignal Σ den Wert 0,0 wieder erreicht. Die Situation entspricht der des Schritts n = 1. Aus der Tabelle ist ersichtlich, daß sich von Schritt n = 11 bis zum Schritt n = 21 die Zustände von Schritt n = 1 bis Schritt n = 11 wiederholen. Dieses zyklische Verhalten mit der Periode von zehn Schritten, in denen der Digitale Ausgangs­ wert Θ um diejenigen Digitalwerte herum schwankt, die dem Ein­ gangswert α am nächsten liegen, setzt sich fort, solange sich α nicht ändert.

Anders ausgedrückt wird bei jedem Schritt das Fehlersignal ε mit dem Integratorsignal Σ verglichen. Θ oszilliert zwischen den beiden α nächstliegenden Werten hin und her - wie in den Schritten n = 5 bis n = 12 sichtbar. Ist ε im Mittel eher positiv, also Θ im Mittel zu klein, so sinkt Σ immer weiter ab, bis Θ vom größeren der beiden Werte aus einmal mehr nach Θ_i+2 erhöht wird - wie im Schritt n = 13 -, da Σ kleiner als der kleinere Wert von ε wird. Dadurch wird Θ im Mittel zu groß, Σ steigt wieder an und Θ oszilliert wieder zwischen den beiden α nächstliegenden Werten Θ_i < α und Θ_i + 1 < α hin und her.

Liegt α genau zwischen Θ_i und Θ_i + 1, so oszilliert Θ nur zwi­ schen den beiden Werten hin und her.

Ist α < Θ_i + 0,5, so tritt zum Ausgleich regelmäßig zusätzlich der Wert Θ_i + 2 auf. Ist α < Θ_i + 0,5, so tritt regelmäßig zu­ sätzlich der Wert Θ_i - 1 auf.

Insgesamt entspricht dieser Feinquantisierungsrückkopplungs­ prozeß der Funktionsweise eines SIGMA-DELTA-Umsetzers. Aus dem Verhältnis der Häufigkeit des Auftretens der digitalen Werte können durch Mittelwertbildung über mehrere Schritte in einem digitalen Filter interpolierte Zwischenwerte ermittelt werden, wie es bezugnehmend auf Fig. 9 näher erläutert werden wird.

Bildet man den Mittelwert über die letzten 10 Θ Werte der Ta­ belle 1, so erhält man nach einer Einschwingzeit von maximal 10 Schritten, nachdem die Feinquantisierung einsetzt, das ge­ nauere Umsetzergebnis von 14,7, wie es in der siebten Spalte der Tabelle aufgetragen ist, da innerhalb einer Periode einmal der Wert 16, fünf mal der Wert 15 und viermal der Wert 14 auf­ tritt.

Bezugnehmend auf Fig. 8 und die Tabelle 1 wird jedoch darauf hingewiesen, daß, obwohl im vorhergehendem der Vergleichswert des Komparators 660 Null betrug, derselbe ferner auf einen an­ deren Wert eingestellt werden kann. Entsprechend kann auch der Initialisierungswert des Integrators 620 auf einen anderen Wert eingestellt werden als Null. Außerdem ist es möglich, dem Fehlerwert ε sofort bei Initialisierung zu dem Initialisie­ rungswert zu addieren. Bezugnehmend auf die Tabelle 1 wird insbesondere darauf hingewiesen, daß im vorhergehenden die Feinquantisierungsregelung in diskreten Zyklen beschrieben worden ist, daß aber erst bei dem Auf/Ab-Zähler 680 die ei­ gentliche Digitalisierung stattfindet, und daß der Integrator 620, der Addierer 630 und der Komparator 660 analoge Komponen­ ten darstellen, und der Integrationswert Σ und der Differenz­ wert δ analoge Signale sind. Die in der Tabelle 1 gezeigten Werte ergeben sich erst durch Anlegen eines geeigneten Taktes an die Steuerlogik und an den Auf/Ab-Zähler.

Der analoge Signalpfad bis zum Integrator 620 stellt sicher, daß kleine Störungen, die dem Eingangssignal α überlagert sind, durch den Integrator 620 gemittelt werden und kleine oder langsame Änderungen des Eingangssignales durch Aufsummie­ ren aller bisherigen Fehler im Ausgangssignal Θ kontinuierlich mitberücksichtigt werden.

Des Weiteren wird darauf hingewiesen, daß das Schaltverhalten der Steuerlogik 670 in diesem Beispiel eine einfach vorzufüh­ rende Ausführung darstellt und daß der Integrator 620 und der Auf/Ab-Zähler 680 auch mit komplexeren Entscheidungskriterien gesteuert werden können und damit andere Folgen digitaler Wer­ te generiert werden, die im Mittel aber ebenfalls dem Ein­ gangssignal α entsprechen.

Als Beispiel sei hier auf den in Tabelle 2 veranschaulichten und in Fig. 11c und 11d dargestellten Ablauf verwiesen. Der Aufbau der Spalten von Tabelle 2 entspricht demjenigen von Ta­ belle 1. In Fig. 11c sind die Werte von ε, Σ und δ und in Fig. 11d die Werte von α, Θ und der Mittelwert von Θ über 10 Schritte auf der y-Achse aufgetragen, während auf der x-Achse die Zyklenschritte aufgetragen sind. Bei dem dargestellten Ab­ lauf wird von identischen Voraussetzungen ausgegangen wie bei dem bezugnehmend auf Tabelle 1 beschriebenen Ablauf. Der ein­ zige Unterschied liegt im Entscheidungskriterium für das Auf- und Ab-Steuern des Zählers 680. Hier wird die Zählrichtung ebenfalls aus dem Vorzeichen von δ bestimmt.

Tabelle 2

Zunächst wird aber nur ein Schritt weiter gezählt und dann bei gleichbleibendem Vorzeichen von δ mindestens eine bestimmte An­ zahl n_W Schritte gewartet, bis erneut in derselben Richtung weiter gezählt wird. Im vorliegenden Beispiel ist die Anzahl der zu wartenden Schritte n_W = 3. Behält δ längere Zeit das selbe Vorzeichen bei, so wird in diese Richtung weiter ge­ zählt, da angenommen werden muß, daß sich α verändert hat. Auf diese Weise wird aber sichergestellt, daß Θ_n nur zwischen den beiden α nächstliegenden Werten Θ_i < α und Θ_i + 1 < α hin und her schaltet.

Wie aus Tabelle 2 ersichtlich ist, entspricht der Mittelwert der letzten 10 Werte von Θ_n wieder dem Eingangswert α = 14,7.

Bezugnehmend auf Fig. 9 wird nun der die Mittelwertbildung durchführende Teil der Schaltung der Fig. 6 beschrieben. Die­ ser Teil umfaßt die Steuerlogik 670 und ein anpaßbares bzw. adaptives Digitalfilter 690, das an dem Ausgang 710 das gefil­ terte Umsetzergebnis ausgibt.

Ist das Eingangssignal α längere Zeit konstant oder ändert es sich sehr langsam, so kann durch Mittelwertbildung über länge­ re Zeit ein dem Eingangssignal α entsprechender Digitalwert mit hoher Genauigkeit zwischen den Θ_n-Werten linear interpo­ liert werden. Bei hoher Verfahrgeschwindigkeit bzw. schneller Änderung des Eingangssignals α ist es aber sinnvoll die Mitte­ lungsdauer klein zu halten, damit die Totzeit des Regelungssystems klein bleibt. Durch das anpaßbare Digitalfilter 690 ist es möglich die Auflösung und den dynamischen Verlauf des ge­ filterten Umsetzergebnisses Θ an die aktuelle Verfahrgeschwin­ digkeit anzupassen. Die Steuerlogik 670 empfängt die Informa­ tionen über die Verfahrgeschwindigkeit beispielsweise über ei­ nen weiteren Eingang von außen oder verwendet die aus der Grob- und Feinquantisierung stammenden Komparatorsignal KI, KM und KL (Fig. 6), und steuert das Digitalfilter 690 entspre­ chend. Die Steuerlogik 690 steuert hierzu die momentane Fil­ terlänge des Digitalfilters 690 dynamisch bzw. paßt dieselbe an die Verfahrgeschwindigkeit an. Zudem kann es vorgesehen sein, daß die Steuerlogik 670 weitere Informationen, wie z. B. durch den Benutzer vorgegebene Auflösungserfordernisse, emp­ fängt, um das anpaßbare Digitalfilter 690 bzw. dessen momenta­ ne Filterlänge zu steuern.

Bezugnehmend auf Fig. 10 wird nun der Aufbau des 4-Quadranten- Addierers 610 von Fig. 6 näher erläutert. Vorab wird jedoch darauf hingewiesen, daß bei der Schaltung von Fig. 6 jeder Ad­ dierer verwendet werden kann, falls das Eingangssignal α be­ reits als ein einzelner analoger Wert vorliegt. Der 4- Quadranten-Addierer 610 ist vorgesehen, um das Fehlersignal ε aus dem aktuellen Digitalwert Θ_n und den zueinander in Quadra­ tur stehenden Signalen Usin und Ucos zu ermitteln, die bei­ spielsweise von einer Meßanordnung, wie sie in den Fig. 1a-­ 1c gezeigt ist, erzeugt werden.

Wie es in Fig. 10 zu ersehen ist, umfaßt der 4-Quadranten- Addierer 610 einen Sinus- 810 und einen Cosinus-Multiplizierer 800 sowie einen Addierer 820. Ein Eingang des Cosinus- Multiplizierers 800 ist mit einem Eingang 805 des 4- Quadranten-Addierers 610 verbunden, um das Eingangssignal Usin zu empfangen, wobei ein weiterer Eingang mit einem Eingang 807 des 4-Quadranten-Addierers 610 verbunden ist, um den aktuellen Digitalwert Θ_n zu empfangen. Der Ausgang des Cosinus- Multiplizierers 800 ist mit einem nichtinvertierenden Eingang des Addierers 820 verbunden, um das Ergebnis der Multiplikati­ on von Usin und cos(Θ_n) auszugeben. Ein Eingang des Sinus- Multiplizierers 810 ist mit einem Eingang 815 des 4- Quadranten-Addierers 610 verbunden, um das Eingangssignal Ucos zu empfangen, wobei ein weiterer Eingang mit dem Eingang 807 des 4-Quadranten-Addierers 610 verbunden ist, um den aktuellen Digitalwert Θ_n zu empfangen. Der Ausgang des Sinus- Multiplizierers 810 ist mit einem invertierenden Eingang des Addierers 820 verbunden, um das Ergebnis der Multiplikation von Ucos und sin(Θ_n) auszugeben. Der Addierer 820 gibt an einem Ausgang 830 das Fehlersignal klein ε aus. Der Wert des Fehler­ signals ε nimmt folglich den Wert ε = U₀(t)(sin(α)cos(Θ) - cos(α)sin(Θ)) an. Unter Verwendung der Näherung

E = sin(α)cos(Θ) - cos(α)sin(Θ) = sin(α - Θ) ≈ α - Θ

ergibt sich das somit erzeugte Fehlersignal ε = U₀(t) . (α - Θ).

Der 4-Quadranten-Addierer kann um eine Korrekturtabelle 840 ergänzt sein, die ebenfalls den aktuellen Digitalwert Θ_n, emp­ fängt. Deren Ausgang speist den Digital/Analog-Umsetzer 850, dessen Ausgang wiederum dem Addierer zugeführt wird. Die Kor­ rekturtabelle 840 kann auch noch zusätzlich das zur anschlie­ ßend beschriebenen Demodulation nötige Trägersynchronsignal 855 empfangen.

Durch diese Anordnung können Fertigungstoleranzen der Multi­ plizierer 800 und 810 ausgeglichen werden. Die Korrekturtabel­ le 840 erzeugt aus dem Digitalwert 807 ein digitales Korrektursignal 860, das im Digital/Analog-Umsetzer 850 in eine ana­ loges Signal umgesetzt wird, das das ε-Signal um kleine Werte korrigiert. Dies ist im Besonderen wichtig, wenn die im Fol­ genden beschriebene Demodulation durchgeführt werden soll und die Faktoren der Multiplizierer 800 und 810 für Θ_n und -Θ_n zu­ sammenpassen müssen.

Da Θ dem Eingangssignal α nachgeführt wird, ist für ein be­ stimmtes Θ_n in Verbindung mit einem bestimmten Zustand des Trä­ gersynchronsignals 855 immer ein ähnlich großes Signal α zu erwarten und damit das Ergebnis ε immer mit dem selben Fehler behaftet. Deshalb genügt eine Korrektur von ε, eine Korrektur der Faktoren der Multiplizierer 800 und 810 ist nicht nötig.

Die phasensensitive Demodulation eines mit beispielsweise U₀(t) = U₁ . cos(ωt) modulierten Paars von Signalen läßt sich ein­ fach bewerkstelligen, indem bei den Schritten, bei denen das Trägersignal U₁ . cos(ωt) < 0 ist, statt Θ_n ein -Θ_n rückgekoppelt wird. Durch die Sinusförmigkeit des Trägers nimmt aber die er­ reichbare Genauigkeit der linearen Interpolation bei konstan­ ter Filterlänge ab. Es ist auch darauf zu achten, daß die Mit­ telung möglichst über ein ganze Anzahl von Perioden des Trä­ gersignals erfolgt.

Bezugnehmend auf Fig. 12 wird nun ein Umsetzer gemäß einem speziellen Ausführungsbeispiel der vorliegenden Erfindung be­ schrieben, wobei Fig. 12 das Blockschaltbild des Umsetzers zeigt. Der Umsetzer ist zur Verwendung bei der Digitalisierung von Meßsignalen, wie sie beispielsweise von den in Fig. 1a-­ 1c gezeigten Meßanordnungen erzeugt werden, vorgesehen.

Der Umsetzer von Fig. 12 umfaßt zwei Eingänge 900 und 905 zum Empfangen der zueinander in Quadratur stehenden Eingangssigna­ le Usin und Ucos und einen Eingang 910 zum Empfangen eines Taktsignals CLK. Es ist ferner ein Eingang 915 vorgesehen, an dem ein Signal UTräger mit Trägerfrequenz eingekoppelt wird. Die Schaltung umfaßt ferner einen Ausgang 920, an dem das ge­ filterte Umsetzergebnis THETA_OUT ausgegeben wird, einen Aus­ gang 925, an dem die Spannung UEPSILON ausgegeben wird, die dem Fehlersignal ε entspricht, und einen Ausgang 927, an dem die Spannung UINT anliegt, die dem Integrationswert ent­ spricht. Die beiden Eingänge 900 und 905 sind jeweils mit dem Eingang eines DACs (DAC = Digital Analog Converter = Digi­ tal/Analog-Wandler) 930 und 935 verbunden, deren Ausgänge mit einem invertierenden und einem nichtinvertierenden Eingang ei­ nes Summierers 940 verbunden sind. Der Ausgang des Summierers 940 ist mit dem Ausgang 925 des Umsetzers, einem Eingang eines invertierenden Integrators 945 und jeweils einem Eingang von drei Komparatoren 950, 955 und 960 verbunden. Der Ausgang des invertierenden Integrators 945 ist mit dem jeweils anderen Eingang der drei Komparatoren 950-960 sowie dem Ausgang 927 des Umsetzers verbunden. Die Ausgänge der Komparatoren 950-960 sind mit drei Eingängen einer Steuerlogik 965 verbunden, um Signale KI, KH und L an die Steuerlogik auszugeben. Bei der Steuerlogik 965 ist zum Empfangen eines Taktsignals CLK ein weiterer Eingang mit dem Eingang 910 des Umsetzers verbunden, sowie ein Ausgang mit einem Eingang des invertierenden Inte­ grators 945 zum Übertragen eines Rücksetzsignals RESET_INT an den selben und ein weiterer Ausgang mit einem Schleifenzähler 970 zum Übertragen eines Zählersteuerungssignals CNT_CNTRL verbunden. Ein weiterer Eingang des Schleifenzählers 970 ist ebenfalls mit dem Eingang 910 verbunden, um das Taktsignal CLK zu empfangen. Der Ausgang des Schleifenzählers 970 ist sowohl mit einem Quadrantenselektor 975 sowie einem Eingang eines digitalen Interpolationsfilters 980 verbunden und gibt das in dem Schleifenzähler 970 gespeicherte Signal THETA_COUNT aus, das dem digitalen Ausgangswert entspricht. Das digitale Inter­ polationsfilter 980 gibt das gefilterte Signal THETA_OUT an den Ausgang 920 aus, das dem gefilterten digitalen Ausgangs­ wert entspricht. Ein weiterer Eingang des Quadrantenselektors 975 ist mit dem Eingang 915 verbunden, wobei ein Vorzeichende­ tektor 985 dazwischengeschaltet ist, um ein das Vorzeichen des Signals UTräger angebendes Signal SYNCH_CMP an den Quadranten­ selektor 975 auszugeben. Der Quadrantenselektor 975 ist an ei­ nem Ausgang mit jeweils einem weiteren Eingang der DACs 930 und 935 verbunden, um an dieselben die Signale THETA_CDAC und THETA_SDAC auszugeben. Der Ausgang THETA_CDAC des Quadranten­ selektors 975 ist mit einem weiteren Eingang des DACs 930, der Ausgang THETA_SDAC mit einem weiteren Eingang des DACs 935 verbunden.

Nachdem im Vorhergehenden bezugnehmend auf Fig. 12 der Aufbau der Schaltung beschrieben worden ist, wird im Folgenden die Funktionsweise derselben beschrieben.

Zur Demodulation der Eingangssignale Usin und Ucos soll je nach Vorzeichen von UTräger ein zusätzlicher Faktor (-1) be­ rücksichtigt werden. Die beiden multiplizierenden nichtlinea­ ren DACs 930 und 935 sind außerdem identisch und realisieren die Multiplikation in zwei der vier Quadranten einer Sinus- bzw. Cosinusfunktion. Da die Ansteuersignale THETA_SDAC und THETA_CDAC der beiden DACs nur den halben Wertebereich von THETA_COUNT überstreichen, ist für THETA_SDAC und THETA_CDAC die Auflösung NDAC notwendig, für THETA_COUNT jedoch die Auf­ lösung NDAC + 1. Damit nun je nach Vorzeichen von UTräger und je nach Wertebereich von Θ die Faktoren sin(Θ) und cos(Θ) bzw. -sin(Θ) und -cos(Θ) eingestellt werden können, muß der Quadrantenselektor 975 THETA_SDAC und THETA_CDAC aus THETA_COUNT geeignet bestimmen.

Im Folgenden wird bezugnehmend auf Tabelle 3 für die Bestim­ mung von THETA_SDAC und THETA_CDAC aus THETA_COUNT ein Bei­ spiel ausgeführt. Die Tabelle 3 umfaßt 6 Spalten, in denen von links nach rechts das THETA_COUNT, die Größe von UTräger, der für den DAC 930 erwünschte Faktor, das dafür einzustellende THETA_CDAC, der für den DAC 935 erwünschte Faktor und das da­ für einzustellende THETA_SDAC aufgelistet sind. Es wird ange­ nommen, daß die Multiplizierer einen Faktor cos(Θ) für 0° < Θ < 180° realisieren. Es ergibt sich die Berechnung der THETA_CDAC aus THETA_COUNT und UTräger nach der vierten Spalte der Tabelle 3 und die Berechnung von THETA_SDAC aus THETA_COUNT und UTräger nach der sechsten Spalte der Tabelle.

Tabelle 3

Die zwei DACs 930 und 935 multiplizieren das Eingangssignal Usin mit +/-cos(THETA_COUNT) bzw. das Eingangssignal Ucos mit +/-sin(THETA_COUNT). Bei dem Summierer 940 wird das Signal UEPSILON nach folgender Gleichung gebildet:

ε(t) = U₀(t) . sign(UTräger) . (sin(α)cos(Θ) - cos(α)sin(Θ))

Dieses Signal wird von dem Zeitpunkt tr ab, da der Integrator 945 durch das Signal RESET_INT von der Steuerlogik 965 rückge­ setzt worden ist, in dem invertierenden Integrator 945 inte­ griert, wobei das Ergebnis der Integration als das Signal UINT an die Komparatoren 950-960 ausgegeben wird. Die Zeitabhängig­ keit des Signals UINT ist durch folgende Gleichung gegeben:

Hierbei stellt T_I die Integrationszeitkonstante des Integrators 945 dar.

Die Komparatoren 950-960 vergleichen UEPSILON mit UINT. Insbe­ sondere vergleicht der Komparator 950 das Signal UINT mit dem Signal UEPSILON und zeigt durch das digitale Ausgangssignal KI an, ob UEPSILON größer als UINT ist. Der Komparator 950 über­ prüft, ob UEPSILON viel größer als UINT ist und aktiviert, falls dies der Fall ist, das digitale Ausgangssignal KH. Entsprechend überprüft der Komparator 960, ob UEPSILON viel klei­ ner als UINT ist und aktiviert, falls dies der Fall ist, das digitale Ausgangssignal KL.

Der Schleifenzähler 970 kann seinen gespeicherten Wert bei je­ der aktiven Taktflanke des Taktsignals CLK ändern. Die Steuer­ logik 965 steuert den Zustand des Zählers 970 und das Rückset­ zen des Integrators 945 durch die Signale RESET_INT und CNT_CNTRL nach dem nächsten Takt in Abhängigkeit der Signale KI, KH und KL. In dem vorliegendem Fall steuert die Steuerlo­ gik 965 den Schleifenzähler 970 derart, daß, falls

• a) das Signal KI aktiv ist, der Schleifenzähler 970 den ge­ speicherten Schleifenzählerwert THETA_COUNT inkrementiert oder ansonsten dekrementiert, wodurch das Signal THETA_COUNT eine Folge von Werten annimmt, die im Mittel dem Eingangssignal entsprechen.
• b) das Signal KL oder das Signal KH aktiv ist, d. h. der Betrag des Fehlersignals E sehr groß ist, der Schleifenzähler 970 eine bestimmte Anzahl von Zählerwerten von dem gespeicherten Wert THETA_COUNT abzieht oder zu demselben dazuzählt, so daß hier­ durch die Nachführung von THETA_COUNT an den Feinquantisie­ rungsbereich erzielt wird.

In dem letzteren Fall aktiviert die Steuerlogik das Signal RESET_INT, da die Integration nicht benötigt wird. Hierdurch wird die Schleife zur Nachführung von THETA_COUNT schneller.

Eine Interpolation von Zwischenwerten wird bei Bedarf durch Mittelwertbildung in dem digitalen Filter 980 in Verbindung mit dem Integrator 945 durchgeführt. In dem Fall, daß UEPSILON einige Takte lang zu groß ist, aber nicht ausreicht, um das Umschalten von KI zu erreichen, sinkt UINT immer weiter ab. Die Fehler durch die Multiplikation kleinerer Auflösung N_DAC bei den DACs 930 und 935 werden in dem Integrator 945 aufsum­ miert und zwar solange, bis das Signal KI umschaltet. Hier­ durch wird UEPSILON viel kleiner, und in den meisten Fällen negativ. Als eine Folge nimmt UTNT zu, bis das Signal K wieder umgeschaltet wird. Auf diese Weise oszilliert das digitale Si­ gnal THETA_COUNT, das eine feste Auflösung von NDAC + 1 auf­ weist, immer um die zwei dem Eingangssignal am nächstliegenden Werte herum. Aus der Häufigkeit des Auftretens der Werte kann jedoch durch eine Mittelwertbildung im Digitalfilter 980 das Signal THETA_COUNT mit einer höheren Auflösung als N_DAC + 1 ge­ wonnen werden.

Durch das Rücksetzen des Integrators 945 für große Fehlersi­ gnale UEPSILON, die bei schneller Änderung von α auftreten, ist gewährleistet, daß derselbe nicht übersteuert wird und in Sättigung geht. In diesem Fall steht der Integrator 945 sofort wieder zur Interpolation zur Verfügung, sobald sich das Signal THETA_COUNT wieder in dem richtigen Bereich bzw. dem Feinquan­ tisierungsbereich befinden. Das Signal THETA_COUNT enthält die Informationen über das Eingangssignal mit der höchstmöglichen Abtastrate des Systems codiert. Hierdurch läßt sich durch das Interpolationsfilter 980 das Ausgangssignal THETA_OUT wahlwei­ se unter einer Reduzierung der Abtastrate in der benötigten Auflösung N = N_DAC + 1 + N_Interp ermitteln, wobei N_Interp die durch den Interpolationsfilter 980 hinzugewonnene Auflösung angibt.

Nachdem im vorhergehenden die Erfindung anhand von Beispielen beschrieben worden ist, wird darauf hingewiesen, daß, obwohl im vorhergehenden die Vorrichtung und das Verfahren gemäß der vorliegenden Erfindung in Bezug auf zueinander in Quadratur stehende Signale beschrieben worden ist, die vorliegende Erfindung auf jegliche analoge Signale anwendbar ist, und die­ selbe insbesondere dann vorteilhaft angewendet werden kann, falls schnelle Änderungen des Eingangssignals eine grobere Quantisierung erlauben, während ansonsten eine hohe Auflösung gefordert wird. In diesem Fall könnte der 4-Quadranten- Addierer von Fig. 6 durch einen normalen Addierer ersetzt wer­ den.

Zudem ist es möglich, die zu dem Grobquantisierungsregelkreis gehörenden Komparatoren mehrfach und mit verschiedenen Ver­ gleichswerten auszuführen, die sich betragsmäßig voneinander unterscheiden, wodurch eine an die Größe des Fehlersignals an­ gepaßte Nachführung realisiert werden kann.

Claims (17)

1. Verfahren zum Umwandeln eines analogen Eingangssignals (α) in eine Sequenz von digitalen Ausgangswerten (Θ_n), mit folgenden Schritten:

• a) Bilden eines ersten Differenzwertes (ε) zwischen dem aktuellen digitalen Ausgangswert (Θ_n) und dem analo­ gen Eingangssignal (α);
• b) Überprüfen, ob der Betrag des ersten Differenzwertes (ε) einen vorbestimmten Betrag (S) überschreitet;
• c) falls der Betrag des ersten Differenzwertes (ε) den vorbestimmten Betrag überschreitet, Nachregeln des digitalen Ausgangswertes (Θ_n) unter Verwendung eines bestimmten Regelwertes;
• d) falls der Betrag des ersten Differenzwertes (ε) den vorbestimmten Betrag nicht überschreitet,
  • 1. Bilden eines zweiten Differenzwertes (δ) zwi­ schen dem ersten Differenzwert (ε) und einem In­ tegrationswert (Σ), der aus der Summe der ersten Differenzwerte (ε) besteht, seit die Überprüfung in dem Schritt d) durchgehend ergab, daß der Be­ trag des ersten Differenzwertes (ε) den vorbe­ stimmten Betrag nicht überschreitet;
  • 2. Vergleichen des zweiten Differenzwertes mit ei­ nem vorbestimmten Schwellenwert;
  • 3. Inkrementieren oder Dekrementieren des digitalen Ausgangswertes abhängig von dem Ergebnis des Vergleichs in dem Schritt d2).

2. Verfahren gemäß Anspruch 1, bei dem der Schritt des Nach­ regelns im Schritt (c) das Addieren oder Subtrahieren ei­ ner Mehrzahl von vorbestimmten Zählerwerten zu bzw. von dem aktuellen digitalen Ausgangswert (Θ_n) abhängig von dem Vorzeichen des ersten Differenzwertes (ε) aufweist, bis der Ausgangswert (Θ_n) den Wert des Eingangssignal (α) ü­ berquert, oder der Betrag des ersten Differenzwertes (ε) den vorbestimmten Betrag (S) unterschreitet.

3. Verfahren gemäß Anspruch 1 oder 2, bei dem der Schritt d3) folgende Teilschritte aufweist:

• 1. falls der zweite Differenzwert (δ) größer als der vorbestimmte Schwellenwert ist, Inkrementieren des digitalen Ausgangswertes (Θ_n); und
• 2. falls der zweite Differenzwert (δ) kleiner als der vorbestimmte Schwellenwert ist, Dekrementieren des digitalen Ausgangswertes (Θ_n).

4. Verfahren gemäß Anspruch 3, bei dem der Schritt d3a) fol­ genden Teilschritt aufweist:
Unterdrücken des Inkrementierens für eine vorbestimmte An­ zahl von Malen, seit der Vergleich in dem Schritt d2) durchgehend ergab, daß der zweite Differenzwert (δ) größer als der vorbestimmte Schwellenwert ist,
und bei dem der Schritt d3b) folgenden Teilschritt auf­ weist:
Unterdrücken des Dekrementierens für eine vorbestimmte An­ zahl von Malen, seit der Vergleich in dem Schritt d2) durchgehend ergab, daß der zweite Differenzwert (δ) klei­ ner als der vorbestimmte Schwellenwert ist.

5. Verfahren gemäß einem der Ansprüche 1 bis 4, das ferner folgende Schritte aufweist:
Bilden eines Mittelwertes bezüglich einer variierbaren An­ zahl von aufeinanderfolgenden Ausgangswerten (Θ_n); und
Ausgeben des Mittelwertes als gefilterten Ausgangswert in der Sequenz von Ausgangswerten (Θ_n) anstatt den aufeinan­ derfolgenden Ausgangswerten (Θ_n).

6. Verfahren gemäß Anspruch 5, das ferner folgenden Schritt aufweist: Anpassen der variierbaren Anzahl an eine vorgegebene Aus­ gaberate.

7. Verfahren gemäß einem der vorhergehenden Ansprüche, bei dem der Schritt a) des Bildens des ersten Differenzwertes folgende Schritte aufweist:
Empfangen eines ersten und zweiten Eingangssignals (Usin, Ucos), die zueinander in Quadratur stehen;
Multiplizieren des ersten Eingangssignals (Usin) mit dem Cosinus des digitalen Ausgangswerts (Θ_n);
Multiplizieren des zweiten Eingangssignals (Ucos) mit dem Sinus des digitalen Ausgangswerts (Θ_n);
Addieren der Ergebnisse der Multiplikationen; und
Ausgeben der Summe als den ersten Differenzwert (ε).

8. Verfahren gemäß Anspruch 7, bei dem zur Multiplikation der negative digitale Ausgangswert (Θ_n) verwendet wird, wenn das Trägersignal (UTräger), mit dem das erste und zweite Eingangssignal (Usin, Ucos) moduliert ist, kleiner Null ist.

9. Vorrichtung zum Umwandeln eines analogen Eingangssignals (α) in eine Sequenz von digitalen Ausgangswerten (Θ_n), mit
einer Einrichtung (610) zum Bilden eines ersten Differenz­ wertes (ε) zwischen dem aktuellen digitalen Ausgangswert (Θ_n) und dem analogen Eingangssignal (α);
einer Einrichtung (640, 650; 655, 660) zum Überprüfen, ob der Betrag des ersten Differenzwertes (ε) einen vorbe­ stimmten Betrag (S) überschreitet;
einer Einrichtung (670, 680; 965, 970) zum Nachregeln des digitalen Ausgangswertes (Θ_n) unter Verwendung eines vor­ bestimmten Regelwertes, falls der Betrag des ersten Diffe­ renzwertes (ε) den vorbestimmten Betrag (S) überschreitet;
einer Einrichtung (620, 630; 945, 950) zum Bilden eines zweiten Differenzwertes zwischen dem ersten Differenzwert (ε) und einem Integrationswert (Σ), der aus der Summe der ersten Differenzwerte (ε) besteht, seit die Überprüfung durch die Einrichtung zum Überprüfen (640, 650; 955, 960) durchgehend ergab, daß der Betrag des ersten Differenzwer­ tes (ε) den vorbestimmten Betrag (S) nicht überschreitet, zum Vergleichen des zweiten Differenzwertes mit einem vor­ bestimmten Schwellenwert, und zum Inkrementieren oder Dekrementieren des digitalen Ausgangswertes (Θ_n) abhängig von dem Ergebnis des Vergleichs.

10. Vorrichtung gemäß Anspruch 9, bei der die Einrichtung (670, 680; 965, 970) zum Nachregeln ferner einer Einrich­ tung zum Addieren oder Subtrahieren einer Mehrzahl von vorbestimmten Zählerwerten zu bzw. von dem aktuellen digi­ talen Ausgangswert (Θ_n) abhängig von den Vorzeichen des ersten Differenzwertes (ε) aufweist, bis der digitale Aus­ gangswert (Θ_n) das Eingangssignal (α) überquert, oder der Betrag des ersten Differenzwertes den vorbestimmten Betrag (S) unterschreitet.

11. Vorrichtung gemäß Anspruch 9 oder 10, bei der die Einrich­ tung zum Inkrementieren oder Dekrementieren folgende Merk­ male aufweist:
eine Einrichtung zum Inkrementieren des digitalen Aus­ gangswertes (Θ_n), falls der zweite Differenzwert (δ) grö­ ßer als der vorbestimmte Schwellenwert ist; und
eine Einrichtung zum Dekrementieren des digitalen Aus­ gangswertes (Θ_n), falls der zweite Differenzwert (δ) klei­ ner als der vorbestimmte Schwellenwert ist.

12. Vorrichtung gemäß Anspruch 11, bei der die Einrichtung zum Inkrementieren folgendes Merkmal aufweist:
eine Einrichtung zum Unterdrücken des Inkrementierens für eine vorbestimmte Anzahl von Malen, seit der Vergleich durch die Einrichtung zum Vergleichen durchgehend ergab, daß der zweite Differenzwert (δ) größer als der vorbe­ stimmte Schwellenwert ist,
und bei der die Einrichtung zum Dekrementieren folgendes Merkmal aufweist:
eine Einrichtung zum Unterdrücken des Dekrementierens für eine vorbestimmte Anzahl von Malen, seit der Vergleich durch die Einrichtung zum Vergleichen durchgehend ergab, daß der zweite Differenzwert (δ) kleiner als der vorbe­ stimmte Schwellenwert ist.

13. Vorrichtung gemäß einem der Ansprüche 9 bis 12, die ferner folgendes Merkmal aufweist:
eine Einrichtung (690; 980) zum Bilden eines Mittelwertes bezüglich eines variierbaren Anzahl von aufeinanderfolgen­ den Ausgangswerten (Θ_n) und zum Ausgeben des Mittelwertes als gefilterten Ausgangswert anstatt der aufeinanderfol­ genden Ausgangswerte (Θ_n).

14. Vorrichtung gemäß Anspruch 13, die ferner folgendes Merk­ mal aufweist:
Einrichtung (670) zum Anpassen der variierbaren Anzahl an eine vorgegebene Ausgaberate.

15. Vorrichtung gemäß einem der Ansprüche 9 bis 14, bei der die Einrichtung (610) zum Bilden des ersten Differenzwer­ tes (ε) ein erstes und ein zweites Eingangssignal (Usin, Ucos) empfängt, die zueinander in Quadratur stehen, und folgende Merkmale aufweist:
einen Cosinus-Multiplizierer (800) zum Empfangen des ers­ ten Eingangssignals (Usin) und zum Multiplizieren dessel­ ben mit dem Cosinus des digitalen Ausgangswerts (Θ_n);
einen Sinus-Multiplizierer (810) zum Empfangen des zweiten Eingangssignals (Ucos) und zum Multiplizieren desselben mit dem Sinus des digitalen Ausgangswerts (Θ_n); und
einen Addierer (820), der die Ergebnisse der Multiplikati­ on des Cosinus- und Sinus-Multiplizierers (800, 810) emp­ fängt, zum Addieren derselben und Ausgeben der Summe als den ersten Differenzwert (ε).

16. Vorrichtung gemäß Anspruch 15, bei der der Sinus- und der Cosinus-Multiplizierer (800, 810) den negativen digitalen Ausgangswert (Θ_n) zur Multiplikation verwenden, wenn das Trägersignal (UTräger), mit dem das erste und zweite Ein­ gangssignal (Usin, Ucos) moduliert ist, kleiner Null ist.

17. Vorrichtung gemäß einem der Ansprüche 9 bis 16, die in ei­ ner Standard-CMOS-Technologie implementiert ist.