DE10009347C2 - Method of manufacturing a semiconductor device - Google Patents
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Description
Die vorliegende Erfindung betrifft ein Verfahren zur Herstel lung eines Halbleiterbauelements.The present invention relates to a method of manufacture development of a semiconductor device.
Aus der EP 0 837 508 A2 ist eine Halbleitervorrichtung be kannt, welche ein Substrat mit einem vorderseitigen ersten Bereich des ersten Leitungstyps und mit einem rückseitigen Bereich, welcher einen ersten Hauptanschluß bildet, aufweist. Eingebracht in den ersten Bereich ist eine erste Wanne des ersten Leitungstyps, und eingebracht in den ersten Bereich ist eine zweite Wanne des zweiten Leitungstyps, wobei die zweite Wanne ein Kanalgebiet des zweiten Leitungsytps in ei nem Teilbereich der ersten Wanne bildet. Weiterhin weinge bracht in den ersten Bereich ist eine dritte Wanne des ersten Leitungstyps, wobei die dritte Wanne einen zweiten Hauptan schluß in einem gemeinsamen Teilbereich der ersten und zwei ten Wanne bildet. Über dem Kanalgebiet vorgesehen ist ein dritter Hauptanschluß.A semiconductor device is known from EP 0 837 508 A2 knows what a substrate with a front first Area of the first line type and with a rear Area which forms a first main connection. A first tub of the is introduced into the first area first line type, and introduced into the first area is a second tub of the second conduction type, the second tub a channel area of the second line type in egg forms part of the first tub. Keep crying brings in the first area is a third tub of the first Conduction type, wherein the third tub a second main conclusion in a common section of the first and two ten tub forms. A is provided above the canal area third main connection.
Aus T. P. Chow et. al.: "Counterdoping of MOS Channel (CDC) - A new Technique of Improving Suppression of Latching in Insu lated Gate Bipolar Transistor" in "IEEE Electron Device Let letters", 9 (1988) 1, S. 29-31, ist die Technik des Einbringens von Gegendotierungen im Kanalgebiet eines IGBT's offenbart.From TP Chow et. al .: "Counterdoping of MOS Channel (CDC) - A new Technique of Improving Suppression of Latching in Insulated Gate Bipolar Transistor" in "IEEE Electron Device Let letters", 9 ( 1988 ) 1, pp. 29-31 Technique of introducing counter-doping in the channel area of an IGBT disclosed.
Aus der EP 0 570 595 A1 ist ein vertikaler IGBT zusammen mit einem entsprechenden Herstellungsverfahren bekannt. From EP 0 570 595 A1 a vertical IGBT is together with a corresponding manufacturing process known.
Obwohl auf beliebige Halbleiterbauelementen anwendbar, werden die vorliegende Erfindung sowie die ihr zu Grunde liegende Problematik in Bezug auf IGBT-Transistoren zum Treiben eines induktiven Lastelements, wie z. B. der Primärwicklung einer Zündspule, erläutert.Although applicable to any semiconductor device the present invention and the one on which it is based Problem with IGBT transistors for driving a inductive load element, such as. B. the primary winding one Ignition coil, explained.
Für einen kontrollierbaren Betrieb des Zündsystems eines Ot tomotors ist es erforderlich, die Spannung an der Primärseite der Zündspulen zu messen. Es besteht dann die Möglichkeit, den Zustand zu bestimmen: Ist die Spannung ausreichend hoch für die Zündung oder liegt ein Fehlerfall vor. Hierzu bieten sich z. B. IGBT-Transistoren an.For controllable operation of the ignition system of an Ot tomotors it is necessary to remove the voltage on the primary side of the ignition coils. It is then possible to determine the condition: is the voltage sufficiently high for ignition or there is a fault. To do this z. B. IGBT transistors.
Es ist es Aufgabe der vorliegenden Erfindung, das Herstellungs verfahren für ein Halbleiterbauelement anzugeben, welches sich gut zum Treiben eines induktiven Lastelements eignet.It is an object of the present invention to manufacture specify method for a semiconductor device, which is well suited for driving an inductive load element.
Erfindungsgemäß wird diese Aufgabe durch das in Anspruch 1 angegebene Herstellungsverfahren gelöst.According to the invention, this object is achieved in claim 1 specified manufacturing process solved.
Die der vorliegenden Erfindung zugrundeliegende Idee besteht darin, durch Einbau eines Gegendotierschrittes im üblichen IGBT-Prozeß für die ausreichende Gegendotierung zu sorgen, damit die oben beschriebenen gewünschten Eigenschaften des IGBT eintreten.The idea on which the present invention is based exists therein, by incorporating a counter-doping step in the usual way IGBT process to ensure sufficient counter-funding, thus the desired properties of the IGBT occur.
Das erfindungsgemäß hergestellte Bauelement wird hier in ei ner Ausführungsform als Buried Channel-IGBT bezeichnet. Ähn lich wie beim Buried Channel-MOSFET im CMOS-Prozessen (p-Kanal-MOSFET) ist der n-Kanal des Buried Channel-IGBT nicht an der Oberflä che, sondern liegt hier wegen der Wirkung des Gatefeldes und des vergrabenen pn-Übergangs (hervorgerufen durch die n(z. B. As)-Gegen-dotierung und p(z. B. Bor)-Kanaldotierung) tiefer. Erst mit höherer Gatespannung kommt der Elektronenkanal des IGBT infolge der Bandverbiegung an die Oberfläche.The component manufactured according to the invention is here in egg ner embodiment referred to as Buried Channel IGBT. similarity Lich how with buried channel MOSFET in CMOS processes (p-channel MOSFET) the buried channel IGBT's n-channel is not on the surface che, but lies here because of the effect of the gate field and of the buried pn junction (caused by the n (e.g. As) counter doping and p (e.g. boron) channel doping) lower. Only with a higher gate voltage does the electron channel of the IGBT due to band bending on the surface.
In den Unteransprüchen finden sich vorteilhafte Weiterbildun gen und Verbesserungen des in Anspruch 1 angegebenen Verfah rens.Advantageous further training can be found in the subclaims conditions and improvements of the method specified in claim 1 proceedings.
Gemäß einer bevorzugten Weiterbildung weist das Substrat ein Wafersubstrat des zweiten Leitungstyps und eine darauf epi taktisch abgeschiedene Schicht des ersten Leitungstyps als ersten Bereich auf.According to a preferred development, the substrate has Wafer substrate of the second conductivity type and an epi thereon tactically deposited layer of the first conduction type as first area on.
Gemäß einer weiteren bevorzugten Weiterbildung ist zwischen dem Wafersubstrat und der epitaktisch abgeschiedenen Schicht des ersten Leitungstyps eine weitere epitaktisch abgeschiede ne Schicht des ersten Leitungstyps vorgesehen.According to a further preferred development, between the wafer substrate and the epitaxially deposited layer of the first conduction type another epitaxially deposited ne layer of the first conduction type is provided.
Gemäß einer weiteren bevorzugten Weiterbildung weist die La dungsträgerkonzentration im Kanalgebiet ein Maximum an einem Ort auf, der um einen vorbestimmten Abstand von der Oberflä che entfernt ist.According to a further preferred development, the La manure carrier concentration in the channel area a maximum of one Location that is a predetermined distance from the surface che is removed.
Gemäß einer weiteren bevorzugten Weiterbildung ist ein Kon taktstöpsel vorgesehen, welcher den zweiten Hauptanschluß mit der zweiten Wanne kurzschließt.According to a further preferred development, a con clock plugs provided, which with the second main connection the second tub shorts.
Gemäß einer weiteren bevorzugten Weiterbildung ist in den er sten Bereich eine vierte Wanne des zweiten Leitungstyps ein gebracht, wobei die vierte Wanne unterhalb des zweiten Haupt anschlusses vorgesehen ist. According to a further preferred development, he is most area a fourth tub of the second conduction type brought, the fourth tub below the second main connection is provided.
Gemäß einer weiteren bevorzugten Weiterbildung ist das zwi schen der vierten Wanne und der dritten Wanne eine fünfte Wanne des zweiten Leitungstyps vorgesehen.According to a further preferred development, this is between the fourth tub and the third tub a fifth Trough of the second conduction type is provided.
Gemäß einer weiteren bevorzugten Weiterbildung ist der erste Leitungstyp der n-Typ, ist der zweite Leitungstyp der p-Typ und ist das Grundmaterial Silizium.According to a further preferred development, the first Line type is the n type, the second line type is the p type and is the basic material silicon.
Ausführungsbeispiele der Erfindung sind in den Zeichnungen dargestellt und in der nachfolgenden Beschreibung näher er läutert.Embodiments of the invention are in the drawings shown and in the description below he purifies.
Es zeigen:Show it:
Fig. 1-3 schematische Darstellungen der Prozeßabfolge zum Herstellen eines Halbleiterbauelements als erste Ausführungsform der vorliegenden Erfindung; Fig. 1-3 are schematic representations of the process sequence for manufacturing a semiconductor device as a first embodiment of the present invention;
Fig. 4 eine schematische Darstellung für ein Halbleiterbauelement nach einem Herstellungs verfahren als zweite Ausführungsform der vorliegenden Erfindung; Fig. 4 is a schematic process diagram for a semiconductor device according to a manufacturing as a second embodiment of the present invention;
Fig. 5-7 Darstellungen der Abhängigkeit des Kollek tor/Emitter-Stroms ICE von der Gatespannung VG bei verschiedenen Gegenimplantationsdosen; Fig. 5-7 representations of the dependency of the collector gate / emitter current I CE on the gate voltage V G at different counterimplantation doses;
Fig. 8 eine qualitative Darstellung der Elektronenkonzen tration im Kanal als Funktion der Entfernung d von der Oberfläche; und Fig. 8 is a qualitative representation of the electron concen tration in the channel as a function of the distance d from the surface; and
Fig. 9 eine qualitative Darstellung der Dotierstoffkonzen tration im Kanal als Funktion der Entfernung d von der Oberfläche. Fig. 9 is a qualitative representation of the dopant concentration in the channel as a function of the distance d from the surface.
In den Figuren bezeichnen gleiche Bezugszeichen gleiche oder funktionsgleiche Elemente. Im einzelnen bezeichnen 5 ein p+- Wafersubstrat, 6 eine n+-Epischicht, 10 eine n--Epischicht, 20 ein Erstoxid, 30 ein Streuoxid, 40 bzw. 40' eine erste n- Wanne, 50 ein Gateoxid, 60 einen Polysiliziumanschluß, 70 ei ne zweite p-Wanne, 80 eine vierte p+-Wanne, 90 eine dritte n+-Wanne, 100 einen Spacer aus Oxid, 110 einen Kontaktstöpsel sowie 120 eine fünfte p+-Wanne.In the figures, identical reference symbols designate identical or functionally identical elements. Specifically, 5 denote a p + wafer substrate, 6 an n + epi layer, 10 an n - epi layer, 20 a first oxide, 30 a scatter oxide, 40 or 40 'a first n well, 50 a gate oxide, 60 a polysilicon connection , 70 a second p well, 80 a fourth p + well, 90 a third n + well, 100 a spacer made of oxide, 110 a contact plug and 120 a fifth p + well.
Fig. 1-3 zeigen schematische Darstellungen der Prozeßabfolge zum Herstellen eines Halbleiterbauelements als erste Ausfüh rungsform der vorliegenden Erfindung. Fig. 1-3 show schematic representations of the process sequence for manufacturing a semiconductor device as a first exporting approximately of the present invention.
Wie in Fig. 1 gezeigt, wird zunächst ein Siliziumsubstrat be reitgestellt, welches ein p+-Wafer-Substrat 5, eine darauf abgeschiebene n+-Epischicht 6 sowie eine darauf abgeschiedene n--Epischicht 10 umfaßt.As shown in FIG. 1, a silicon substrate is first provided, which comprises a p + wafer substrate 5 , an n + epi layer 6 deposited thereon and an n - epi layer 10 deposited thereon.
Mittels üblicher Photolithographietechniken werden auf dem oberen n--Epitaxibereich 10 ein Erstoxid 20 abgeschieden und zu einem Fenster strukturiert. Anschließend wird das Streuoxid 30 abgeschieden. Durch das Streuoxid 30 hindurch wird dann eine n-Wanne 40 implantiert. Diese Implantation ist die Gegen(Depletion)-Implantation.Using conventional photolithography techniques, a first oxide 20 is deposited on the upper n - epitaxial region 10 and structured to form a window. The scatter oxide 30 is then deposited. An n-well 40 is then implanted through the scatter oxide 30 . This implantation is the counter (depletion) implantation.
Gemäß der Darstellung von Fig. 2 wird darauffolgend das Streuoxid 30 entfernt und ein Gateoxid 50 gewachsen. Auf dem Gateoxid 50 werden Polysilizium-Anschlußbereiche 60 abge schieden und strukturiert, welche später als Gateanschluß fungieren. Desweiteren wird die n-Wanne 40 zur n-Wanne 40' ausdiffundiert. In einem darauffolgenden Prozeßschritt wird die p+-Wanne 80 im zentralen Gebiet implantiert. Sie bildet einen sogenannten Body-Bereich des Halbleiterbauelements, der tiefer in den n--Bereich 10 hineinreicht als die p-Wanne 70. Nach der Implantation der p+-Wanne 80 erfolgt die Implantati on der p-Wanne 70 für den Kanal. Nun erfolgt die Ausdiffusion der beiden Implantationen.According to the illustration of FIG. 2, the screen oxide 30 is subsequently removed and a gate oxide grown 50th On the gate oxide 50 , polysilicon connection regions 60 are deposited and structured, which later act as a gate connection. Furthermore, the n-well 40 is diffused out to the n-well 40 '. In a subsequent process step, the p + well 80 is implanted in the central area. It forms a so-called body region of the semiconductor component, which extends deeper into the n - region 10 than the p-well 70 . After the implantation of the p + well 80 , the p well 70 is implanted for the channel. The two implants are now diffused out.
Im weiteren Verlauf des Verfahrens wird, wie in Fig. 3 darge stellt, ein n+-Source-Bereich 90 in der p-Wanne 70 im oberen Bereich der p+-Wanne 80 gebildet, sowie Oxid-Spacer 100 an den Seitenwänden der Polysilizium-Anschlüsse 60 vorgesehen. Der Source-Bereich 90 wird durch einen Kontaktstöpsel 110 derart kontaktiert, daß er mit der p+-Wanne 80 kurzgeschlos sen ist.In the further course of the method, as shown in FIG. 3, an n + source region 90 is formed in the p well 70 in the upper region of the p + well 80 , and oxide spacers 100 on the side walls of the polysilicon - Connections 60 provided. The source region 90 is contacted by a contact plug 110 such that it is short-circuited with the p + well 80 .
Wie aus Fig. 3 weiterhin ersichtlich, befindet sich der Ka nalbereich K der p-Wanne 70 zwischen dem ausdiffundierten n- Bereich 40' und dem n+-Source-Bereich 90 unterhalb des Ga teanschlusses 60 aus Polysilizium.As can also be seen from FIG. 3, the channel region K of the p-well 70 is located between the diffused n region 40 'and the n + source region 90 below the gate connection 60 made of polysilicon.
Fig. 4 zeigt eine schematische Darstellung für ein Halbleiterbauelement nach einem Herstel lungsverfahren als zweite Ausfüh rungsform der vorliegenden Erfindung. Fig. 4 shows a schematic representation for a semiconductor device according to a manufacturing process as a second embodiment of the present invention.
Im Unterschied zur obigen ersten Ausführungsform (s. Fig. 3) ist bei der zweiten Ausführungsform eine weitere p+-Wanne 120 unterhalb der Sourcebereiche 90 vorgsehen, in die der Kon taktstöpsel 110 hineinragt.In contrast to the first embodiment above (see FIG. 3), in the second embodiment a further p + well 120 is provided beneath the source regions 90 , into which the contact plug 110 protrudes.
Der Buried Channel-IGBT gemäß der beiden oben erläuterten Ausführungsformen hat eine negative Einsatzspannung, so daß er normalerweise eingeschaltet ist. Der Buried Channel-IGBT kann die Spannung bis zu einem maximalen Strom begrenzen und höhere Spannungen fallen dann am Buried Channel-IGBT selbst ab. Der maximale Strom, der fließen darf, kann durch die Ge genimplantation zur Kanalimplantation, die in den IGBT kommt, begrenzt werden.The Buried Channel IGBT according to the two discussed above Embodiments has a negative threshold voltage, so that it is normally switched on. The Buried Channel IGBT can limit the voltage up to a maximum current and higher voltages then fall on the Buried Channel IGBT itself from. The maximum current that can flow through the Ge gene implantation for channel implantation that comes into the IGBT, be limited.
Fig. 5-7 sind Darstellungen der Abhängigkeit des Kollek tor/Emitter-Stroms ICE von der Gatespannung VG bei verschiede nen Gegenimplantationsdosen. Fig. 5-7 are illustrations of the function of the collector-gate / emitter current I CE on the gate voltage V G at Various NEN counter-implant doses.
Abhängig von der Dosis der Gegenimplantation werden zwei ver schiedene Betriebsarten des IGBT unterschieden. Beispielswei se läßt sich bei einer steigenden Dosis der Gegenimplantation bis zu 4.3 × 1012 cm-2 mit einer konstanten p-Dosis (Kanalimplantation) von 3 × 1012 cm-2 die Eingangskennlinie immer mehr zu negativen Gatespannungen verschieben, bis die Einsatzspan nung -1.7 V beträgt, wie in Fig. 5-7 dargestellt. Aus den Si mulationsergebnissen geht hervor, daß die Einsatzspannung Vth, Vth', Vth" sehr empfindlich auf die Veränderung der Ge genimplantationsdosis reagiert. Dieser Betriebszustand ist für die Anwendung relevant. Für die Anwendung ist insbesonde re wichtig, daß der Strom, wie in Fig. 5-7 gezeigt, über das Gate einstellbar ist.Depending on the dose of the counterimplantation, two different operating modes of the IGBT are distinguished. For example, with an increasing dose of the counter-implantation up to 4.3 × 10 12 cm -2 with a constant p-dose (channel implantation) of 3 × 10 12 cm -2, the input characteristic curve can be shifted more and more to negative gate voltages until the operating voltage - 1.7 V is as shown in Fig. 5-7. The simulation results show that the threshold voltage V th , V th ', V th "reacts very sensitively to the change in the counterimplantation dose. This operating state is relevant for the application. It is particularly important for the application that the current, as shown in Figs. 5-7, can be adjusted via the gate.
Es ist anzumerken, daß oberhalb einer Gegenimplantationsdosis von 4.5 × 1012 cm-2 der Strom etwa konstant (zweiter Betriebszu stand). Dies ist darauf zurückzuführen, daß der Kanal nicht mehr abgeschnürt werden kann. Die Erhöhung der Gegenimplanta tionsdosis von 4.5 × 1012 cm-2 auf 6 × 1012 cm-2 führt zu einer Er höhung des Stroms von etwa 1 mA um eine Größenordnung. Für die vorgegebene Anwendung ist dieser Betriebszustand nicht brauchbar.It should be noted that above a counterimplantation dose of 4.5 × 10 12 cm -2 the current is approximately constant (second operating state). This is due to the fact that the canal can no longer be pinched off. The increase in the counterimplantation dose from 4.5 × 10 12 cm -2 to 6 × 10 12 cm -2 leads to an increase in the current of approximately 1 mA by an order of magnitude. This operating state cannot be used for the specified application.
Aus Fig. 5 bis 7 wird also mit anderen Worten deutlich, daß die Einsatzspannung mit steigender Gegenimplantationsdosis für die n-Wanne 40, 40' betragsmäßig zunimmt und so ein defi nierter Stromwert für eine feste Gatespannung eingestellt werden kann.In other words, it is clear from FIGS. 5 to 7 that the threshold voltage increases with increasing counterimplantation dose for the n-well 40 , 40 'and thus a defined current value can be set for a fixed gate voltage.
Fig. 8 zeigt eine qualitative Darstellung der Elektronenkon zentration im Kanal als Funktion der Entfernung d von der Oberfläche, und Fig. 9 ist eine qualitative Darstellung der Dotierstoffkonzentration im Kanal als Funktion der Entfernung d von der Oberfläche. Fig. 8 shows a qualitative representation of the electron concentration in the channel as a function of the distance d from the surface, and Fig. 9 is a qualitative representation of the dopant concentration in the channel as a function of the distance d from the surface.
Das erfindungsgemäße Bauelement gemäß dieser Ausführungsform wird als Buried Channel-IGBT bezeichnet. Ähnlich wie beim Bu ried Channel-MOSFET im CMOS-Prozessen (p-Kanal-MOSFET) ist der n-Kanal des Buried Channel-IGBT nicht an der Oberfläche, sondern liegt hier wegen der Wirkung des Gatefeldes und des vergrabenen pn-Übergangs (hervorgerufen durch die n(As)- Gegendotierung und p(Bor)-Kanaldotierung) tiefer. Erst mit höherer Gatespannung kommt der Elektronenkanal des IGBT in folge der Bandverbiegung an die Oberfläche.The component according to the invention according to this embodiment is known as the Buried Channel IGBT. Similar to the Bu ried channel MOSFET in CMOS processes (p-channel MOSFET) the n-channel of the buried channel IGBT is not on the surface, but lies here because of the effect of the gate field and the buried pn junction (caused by the n (As) - Counter doping and p (boron) channel doping) lower. First with The electron channel of the IGBT comes in at a higher gate voltage follow the band bending to the surface.
Es ist bei der Prozeßführung darauf zu achten, daß das Gegen dotierungsprofil unter dem Gateoxid den ganzen Kanal erfaßt. Daher erfolgt die Gegenimplantation nach dem Prozeßschritt Ätzung des Erstoxids mit nachfolgender Oxidation Streuoxid und vor dem Prozeßschritt Oxidation Gateoxid.During litigation, it must be ensured that the opposite doping profile under the gate oxide covers the entire channel. Therefore, the counterimplantation takes place after the process step Etching of the first oxide with subsequent oxidation of scatter oxide and before the process step oxidation gate oxide.
Obwohl die vorliegende Erfindung vorstehend anhand bevorzug ter Ausführungsbeispiele beschrieben wurde, ist sie darauf nicht beschränkt, sondern auf vielfältige Art und Weise modi fizierbar.Although the present invention is preferred based on the foregoing ter embodiments has been described, it is on it not limited, but modes in a variety of ways fizierbar.
Obwohl das in der obigen Ausführungsform beschriebene Bauele ment ein IGBT-Transistor ist, kann selbstverständlich ein analoger Prozeß für einen DMOS-Transistor oder Thyristor durchgeführt werden. Although the component described in the above embodiment is an IGBT transistor, can of course be a analog process for a DMOS transistor or thyristor be performed.
55
p+ p +
-Wafersubstrat
wafer substrate
66
n+ n +
-Epischicht
-Epischicht
1010
n- n -
-Epischicht
-Epischicht
2020
Erstoxid
Erstoxid
3030
Streuoxid
screen oxide
4040
, .
4040
' erste Wanne (n)
'' first tub (s)
5050
Gateoxid
gate oxide
6060
Polysiliziumanschluß
polysilicon connection
7070
zweite Wanne (p)
second tub (p)
8080
vierte Wanne (p+ fourth tub (p +
)
)
9090
dritte Wanne (n+ third tub (n +
)
)
100100
Spacer
spacer
110110
Kontaktstöpsel
contact plugs
120120
fünfte Wanne (p+ fifth tub (p +
)
)
Claims (9)
Bereitstellen eines Substrats (5, 6, 10) mit einem vordersei tigen ersten Bereich (10) des ersten Leitungstyps (n-) und mit einem rückseitigen ersten Hauptanschluß;
Vorsehen einer Isolationsschicht (20) auf dem ersten Bereich (10);
Bilden eines Fensters in der Isolationsschicht (20);
Einbringen einer ersten Wanne (40') des ersten Leitungstyps (n) in den ersten Bereich (10) durch das Fenster, so daß sich die erste Wanne (40') lateral über das Fenster hinaus er streckt;
Vorsehen einer Gateoxidschicht (50) auf der ersten Wanne (40');
Einbringen einer zweiten Wanne (70) des zweiten Leitungstyps (p) in einen Teilbereich der ersten Wanne (40') und in den darunterliegenden ersten Bereich (10) durch das Fenster;
Einbringen einer dritten Wanne (90) des ersten Leitungstyps (n+) in einen Teilbereich der zweiten Wanne (70), wobei der verbleibende gemeinsame Teilbereich der ersten und zweiten Wanne (40', 70) ein Kanalgebiet (K) bildet;
Vorsehen eines zweiten Hauptanschlusses in der dritten Wanne (90); und
Vorsehen eines dritten Hauptanschlusses (60) über dem Kanal gebiet (K). 1. A method for producing a semiconductor component comprising the steps:
Providing a substrate ( 5 , 6 , 10 ) with a front-side first region ( 10 ) of the first conductivity type (n - ) and with a rear-side first main connection;
Providing an insulation layer ( 20 ) on the first region ( 10 );
Forming a window in the insulation layer ( 20 );
Introducing a first trough ( 40 ') of the first conduction type (s) into the first region ( 10 ) through the window so that the first trough ( 40 ') extends laterally beyond the window;
Providing a gate oxide layer ( 50 ) on the first well ( 40 ');
Introducing a second tub ( 70 ) of the second conduction type (p) into a partial area of the first tub ( 40 ') and into the underlying first area ( 10 ) through the window;
Introducing a third trough ( 90 ) of the first conduction type (n + ) into a partial region of the second trough ( 70 ), the remaining common partial region of the first and second trough ( 40 ', 70 ) forming a channel region (K);
Providing a second main port in the third well ( 90 ); and
Provide a third main connection ( 60 ) over the channel area (K).
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- 2000-02-28 DE DE10009347A patent/DE10009347C2/en not_active Expired - Fee Related
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Also Published As
| Publication number | Publication date |
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| DE10009347A1 (en) | 2001-09-13 |
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