CN213585746U - 分频器电路 - Google Patents

Abstract

本实用新型实施例公开了一种分频器电路，例如包括：计数器电路，包括时钟信号输入端、计数初始值加载控制端和反转控制信号输出端；输出反转电路，其两个输入端分别电连接所述时钟信号输入端和所述反转控制信号输出端，且还包括预分频时钟信号输出端，其中所述预分频时钟信号输出端电连接所述计数初始值加载控制端；以及占空比调整电路，其两个输入端分别电连接所述时钟信号输入端和所述预分频时钟信号输出端，且还包括分频时钟信号输出端和奇偶分频控制信号输入端。本实用新型实施例通过所述计数器电路计数引起输出时钟信号翻转的设计，在多模式分频的前提下可以使得各个分频比下所述分频器电路输出的占空比为50％。

Description

分频器电路

技术领域

本实用新型涉及信号处理技术领域，尤其涉及一种分频器电路。

背景技术

日常使用到的电子产品、家用电器及通讯产品中，应用了大量的时钟芯片、消费类电子芯片、SerDes(Serializer-Deserializer，串行器-解串器)芯片以及显示类芯片。这些芯片由于在使用中需要涵盖多个工作频点，一般的做法是首先通过压控振荡器或者锁相环产生高频时钟信号，高频时钟信号再通过可配置分频比的分频器进行除频，产生需要用到的低频信号。

多模分频器具有分频比连续可配的优点，目前业内通用的多模分频器有吞脉冲分频器以及基于2/3分频串联的异步分频器。其中，吞脉冲分频器主要是通过一个主2/3分频器加上两个从计数器构成，通过配置不同的2/3分频比数目，来达到多模分频的效果；但是吞脉冲分频器的最小分频比受限，不能输出像2分频、3分频这样的分频数，而且不同分频比下的输出占空比也是不可控的。基于2/3分频串联的异步分频器是将需要的分频比拆解为3*M+2*N(M取值为0或者1，N取值为正整数)的情况，然后通过配置达到各种分频比的效果；但是其输出的占空比为1/N(N为分频数)，这样的话在大分频比下，分频器的输出高脉冲宽度特别小，这样的脉冲宽度可能引起后续电路的工作不稳定，且不同分频比下的输出占空比也是不可控的。简而言之，现有的多模分频器的输出时钟占空比很难做到在各个分频比下都是50％。

实用新型内容

因此，本实用新型实施例提供一种分频器电路，其可以实现分频器电路有多模式分频的前提下输出时钟的占空比都是50％。

具体地，本实用新型实施例提出的一种分频器电路，包括：计数器电路，包括时钟信号输入端、计数初始值加载控制端和反转控制信号输出端；输出反转电路，其两个输入端分别电连接所述时钟信号输入端和所述反转控制信号输出端，且还包括预分频时钟信号输出端，其中所述预分频时钟信号输出端电连接所述计数初始值加载控制端；以及占空比调整电路，其两个输入端分别电连接所述时钟信号输入端和所述预分频时钟信号输出端，且还包括分频时钟信号输出端和奇偶分频控制信号输入端。

本实用新型实施例所述的分频器电路通过所述计数器电路计数引起输出时钟信号翻转的设计结合所述占空比调整电路，在多模式分频的前提下可以使得各个分频比下所述分频器电路输出的占空比为50％。

在本实用新型一个实施例中，所述分频时钟信号输出端输出的分频时钟信号相对于所述时钟信号输入端输入的时钟信号的分频比为偶数2N或者为奇数(2N+1)，且N为正整数；所述计数器电路包括N/(N+1)减法计数器。

在本实用新型一个实施例中，所述分频时钟信号输出端输出的分频时钟信号相对于所述时钟信号输入端输入的时钟信号的分频比为偶数2N或者为奇数(2N-1)，且N为正整数；所述计数器电路包括N/(N-1)减法计数器。

在本实用新型一个实施例中，所述计数器电路包括加法计数器、或者格雷码计数器。

在本实用新型一个实施例中，所述预分频时钟信号输出端在分频比为奇数时单个周期输出N个所述时钟信号输入端输入的时钟信号的时钟周期的低电平和(N+1)个所述时钟周期的高电平。

在本实用新型一个实施例中，所述预分频时钟信号输出端在分频比为奇数时单个周期输出N个所述时钟信号输入端输入的时钟信号的时钟周期的高电平和(N+1)个所述时钟周期的低电平。

在本实用新型一个实施例中，所述计数器电路还包括电连接所述奇偶分频控制信号输入端的另一输入端。

在本实用新型一个实施例中，所述输出反转电路包括第一非门、异或非门和第一D触发器；所述第一非门的输入端电连接所述反转控制信号输出端，所述异或非门的两个输入端分别电连接所述第一非门的输出端和所述第一D触发器的正相输出端，所述异或非门的输出端电连接所述第一D触发器的数据输入端，所述第一D触发器的时钟端电连接所述时钟信号输入端，且所述第一D触发器的所述正相输出端电连接所述预分频时钟信号输出端。

在本实用新型一个实施例中，所述占空比调整电路包括第二D触发器、或门、第二非门、第三D触发器和与门；所述第二D触发器的数据输入端电连接所述预分频时钟信号输出端，所述第二D触发器的时钟端电连接所述时钟信号输入端，所述或门的两个输入端分别电连接所述奇偶分频控制信号输入端和所述第二D触发器的正相输出端，所述或门的输出端电连接所述第三D触发器的数据输入端，所述第二非门的输入端电连接所述时钟信号输入端，所述第二非门的输出端电连接所述第三D触发器的时钟端，所述与门的两个输入端分别电连接所述第二D触发器的所述正相输出端和所述第三D触发器的正相输出端，所述与门的输出端电连接所述分频时钟信号输出端。

上述技术方案可以具有如下一个或多个优点：通过将奇数分频比表示为2N+1(或2N-1)和偶数分频比表示为2N的方法，配合计数器电路的计数引起输出时钟信号翻转，可以实现多模分频器；所有奇数分频比都可以通过同样的电路来实现占空比校准，这样实现了多模分频的基础上，实现各个分频比都有50％占空比的时钟输出；再者，输出时钟直接由输入时钟打出，这样可以使分频器电路加入的jitter最小化。

附图说明

为了更清楚地说明本实用新型实施例的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本实用新型的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1为本实用新型实施例提出的一种分频器电路的结构示意图。

图2为图1所示输出反转电路的一种内部结构示意图。

图3为三分频时图2所示输出反转电路的输入及输出波形示意图。

图4为图1所示占空比调整电路的一种内部结构示意图。

图5为三分频时图4所示占空比调整电路的输入及输出波形示意图。

具体实施方式

下面将结合本实用新型实施例中的附图，对本实用新型实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本实用新型一部分实施例，而不是全部的实施例。基于本实用新型中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本实用新型保护的范围。

【第一实施例】

参见图1，本实用新型实施例提供的一种分频器电路10，包括：计数器电路11、输出反转电路13和占空比调整电路15。

其中，所述计数器电路11包括时钟信号输入端11a、计数初始值加载控制端11b和反转控制信号输出端11c，以及优选地还包括用于接收奇偶分频控制信号even_en的输入端11d。所述时钟信号输入端11a用于接收时钟信号clkin的输入，所述计数初始值加载控制端11b用于接收预分频时钟信号clkopre，以及所述反转控制信号输出端11c用于输出反转控制信号TURN。

所述输出反转电路13的两个输入端13a及13b分别电连接所述时钟信号输入端11a和所述反转控制信号输出端11c，以分别接收所述时钟信号clkin和所述反转控制信号TURN。此外，所述输出反转电路13还包括预分频时钟信号输出端13c以输出预分频时钟信号clkopre，且所述预分频时钟信号输出端13c电连接所述计数初始值加载控制端11b。

所述占空比调整电路15的两个输入端15a及15b分别电连接所述时钟信号输入端11a和所述预分频时钟信号输出端13c，以分别接收所述时钟信号clkin和所述输出预分频时钟信号clkopre。所述占空比调整电路15还包括分频时钟信号输出端15c和奇偶分频控制信号输入端15d，所述分频时钟信号输出端15c用于输出分频时钟信号clkout，所述奇偶分频控制信号输入端15d用于接收所述奇偶分频控制信号even_en。

简而言之，本实施例的分频器电路10利用计数器电路11对输入的时钟信号clkin进行计数，当计数值达到预定值时由所述计数器电路11输出反转控制信号TURN以触发所述输出反转电路13输出的预分频时钟信号clkopre进行电平跳变，而占空比调整电路15输出的分频时钟信号clkout相应地也进行电平跳变(例如与预分频时钟信号clkopre同时跳变、或晚于预分频时钟信号clkopre半个输入时钟信号clkin的时钟周期后跳变)，如此一来即可实现输出的分频时钟信号clkout的占空比为50％。至于占空比调整电路15，其受控于奇偶分频控制信号even_en来区分偶数分频和奇数分频，若为偶数分频，则占空比调整电路15输出的分频时钟信号clkout与预分频时钟信号clkopre同时跳变，若为奇数分频，则占空比调整电路15输出的分频时钟信号clkout晚于预分频时钟信号clkopre半个输入时钟信号clkin的时钟周期后跳变。

为便于更清楚地理解本实施例的分频器电路10，下面以所述计数器电路11包括N/(N+1)减法计数器为例进行详细说明，将所述分频器电路10的分频比分为奇数和偶数，偶数分频比用2N来表示，奇数分频比用2N+1来表示。

对于偶数分频，所述反转输出电路13输出的预分频时钟信号clkopre单个时钟周期具有N个所述时钟信号clkin的时钟周期(以下简称为时钟周期)的低电平和N个所述时钟周期的高电平，这样输出的分频时钟信号clkout的占空比为50％。

偶数分频的实现方法例如为：

(i)占空比调整电路15只有在奇数分频下才会对输出波形做占空比调整，偶数分频下可以认为其输入等于输出；

(ii)开始时，反转控制信号TURN为低电平，预分频时钟信号clkopre为低电平，分频时钟信号clkout等于预分频时钟信号clkopre也为低电平，N/(N+1)减法计数器的初始预置数为N，接下来每个输入时钟clkin的上升沿到来时，N/N+1减法计数器做减1操作，反转控制信号TURN为低电平，预分频时钟信号clkopre为低电平，分频时钟信号clkout等于预分频时钟信号clkopre也为低电平；

(iii)直到N/(N+1)减法计数器的值为1时，此时反转控制信号TURN从低电平变为高电平，预分频时钟信号clkopre从低电平变为高电平，分频时钟信号clkout等于预分频时钟信号clkopre也为高电平，输入的时钟信号clkin的下一个上升沿到来后，N/(N+1)减法计数器置数为N(也即加载计数初始值N)，同时反转控制信号TURN从高电平变为低电平；

(iv)接下来输入的时钟信号clkin的每个上升沿到来时，N/(N+1)减法计数器做减1操作，反转控制信号TURN为低电平，预分频时钟信号clkopre为高电平，分频时钟信号clkout等于预分频时钟信号clkopre也为高电平；

(v)直到N/(N+1)减法计数器的值为1时，此时反转控制信号TURN从低电平变为高电平，预分频时钟信号clkopre从高电平变为低电平，分频时钟信号clkout等于预分频时钟信号clkopre也为低电平，输入的时钟信号clkin的下一个上升沿到来后，N/(N+1)减法计数器置数为N，同时反转控制信号TURN从高电平变为低电平。然后回到步骤(ii)的状态，如此往复；这样就完成了需要的偶数分频。

对于奇数分频，所述反转输出电路13的输出为N个所述时钟周期的低电平，N+1个所述时钟周期的高电平，这样输出的占空比为N/(2N+1)，此时只需要将输出的低电平增加0.5个时钟周期、同时输出的高电平减少0.5个时钟周期，这样就可以得到50％占空比的奇数分频时钟信号。

奇数分频实现方法例如为：

(a)所述占空比调整电路15在奇数分频下，由于输入到所述占空比调整电路15的预分频时钟信号clkopre的高电平宽度等于时钟信号clkin的N+1个时钟周期，低电平为N个所述时钟周期；所述占空比调整电路15的作用是在高电平中减去0.5个时钟信号clkin的时钟周期并补充至低电平中，这样就可以使得输出的分频时钟信号clkout的占空比为50％。

(b)开始时，反转控制信号TURN为低，预分频时钟信号clkopre为低电平，分频时钟信号clkout等于预分频时钟信号clkopre也为低电平，N/(N+1)减法计数器的初始预置数(也即计数初始值)为N，接下来输入的时钟信号clkin的每个上升沿到来时，N/(N+1)减法计数器做减1操作，反转控制信号TURN为低电平，预分频时钟信号clkopre为低电平，分频时钟信号clkout等于预分频时钟信号clkopre也为低电平。

(c)直到N/(N+1)减法计数器的值为1时，此时反转控制信号TURN从低电平变为高电平，预分频时钟信号clkopre从低电平变为高电平，分频时钟信号clkout晚于预分频时钟信号clkopre半个所述时钟周期后跳变为高电平，输入的时钟信号clkin下一个上升沿到来后，N/(N+1)减法计数器置数为N+1((也即加载计数初始值N+1))，同时反转控制信号TURN信号从高电平变为低电平。

(d)接下来输入的时钟信号clkin的每个上升沿到来时，N/(N+1)减法计数器做减1操作，反转控制信号TURN信号为低电平，预分频时钟信号clkopre为高电平，分频时钟信号clkout等于预分频时钟信号clkopre也为高电平。

(e)直到N/(N+1)减法计数器的值为1时，此时反转控制信号TURN从低电平变为高电平，预分频时钟信号clkopre从高电平变为低电平，分频时钟信号clkout等于预分频时钟信号clkopre也为低电平，输入的时钟信号clkin的下一个上升沿到来后，N/(N+1)减法计数器置数为N，同时反转控制信号TURN从高电平变为低电平。然后回到步骤(b)的状态，如此往复；这样就完成了需要的奇数分频。

承上述，对于前述计数器电路11中的N/(N+1)减法计数器，其实现方法比较多，这里不赘述具体实现方法；其工作原理为：当输入的时钟信号clkin的每个上升沿到来时(即每个输入时钟周期)，减法计数器做减1操作，当减法计数器减法计数为1时，输出的反转控制信号TURN跳变为高电平(逻辑“1”)，之后时钟信号clkin的下一个上升沿到来时，减法计数器重新加载为N或者N+1(本实施例只有在奇数分频且预分频时钟信号clkopre为高电平的时候，加载的数为N+1，其余情况加载数为N)，同时反转控制信号TURN重新跳变为低电平(逻辑“0”)，减法计数器开始继续在输入的时钟信号clkin的每个上升沿到来时做减法操作。值得一提的是，计数器电路11对于在奇数分频和偶数分频时选择性加载N+1或N，其可以通过对奇偶分频控制信号even_en与预分频时钟信号clkopre进行逻辑运算来实现，当然也可以采用其他方式比如在计数器电路11中配置交替读取的两个寄存器，偶数分频时两个寄存器中的值均配置为N，且奇数分频时两个寄存器中的值分别配置为N和N+1。

对于前述输出反转电路13，图2为所述输出反转电路13的一种电路结构的具体实施方式，其具体包括：非门131、异或非门133和D触发器135；所述非门131的输入端电连接所述反转控制信号输出端11c以接收反转控制信号TURN，所述异或非门133的两个输入端分别电连接所述非门131的输出端(输出反转控制信号TURN的反相信号TURNB)和所述D触发器135的正相输出端Q，所述异或非门133的输出端电连接所述D触发器135的数据输入端D以提供信号d，所述D触发器135的时钟端clk电连接所述时钟信号输入端11a以接收时钟信号clkin，且所述D触发器135的所述正相输出端Q电连接所述预分频时钟信号输出端13c以输出预分频时钟信号clkopre。本具体实施方式的输出反转电路13完成的行为是：输入的时钟信号clkin的每个上升沿到来时，如果反转控制信号TURN为高电平，预分频时钟信号clkopre变为原来的反向电平，如果反转控制信号TURN为低电平，则预分频时钟信号clkopre保持不变。

图3为三分频时输出反转电路13的输入及输出波形示意图。只有当反转控制信号TURN等于逻辑“1”时，输出的预分频时钟信号clkopre做反转操作，其核心思想是将反转控制信号TURN取反后通过异或非门133，如果反转控制信号TURN为逻辑“1”，则取反后为逻辑“0”，异或非门133相当于反相器，而当反转控制信号TURN为逻辑“0”时，异或非门133相当于缓冲器(buffer)，这样就完成了输出的反转操作。

对于前述占空比调整电路15，图4为所述占空比调整电路15的一种电路结构的具体实施方式，其具体包括：D触发器151、或门153、非门155、D触发器157和与门159；所述D触发器151的数据输入端D电连接所述预分频时钟信号输出端13c以接收预分频时钟信号clkopre，所述D触发器151的时钟端clk电连接所述时钟信号输入端11a以接收时钟信号clkin，所述或门153的两个输入端分别电连接所述奇偶分频控制信号输入端15d和所述D触发器151的正相输出端Q以分别接收奇偶分频控制信号even_en及时钟信号clk1，所述或门153的输出端电连接所述D触发器157的数据输入端D以提供时钟信号clk1i，所述非门155的输入端电连接所述时钟信号输入端11a以接收输入的时钟信号clkin，所述非门155的输出端电连接所述D触发器157的时钟端clk，所述与门159的两个输入端分别电连接所述D触发器151的所述正相输出端Q和所述D触发器157的正相输出端Q以分别接收时钟信号clk1及clk1h，所述与门159的输出端电连接所述分频时钟信号输出端15c以输出分频时钟信号clkout。

本具体实施方式的占空比调整电路15的设计核心思想是当分频器电路10工作在奇数分频时，奇偶分频控制信号even_en为逻辑“0”，占空比调整电路15完成的工作是对输入的预分频时钟信号clkopre进行0.5个输入时钟信号clkin的时钟周期的延迟，延迟后的信号与信号clk1做与逻辑，从而调整输入的信号clkopre的占空比，而在偶数分频时奇偶分频控制信号even_en为逻辑“1”，这时相当于输入信号和高电平做与运算，从而输出波形等于输入波形。

图5为三分频时占空比调整电路15的输入及输出波形示意图。此时，奇偶分频控制信号even_en等于逻辑“0”，其核心思想是将输入占空比为1/3的时钟信号clkopre进行半个时钟周期的延时，并通过或门153将0.5时钟周期的高电平转换为低电平，这样输出的占空比就为1.5/3＝50％，同时在偶数分频模式下，奇偶分频控制信号even_en信号等于逻辑“1”，分频时钟信号clkout的波形形状完全等同于预分频时钟信号clkopre。

综上所述，本实施例通过将奇数分频比表示为2N+1和偶数分频比表示为2N的方法，配合计数器电路11的计数引起输出时钟信号翻转，可以实现多模分频器；所有奇数分频比都可以通过同样的电路来实现占空比校准，这样实现了多模分频的基础上，实现各个分频比都有50％占空比的时钟输出；再者，输出时钟直接由输入时钟打出，这样可以使分频器电路加入的时钟抖动jitter最小化。

在其他实施例中，可以将前述N/(N+1)减法计数器替换成N/(N-1)减法计数器，在此情形下，奇数分频比可表示为2N-1，偶数分频比仍表示为2N。又或者，还可以将前述N/(N+1)减法计数器替换成其他计数器，例如加法计数器或格雷码(Gray code)计数器等。

此外，在其他实施例中，可以将前述预分频时钟信号的单个周期在奇数分频比下包含N个所述时钟信号clkin的时钟周期的低电平和N+1个所述时钟周期的高电平之实施方式替换成包含N个所述时钟周期的高电平和N+1个所述时钟周期的低电平之实施方式。

另外，可以理解的是，前述各个实施例仅为本实用新型的示例性说明，在技术特征不冲突、结构不矛盾、不违背本实用新型的发明目的前提下，各个实施例的技术方案可以任意组合、搭配使用。

最后应说明的是：以上实施例仅用以说明本实用新型的技术方案，而非对其限制；尽管参照前述实施例对本实用新型进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本实用新型各实施例技术方案的精神和范围。

Claims (10)

1.一种分频器电路，其特征在于，包括：

计数器电路，包括时钟信号输入端、计数初始值加载控制端和反转控制信号输出端；

输出反转电路，其两个输入端分别电连接所述时钟信号输入端和所述反转控制信号输出端，且还包括预分频时钟信号输出端，其中所述预分频时钟信号输出端电连接所述计数初始值加载控制端；以及

占空比调整电路，其两个输入端分别电连接所述时钟信号输入端和所述预分频时钟信号输出端，且还包括分频时钟信号输出端和奇偶分频控制信号输入端。

2.如权利要求1所述的分频器电路，其特征在于，所述分频时钟信号输出端输出的分频时钟信号相对于所述时钟信号输入端输入的时钟信号的分频比为偶数2N或者为奇数(2N+1)，且N为正整数；所述计数器电路包括N/(N+1)减法计数器。

3.如权利要求1所述的分频器电路，其特征在于，所述分频时钟信号输出端输出的分频时钟信号相对于所述时钟信号输入端输入的时钟信号的分频比为偶数2N或者为奇数(2N-1)，且N为正整数；所述计数器电路包括N/(N-1)减法计数器。

4.如权利要求1所述的分频器电路，其特征在于，所述计数器电路包括加法计数器、或者格雷码计数器。

5.如权利要求1所述的分频器电路，其特征在于，所述预分频时钟信号输出端在分频比为奇数时单个周期输出N个所述时钟信号输入端输入的时钟信号的时钟周期的低电平和(N+1)个所述时钟周期的高电平。

6.如权利要求1所述的分频器电路，其特征在于，所述预分频时钟信号输出端在分频比为奇数时单个周期输出N个所述时钟信号输入端输入的时钟信号的时钟周期的高电平和(N+1)个所述时钟周期的低电平。

7.如权利要求1所述的分频器电路，其特征在于，所述计数器电路还包括电连接所述奇偶分频控制信号输入端的另一输入端。

8.如权利要求1至7任意一项所述的分频器电路，其特征在于，所述输出反转电路包括第一非门、异或非门和第一D触发器；所述第一非门的输入端电连接所述反转控制信号输出端，所述异或非门的两个输入端分别电连接所述第一非门的输出端和所述第一D触发器的正相输出端，所述异或非门的输出端电连接所述第一D触发器的数据输入端，所述第一D触发器的时钟端电连接所述时钟信号输入端，且所述第一D触发器的所述正相输出端电连接所述预分频时钟信号输出端。

9.如权利要求1至7任意一项所述的分频器电路，其特征在于，所述占空比调整电路包括第二D触发器、或门、第二非门、第三D触发器和与门；所述第二D触发器的数据输入端电连接所述预分频时钟信号输出端，所述第二D触发器的时钟端电连接所述时钟信号输入端，所述或门的两个输入端分别电连接所述奇偶分频控制信号输入端和所述第二D触发器的正相输出端，所述或门的输出端电连接所述第三D触发器的数据输入端，所述第二非门的输入端电连接所述时钟信号输入端，所述第二非门的输出端电连接所述第三D触发器的时钟端，所述与门的两个输入端分别电连接所述第二D触发器的所述正相输出端和所述第三D触发器的正相输出端，所述与门的输出端电连接所述分频时钟信号输出端。

10.如权利要求8所述的分频器电路，其特征在于，所述占空比调整电路包括第二D触发器、或门、第二非门、第三D触发器和与门；所述第二D触发器的数据输入端电连接所述预分频时钟信号输出端，所述第二D触发器的时钟端电连接所述时钟信号输入端，所述或门的两个输入端分别电连接所述奇偶分频控制信号输入端和所述第二D触发器的正相输出端，所述或门的输出端电连接所述第三D触发器的数据输入端，所述第二非门的输入端电连接所述时钟信号输入端，所述第二非门的输出端电连接所述第三D触发器的时钟端，所述与门的两个输入端分别电连接所述第二D触发器的所述正相输出端和所述第三D触发器的正相输出端，所述与门的输出端电连接所述分频时钟信号输出端。

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