CN212572589U - 一种高实时性EtherCAT硬件主站系统 - Google Patents
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Abstract
本申请公开了一种高实时性EtherCAT硬件主站系统，其特征在于，包括计算机主板，所述计算机主板设置有PCIE接口；EtherCat主站，所述EtherCat主站包括FPGA以及CH368L接口芯片，所述FPGA通过所述CH368L接口芯片连接到PCIE总线，所述PCIE总线与所述PCIE接口连接进入所述计算机主板；CH368L接口芯片对所述FPGA进行控制。由此，可以完成实时数据的收发，进而从硬件层面实现并保证数据的强实时性。
Description
技术领域
本申请涉及网络设备技术领域，尤其涉及一种高实时性EtherCAT硬件主站系统。
背景技术
在这个现有技术部分的讨论中所公开的信息仅仅用于增进对于本公开背景技术的理解，而不应被认为是承认或任何形式的暗示此信息构成对于本领域的技术人员来说是已知的现有技术。
随着科技发展，基于以太网的通信协议系统的应用快速扩展到了自动化系统中，EtherCAT协议传输方式中数据帧由主站设备进行传输。但是，在现有技术中的主站，大多使用socket原始套接字组包发送和接收的方式去操作，存在大量重复工作，而且同一台机器上，性能有限，会导致cpu负载高，调度频繁，从而使其实时性和稳定性均不高，无法应对更高的需求
实用新型内容
本申请提供的一种高实时性EtherCAT硬件主站系统，解决了现有技术问题中的一个或者多个。
根据本申请的一个方面，提供一种高实时性EtherCAT硬件主站系统，其特征在于，包括计算机主板，所述计算机主板设置有PCIE接口；EtherCat主站，所述EtherCat主站包括FPGA以及CH368L接口芯片，所述FPGA通过所述CH368L接口芯片连接到PCIE总线，所述PCIE总线与所述PCIE接口连接进入所述计算机主板；CH368L接口芯片对所述FPGA进行控制。
在某些实施方式中，FPGA的型号为10M08SCU169(PD)。
在某些实施方式中，CH368L接口芯片上的local-bus-addr[0]-[15]号地址引脚分别与所述FPGA的对应引脚连接。
在某些实施方式中，CH368L接口芯片上的local-bus-data[0]-[31]号数据引脚与所述FPGA的对应引脚连接。
在某些实施方式中，CH368L接口芯片上的mem-read和mem-write脚分别FPGA对应引脚连接，实现CH368L接口芯片对FPGA的读写控制。
在某些实施方式中，还包括晶振，所述晶振的VCC引脚与所述FPGA的VCC-3V3引脚连接，所述晶振还为所述FPGA提供了CLKIN SYS的时钟控制引脚。
在某些实施方式中，晶振的型号为SIT1602B1-2133N25。
本申请与现有技术相比，具有如下有益效果：
本申请用FPGA实现Ethercat协议，FPGA通过接口芯片CH386L连接到PCIE总线然后再进入到计算机主板。由于PCIE总线速度快，实时性好，所以本申请还采用CH386L来对FPGA进行控制，可以完成实时数据的收发，进而从硬件层面实现并保证数据的强实时性。
附图说明
为了更清楚地说明本申请具体实施方式或现有技术中的技术方案，下面将对具体实施方式或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图是本申请的一些实施方式，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为本申请实施例提供的一种高实时性EtherCAT硬件主站系统的结构示意图；
图2为本申请实施例提供的一种高实时性EtherCAT硬件主站系统结构示意图图；
图3为本申请实施例提供的一种高实时性EtherCAT硬件主站系统中的晶振的电路结构示意图；
图4为本申请实施例提供的一种高实时性EtherCAT硬件主站系统中的FPGA的局部连接图；
图5为本申请实施例提供的一种高实时性EtherCAT硬件主站系统中的FPGA的局部连接图；
图6为本申请实施例提供的一种高实时性EtherCAT硬件主站系统中的FPGA的局部连接图；
图7为本申请实施例提供的一种高实时性EtherCAT硬件主站系统中的FPGA的局部连接图；
图8为本申请实施例提供的一种高实时性EtherCAT硬件主站系统中的FPGA与CH368L的局部连接图；
图9为本申请实施例提供的一种高实时性EtherCAT硬件主站系统中的FPGA与CH368L的局部连接图.
其中，计算机主板1；PCIE接口101；EtherCAT主站2；CH368L接口芯片201；FPGA模块202；PCIE总线3；电源模块4；以太网物理层收发器5。
具体实施方式
为了使本申请的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本申请进行进一步详细说明。应当理解，此处所描述的具体实施例是本申请一部分实施例，而不是全部的实施例，仅用以解释本申请，并不用于限定本申请。基于本申请中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。
在本申请的描述中，需要说明的是，术语“上”、“下”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本申请和简化描述，而不是指示或暗示所指的元件必须具有特定的方位或者以特定的方位构造和操作，因此不能理解为对本申请的限制。此外，术语“第一”、“第二”等仅用于描述目的，可以简单地用于更清楚地区分不同的组件，而不能理解为指示或暗示相对重要性。
在本申请的描述中，需要说明的是，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通。对于本领域的普通技术人员而言，可以具体情况理解上述术语在本申请中的具体含义。
另外，在本申请技术方案中，凡未作特别说明的，均可通过采用本领域中的常规手段来实现本技术方案。
如图1～9所示，提供一种高实时性EtherCAT硬件主站系统。
如图1和图2所示，高实时性EtherCAT硬件主站系统包括计算机主板1，所述计算机主板设置有PCIE接口；EtherCat主站，所述EtherCat主站包括FPGA以及CH368L接口芯片，所述FPGA通过所述CH368L接口芯片连接到PCIE总线，所述PCIE总线与所述PCIE接口连接进入所述计算机主板；CH368L接口芯片对所述FPGA进行控制，电源模块4为计算机主板1供电。本申请用FPGA实现Ethercat协议，FPGA通过接口芯片CH386L连接到PCIE总线然后再进入到计算机主板。由于PCIE总线速度快，实时性好，所以本申请还采用CH386L来对FPGA进行控制，可以完成实时数据的收发，进而从硬件层面实现并保证数据的强实时性。
具体举例而言，如图2-图9所示，FPGA的型号为10M08SCU169(PD)。CH368L接口芯片上的local-bus-addr[0]-[15]号地址引脚分别与所述FPGA的对应引脚连接。同时，CH368L接口芯片上的local-bus-data[0]-[31]号数据引脚与所述FPGA的对应引脚连接。为了阐释方便，本申请中local-bus-addr[0]-[15]号地址引脚分别用图中的A0-A15来表示。local-bus-data[0]-[31]号数据引脚分别用图中的D0-D31来表示，具体从图4和图5可以看出，CH368L接口芯片A0-A15引脚与FPGA的A0-A15引脚相连，CH368L接口芯片的D0-D31引脚与FPGA的D0-D31引脚相连。
本申请通过采用CH368L接口芯片连接PCI-E总线，支持I/O端口映射、存储器映射、扩展ROM以及中断。CH368L接口芯片能将高速PCIE总线转换为简便易用的类似于ISA总线的32位主动并行接口，同时PCIE总线与其它主流总线相比，速度更快，实时性更好，可控性更佳，进而能从硬件层面实现并保证数据的强实时性。
在某些实施方式中，CH368L接口芯片上的mem-read和mem-write脚分别FPGA对应引脚连接，具体参照图4至图9可知，本实施方式将CH368L接口芯片上的mem-read和mem-write脚简化表示成MEM_WR和MEM_RD，实现CH368L接口芯片对FPGA的读写控制。
在某些实施方式中，还包括晶振，所述晶振的VCC引脚与所述FPGA的VCC-3V3引脚连接，所述晶振还为所述FPGA提供了CLKIN SYS的时钟控制引脚，即为25MHz时钟输入。晶振的型号为SIT1602BI-2133N25。
晶振的使用能够为系统提供频率高度稳定的信号，进一步保证信号的高度稳定性。
以上的仅是本申请的一些实施方式，仅用以说明本申请的技术方案，而非对其限制，应当理解的是，对本领域的普通技术人员来说，在不脱离本申请创造构思的前提下，还可以根据上述说明加以改进或替换，而所有这些改进和替换都应属于本申请所附权利要求的保护范围。在这种情况下，所有细节都可以用等效元素代替，材料、形状和尺寸也可以是任意的。
Claims (7)
1.一种高实时性EtherCAT硬件主站系统，其特征在于，包括
计算机主板，所述计算机主板设置有PCIE接口；
EtherCat主站，所述EtherCat主站包括FPGA以及CH368L接口芯片，所述FPGA通过所述CH368L接口芯片连接到PCIE总线，所述PCIE总线与所述PCIE接口连接进入所述计算机主板；CH368L接口芯片对所述FPGA进行控制。
2.根据权利要求1所述的一种高实时性EtherCAT硬件主站系统，其特征在于，所述FPGA的型号为10M08SCU169(PD)。
3.根据权利要求2所述的一种高实时性EtherCAT硬件主站系统，其特征在于，所述CH368L接口芯片上的local-bus-addr[0]-[15]号地址引脚分别与所述FPGA的对应引脚连接。
4.根据权利要求3所述的一种高实时性EtherCAT硬件主站系统，其特征在于，所述CH368L接口芯片上的local-bus-data[0]-[31]号数据引脚与所述FPGA的对应引脚连接。
5.根据权利要求3所述的一种高实时性EtherCAT硬件主站系统，其特征在于，所述CH368L接口芯片上的mem-read和mem-write脚分别FPGA对应引脚连接，实现CH368L接口芯片对FPGA的读写控制。
6.根据权利要求3所述的一种高实时性EtherCAT硬件主站系统，其特征在于，还包括晶振，所述晶振的VCC引脚与所述FPGA的VCC-3V3引脚连接，所述晶振还为所述FPGA提供了CLKIN SYS的时钟控制引脚。
7.根据权利要求6所述的一种高实时性EtherCAT硬件主站系统，其特征在于，所述晶振的型号为SIT1602B1-2133N25。
Priority Applications (1)
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|---|---|---|---|
| CN202021534164.XU CN212572589U (zh) | 2020-07-29 | 2020-07-29 | 一种高实时性EtherCAT硬件主站系统 |
Applications Claiming Priority (1)
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Publications (1)
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| CN202021534164.XU Active CN212572589U (zh) | 2020-07-29 | 2020-07-29 | 一种高实时性EtherCAT硬件主站系统 |
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2020
- 2020-07-29 CN CN202021534164.XU patent/CN212572589U/zh active Active
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