CN217214715U - 一种半导体器件 - Google Patents
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Abstract
本实用新型公开了一种半导体器件。该半导体器件包括：基板、第一芯片和第二芯片；基板的正面设置有第一凹形结构，基板的背面设置有第二凹形结构；第一芯片位于第一凹形结构内；第二芯片位于第二凹形结构内。本实用新型提供的技术方案，减小了半导体器件的封装体积，提高了半导体器件的集成度。
Description
技术领域
本实用新型涉及半导体技术领域，尤其涉及一种半导体器件。
背景技术
随着半导体器件技术的发展，封装尺寸小，集成度高的半导体器件的应用范围越大越广。
目前传统的半导体器件包括两个芯片时，两个芯片位于基板的同一表面，导致半导体器件的封装体积较大，集成度较低。
实用新型内容
本实用新型提供了一种半导体器件，以减小半导体器件的封装体积，提高半导体器件的集成度。
根据本实用新型的一方面，提供了一种半导体器件，包括：基板、第一芯片和第二芯片；
所述基板的正面设置有第一凹形结构，所述基板的背面设置有第二凹形结构；
所述第一芯片位于所述第一凹形结构内；
所述第二芯片位于所述第二凹形结构内。
可选的，所述半导体器件包括双工器；
所述第一芯片是发射滤波器，所述第二芯片是接收滤波器；
或者，所述第一芯片是接收滤波器，所述第二芯片是发射滤波器
可选的，所述第一芯片设置有第一导电结构，所述第二芯片设置有第二导电结构；
所述第一导电结构位于所述第一芯片和所述基板之间；
所述第二导电结构位于所述第二芯片和所述基板之间。
可选的，所述第一导电结构包括第一锡球；或者，所述第一导电结构包括第一锡球和第一铜柱；
所述第一铜柱位于所述第一芯片的表面，所述第一锡球位于所述第一铜柱背离所述第一芯片的表面。
可选的，所述第二导电结构包括第二锡球；或者，所述第二导电结构包括第二锡球和第二铜柱，所述第二铜柱位于所述第二芯片的表面，所述第二锡球位于所述第二铜柱背离所述第二芯片的表面。
可选的，还包括塑封层；
所述塑封层覆盖所述基板的正面以及所述第一芯片；
和/或，所述塑封层覆盖所述基板的背面以及所述第二芯片。
可选的，还包括第三导电结构，所述第三导电结构位于所述基板的正面和/或所述基板的背面。
可选的，所述基板同一侧的第三导电结构和塑封层在所述基板的正投影无交叠。
可选的，所述第三导电结构包括第三锡球；或者，所述第三导电结构包括第三锡球和第三铜柱；所述第三铜柱位于所述基板的表面，所述第三锡球位于所述第三铜柱远离所述基板的表面。
可选的，所述第三导电结构的高度大于所述第三导电结构位于基板同侧的塑封层的高度。
本实用新型实施例的技术方案，通过双面封装的方式，相比传统的半导体器件中第二芯片和第一芯片位于基板的同一表面的技术方案，降低了半导体器件在水平方向的封装尺寸，提高了基板的利用率。且第一芯片位于基板正面的第一凹形结构内，第二芯片位于基板背面的第二凹形结构内，降低了半导体器件在垂直方向的封装尺寸。综上，本实用新型提供的技术方案，降低了半导体器件在水平方向的封装尺寸和垂直方向的封装尺寸，从而降低了半导体器件的封装体积，进而提高了半导体器件的集成度，进一步可以在半导体器件的水平方向设置更多的引脚，进而使得引脚的共面性好，缩短了信号的传输路径，或者可以增大引脚之间的间距，避免出现引脚之间信号的串扰。
应当理解，本部分所描述的内容并非旨在标识本实用新型的实施例的关键或重要特征，也不用于限制本实用新型的范围。本实用新型的其它特征将通过以下的说明书而变得容易理解。
附图说明
为了更清楚地说明本实用新型实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本实用新型的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1是根据本实用新型实施例提供的一种半导体器件的结构示意图；
图2是根据本实用新型实施例提供的另一种半导体器件的结构示意图；
图3是根据本实用新型实施例提供的又一种半导体器件的结构示意图；
图4是根据本实用新型实施例提供的又一种半导体器件的结构示意图。
具体实施方式
为了使本技术领域的人员更好地理解本实用新型方案，下面将结合本实用新型实施例中的附图，对本实用新型实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本实用新型一部分的实施例，而不是全部的实施例。基于本实用新型中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都应当属于本实用新型保护的范围。
需要说明的是，本实用新型的说明书和权利要求书及上述附图中的术语“第一”、“第二”等是用于区别类似的对象，而不必用于描述特定的顺序或先后次序。应该理解这样使用的数据在适当情况下可以互换，以便这里描述的本实用新型的实施例能够以除了在这里图示或描述的那些以外的顺序实施。此外，术语“包括”和“具有”以及他们的任何变形，意图在于覆盖不排他的包含，例如，包含了一系列步骤或单元的过程、方法、系统、产品或设备不必限于清楚地列出的那些步骤或单元，而是可包括没有清楚地列出的或对于这些过程、方法、产品或设备固有的其它步骤或单元。
为了减小半导体器件的封装体积，并提高半导体器件的集成度，本实用新型实施例提供了一种半导体器件。图1为本实用新型实施例提供的一种半导体器件的结构示意图。参见图1，该半导体器件包括：基板10、第一芯片20和第二芯片30；基板10的正面设置有第一凹形结构11，基板10的背面设置有第二凹形结构12；第一芯片20位于第一凹形结构11内；第二芯片30位于第二凹形结构12内。
可选的，基板10可以是印制电路板或者引线框架，基板10内部设置有布线层13，布线层13用于实现基板10正面和背面电信号的传输，进而实现第一芯片20和第二芯片30之间的电信号的传输。
需要说明的是，基板10的正面和基板10的背面是两个相对设置的表面。
本实用新型实施例提供的半导体器件，采用双面封装的方式，相比传统的半导体器件中第二芯片和第一芯片位于基板的同一表面的技术方案，降低了半导体器件在水平方向的封装尺寸，提高了基板10的利用率。且第一芯片20位于基板10正面的第一凹形结构11内，第二芯片30位于基板10背面的第二凹形结构12内，降低了半导体器件在垂直方向的封装尺寸。综上，本实用新型提供的技术方案，降低了半导体器件在水平方向的封装尺寸和垂直方向的封装尺寸，从而降低了半导体器件的封装体积，进而提高了半导体器件的集成度，进一步可以在半导体器件的水平方向设置更多的引脚，进而使得引脚的共面性好，缩短了信号的传输路径，或者可以增大引脚之间的间距，避免出现引脚之间信号的串扰。
可选的，半导体器件包括双工器，第一芯片20是发射滤波器，第二芯片30是接收滤波器。或者，第一芯片20是接收滤波器，第二芯片30是发射滤波器。上述技术方案通过双面封装滤波器的方式，相比传统的双工器中发射滤波器和接收滤波器位于基板10的同一表面的技术方案，降低了双工器在水平方向的封装尺寸，提高了基板10的利用率。且发射滤波器位于基板10正面的第一凹形结构11内，接收滤波器位于基板10背面的第二凹形结构12内，或者接收滤波器位于基板 10正面的第一凹形结构11内，发射滤波器位于基板10背面的第二凹形结构12内，降低了双工器在垂直方向的封装尺寸。综上，上述技术方案降低了双工器在水平方向的封装尺寸和垂直方向的封装尺寸，从而降低了双工器的封装体积，进而提高了双工器的集成度。
可选的，第一芯片设置有第一导电结构，第二芯片设置有第二导电结构；第一导电结构位于第一芯片和基板之间；第二导电结构位于第二芯片和基板之间。
示例性的，参见图1-图4，第一导电结构40a位于第一芯片20和基板10之间。第二导电结构40b位于第二芯片30和基板10之间。
具体的，第一导电结构40a用于传输第一芯片20和基板10之间的电信号。第二导电结构40b用于传输第二芯片30和基板10之间的电信号。
可选的，第一导电结构包括第一锡球；或者，第一导电结构包括第一锡球和第一铜柱；第一铜柱位于第一芯片的表面，第一锡球位于第一铜柱背离第一芯片的表面
示例性的，参见图1，第一芯片20和基板10之间的第一导电结构 40a包括第一锡球41和第一铜柱42。第一铜柱42位于第一芯片20的表面，第一锡球41位于第一铜柱42背离第一芯片20的表面。具体的，第一芯片20可以通过回流焊工艺或者超声热压焊工艺焊接在基板10 的表面。在焊接工艺中，焊接辅料包括助焊剂或者锡膏。其中，第一铜柱42的设置，提高了第一导电结构40a传输大电流的能力以及散热能力。
可选的，第二导电结构包括第二锡球；或者，第二导电结构包括第二锡球和第二铜柱，第二铜柱位于第二芯片的表面，第二锡球位于第二铜柱背离第二芯片的表面。
示例性的，参见图1，第二导电结构40b包括第二锡球43。示例性的，参见图2，第二导电结构40b包括第二锡球43和第二铜柱44，第二铜柱44位于第二芯片30的表面，第二锡球43位于第二铜柱44背离第二芯片30的表面。具体的，第二芯片30可以通过回流焊工艺或者超声热压焊工艺焊接在基板10的表面。在焊接工艺中，焊接辅料包括助焊剂或者锡膏。其中，第二铜柱44的设置，提高了第二导电结构 40b传输大电流的能力以及散热能力。
需要说明的是，本实用新型实施例中的锡球可以是有铅锡球，也可以是无铅锡球。
可选的，还包括塑封层；塑封层覆盖基板的正面以及第一芯片；塑封层覆盖基板的背面以及第二芯片。
示例性的，参见图1-图4，塑封层包括第一塑封层50a和第二塑封层50b。第一塑封层50a覆盖基板10的正面以及第一芯片20。第二塑封层50b覆盖基板10的背面以及第二芯片30。
具体的，第一塑封层50a可以保护基板10以及基板正面的第一芯片20不受外力损毁。第二塑封层50b可以保护基板10以及基板背面的第二芯片30不受外力损毁。
可选的，还包括第三导电结构，第三导电结构位于基板的正面和/ 或基板的背面。
当第三导电结构仅位于基板10的正面时，第三导电结构和第一芯片20位于基板10的同侧(本实用新型实施例未示出)。当第三导电结构位于基板10的正面和背面时，部分第三导电结构与第一芯片20 位于基板10的同侧，部分第三导电结构和第二芯片30位于基板10的同侧(本实用新型实施例未示出)
示例性的，参见图1-图4，第三导电结构60位于基板10的背面。第三导电结构60和第二芯片30位于基板10的同侧。
具体的，第三导电结构60是将半导体器件的电信号引出的引脚。
可选的，基板同一侧的第三导电结构和塑封层在基板的正投影无交叠。
示例性的，图1-图4中，第三导电结构60位于基板10的背面。
第三导电结构60和第二塑封层50b位于基板10的同一侧，第三导电结构60和第二塑封层50b在基板10的正投影无交叠。第三导电结构 60没有被第二塑封层50b所覆盖，便于第三导电结构60将半导体器件的电信号引出。
可选的，第三导电结构包括第三锡球；或者，第三导电结构包括第三锡球和第三铜柱；第三铜柱位于基板的表面，第三锡球位于第三铜柱远离基板的表面。
示例性的，参见图1和图2，第三导电结构60包括第三锡球61，第三锡球61可以通过回流焊工艺或者超声热压焊工艺焊接在基板10 的表面，用于将半导体器件的电信号引出，使得半导体器件的封装尺寸更小，信号传输路径更快，半导体器件的电学稳定性和可靠性更高。
示例性的，参见图3和图4，第三导电结构60包括第三锡球61和第三铜柱62，第三铜柱62位于基板10的表面，第三锡球61位于第三铜柱62背离基板10的表面。第三铜柱62的设置，提高了第三导电结构60传输大电流的能力以及散热能力。
可选的，第三导电结构的高度大于第三导电结构位于基板同侧的塑封层的高度。
示例性的，参见图1和图2，第三导电结构60包括第三锡球61，第三锡球61的高度大于第三锡球61位于基板10同侧的第二塑封层50b 的高度。
参见图3和图4，第三导电结构60包括第三锡球61和第三铜柱62，第三锡球61和第三铜柱62的高度之和大于与第三导电结构60位于基板10同侧的第二塑封层50b的高度。
具体的，第三导电结构60的高度大于第三导电结构60位于基板 10同侧的塑封层的高度，避免了半导体器件通过第三导电结构60和其它器件互联时，对塑封层造成损坏。
针对图1示出的半导体器件，本实用新型实施例提供的一种半导体器件的制备方法，该制备方法包括以下步骤：
步骤110、在基板10的正面形成第一凹形结构11，在基板10的背面形成第二凹形结构12。
步骤120、采用回流焊工艺或者超声热压焊工艺在第一凹形结构11 内形成第一芯片20，在第二凹形结构12内形成第二芯片30。其中，第一导电结构40a位于第一芯片20的表面。第二导电结构40b位于第二芯片30的表面。
步骤130、在基板10的正面形成第一塑封层50a，在基板的背面形成第二塑封层50b。
步骤140、通过回流焊工艺或者超声热压焊工艺，在基板10的背面进行植球，以形成第三锡球61。
上述具体实施方式，并不构成对本实用新型保护范围的限制。本领域技术人员应该明白的是，根据设计要求和其他因素，可以进行各种修改、组合、子组合和替代。任何在本实用新型的精神和原则之内所作的修改、等同替换和改进等，均应包含在本实用新型保护范围之内。
Claims (10)
1.一种半导体器件，其特征在于，包括：
基板、第一芯片和第二芯片；
所述基板的正面设置有第一凹形结构，所述基板的背面设置有第二凹形结构；
所述第一芯片位于所述第一凹形结构内；
所述第二芯片位于所述第二凹形结构内。
2.根据权利要求1所述的半导体器件，其特征在于，所述半导体器件包括双工器；
所述第一芯片是发射滤波器，所述第二芯片是接收滤波器；
或者，所述第一芯片是接收滤波器，所述第二芯片是发射滤波器。
3.根据权利要求1所述的半导体器件，其特征在于，所述第一芯片设置有第一导电结构，所述第二芯片设置有第二导电结构；
所述第一导电结构位于所述第一芯片和所述基板之间；
所述第二导电结构位于所述第二芯片和所述基板之间。
4.根据权利要求3所述的半导体器件，其特征在于，所述第一导电结构包括第一锡球；或者，所述第一导电结构包括第一锡球和第一铜柱；
所述第一铜柱位于所述第一芯片的表面，所述第一锡球位于所述第一铜柱背离所述第一芯片的表面。
5.根据权利要求3所述的半导体器件，其特征在于，所述第二导电结构包括第二锡球；或者，所述第二导电结构包括第二锡球和第二铜柱，所述第二铜柱位于所述第二芯片的表面，所述第二锡球位于所述第二铜柱背离所述第二芯片的表面。
6.根据权利要求1所述的半导体器件，其特征在于，还包括塑封层；
所述塑封层覆盖所述基板的正面以及所述第一芯片；
和/或，所述塑封层覆盖所述基板的背面以及所述第二芯片。
7.根据权利要求6所述的半导体器件，其特征在于，还包括第三导电结构，所述第三导电结构位于所述基板的正面和/或所述基板的背面。
8.根据权利要求7所述的半导体器件，其特征在于，所述基板同一侧的第三导电结构和塑封层在所述基板的正投影无交叠。
9.根据权利要求7所述的半导体器件，其特征在于，所述第三导电结构包括第三锡球；或者，所述第三导电结构包括第三锡球和第三铜柱；所述第三铜柱位于所述基板的表面，所述第三锡球位于所述第三铜柱远离所述基板的表面。
10.根据权利要求7所述的半导体器件，其特征在于，所述第三导电结构的高度大于所述第三导电结构位于基板同侧的塑封层的高度。
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| Application Number | Priority Date | Filing Date | Title |
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| CN202220209415.XU CN217214715U (zh) | 2022-01-25 | 2022-01-25 | 一种半导体器件 |
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| Application Number | Priority Date | Filing Date | Title |
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| CN202220209415.XU CN217214715U (zh) | 2022-01-25 | 2022-01-25 | 一种半导体器件 |
Publications (1)
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Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
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Country Status (1)
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| CN (1) | CN217214715U (zh) |
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