CN207764780U - 基于fpga的打印机芯控制系统 - Google Patents

Abstract

本实用新型属于机芯控制技术领域，尤其涉及一种打印机芯控制系统。基于FPGA的打印机芯控制系统，包括MCU单元，MCU单元通过FPGA单元连接打印控制接口。实用新型在MCU单元和打印机芯之间增设了FPGA单元，通过FPGA单元强大的接口资源，可以根据不同的打印机芯定制对应时序及配套外围电路。并根据打印机芯的不同，选择性的焊接相应外围电路并实现该机芯的需求。FPGA单元可以兼容大部分的打印机芯，通用性强，而且开发简单，高效。

Description

基于FPGA的打印机芯控制系统

技术领域

本实用新型属于机芯控制技术领域，尤其涉及一种打印机芯控制系统。

背景技术

目前打印机芯控制平台多采用单MCU控制单元。不同的打印机芯由于其电气接口和内部机械单元的不同需要开发不同的电路控制单元，虽然MCU可以选用同一种，但是其最终的控制板卡都需要重新设计，没有通用性。

另外，FPGA技术是国内一种低成本开发技术，开发语言统一，开发平台较少，开发工程通用性强，方便系统间的移植。

实用新型内容

本实用新型针对现有技术中MCU控制单元没有通用性的技术问题，目的在于提供一种基于FPGA的打印机芯控制系统。

本实用新型的基于FPGA的打印机芯控制系统，包括MCU单元，所述MCU单元通过FPGA单元连接打印控制接口；

所述FPGA单元内设有打印数据缓存处理模块、打印命令缓存处理模块，所述MCU单元分别提供CLK时钟信号，所述CLK时钟信号通过PLL倍频模块连接打印数据缓存处理模块、打印命令缓存处理模块；所述打印数据缓存处理模块通过SSC总线连接SSC接口、通过数据链路连接所述打印控制接口，所述打印数据缓存处理模块还通过数据通信总线连接EBI总线接口，所述MCU单元分别通过SSC接口连接所述SSC总线、通过EBI总线接口连接所述数据通信总线，所述MCU单元通过所述SSC总线为所述FPGA单元提供时钟和同步信号；所述FPGA单元完成数据的读出，并将SSC时序转换为打印机芯需要的LVDS数据格式；

所述打印命令缓存处理模块通过命令通信总线连接EBI总线接口、通过命令链路连接所述打印控制接口，所述MCU单元通过EBI总线接口连接命令通信总线，所述FPGA单元将所述MCU单元传送的命令数据转换为打印机芯识别的串行总线协议，并配置打印机芯；所述FPGA单元将所述打印机芯传送的信息传送给所述MCU单元解析。

本实用新型在MCU单元和打印机芯之间增设了FPGA单元，通过FPGA单元强大的的接口资源，可以根据不同的打印机芯定制对应时序及配套外围电路。并根据打印机芯的不同，选择性的焊接相应外围电路并实现该机芯的需求。FPGA单元可以兼容大部分的打印机芯，通用性强，而且开发简单，高效。

所述打印数据缓存处理模块包括与CLK时钟信号连接的分频器、与所述分频器连接的多路选择器，所述MCU单元提供所述CLK时钟信号，所述EBI总线接口通过DPI频率选择寄存器连接所述多路选择器，所述多路选择器输出采样时钟反馈给所述MCU单元；以便于MCU单元通过EBI总线接口配置DPI频率选择寄存器，多路选择器根据DPI频率选择寄存器的配置值，确定输出相对于分辨率的采样时钟。

所述打印数据缓存处理模块还包括同步脉冲发生模块、与线同步信号连接的分选隔离逻辑模块，所述打印控制接口提供所述线同步信号，所述EBI总线接口通过同步脉冲寄存器连接所述同步脉冲发生模块，所述分选隔离逻辑模块连接所述同步脉冲发生模块，所述采样时钟连接所述同步脉冲发生模块，所述同步脉冲发生模块输出线同步信号反馈给所述MCU单元。打印控制接口提供线同步信号，此信号低电平有效，线有效状态下一直保持低电平。分选隔离逻辑模块检测到线同步信号下降沿后分时产生SSC使能信号，并使同步脉冲发生模块分别有效。通过系统时钟配置同步脉冲寄存器，分别去配置单个脉冲宽度及一线脉冲个数，形成线同步信号。

所述同步脉冲寄存器包括同步脉冲开始寄存器、同步脉冲结束寄存器、同步脉冲线长寄存器。

所述打印数据缓存处理模块还包括打印数据信号连接的LVDS转换模块，所述MCU单元提供打印数据信号，所述LVDS转换模块输出LVDS信号至所述打印控制接口。LVDS转换模块负责将MCU单元输入的数据信号转换为LVDS格式供打印控制接口连接的打印机芯读取。本实用新型通过FPGA单元接收来自MCU单元的SSC接口上的数据，并通过特殊时钟驱动模式打包成每线数据分时发送给打印控制接口连接的打印机芯。上述结构实现了简单有效的数据传输。

所述打印命令缓存处理模块包括与CLK时钟信号连接的分频器、与所述分频器连接的第一时钟后处理模块，所述第一时钟后处理模块产生逻辑时钟后连接第二时钟后处理模块，所述第二时钟后处理模块输出同步时钟至所述打印控制接口；

所述打印命令缓存处理模块还包括并串转换模块、串并转换模块、双路分离模块，所述MCU单元输出的命令数据通过所述EBI总线接口连接所述并串转换模块后连接所述双路分离模块，所述双路分离模块通过数据线连接所述打印控制接口；所述打印控制接口反馈的反馈数据通过所述双路分离模块连接所述串并转换模块后，由所述EBI总线接口反馈至所述MCU单元。本实用新型的FPGA单元负责将MCU单元下发的指令、配置信息通过并串转换模块转换为串行数据发送给打印控制接口连接的打印机芯。FPGA单元还接收来自打印机芯的状态、报错信息，并通过串并转换模块通过总线形式发送给MCU单元。上述结构实现了简单有效的命令数据传输。

所述并串转换模块包括缓存处理模块、与所述缓存处理模块连接的数据锁存模块、受所述缓存处理模块位移使能的移位寄存器，所述数据锁存模块的输出端连接所述移位寄存器，所述移位寄存器的输出端连接所述双路分离模块；

所述EBI总线接口通过写数据有效寄存器连接所述缓存处理模块、通过写数据寄存器连接所述数据锁存模块；

所述逻辑时钟分别连接所述缓存处理模块、所述移位寄存器。本实用新型的MCU单元通过EBI总线接口置写数据有效寄存器有效，并写入写数据寄存器指令数据，通过缓存处理模块解析写数据有效寄存器得出写有效信号，将写数据寄存器的数据通过数据锁存模块将数据锁存，并使能移位寄存器，通过逻辑时钟将并行数据移位串行输出，通过数据线发送给打印机芯。

所述串并转换模块包括缓存处理模块、与所述缓存处理模块连接的数据锁存模块、受所述缓存处理模块位移使能的移位寄存器，所述双路分离模块输出端输出的并行信号依次连接所述移位寄存器、所述数据锁存模块，多路复用器；所述缓存处理模块的另一输出端连接所述多路复用器；一打印机芯的状态寄存器连接所述多路复用器；

所述EBI总线接口通过读数据有效寄存器连接所述缓存处理模块、通过读数据寄存器连接所述多路复用器；

所述逻辑时钟分别连接所述缓存处理模块、所述移位寄存器。本实用新型的打印机芯的状态、反馈信息回传时，待发送过程结束后，MCU单元切换为读模式。MCU单元通过EBI总线接口置读数据有效寄存器有效，并通过缓存处理模块产生移位使能信号有效移位寄存器，将串行数据转换为并行数据，锁存数据于数据锁存模块中。MCU单元通过EBI总线接口置读数据寄存器，通过多路复用器读出打印机芯的状态寄存器和反馈数据。

还包括电源管理单元，所述电源管理单元输出5V电源和3.3V电源，所述3.3V电源连接所述FPGA单元的逻辑电源端；

所述3.3V电源通过电源转换芯片输出1.2V电源后连接core电源端；

所述5V电源通过电源转换芯片输出2.5V电源后连接所述FPGA单元的LDVS电源端。

还包括FPGA外围电路，所述FPGA外围电路包括外部晶振，所述外部晶振连接所述FPGA单元的时钟树。外部晶振为FPGA单元提供时钟。

所述FPGA外围电路包括E2ROM模块，所述E2ROM模块连接所述FPGA单元的BOOT驱动接口。E2ROM模块为FPGA单元提供BOOT程序的加载。

所述FPGA外围电路包括仿真接口，所述仿真接口连接所述FPGA单元的调试驱动模块。仿真接口为FPGA单元提供串行调试接口。

所述FPGA外围电路包括复位电路，所述复位电路连接FPGA单元的复位端。复位电路为FPGA单元提供基本的上电复位延迟。

本实用新型的积极进步效果在于：本实用新型的基于FPGA的打印机芯控制系统是基于FPGA技术，可根据不同的打印机芯制定对应时序及配套外围电路，使用者可实现不同打印机芯平台之间的移植。FPGA基于其强大的接口资源，其灵活性强，开发周期短，节省更多的人力资源。

以下将结合附图对本实用新型的构思、具体结构及产生的技术效果作进一步说明，以充分地了解本实用新型的目的、特征和效果。

附图说明

图1为本实用新型的系统整体电路连接图；

图2为本实用新型FPGA单元的主要电路连接图；

图3为本实用新型打印数据缓存处理模块的电路连接图；

图4为本实用新型打印命令缓存处理模块的电路连接图；

图5为本实用新型的总线写时序图；

图6为本实用新型的总线读时序图；

图7为本实用新型的线同步数据时序图；

图8为本实用新型的命令、状态信息串行数据时序图。

具体实施方式

如图1所示，本实用新型的基于FPGA的打印机芯控制系统，包括MCU单元、FPGA单元、打印控制接口。MUC单元可以根据情况，选择CPU类型，支持基本的扩展总线及SSC接口即可使用于本系统中。本实用新型的MCU单元负责管理、配置打印控制接口连接的打印机芯，并接收来自打印机芯的报错、提示信息；通过SSC接口发送实时的打印数据。

FPGA单元可以采用ALTERA公司的FPGA芯片EP2C8。FPGA单元负责将MCU单元下发的指令、配置信息进行暂存，并通过并串转换转换为串行数据发送给打印机芯。FPGA单元接收来自打印机芯的状态、报错信息，并通过串并转换通过总线形式发送给MCU单元；FPGA单元还接收来自MCU的SSC接口上的数据，并通过特殊时钟驱动模式打包成每线数据分时发送给打印机芯。

还包括电源管理单元，电源管理单元输出5V电源和3.3V电源，3.3V电源分成两路，一路连接FPGA单元的逻辑电源端，为整个系统及FPGA逻辑单元供电。另一路通过DC-DC电源转换芯片输出1.2V电源后连接core电源端，为FPGA内核单元供电。5V电源通过另一DC-DC电源转换芯片输出2.5V电源后连接FPGA单元的LDVS电源端，为整个差分输出电路供电。

还包括FPGA外围电路，FPGA外围电路包括外部晶振、E2ROM模块、仿真接口、复位电路。外部晶振连接FPGA单元的时钟树，为FPGA单元提供时钟。E2ROM模块连接FPGA单元的BOOT驱动接口，为FPGA单元提供BOOT程序的加载。仿真接口连接FPGA单元的调试驱动模块，为FPGA单元提供串行调试接口。复位电路连接FPGA单元的复位端，为FPGA单元提供基本的上电复位延迟。

参照图2，FPGA单元内设有打印数据缓存处理模块、打印命令缓存处理模块。由于FPGA单元和MCU单元的信号不同步，因此本实用新型的打印数据缓存处理模块用于：MCU单元通过总线配置打印数据缓存处理模块的模式，首选为SSC总线提供时钟和同步信号，然后完成一线数据的读出，并将SSC时序转换为打印机芯需要的LVDS的数据格式。具体如下：

MCU单元分别提供CLK时钟信号，CLK时钟信号通过PLL倍频模块连接打印数据缓存处理模块、打印命令缓存处理模块。打印数据缓存处理模块通过SSC总线连接SSC接口、通过数据链路连接打印控制接口，打印数据缓存处理模块还通过数据通信总线连接EBI总线接口，MCU单元分别通过SSC接口连接SSC总线、通过EBI总线接口连接数据通信总线，MCU单元通过所述SSC总线为FPGA单元提供时钟和同步信号；FPGA单元完成数据的读出，并将SSC时序转换为打印机芯需要的LVDS数据格式。

参照图5，是EBI总线接口写时序过程，参照图6是EBI总线接口读时序过程。

参照图2，打印命令缓存处理模块用于：MCU单元通过总线配置打印命令缓存处理模块的模式，命令数据通过该模块转换为打印机芯可以识别的串行总线协议并进行配置机芯；打印机芯状态、报错信息以及模块内部状态信息通过总线上传给MCU单元进行解析。具体如下：

打印命令缓存处理模块通过命令通信总线连接EBI总线接口、通过命令链路连接打印控制接口，MCU单元通过EBI总线接口连接命令通信总线，FPGA单元将MCU单元传送的命令数据转换为打印机芯识别的串行总线协议，并配置打印机芯；FPGA单元将打印机芯传送的信息传送给MCU单元解析。

参照图3，在一个实施例中，本实用新型的打印数据缓存处理模块中，系统时钟通过16分频器产生1X、2X、4X、8X分频时钟，分别对应各自DPI分辨率600、300、200、100。通过系统总线(EBI总线接口)配置DPI频率选择寄存器，根据DPI频率选择寄存器配置值通过多路选择器决定输出相对于分辨率的采样时钟TK0、TK1，具体结构如下：

打印数据缓存处理模块包括与CLK时钟信号连接的16分频器、与分频器连接的多路选择器，MCU单元提供CLK时钟信号，EBI总线接口通过DPI频率选择寄存器连接多路选择器，多路选择器输出采样时钟反馈给MCU单元，以便于MCU单元通过EBI总线接口配置DPI频率选择寄存器，多路选择器根据DPI频率选择寄存器的配置值，确定输出相对于分辨率的采样时钟。

参照图3，/BDO线同步信号低电平有效，线有效状态下一直保持低电平。在一个实施例中，本实用新型的打印数据缓存处理模块中，SSC分选隔离逻辑模块检测到/BDO线同步信号下降沿后分时产生SSC使能信号，并使TF同步脉冲发生模块分别有效。通过系统时钟配置同步脉冲TF开始、结束、线长寄存器，分别去配置TF单个脉冲宽度及一线脉冲个数，形成一线同步信号TF0、TF1，具体结构如下：

打印数据缓存处理模块包括TF0同步脉冲发生模块、TF1同步脉冲发生模块、与/BDO线同步信号连接的SSC分选隔离逻辑模块，打印控制接口提供/BDO线同步信号，EBI总线接口通过同步脉冲开始寄存器、同步脉冲结束寄存器、同步脉冲线长寄存器分别连接TF0同步脉冲发生模块，TF1同步脉冲发生模块直接与EBI总线接口连接。分选隔离逻辑模块连接分别将SSC0使能信号发给TF0同步脉冲发生模块、将SSC1使能信号发给TF1同步脉冲发生模块。采样时钟分别连接TF0同步脉冲发生模块、TF1同步脉冲发生模块，TF0同步脉冲发生模块输出TF0线同步信号反馈给MCU单元，TF1同步脉冲发生模块输出TF1线同步信号反馈给MCU单元。

参照图3，在一个实施例中，本实用新型的打印数据缓存处理模块中，LVDS转换模块负责将输入的TD0、TD1数据信号转换为LVDS格式，具体结构如下：

打印数据缓存处理模块还包括分别与TD0、TD1打印数据信号连接的两个LVDS转换模块，MCU单元提供TD0、TD1打印数据信号，两个LVDS转换模块输出/VD00、/VD01信号至打印控制接口。本实用新型通过FPGA单元接收来自MCU单元的SSC接口上的数据，并通过特殊时钟驱动模式打包成每线数据分时发送给打印控制接口连接的打印机芯。上述结构实现了简单有效的数据传输。

参照图7，是打印数据缓存处理模块中，线同步数据时序过程。

参照图4，在一个实施例中，本实用新型的打印命令缓存处理模块中，统时钟通过2路16分频器分频，经过1路时钟后处理模块产生逻辑时钟tclk，经过2路时钟后处理模块产生打印控制接口的同步时钟SCLK，具体结构如下：打印命令缓存处理模块包括与CLK时钟信号依次连接的两个16分频器、第一时钟后处理模块，第一时钟后处理模块产生逻辑时钟tclk后连接第二时钟后处理模块，第二时钟后处理模块输出同步时钟SCLK至打印控制接口。

参照图4，在一个实施例中，本实用新型的打印命令缓存处理模块中，系统向打印机芯发送指令过程，通过总线置写数据有效寄存器有效，并写入写数据寄存器指令数据，通过并串转换模块和逻辑时钟tclk将16位并行数据移位串行输出，通过SC数据线发送给打印机芯。打印机芯的状态、反馈信息回传时，待发送过程结束后，系统切换为读模式。总线置读数据有效寄存器有效，并通过串并转换模块，将串行数据转换为16位并行数据。总线置读数据寄存器读出反馈数据，具体结构如下：

打印命令缓存处理模块还包括并串转换模块、串并转换模块、双路分离模块，MCU单元输出的命令数据通过EBI总线接口连接并串转换模块后连接双路分离模块，双路分离模块通过SC数据线连接打印控制接口。打印控制接口反馈的反馈数据通过双路分离模块连接串并转换模块后，由EBI总线接口反馈至MCU单元。

参照图4，在一个实施例中，本实用新型的并串转换模块中，缓存处理模块解析写数据有效寄存器得出写有效信号，将写数据寄存器的数据通过数据锁存BUFFER将数据锁存，并使能移位寄存器，通过逻辑时钟tclk将16位并行数据移位串行输出，通过SC数据线发送给打印机芯，具体结构如下：

并串转换模块包括缓存处理模块、与缓存处理模块连接的数据锁存模块、受缓存处理模块位移使能的移位寄存器，数据锁存模块的输出端连接移位寄存器，移位寄存器的输出端连接双路分离模块。EBI总线接口通过写数据有效寄存器连接缓存处理模块、通过写数据寄存器连接数据锁存模块。逻辑时钟分别连接缓存处理模块、移位寄存器。

参照图4，在一个实施例中，本实用新型的串并转换模块中，缓存处理模块产生移位使能信号作用于移位寄存器，锁存置数据锁存BUFFER将16位数据锁存到BUFFER中，总线置读数据寄存器通过多路复用器读出打印机芯的状态寄存器和反馈数据。具体结构如下：

串并转换模块包括缓存处理模块、与缓存处理模块连接的数据锁存模块、受缓存处理模块位移使能的移位寄存器，双路分离模块输出端输出的并行信号依次连接移位寄存器、数据锁存模块，多路复用器。缓存处理模块的另一输出端，即数据选择端连接多路复用器。打印机芯的状态寄存器连接多路复用器。EBI总线接口通过读数据有效寄存器连接缓存处理模块、通过读数据寄存器连接多路复用器。逻辑时钟tclk分别连接缓存处理模块、移位寄存器。

参照图8，在同步时钟SCLK的同步作用下，打印机芯通过SC数据线将串行数据发送给FPGA单元的时序过程。

本实用新型在MCU单元和打印机芯之间增设了FPGA单元，通过FPGA单元强大的的接口资源，可以根据不同的打印机芯定制对应时序及配套外围电路。并根据打印机芯的不同，选择性的焊接相应外围电路并实现该机芯的需求。FPGA单元可以兼容大部分的打印机芯，通用性强，而且开发简单，高效。

Claims (10)

1.一种基于FPGA的打印机芯控制系统，包括MCU单元，其特征在于：所述MCU单元通过FPGA单元连接打印控制接口；

所述FPGA单元内设有打印数据缓存处理模块、打印命令缓存处理模块，所述MCU单元分别提供CLK时钟信号，所述CLK时钟信号通过PLL倍频模块连接打印数据缓存处理模块、打印命令缓存处理模块；所述打印数据缓存处理模块通过SSC总线连接SSC接口、通过数据链路连接所述打印控制接口，所述打印数据缓存处理模块还通过数据通信总线连接EBI总线接口，所述MCU单元分别通过SSC接口连接所述SSC总线、通过EBI总线接口连接所述数据通信总线，所述MCU单元通过所述SSC总线为所述FPGA单元提供时钟和同步信号；

所述打印命令缓存处理模块通过命令通信总线连接EBI总线接口、通过命令链路连接所述打印控制接口，所述MCU单元通过EBI总线接口连接命令通信总线，所述FPGA单元将所述MCU单元传送的命令数据转换为打印机芯识别的串行总线协议，并配置打印机芯；所述FPGA单元将所述打印机芯传送的信息传送给所述MCU单元解析。

2.如权利要求1所述的基于FPGA的打印机芯控制系统，其特征在于：所述打印数据缓存处理模块包括与CLK时钟信号连接的分频器、与所述分频器连接的多路选择器，所述MCU单元提供所述CLK时钟信号，所述EBI总线接口通过DPI频率选择寄存器连接所述多路选择器，所述多路选择器输出采样时钟反馈给所述MCU单元；

所述打印数据缓存处理模块还包括同步脉冲发生模块、与线同步信号连接的分选隔离逻辑模块，所述打印控制接口提供所述线同步信号，所述EBI总线接口通过同步脉冲寄存器连接所述同步脉冲发生模块，所述分选隔离逻辑模块连接所述同步脉冲发生模块，所述采样时钟连接所述同步脉冲发生模块，所述同步脉冲发生模块输出线同步信号反馈给所述MCU单元。

3.如权利要求2所述的基于FPGA的打印机芯控制系统，其特征在于：所述同步脉冲寄存器包括同步脉冲开始寄存器、同步脉冲结束寄存器和同步脉冲线长寄存器。

4.如权利要求1、2或3所述的基于FPGA的打印机芯控制系统，其特征在于：所述打印数据缓存处理模块还包括打印数据信号连接的LVDS转换模块，所述MCU单元提供打印数据信号，所述LVDS转换模块输出LVDS信号至所述打印控制接口；LVDS转换模块负责将MCU单元输入的数据信号转换为LVDS格式供打印控制接口连接的打印机芯读取。

5.如权利要求1所述的基于FPGA的打印机芯控制系统，其特征在于：所述打印命令缓存处理模块包括与CLK时钟信号连接的分频器、与所述分频器连接的第一时钟后处理模块，所述第一时钟后处理模块产生逻辑时钟后连接第二时钟后处理模块，所述第二时钟后处理模块输出同步时钟至所述打印控制接口；

所述打印命令缓存处理模块还包括并串转换模块、串并转换模块、双路分离模块，所述MCU单元输出的命令数据通过所述EBI总线接口连接所述并串转换模块后连接所述双路分离模块，所述双路分离模块通过数据线连接所述打印控制接口；所述打印控制接口反馈的反馈数据通过所述双路分离模块连接所述串并转换模块后，由所述EBI总线接口反馈至所述MCU单元。

6.如权利要求5所述的基于FPGA的打印机芯控制系统，其特征在于：所述并串转换模块包括缓存处理模块、与所述缓存处理模块连接的数据锁存模块、受所述缓存处理模块位移使能的移位寄存器，所述数据锁存模块的输出端连接所述移位寄存器，所述移位寄存器的输出端连接所述双路分离模块；

所述EBI总线接口通过写数据有效寄存器连接所述缓存处理模块、通过写数据寄存器连接所述数据锁存模块；

所述逻辑时钟分别连接所述缓存处理模块、所述移位寄存器。

7.如权利要求5所述的基于FPGA的打印机芯控制系统，其特征在于：所述串并转换模块包括缓存处理模块、与所述缓存处理模块连接的数据锁存模块、受所述缓存处理模块位移使能的移位寄存器，所述双路分离模块输出端输出的并行信号依次连接所述移位寄存器、所述数据锁存模块，多路复用器；所述缓存处理模块的另一输出端连接所述多路复用器；一打印机芯的状态寄存器连接所述多路复用器；

所述EBI总线接口通过读数据有效寄存器连接所述缓存处理模块、通过读数据寄存器连接所述多路复用器；

所述逻辑时钟分别连接所述缓存处理模块、所述移位寄存器。

8.如权利要求1所述的基于FPGA的打印机芯控制系统，其特征在于：还包括电源管理单元，所述电源管理单元输出5V电源和3.3V电源，所述3.3V电源连接所述FPGA单元的逻辑电源端；

所述3.3V电源通过电源转换芯片输出1.2V电源后连接core电源端；

所述5V电源通过电源转换芯片输出2.5V电源后连接所述FPGA单元的LDVS电源端。

9.如权利要求1所述的基于FPGA的打印机芯控制系统，其特征在于：还包括FPGA外围电路，所述FPGA外围电路包括外部晶振，所述外部晶振连接所述FPGA单元的时钟树；

所述FPGA外围电路包括E2ROM模块，所述E2ROM模块连接所述FPGA单元的BOOT驱动接口。

10.如权利要求1所述的基于FPGA的打印机芯控制系统，其特征在于：还包括FPGA外围电路，所述FPGA外围电路包括仿真接口，所述仿真接口连接所述FPGA单元的调试驱动模块；

所述FPGA外围电路包括复位电路，所述复位电路连接FPGA单元的复位端。