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CN1770327B - 半导体集成电路 - Google Patents

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CN1770327B CN2005101064872A CN200510106487A CN1770327B CN 1770327 B CN1770327 B CN 1770327B CN 2005101064872 A CN2005101064872 A CN 2005101064872A CN 200510106487 A CN200510106487 A CN 200510106487A CN 1770327 B CN1770327 B CN 1770327B
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Abstract

半导体集成电路本发明的课题是：在FLASH I/F电路中，减轻CPU I/F的负担，以及防止存储器单元的数据变形、短时间内的恶化、损坏。在具备用来控制闪存的FLASH I/F电路(60)的半导体集成电路中，具备：在闪存的连续写入工作时当到达闪存的最终地址的情况下停止地址的增加的单元(12)；以及对最终地址的数据写入结束后、利用硬件重置FLASH模式状态信号(FMOD)的单元(14)，由此，不再需要经由CPU I/F(61)的命令的输入。

Description

半导体集成电路
技术领域
本发明涉及一种使用了在1个封装中内置2个芯片的技术(以下称为MCP)并由控制用芯片(第一芯片)和闪存用芯片(第二芯片)构成的、MCP中的FLASH InterFace(闪存接口)电路。
背景技术
[专利文献1]特开平8-63446号公报
[专利文献2]特开平11-175311号公报
图5是表示双芯片结构的MCP芯片的一个实例的图，如图所示，在包含FLASH InterFace的第一芯片上安装闪存芯片即第二芯片，通过内部引线连接。另外，第一芯片中还具备通常的外部端子连接用的引线。
图6是表示搭载了4Mb闪存作为第二芯片的现有FLASH InterFace(以下称为FLASH I/F)的一个实例的图。现有的FLASH I/F具备：根据从CPU I/F(61)提供的信号、时钟信号(CLK)等生成闪存控制所需的信号(FRES＝FLASH重置信号，FBYTE＝BYTE模式WORD模式切换信号、“L”时为BYTE模式，FCE＝芯片选择信号、“L”使能，FOE＝输出信号、“L”使能，FWE＝写入信号、“L”使能，FBUSY＝FLASH忙信号、表示FLASH正处在工作中、“L”激活)等信号的控制部62；用来进行地址设定及增加的可预置地址计数器63；写入用数据的闭锁电路64；在写入或擦除时输出命令码的命令码解码器(命令码DEC)65；地址码和数据码这2种、FLASH地址和命令码用地址的选择电路66；写入用数据和命令码用数据的选择电路67。
说明现有电路的工作。如图8～图10所示，FLASH 1/F(60)的工作大体分为读出、写入、擦除这3种。首先说明读出工作(参照图8)。
在命令写信号(以下称为WR)的上升沿读入FLASH I/F命令(读)，在数据写信号(以下称为DW)的上升沿分3次作为高位地址(AT)、中位地址(AM)、低位地址(AB)取得读出开头地址。地址结构因为是BYTE存取，与4MbFLASH对应，呈19比特结构(参照图7)。在数据读信号(以下称为RD)的下降沿输出读出数据，在RD的上升沿将地址增加。
接着说明写入工作(参照图9)。命令输入及开头地址的读入与数据读出时相同，在DW的上升沿执行写入数据的取入。当取入到达写入数据时，表示闪存模式的状态信号FMOD上升，表示闪存命令已被输入。其后，命令码、写入地址及写入数据被转送到闪存后，BUSY下降，FLASH变为写入工作过程。另外，在BUSY信号下降时，进行地址增加。
最后说明擦除工作(参照图10)。擦除包括芯片擦除、块擦除(64Kbyte、4MbFLASH的情况下)、扇区擦除(2kByte、4MbFLASH的情况下)，只是命令码等有所不同，工作时序相同。
命令设定、地址设定与写入时相同，在低位地址转送后，FMOD上升，在FLASH命令转送后，BUSY下降，变为工作进行中，在经过规定时间后，BUSY上升，FMOD下降，擦除工作结束。
现有的FLASH I/F电路从CPU I/F(61)接收到所有的命令(读出、写入、擦除)，就无条件地按照该命令使闪存工作。在从开头地址写入到最终地址的情况下，闪存到达最终地址后，需要转送停止命令使写入工作停止，因此，给CPU I/F(61)增加了命令转送负担。
另外，在擦除时，有可能连续地将相同地址的扇区或块擦除，这种重复擦除不仅会引起存储器单元的数据变形，而且还会导致存储器单元的恶化或损坏，因而影响LSI的正常工作。
发明内容
本发明的课题是：在FLASH I/F电路中，减轻CPU I/F的负担，以及防止存储器单元的数据变形、短时间内的恶化、损坏。
为了解决上述课题，对于本发明的半导体集成电路，在具备用来控制闪存的FLASH I/F电路的半导体集成电路中，具备：在闪存的连续写入工作时当到达闪存的最终地址的情况下停止地址的增加的单元；以及在对最终地址的数据写入结束后、利用硬件重置FLASH模式状态信号(FMOD)的单元，由此，不再需要经由CPU I/F的命令的输入。
另外，对于本发明的半导体集成电路，在具备用来控制闪存的FLASH I/F电路的半导体集成电路中，具备：用来存储块或扇区擦除地址的单元；以及当连续2次选择了相同的擦除模式时、将上述存储的地址与第2次的地址进行比较的单元；在上述比较结果中，当地址一致时停止该擦除工作，由此防止了对同一存储器单元的重复擦除。
本发明的半导体集成电路具备：在闪存的连续写入工作时当到达闪存的最终地址的情况下停止地址的增加的单元；以及对最终地址的数据写入结束后、利用硬件重置FLASH模式状态信号(FMOD)的单元，因此，不再需要经由CPU I/F的命令输入，能够减轻负担。
另外，本发明的半导体集成电路具备：用来存储块或扇区擦除地址的单元；以及当连续2次选择了相同的擦除模式时、将上述存储的地址与第2次的地址进行比较的单元，在上述比较结果中，当地址一致时停止该擦除工作，因此能够防止对同一存储器单元的重复擦除，能够防止存储器单元的数据变形、短时间内的恶化、损坏。
附图说明
图1是表示第一实施方式的半导体集成电路的一部分结构的图。
图2是用来说明第一实施方式的电路的工作的时序图。
图3是表示第二实施方式的半导体集成电路的一部分结构的图。
图4是用来说明第二实施方式的电路工作的时序图。
图5是表示双芯片结构的MCP芯片的一个实例的图。
图6是表示搭载了4Mb闪存作为第二芯片的现有FLASH InterFace的一个实例的图。
图7是用来说明地址结构的图。
图8是用来说明现有的FLASH I/F的读出工作的流程图。
图9是用来说明现有的FLASH I/F的写入工作的流程图。
图10是用来说明现有的FLASH I/F的擦除工作的流程图。
具体实施方式
下面，参照附图详细说明本发明的实施方式。此外，各附图只不过是在能够理解本发明的程度上的概略描述。
(1)第一实施方式
图1是表示第一实施方式的半导体集成电路的一部分结构的图，表示了生成闪存的连续写入工作时的控制信号的电路的一部分。该电路具备：用来解码地址的AND电路11；接收其输出并生成使可预置地址计数器15的计数工作停止的控制信号的电路12；将AND电路11的输出作为数据输入的数据触发器13(以下称为DFF)；以及生成用于重置FMOD的重置信号的电路14。
图2是用来说明图1的电路的工作的时序图。在地址到达最终地址时的T1时刻的下一BUSY信号的上升沿，INC_STOP信号上升。其结果是，电路12的2输入NOR门的输出变为逻辑“L”电平，地址计数器15的计数工作停止。
在对最大地址的数据写入结束后(BUSY上升沿)，通过对DFF(13)进行置位，FMOD_STOP信号上升，FMOD信号被重置。由此，闪存的连续写入工作结束。
如上述说明，利用本实施方式，在闪存的连续写入时，当到达闪存的最终地址的情况下，自动脱离写入工作模式，不需要停止命令等命令输入，因此，能够减轻CPU I/F的负担。
(2)第二实施方式
图3是表示第二实施方式的半导体集成电路的一部分结构的图，表示了生成用来防止闪存中同一存储器单元的重复擦除所需的控制信号的电路的一部分。该电路具备30：块擦除地址及扇区擦除地址的寄存器(31，32)；在连续选择了相同擦除模式的情况下与第2次的擦除地址进行比较的EOR电路33；由OR电路与NAND电路构成的比较电路34；以及生成FMOD的重置信号的电路35。
图4是用来说明图3的电路的工作的时序图，在块擦除、扇区擦除之后，将地址转送到专用寄存器(31，32)，接着，在选择了相同的擦除模式的情况下(BERX2 or SERX2变为“H”电平)，通过EOR电路33将其地址与寄存器中保存的地址进行比较。
当该比较结果是一致的情况下，在地址取入之后立即将RERS信号置为“H”电平，在地址取入之后上升的FMOD信号立即降下来，使FLASH擦除模式停止。
如上述说明，在该实施方式中，以硬件方式禁止了连续的相同地址、相同擦除模式，因此，能够防止存储器单元的过度擦除，防止短时间内的恶化及损坏。

Claims (1)

1.一种半导体集成电路，具备用来控制闪存的FLASH I/F电路，其特征在于，具备：
在闪存的连续写入工作时当到达闪存的最终地址的情况下停止地址的增加的单元；以及
在对上述最终地址的数据写入结束后，重置FLASH模式状态信号FMOD的单元。
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