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CN1222036C - 半导体器件制造方法和半导体器件的制造装置 - Google Patents

半导体器件制造方法和半导体器件的制造装置 Download PDF

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CN1222036C CNB018033148A CN01803314A CN1222036C CN 1222036 C CN1222036 C CN 1222036C CN B018033148 A CNB018033148 A CN B018033148A CN 01803314 A CN01803314 A CN 01803314A CN 1222036 C CN1222036 C CN 1222036C
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伊田勤
芳贺茂
高田进
神代岩道
荒井德长
挂川佑次
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Hitachi Ltd
Hitachi Tohbu Semiconductor Ltd
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Abstract

一种减少生产步骤数目和进行流水线生产的半导体器件制造方法，该方法通过将芯片部件(22)和半导体切片(21)装配到经过检查的多单元基片(27)中包含的布线板(2)上，其中布线板(2)，即在当对多单元基片(27)进行检查时发现有欠缺的单元上固定一个废品标记(2e)，在接着的一系列装配步骤的每个步骤中识别该废品标记，略去否则需要对具有废品标记(2e)的布线板(2)进行的任何工作，从而使生产线实现流水化。

Description

半导体器件制造方法和半导体器件的制造装置
技术领域
本发明涉及半导体制造技术，特别是涉及可以有效地应用于这里使用的高频模块(高频功率放大器)的制造方法和半导体制造设备的技术。
背景技术
关于称为高频模块(也称为RF模块或RF功率模块)的高频功率放大器，其上安装了面安装型芯片部件如芯片电容器和芯片电阻器，并安装了安装在裸露的芯片中的半导体切片，例如，已经在日本的未经审查的专利公布No.Hei 10(1998)-12808(Numanami)中进行了描述。在该专利公布中描述了高频模块的结构和电特性以及用于同时装配多个高频模块的矩阵基片的结构。
关于在混合型IC(集成电路)中的帽盖安装方法，例如，可以在日本的未经审查的专利公布No.Hei 6(1994)-302707(Morisumi等)中找到对它的描述。在该专利公布中描述了对得到的作为各块的每个基片安装帽盖的方法。
在专利公布No.Hei 10(1998)-12808中，没有找到关于添加到帽盖上的字母和符号的描述。进一步，在那里也没有描述矩阵基片的帽盖安装方法和诸如对于矩阵基片如何安装芯片部件(电子部件)和半导体切片以及如何实施焊料印刷和焊料封装的装配技术的详细情形。
在日本的未经审查的专利公布No.Hei 6(1994)-302707(Morisumi等)中没有描述矩阵基片的帽盖安装方法。
关于基片分离方法，例如，在日本的未经审查的专利公布No.Hei7(1995)-40296(Shigekane等)、No.Hei 5(1993)-24036(Miyaki等)、No.Hei 10(1998)-44138(Moriwaki等)和No.Hei 5(1993)-124031(Sekimoto等)中描述了相关的技术。
首先，在日本的未经审查的专利公布No.Hei 7(1995)-40296中，描述了一种技术，其中将在基片分离中的基片分离部分的转动中心设置在实施基片分离的基片分离槽的深度方向中的延长位置上，从而减少对每块基片的断开面的切割。
在专利公布No.Hei 5(1993)-24036中，描述了一种技术，其中将一个切割器配置在陶瓷基片的边缘部分的上表面，使切割器与边缘部分相碰，沿着分离槽分离基片。
在专利公布No.Hei 10(1998)-44138中，描述了一种技术，其中馈送一个纸带型基片，同时用滚子夹着它的两个侧面，从而使基片分离而没有在基片面上施加压力。
在专利公布No.Hei 5(1993)-124031中，描述了一种技术，其中使陶瓷基片与一个停止器对准，将作用在摆动方向上的力加到基片上同时固定基片的边缘使基片分离，从而提高了分离的精度。
然而，根据上述基片分离方法，在具有分离槽的矩阵基片中，如果在矩阵基片的背面上形成跨越这种分离槽的布线图案，则即便矩阵基片中的分离部分为了沿相关的分离槽进行分离而被弯曲，也不能完全切开布线图案，这样就引起了不能够将矩阵基片分离成余下部分和分离部分那样的问题。
进一步，如果试图将布线图案与基片分离同时撕下来，而牢固地夹住矩阵基片的余下部分，则要求增大夹住的力，这样就引起了使矩阵基片的余下部分，即产品受到损伤那样的问题。
发明内容
本发明的一个目的是提供能够减少制造步骤数目和使生产线合理化的半导体器件制造方法。
本发明的另一个目的是提供能够降低制造成本的半导体器件制造方法。
本发明的又一个目的是提供能够降低材料成本的半导体器件制造方法。
本发明的再一个目的是提供一种半导体器件制造方法和设备，它们允许将布线图案与矩阵基片的分离同时撕下来，而不会使产品受到损伤。
本发明的再一个目的是提供一种半导体器件制造方法和设备，它们能够使矩阵基片的分离稳定化。
本发明的再一个目的是提供一种半导体器件制造方法和设备，它们能够使矩阵基片的分离工作自动化从而降低成本。
本发明的再一个目的是提供一种半导体器件制造方法和设备，它们能够使矩阵基片的分离工作自动化从而改善产品质量。
本发明的再一个目的是提供一种半导体器件制造方法和设备，能够使矩阵基片的分离工作自动化从而缩短加工时间。
从下面的描述和附图，本发明的上述的和其它的目的以及新奇的特点将变得很清楚。
根据本发明的制造半导体器件的方法包含将一块用于无源元件的芯片和一块用于有源元件的芯片配置和安装在一个布线基片上，并将一个在其表面上具有识别标记的帽盖附加到布线基片上，以便覆盖用于无源元件的芯片和用于有源元件的芯片的步骤。
根据本发明的制造半导体器件的方法包含将一块用于无源元件的芯片和一块用于有源元件的芯片配置和安装在一个上，检查在其面上具有识别标记的帽盖的识别标记，如果在检查布线基片时没有发现缺陷，则将帽盖附加在布线基片上，以便覆盖用于无源元件的芯片和用于有源元件的芯片的步骤。
因为在检查添加在帽盖面上的识别标记后，将无缺陷的帽盖附加在布线基片上，所以可以防止安装有缺陷的帽盖如无标记的帽盖，带有缺陷标记的帽盖，或带着别的标记的帽盖。
这样，我们就不用担心将关于识别标记有缺陷的帽盖附加到布线基片上。结果，就可以使生产线合理化。
根据本发明的制造半导体器件的方法包含将一块用于无源元件的芯片和一块用于有源元件的芯片安装在经过检查后从在一块矩阵基片上形成的许多布线基片中选出的每块无缺陷的布线基片上，并将一个帽盖附加到每块无缺陷的布线基片上，以便覆盖用于无源元件的芯片和用于有源元件的芯片的步骤。
通过这样将一块用于无源元件的芯片和一块用于有源元件的芯片只安装在经过检查后在一块矩阵基片上形成的每个无缺陷的布线基片上，可以在半导体器件的制造过程中略去对于有缺陷部分的安装工作。
这样，能够减少制造步骤数目和使生产线合理化。
结果，能够降低半导体器件的制造成本。
根据本发明的制造半导体器件的方法，其中将一块用于无源元件的芯片和一块用于有源元件的芯片安装在一块布线基片上，包含在用于无源元件的芯片的一个终端上印刷焊料，此后通过封装将焊料加到在布线基片中形成的凹槽内，将用于无源元件的芯片配置在布线基片上，将用于有源元件的芯片配置在布线基片的凹槽内，和使焊料软熔以便通过焊料连接将用于无源元件的芯片和用于有源元件的芯片安装在布线基片上的步骤。
通过在布线基片上的用于无源元件的芯片的终端上印刷焊料，此后通过封装将焊料加到在布线基片中形成的凹槽内，即，因为首先实施焊料印刷，所以可以防止当焊料印刷时焊料掩模被焊料沾污。
根据本发明的制造半导体器件的方法，其中将一块用于无源元件的芯片和一块用于有源元件的芯片安装在一个布线基片上，包含将用于无源元件的芯片配置在布线基片上，此后将用于有源元件的芯片配置在布线基片的凹槽内，和通过焊料连接将用于无源元件的芯片和用于有源元件的芯片安装在布线基片上的步骤。
根据本发明的制造半导体器件的方法，其中将一块用于无源元件的芯片和一块用于有源元件的芯片安装在一个矩阵基片的许多布线基片的每一个上，包含将用于无源元件的芯片配置在矩阵基片的每个布线基片上，由分离槽划分布线基片，将用于有源元件的芯片配置在每个布线基片中形成的凹槽内，通过焊料连接将用于无源元件的芯片和用于有源元件的芯片安装在每个布线基片上，和通过封装将密封树脂加到每个布线基片的凹槽内，而同时避免分离槽用树脂密封用于有源元件的芯片的步骤。
根据本发明的制造半导体器件的方法，其中将一块用于无源元件的芯片和一块用于有源元件的芯片安装在一个矩阵基片的许多布线基片的每一个上，包含将用于无源元件的芯片和用于有源元件的芯片配置和安装在矩阵基片的每一个布线基片上，将每个帽盖的相对的钩支持部分中的一个倾斜地插入在矩阵基片中形成的许多钩孔中对应的一个，钩支持部分分别支持与每个布线基片接合的钩子，和将帽盖安装在矩阵基片上，允许在矩阵基片的每个布线基片上的用于无源元件的芯片和用于有源元件的芯片被每个帽盖覆盖的步骤。
根据本发明的制造半导体器件的方法，其中将一块用于无源元件的芯片和一块用于有源元件的芯片安装在一块布线基片上，包含将用于无源元件的芯片配置在作为布线基片的选出的布线基片上，将选出的用于有源元件的芯片作为有源元件的芯片配置在选出的布线基片中形成的凹槽内，通过焊料连接分别将用于无源元件的芯片和用于有源元件的芯片安装在选出的布线基片上，和相互组合地安装选出的布线基片和选出的用于有源元件的芯片使得半导体器件的特性落在允许范围内的步骤。
在根据本发明的制造半导体器件的方法中，具有在它的第二主面上以跨越分离槽的方式形成的布线图案的矩阵基片沿分离槽被分离，第二主面位于与矩阵基片的第一主面相反一侧，在该矩阵基片上形成划分矩阵基片的许多布线基片的分离槽，该方法包含使与矩阵基片的余下部分相连的分离部分突出，由第二主面用与布线基片对应地加到矩阵基片的主面的许多帽盖支持余下部分，使矩阵基片的分离部分转动到第二主面一侧，将余下部分和分离部分相互分开，并沿相关的分离槽撕下有关的布线图案的步骤。
甚至在具有在它的主面上形成的分离槽和帽盖的矩阵基片的情形中，也可以通过转动和分离矩阵基片的分离部分到第二主面一侧沿着分离槽平滑地撕下布线图案。
这样，甚至也能够将一个具有加在其上的帽盖的矩阵基片分离成各个布线基片而不会对产品造成损害。
在根据本发明的制造半导体器件的方法中，具有在它的第二主面上以跨越分离槽的方式形成的布线图案的矩阵基片沿分离槽被分离，第二主面位于与矩阵基片的第一主面相反一侧，在该矩阵基片上形成划分矩阵基片的许多布线基片的分离槽，本发明包含使与矩阵基片的余下部分相连的分离部分突出，由第二主面支持余下部分，在与第二主面垂直的方向中从形成任何分离槽的分离位置和在从分离位置的分离部分的方向中移动转动中心，转动中心是使矩阵基片的分离部分转动到第二主面一侧，允许分离部分在使余下部分和分离部分相互分开的状态中转动的中心，和沿相关的分离槽撕下有关的布线图案的步骤。
通过在两个方向移动转动中心，一是在与第二主面垂直的方向中从矩阵基片的分离部分移动转动中心，一是在分离部分的方向中从分离位置移动转动中心，转动中心是使分离部分转动到第二主面一侧的中心，可以在基片分离后将一个拉力加到用于布线图案的分离部分上。
这样，在基片分离后，通过一系列相关操作能够将一个拉力作用在布线图案上，结果能够稳定和自动地完成基片分离和撕下布线图案两者而不会对产品造成任何损害。
因此，变得可以使矩阵基片分离工作自动化，从而可以降低工作成本。结果，能够降低半导体器件的成本。
此外，因为通过使矩阵基片分离工作自动化能够完成在同一条件的基片分离，所以可以改善产品质量。
进一步，因为通过使矩阵基片分离工作自动化能够提高矩阵基片分离工作的速度，所以可以提高分离过程的生产率。
在根据本发明的制造半导体器件的方法中，具有在它的第二主面上以跨越分离槽的方式形成的布线图案的矩阵基片沿分离槽被分离，第二主面位于与矩阵基片的第一主面相反一侧，在该矩阵基片上形成划分矩阵基片的许多布线基片的分离槽，该方法包含使与矩阵基片的余下部分相连的分离部分突出，由第二主面支持余下部分，将矩阵基片分离成余下部分和分离部分，此后沿相关的分离槽撕下有关的布线图案的步骤。
通过将矩阵基片分离成余下部分和分离部分，此后通过一系列操作能够完成基片分离和撕下布线图案。
结果，可以使基片分离工作稳定化。
在根据本发明的制造半导体器件的方法中，具有在它的第二主面上以跨越分离槽的方式形成的布线图案的矩阵基片沿分离槽被分离，第二主面位于与矩阵基片的第一主面相反一侧，在该矩阵基片上形成划分矩阵基片的许多布线基片的分离槽，该方法包含使与矩阵基片的余下部分相连的分离部分突出，由第二主面支持余下部分，当沿相关的分离槽将矩阵基片分离成余下部分和分离部分时，从分离槽的一端开始分离工作。
通过从相关分离槽的一端开始矩阵基片的分离工作，可以清洁地和平滑地分离矩阵基片。
在根据本发明的半导体器件的制造装置中，在基片分离部分中具有一个分离支持基座，允许使被矩阵基片的第二主面支持的矩阵基片的余下部分处于矩阵基片的分离部分的突出状态，分离部分是与余下部分相连的，可以转动地配置可动部分以便在两个方向中移动转动中心，一是在与第二主面垂直的方向中从形成分离槽的分离位置移动转动中心，一是在分离部分的方向中从分离位置移动转动中心，转动中心是使由分离支持基座支持的分离部分转动到第二主面一侧的中心，其中矩阵基片的分离部分转动到第二主面一侧，沿分离槽分离矩阵基片。
现在我们对与本发明有关的其它发明概述如下。
1.制造半导体器件的方法，其中具有在它的第二主面上以跨越分离槽的方式形成的布线图案的矩阵基片沿分离槽被分离，第二主面位于与矩阵基片的第一主面相反一侧，在该矩阵基片上形成划分矩阵基片的许多布线基片的分离槽，该方法包含下列步骤：
(a)将表面安装型电子元件和可装在裸露芯片中的半导体切片安装在每个布线基片上；
(b)使与矩阵基片的余下部分相连的分离部分突出，由第二主面支持余下部分；以及
(c)当在两个方向中移动转动中心，一是在与第二主面垂直的方向中从形成任何分离槽的分离位置移动转动中心，一是在分离部分的方向中从分离位置移动转动中心时转动矩阵基片的分离部分，转动中心是使分离部分转动到第2主面一侧的中心，使余下部分和分离部分相互分离，此后沿相关的分离槽撕下有关的布线图案。
2.制造半导体器件的方法，其中具有在它的第二主面上以跨越分离槽的方式形成的布线图案的矩阵基片沿分离槽被分离，第二主面位于与矩阵基片的第一主面相反一侧，在该矩阵基片上形成划分矩阵基片的许多布线基片的分离槽，该方法包含下列步骤：
(a)将表面安装型电子元件和可装在裸露芯片中的半导体切片安装在每个布线基片上；
(b)使与矩阵基片的余下部分相连的分离部分突出，由第二主面支持余下部分；以及
(c)当在两个方向中移动转动中心，一是在与第二主面垂直的方向中从形成任何分离槽的分离位置移动转动中心，一是在分离部分的方向中从分离位置移动转动中心时转动矩阵基片的分离部分，转动中心是使分离部分转动到第二主面一侧的中心，从分离槽的一端开始使余下部分和分离部分相互分离，和沿相关的分离槽撕下有关的布线图案。
3.制造半导体器件的方法，其中具有在它的第二主面上以跨越分离槽的方式形成的布线图案的矩阵基片沿分离槽被分离，第二主面位于与矩阵基片的第一主面相反一侧，在该矩阵基片上形成划分矩阵基片的许多布线基片的分离槽，该方法包含下列步骤：
(a)将表面安装型电子元件和可装在裸露芯片中的半导体切片安装在每块布线基片上；
(b)将矩阵基片配置在基片分离装置中的分离支持基座上；以及
(c)使与矩阵基片的余下部分相连的分离部分突出，由分离支持基座支持余下部分的第二主面；以及
(d)使矩阵基片的分离部分转动到第二主面一侧，将一个负载加到分离部分的第一主面的一端，由加载部分实施加上负载，该加载部分能够与分离部分的第一主面相对应地与分离支持基座的可动部分联锁，以便从分离槽的一端开始使余下部分和分离部分相互分离，和沿相关的分离槽撕下有关的布线图案。
附图说明
图1(a)和1(b)表示一个由根据本发明的半导体器件制造方法装配的高频模块的结构例，其中图1(a)是斜视图，图1(b)是截面图；
图2是它的底视图；
图3是制造过程的流程图，表示用于制造图1所示的高频模块的方法中采取的装配过程的一个实例；
图4(a)、4(b)、4(c)、4(d)、4(e)、4(f)、4(g)，4(h)和4(i)是与图3所示的每个主要步骤相对应的一个布线基片和一个高频模块的结构例的截面图，侧面图和斜视图；
图5(a)到5(d)表示用于制造图1所示的高频模块的矩阵基片和具有添加在它上面的有缺陷标记的布线基片的结构例，其中图5(a)是矩阵基片的斜视图，图5(b)是在部件安装检查中一个加上有缺陷标记的布线基片的平面视图，图5(c)是在焊料软熔后加上有缺陷标记的布线基片的平面视图，图5(d)是在导线焊接后加上有缺陷标记的布线基片的平面视图。
图6(a)和6(b)表示在根据本发明的半导体器件制造方法中执行的焊料封装步骤中一个喷嘴的移动轨迹的实例，其中图6(a)是表示在一个布线基片上的移动轨迹的平面视图，图6(b)是表示在一个矩阵基片上的移动轨迹的斜视图；
图7(a)到7(c)表示在根据本发明的半导体器件制造方法中执行的焊料印刷步骤和焊料封装步骤中使用的基片的结构例，其中图7(a)是在形成焊接前矩阵基片的平面视图，图7(b)是在形成焊接前布线基片的平面视图，图7(c)是在印刷焊料和封装焊料后的布线基片的平面视图；
图8(a)和8(b)表示在根据本发明的半导体器件制造方法中执行的部件安装过程中使用的部件安装装置的结构例，其中图8(a)是表示该装置外观的斜视图，图8(b)是结构组合图；
图9(a)和9(b)表示在根据本发明的半导体器件制造方法中执行的切片安装步骤中使用的切片安装装置的结构例，其中图9(a)是表示该装置实例的斜视图，图9(b)是结构组合图；
图10(a)和10(b)表示在根据本发明的半导体器件制造方法中执行的部件安装步骤和切片安装步骤中使用的布线基片的结构例，其中图10(a)是在安装部件后布线基片的平面视图，图10(b)是在安装切片后布线基片的平面视图；
图11(a)和11(b)表示在根据本发明的半导体器件制造方法中在自动的视觉检查步骤中实施的部件位置检查中的基片的结构例，其中图11(a)是矩阵基片的平面视图，图11(b)是布线基片的平面视图；
图12(a)和12(b)表示在根据本发明的半导体器件制造方法中执行的树脂涂敷步骤中的基片的结构例，其中图12(a)是矩阵基片的平面视图，图12(b)是布线基片的平面视图；
图13(a)到13(c)表示在根据本发明的半导体器件制造方法中执行的帽盖插入步骤中使用的帽盖的结构例，其中图13(a)是平面视图，图13(b)和13(c)是侧面视图；
图14是将标记添加到图13所示的帽盖上的实例；
图15(a)和15(b)表示在根据本发明的半导体器件制造方法中执行的帽盖插入步骤中用于识别在矩阵基片中形成的钩孔的钩孔识别方法的实例，其中图15(a)是表示识别状态的前视图，图15(b)是表示在矩阵基片中形成的钩孔的平面视图；
图16表示，作为一个实例，在根据本发明的半导体器件制造方法中执行的帽盖插入步骤中实施帽盖转移的法则；
图17(a)和17(b)表示在根据本发明的半导体器件制造方法中执行的帽盖插入步骤中如何插入帽盖的实例，其中图17(a)表示插入的法则，图17(b)表示在什么样的状态中插入帽盖；
图18(a)到18(c)表示在根据本发明的半导体器件制造方法中执行的帽盖插入步骤中如何安装帽盖的实例，其中图18(a)表示安装的法则，图18(b)是图18(a)所示的帽盖的放大的截面图，图18(c)是图18(b)所示的部分C的放大的部分截面图；
图19(a)和19(b)表示在根据本发明的半导体器件制造方法中执行的帽盖插入步骤中插入帽盖后的状态例，其中图19(a)表示前视图，图19(b)是布线基片的放大的部分截面图；
图20表示，作为一个例子，在根据本发明的半导体器件制造方法中采取的帽盖插入步骤中在插入帽盖后实施的帽盖安装装置的工作法则；
图21是表示在根据本发明的半导体器件制造方法中采取的一个特征选择步骤中特征检查结果的一个实例的输出特征曲线图；
图22是表示在根据本发明的半导体器件制造方法中实施的切片特征检查中得到的检查结果的一个实例的切片等级分类图；
图23(a)和23(b)表示在根据本发明的半导体器件制造方法中执行的基片分离步骤中使用的基片分离装置的结构例，其中图23(a)是表示该装置外观的斜视图，图23(b)是结构组合图；
图24是制造过程的流程图，表示图1所示的高频模块制造方法中采取的装配过程的一个实例；
图25(a)、25(b)、25(c)、25(d)、25(e)、25(f)、25(g)、25(h)和25(i)是表示与图24所示的每个主要步骤相对应的一个布线基片和一个高频模块的结构例的截面图，侧面图和斜视图；
图26(a)到26(c)表示图1所示的用于制造高频模块的矩阵基片和在其上形成的布线基片的结构例，其中图26(a)是矩阵基片的斜视图，图26(b)是布线基片的斜视图，图26(c)是布线基片的平面视图；
图27是基片分离过程的流程图，表示与图24所示的高频模块装配过程有关的基片分离步骤中使用的基片分离装置的工作过程的一个实例；
图28(a)和28(b)表示在装配图1所示的高频模块中就在分离基片前矩阵基片的结构例，其中图28(a)是平面视图，图28(b)是部分放大的底视图；
图29(a)、29(b)、29(c)和29(d)包括一个过程流程图和与过程相对应的分离法则图，表示在根据本发明的半导体器件制造方法中执行的基片分离步骤中采用的一列基片分离方法的实例；
图30(a)和30(b)表示在图29所示的基片分离方法中的分离法则的详细情形，其中图30(a)是表示基片分离的法则图，图30(b)是表示以什么样的方式撕下布线图案的法则图；
图31是表示在图29(b)所示的状态中矩阵基片的加载部分和分离部分之间的安排关系的侧面图；
图32是表示在实施图29所示的一列基片分离后作为多个基片的各个分离基片的结构例的平面视图；
图33(a)、33(b)、33(c)、33(d)和33(e)包括一个过程流程图和与过程对应的分离法则图，表示在根据本发明的半导体器件制造方法中执行的基片分离步骤中采用的各个基片分离方法的一个实例；以及
图34是表示在图33(b)所示的状态中各个的分离基片的加载部分和分离部分之间的安排关系的侧面图；
具体实施方式
在下面的实施例中，除了特殊需要外原则上不重复相同或相似部分的说明。
在下面的实施例中，为了方便起见用三个实施例描述多个发明，但是下面描述的步骤除了另有说明外对于所有发明并不总是必不可少的，这是不言而喻的。
在下面的实施例中，当为了方便起见，除了另有说明外以分成许多段或实例的方式给出一个说明时，它们相互之间没有关系，但是它们处于这样一种一个是其它的一部分或全部的修改或详细的补充说明的关系中。
在下面的实施例中，当参考例如部件的数目(包括部件的数目，数值，数量和范围)时，对参考的特定数目没有限制，但是除了另有说明外和除了当对特定数目的限制基本上清楚时也可以采用比特定数目大或小的数目。
在下面的实施例中，除了另有说明外和除了当明确地将部件看作基本上必不可少时，它的部件(包括组成步骤)并不总是必不可少的。
进一步，在下面的实例中，当参考部件等的形状、位置关系等时，应该懂得，除了另有说明外和除了当基本上显然有一个否定的答案时，也包括形状等基本相似或十分相似的那些部件。对于上述数值和范围也是这种情形。
下面我们参考附图描述本发明的实施例。在所有的用于说明实施例的图中，用相同的参考数字标记具有同一功能的部件，并省略对它们的重复说明。
现在我们参照图1到图5描述本发明的第1实施例，图1和图2说明半导体器件(高频模块1)的结构，图3说明高频模块1装配过程，图4是每个主要步骤中的布线基片的截面图，图5说明加上有缺陷标记的布线基片。
图1和2所示的由根据本发明的第一实施例的半导体器件制造方法装配的半导体器件是称为高频模块1(也称为RF功率模块)的高频功率放大器，其中将帽盖4叠加在一个平板型布线基片2的一个主面(顶面)上。看上去它具有平的矩形结构。
所以，主要将高频模块1安装在小尺寸的便携式电子器件等如便携式电话机内。在高频模块1中，将如具有在它上面形成的场效应晶体管的安装在裸露芯片中的有源部件的半导体切片21(用于有源元件的芯片)和不仅是电子部件(安装或附加在表面上的部件)如表面安装型芯片电容器和芯片电阻器而且是无源部件的芯片部件22(用于无源元件的芯片)安装(混合)在一块布线基片2上。
在高频模块1中，如图1(a)所示，使它的外边缘与布线基片2的外边缘重合或在布线基片2的外边缘的里面那样地放置帽盖4。帽盖4是通过将一块金属片冲压形成一个具有侧壁3的矩形盒形状形成的，侧壁3沿帽盖的下表面的外边缘突出。
如图1(b)所示，帽盖4具有相对的钩支持臂(钩支持部分)17，它从两个相对的侧壁3的中央位置向下突出。在每个钩支持臂17的下端部分的内侧位置上通过成形也形成一个钩爪18。由钩爪18和钩支持臂17两者形成钩子19作为具有弹性的保持部分。
例如，用未镀敷的镍银(镍-铜-锌合金)或镀镍的磷青铜合金形成厚度约为0.1mm的帽盖4，以便提高它对焊料的可沾性。
在布线基片2的两个相对的侧面上的中心位置中形成凹槽15以便分别在其中放入钩支持臂17。每个凹槽15的底部进一步下凹形成一个接合部分16并使每个钩子19的钩爪18与接合部分16接合。
有了形成的凹槽15，一旦放入钩爪18与接合部分16接合，就不用担心钩支持臂17会突出到凹槽15的外部。
此外，因为钩支持臂17是由金属片形成的，所以可以在钩子19上作用一个弹力。这样，当帽盖4的侧壁3与布线基片2的主面接触和钩爪18与布线基片的背面弹性地接合时，可以将帽盖4牢固地固定在布线基片2上。
这时，因为钩子19在布线基片2上施加一个弹力，所以也可以容易地移去帽盖4。
关于在布线基片2和帽盖4之间的保持结构，也可以采取另一种结构。
如图2所示，在布线基片2的背面上提供多个外部终端5。沿布线基片2的背面的纵方向在两个侧面上以近似相等的间隔安排外部终端5。在一排(图2的上面一排)中连续地从左到右提供一个输入终端(Pin)6，一个接地终端(GND)7，一个接地终端(GND)8，和一个栅极偏压终端(Vg)9，而在另一排(图2的下面一排)中连续地从左到右提供一个输出终端(Pout)10，一个接地终端(GND)11，一个接地终端(GND)12，和一个电源终端(Vdd)13。
在布线基片2的与输入终端6、栅极偏压终端9、输出终端10和电源终端13相对应的侧面位置中，形成端面贯通孔20，它从布线基片2的表面扩展到背面。当将高频模块1安装到安装基片如被印刷的布线基片上时，外部终端5通过端面贯通孔20与在布线基片2的背面上的电极部分连接，从而能够牢固地安装高频模块1。
在布线基片2的背面和在四个接地终端7、8、11和12以一种划分方式扩展的区域中，用不被用于安装高频模块1的焊接材料(例如焊料)沾湿的材料形成电阻膜14。
在高频模块1中，如图1(b)所示，将芯片部件22安装在布线基片2的表面上，并通过焊接连接26将半导体切片21安装在布线基片2的表面中形成的作为空洞的凹槽2a中。
进一步，通过焊料嵌条25将芯片部件22焊接到如图5(b)所示的用于芯片部分的电极2b(用于无源部件芯片的终端)。关于半导体切片21，通过导线24如金线将作为它的面电极的垫片与布线基片2的基片侧终端2i连接起来。
用密封树脂23如环氧树脂将半导体切片21和导线24密封起来。
高频模块1为，例如，8mm宽，12.3mm长和1.8mm高。
下面，我们参照图1到5给出如何制造根据第一实施例的高频模块1(半导体器件)的概要以及添加在布线基片2上的有缺陷标记2e的说明。
根据图3所示的装配过程(制造过程)装配高频模块1。装配过程包括用于安装芯片部件的焊料印刷(步骤S1，图4(a))，用于安装半导体切片的焊料封装(步骤S2，图4(b))，用于安装芯片部件的22的部件安装(步骤S3，图4(c))，用于安装半导体切片21的切片安装(步骤S4，图4(d))，焊料软熔(包括清洗(步骤S5))，在软熔后自动视觉检查(步骤S6)，导线焊接(步骤S7，图4(e))，导线焊接后的视觉检查(步骤S8)，为了加上密封树脂23的树脂涂敷(步骤S9，图4(f))，插入帽盖(包括标记(步骤S10)，图4(g))，用于将一块矩阵基片27分离成各个布线基片2的基片分离(步骤S11)，选择高频模块1的特性(步骤S12，图4(h))，和卷绕高频模块1(步骤S13，图4(i))等步骤。
在矩阵基片27具有在其上形成的许多布线基片的状态中执行焊料印刷的步骤S1到帽盖插入步骤S10(包括标记)。此后，在步骤S11将矩阵基片27分离成各个布线基片2。这样，以具有一个单独布线基片2的高频模块1的形式执行步骤S12的特性选择和步骤S13的卷绕。
通过这样制造高频模块1，直到模块装配过程的最后阶段才分离矩阵基片27，可以降低模块制造成本和材料成本。此外，装配工作能够平滑地进行并且可以使生产线合理化。
后面在本发明的第二实施例中将参考关于在各个装配步骤中分别实施的操作的详细内容。
在这个第一实施例中，用下列贯穿整个高频模块制造过程的特征性方法装配高频模块1。
首先，只将芯片部件22和半导体切片21配置在矩阵基片27上的每个经过检查的布线基片上，如图5(a)所示。这样，只将芯片部件22和半导体切片21配置在无缺陷的布线基片2上。即，在帽盖插入步骤S10中，只将帽4盖加到每个无缺陷的布线基片2上。
更具体地说，将如图5(a)所示的这样一个有缺陷标记2e加到在对在矩阵基片27上的布线基片2的交付(购买)阶段的检查中判断有缺陷的一个块，即布线基片2上(在基片制造商一方预先进行这个检查然后交付经过检查的基片或是在交付基片后进行检查是任选的)。然后，在接着的一系列步骤(从步骤S3的部件安装到步骤S10的帽盖插入)中，识别有缺陷标记2e并略去对具有在其上形成的有缺陷标记2e的布线基片2的操作。
通过这样做，可以减少用于制造高频模块1的步骤并使生产线合理化。
结果，能够降低制造高频模块1的成本。
作为在矩阵基片交付阶段中的基片缺陷的例子，可以举出电子缺陷如短路和由导线断裂引起的开路，以及外观缺陷如基片弯曲和外观上的短缺。
关于有缺陷标记2e，例如，将甚至在焊接后进行清洗时也不会溶解并能使图案识别容易的用于半导体的标记墨汁应用到有缺陷的布线基片上，接着进行烘烤，形成有缺陷标记2e。
类似地，在每个装配步骤结束后进行观察以便识别步骤内的有缺陷的布线基片2，并在其上添加有缺陷标记2e。对于具有在其上这样地添加了有缺陷标记2e的布线基片2(步骤内的有缺陷的布线基片)不实施以后的步骤。
例如，如图5(b)所示，对于具有在其上添加了有缺陷标记2e的布线图案2，在图3所示的部件安装步骤S3中通过图案识别检测出有缺陷标记2e，不将芯片部件2安装在作为有缺陷块的布线基片上。
类似地，也在切片安装步骤S4中通过图案识别检测有缺陷标记2e，并不将半导体切片21安装在发现有缺陷的布线基片2上。
进一步，在安装了部件和切片后的步骤S6的自动视觉检查中，通过图案识别检测有缺陷标记2e，并将相关的布线基片当作有缺陷的基片不实施检查。这时，关于在自动视觉检查中被判定有缺陷的块(布线基片2)，通过用快干墨汁进行涂敷等在其上加上有缺陷标记2e，如图5(c)所示。
而且在导线焊接步骤S7，通过图案识别检测在交付时加上的有缺陷标记2e和在安装了部件和切片后的视觉检查时加上的有缺陷标记2e，对于成为有缺陷块的布线基片2不实施导线焊接。
在导线焊接后的步骤S8的视觉检查中，例如通过用快干墨汁进行涂敷等将有缺陷标记2e添加到在导线焊接后外观中判定有缺陷的布线基片2上，如图5(d)所示。
在树脂涂敷步骤S9，通过图案识别检测在交付时、在安装了部件和切片后的视觉检查时和在导线焊接后的视觉检查时加上的有缺陷标记2e，对于成为有缺陷块的布线基片2不实施树脂涂敷。
类似地，也在帽盖插入步骤S10中，通过图案识别检测在交付时、在安装了部件和切片后的视觉检查时和在导线焊接后的视觉检查时加上的有缺陷标记2e，不将帽盖附加到成为有缺陷块的任何布线基片2上。
进一步，在基片分离步骤S11中，用传感器等检测是否存在帽盖4，将具有帽盖4的布线基片2判定为无缺陷的并存储起来，而将没有帽盖4的布线基片2作为有缺陷的基片排除掉。
这样，能够对有缺陷块(布线基片2)略去下一步的工作，所以可以减少用于制造高频模块1的制造步骤的数目和使生产线合理化。结果，能够降低制造高频模块1的成本。
矩阵基片27，例如，是多层相互连接的陶瓷基片。作为一个例子，如果在其上形成40个布线基片2，则矩阵基片27的尺寸为78.75mm×75.00mm。该矩阵基片27可以是，例如，以玻璃纤维为基础的环氧树脂基片而不是陶瓷基片。
其次，下面我们参照图1到22描述本发明的第二实施例。
在第二实施例中，将按照图3所示的高频模块1的装配过程(制造工序流程)详细描述装配步骤的操作。
如图5(b)所示，在矩阵基片27的每个布线基片2的表面上，按照安装半导体切片21和芯片部件22的裸露芯片的数目形成一个或多个用于安装半导体切片的凹槽2a和用于安装芯片部件的电极2b。通过许多不同的表面导线2d连接用于芯片部件的电极2b，如图7(b)所示。
首先，对图7(a)所示的矩阵基片27实施步骤S1的焊料印刷。
在这个情形中，将焊料印刷应用于在矩阵基片27的如图7(b)所示的每个布线基片2的表面27a上形成的芯片部件的电极2b(请参见图5(b))，以便形成如图4(a)和7(c)所示的那种印刷的焊料图案2c。
例如，焊料印刷是使用焊料掩模的屏幕印刷。
在焊料印刷后，实施步骤S2的焊料封装。
在步骤S2，通过封装将焊料加到在矩阵基片27的每个布线基片2中形成的凹槽2a，以便形成如图4(b)和7(c)所示的封装焊料2f。
如图6所示，在那里描述了当从焊料封装喷嘴28喷出焊料时喷嘴28的移动轨迹29。更具体地说，喷嘴28通过在单个矩阵基片27上的一个布线基片2中的相邻凹槽2a之间的连续移动(一次冲程移动)，移动一个最短距离，如图6(a)所示，同时喷嘴28也通过对在矩阵基片27上的另一个相邻布线基片2进行连续操作(一次冲程移动)，移动该最短距离，如图6(b)所示。
按照安装位置坐标程序实施对喷嘴28的移动轨迹29的控制。
在这个第2实施例中，首先将焊料(印刷的焊料图案2c)印刷到用于布线基片2上的芯片部件的电极2b，此后通过封装将焊料加到布线基片中形成的凹槽2a。这样，因为首先完成焊料印刷，所以能够防止用于焊料印刷的焊料掩模被封装焊料沾污。
此外，因为当用喷嘴封装焊料时喷嘴28移动最短距离，所以可以缩短封装时间，从而可以改善焊料封装步骤的生产率。
此后，实施图3所示的部件安装步骤S3，接着实施步骤S4中的切片安装。
现在，关于在部件安装步骤中使用的图8(a)所示的部件安装装置30的结构提供下列描述。
部件安装装置30将芯片部件22传送并安装到矩阵基片27的每个布线基片2上。如图8(b)所示，部件安装装置30包括第一部件供给段31(部件供给段)和第二部件供给段32(部件供给段)，两者都能够将存储的芯片部件22(请参见图5(c))一类一类(例如一种一种)地传送出来，一个支持矩阵基片27的XY台34，一个用于将芯片部件22安装在XY台34上的安装头33，和一个用于传送矩阵基片27的基片传送段35。
第一和第二部件供给段31，32例如是带馈送器或块馈送器，并且在与基片传送方向成水平的方向上可以滑动地安装在基片传送段35上。
所以，当将芯片部件22安装在部件安装设备30中时，将存储在第一和第二部件供给段31、32中的芯片部件22(部件A、B、C、D、E和F)馈送并配置在部件供给段单元中的每个布线基片2上。
以这种方式将芯片部件22安装在布线基片2上，如图4(c)和10(a)所示。
例如，首先将所有存储在第一部件供给段中的芯片部件22安装在矩阵基片27上，此后将所有存储在第二部件供给段中的芯片部件22安装在矩阵基片27上。
通过这样做，可以缩短第一和第二部件供给段31、32两者的移动距离，结果能够提高部件安装时间的生产率。
如果将某种芯片部件22存储在第一部件供给段31中，而将另一种芯片部件22存储在第二部件供给段32中，则可以一类一类地安装部件。
当安装芯片部件22时，识别在用于布线基片2上的芯片部件的电极2b上形成的印刷的焊料图案2c，并将芯片部件22配置在印刷的焊料图案2c上。
用这种安排，当焊料软熔时，依靠印刷的焊料图案2c的自对准作用通过印刷的焊料图案2c将芯片部件22的终端与芯片部件的电极2b相互牢固地焊接起来，所以即便偏离用于芯片部件22的电极2b地形成印刷的焊料图案2c，也可以防止在那种情形中容易出现的部件上升和部件浮动那样的缺陷的发生。
下面，对它的器件用于切片安装步骤S4的图9(a)所示的切片安装装置36进行描述。
切片安装装置36将半导体切片21传送并安装到矩阵基片27的每个布线基片2中形成的凹槽2中。如图9(b)所示，切片安装设备36包括能够将存储的半导体切片21一类一类(例如一种一种)地传送出去的切片供给系统37，一个用于安装半导体切片21的焊接头38，一个用于传送矩阵基片27的基片传送段39，和一个显示焊接位置的监视器40等。
在切片供给系统37中例如具有四个部件供给部分，它们是第一、第二、第三和第四切片供给部分37a、37b、37c、37d。这些部件供给部分，它们例如是芯片盘，与在切片供给系统37中的一个转动块37e连接。在切片安装装置36中，例如按照从每个切片供给部分如一个芯片盘或从半导体晶片直接拾取切片的直接拾取方法安装半导体切片21。
所以，为了在部件安装装置36的切片供给系统37中安装半导体切片21，将分别存储在第一到第四切片供给部分37a、37b、37c、37d中的半导体切片21(切片A、B、C、D)供给在部件供给部分的单元中的每个布线基片2。
以这种方式，分别将半导体切片21安装在布线基片2的凹槽2a中，如图4(d)和10(b)所示。
例如，将在第一切片供给部分37a中的所有半导体切片21安装在整个矩阵基片27上，此后，使转动块37e转动，将在第二切片供给部分37b中的所有半导体切片21安装在整个矩阵基片27上，进一步，使转动块37e转动，将在第三和第四切片供给部分37c、37d中的半导体切片21连续地安装在整个矩阵基片27上。
根据这个方法，能够缩短第一到第4切片供给部分37a、37b、37c、37d的移动距离，所以能够提高切片安装时间的生产率。
如果不同类型或不同等级的半导体切片21存储在切片供给部分中，就可以一类一类或一个等级一个等级地进行切片安装。
在安装半导体切片21时，识别图10(b)所示的在每个布线基片2中形成的凹槽2a的边缘部分2g，并将切片21配置在凹槽2a中。
通过这样做，可以提高对于凹槽2a的位置识别精度，从而可以将每个凹槽2a的尺寸设置得比每个半导体切片21的尺寸稍微大一些。
因此，可以减少半导体切片21在每个凹槽2a内的摇摆，从而可以提高在半导体切片21的水平方向中的排列倾斜精度。
这样，可以使导线焊接中半导体切片21的垫片(表面电极)的识别变得容易，结果可以减少有缺陷的导线焊接的发生。
而且，因为首先实施芯片部件22的安装，此后再进行半导体切片21的安装，所以可以减少对半导体切片造成损害的因素。
更具体地说，在外部张力的影响下半导体切片21变得有缺陷的可能性比芯片部件22高，所以优先的是在安装芯片部件22后再安装半导体切片21，从而能够减少对半导体切片造成损害的可能性。
此后，进行图3所示的焊料软熔步骤S5。
在这个步骤中，使用于矩阵基片27的焊料软熔，通过焊料将在布线基片2上的芯片部件22与半导体切片21连接起来。
然后，实施自动视觉检查步骤S6。
在这个步骤中，在焊料软熔后矩阵基片27受到视觉检查，检查是否存在任何软熔缺陷。
在这个情形中，如果用激光检测每个安装部件的位置，则能够通过识别在布线基片2上的形成阶梯的部分精确地识别安装部件的位置。
例如，通过识别图11(b)所示的贯通孔2h，该贯通孔是在图11(a)所示的矩阵基片27的每个布线基片2中形成的，或通过识别图7(b)所示的表面导线2d，可以精确地识别每个安装部件的位置。
然后，实施导线焊接步骤S7。
在这个步骤中，例如如图4(e)所示，用导线24如金线进行导线焊接，从而通过导线24将在半导体切片21上的作为表面电极的垫片与在布线基片2上的对应的基片一侧的终端2i(请参见图5(b))连接起来。
然后，实施步骤S8的视觉检查。
在这个步骤中，在导线焊接后的矩阵基片27受到视觉检查，检查是否存在任何导线焊接的影响。
此后，实施步骤S9的树脂(密封树脂23)涂敷。
在这个步骤中，如图4(f)所示，通过用密封树脂23密封半导体切片21和导线24的封装方法，逐滴将密封树脂23加到矩阵基片的每个布线基片2中的凹槽2a上。
在这个情形中，通过封装将密封树脂23加到布线基片2中的凹槽2a中，而同时避免图12(a)所示的矩阵基片27的分割槽27b用树脂密封半导体切片21。
更具体地说，以不将密封树脂23加到作为矩阵基片27中的各个基片分离缝隙形成的分离槽27b的方式，将密封树脂23用于各个块，即用于矩阵基片27上的每个布线基片2，如由图12(b)中的树脂涂敷范围41所示。
这样，因为不将密封树脂23加到在矩阵基片27中形成的分离槽27b上，所以可以防止密封树脂23通过图11(b)所示的贯通孔2h流动和搭接在基片的背面，当分离基片时这对基片有不好的影响。
然后，实施步骤S10的帽盖插入。
在这个第二实施例中实施的帽盖插入步骤中，如图14所示地加上标记，用UV(紫外线)对作为识别标记的标记42进行干燥，通过对图13所示的帽盖4进行连续的贯通过程实施帽盖插入。进一步，只将在帽盖插入步骤中由标记视觉检查判定无缺陷的这些帽盖4加到(插入)布线基片上。通过这样做，不仅可以缩短帽盖插入步骤中的装配时间，而且能够防止与具有加在它上面的另一个标记42的帽盖4发生混淆。
首先，在帽盖插入步骤中将标记42放在每个帽盖4上实施加标记的操作。
例如，如图13(a)、(b)和(c)所示，用金属片将帽盖4做成盒子的形状并具有相对的钩支持臂17(钩支持部分)用于支持图1所示的钩子19，钩子19可以与在矩阵基片27上的每个布线基片2接合。
如图14所示，标记42作为识别标记包括字母和符号，表示高频模块1的生产号或型号。
将标记42添加到帽盖4的表面4a上。
接着，对标记42进行UV干燥，然后通过图案识别对它进行视觉检察，选出在其上添加了无缺陷标记42的帽盖4。
此后，将这样判定为无缺陷的帽盖4一个接着一个地装配(附加)在矩阵基片27上的布线基片2上。
因为在检查了打有标记的帽盖上的标记后42只将无缺陷的帽盖4附加到布线基片2上，所以可以防止安装有缺陷的帽盖如未打上标记的帽盖，打上有缺陷标记的帽盖，或打上其它标记的帽盖。
这样，因为不用担心可能将就标记42而论是有缺陷的帽盖附加到布线基片上，所以可以使生产线合理化。
其次，下面描述如何插入(安装)每个帽盖4。
首先描述图15(a)和16所示的用于帽盖插入步骤的帽盖安装装置44的结构。
帽盖安装装置44是由一个支持矩阵基片27的XY台45，一个帽盖安装单元46，作为安装在XY台45上的矩阵基片27中的识别部分形成的多个钩孔27c(请参见图15(b))，一个用于取得钩孔27c的图象的识别照相机47，和一个用于将每个帽盖4配置在倾斜状态中的对准台48构成。
帽盖安装单元46具有一个能够吸附并保持帽盖4的吸附套筒46a，一个用于垂直移动吸附套筒46a的第一圆筒46b和第一弹簧46c，一个用于引导吸附套筒46a的垂直移动的第一滑块46d，一个用于当将帽盖装配在布线基片上时推动帽盖4的推动器46i，一个用于垂直移动推动器46i的第二圆筒46e和第二弹簧46f，和一个用于引导推动器46i的垂直移动的第二滑块46g。
在对准台48中，具有一个主倾斜夹具48a用于使帽盖4倾斜并保持在一个预先确定的角度上，和一个辅助倾斜夹具48b用于当帽盖被主倾斜夹具48a倾斜和支持时从外部引导帽盖4。
在一个与主倾斜夹具48a的支持面的角度相等的角度上形成吸附套筒46a的一个吸附面46j，使得当吸附套筒46a从主倾斜夹具吸附和保持帽盖时，能够由吸附套筒46a使帽盖4倾斜和保持在与由主倾斜夹具48a倾斜的帽盖的倾斜角度相同的角度上。
当安装帽盖4时，首先如图15(a)所示，将矩阵基片27配置在XY台45上，然后由识别照相机47拍摄图15(b)所示的矩阵基片27中的钩孔27c的图象，并检测它们的位置。
另一方面，如图16所示，由在帽盖安装装置44的对准台48中的主倾斜夹具48a使每个被判定为无缺陷的帽盖4倾斜并支持在一个预先确定的角度上，然后由在安装单元46中的吸附套筒46a吸附和保持帽盖4，而同时允许帽盖4保持倾斜状态。
在这个状态中，帽盖4与安装单元46一起移动，使得一个位于下面的从帽盖4的两个相对的钩支持臂17中向外倾斜的钩支持臂17配置在安装在XY台45上的矩阵基片27中的希望的钩孔27c上。
在这个情形中，关于在矩阵基片27上的许多布线基片2中每一个，位于下面的从帽盖4的两个相对的钩支持臂17中向外倾斜的钩支持臂17插入位于相邻的无帽盖一侧的两个钩孔27c中的用于钩支持臂17插入其中的钩孔27c。
如图17(a)和(b)所示，通过首先将帽盖4的两个相对的钩支持臂17中的对应的钩支持臂17(在图中A侧钩支持臂17)插入位于相邻的无帽盖4一侧的钩孔27c，可以避免与已经安装了的帽盖4发生干扰。
因此，可以防止发生由于干扰引起的麻烦。
如图17(a)所示，吸附套筒46a由位于帽盖安装装置44中的安装单元46的A侧的第一圆筒46b引导向下，并且随着帽盖4的倾斜，将钩支持臂17的钩子19倾斜地插入对应的钩孔27c。
在这个情形中，通过在帽盖安装装置44的A侧上倾斜地插入帽盖4的钩支持臂17，能够实施插入而保持钩支持臂17的钩子19不与钩孔27c接触。
即，当钩支持臂17插入钩孔时钩子19的钩爪18与钩孔27c不相互接触，从而可以防止矩阵基片27在钩孔27c附近受到损害，所以可以提高矩阵基片27的产量和质量。
此后，如图18(a)所示，对于一个已经插入位于相邻的无帽盖4一侧上的钩孔27c的(A侧)钩支持臂17，如46k指示的那样横向移动布线基片2(使XY台45从B侧到A侧移动一个预先设定的距离，从而使在矩阵基片27上的布线基片2移动)，从而将一个负载加到A侧的钩支持臂17上。
在这个时候，如图18(a)所示，帽盖4的表面4a的A侧终端部分紧靠在吸附套筒46a的图18(b)所示的一个臂停止器46h上并被支持在那里，使得由布线基片2的横向移动46k引起的负载加到A侧的钩支持臂17上。结果，A侧的(一个)钩支持臂17在它的弹性范围内在离开B侧的(另一个)钩支持臂17的方向中偏斜(请参见图18(c))。
如果将XY台的横向移动46k的上述预先设定的距离设置在钩支持臂17不失去回弹能力的范围内，则可以使钩支持臂在它的弹性范围内偏斜。
在使A侧的钩支持臂17这样偏斜的情形中，在每个帽盖4的两个钩支持臂17之间的距离变宽，导致A侧的钩支持臂17的钩子19的钩爪(请参见图1)与布线基片2的相关接合部分接合。同时，如图18(b)所示，将B侧的(另一个)钩支持臂17的钩子19配置在矩阵基片27的另一个钩孔27c上面。
在这个状态中，如图19(a)所示，推动器46i由B侧第二圆筒46e和第二弹簧46f两者引导向下，推动帽盖4的表面4a的B侧终端部分，从而将B侧的(另一个)钩支持臂17插入与图17(a)所示的已经插入A侧的钩支持臂17的钩孔27c相对的另一个钩孔27c中。
在这个情形中，通过矩阵基片27的图18所示的横向移动46k使另一个钩孔27c处于接近A侧的钩支持臂17的位置，从而当插入B侧的钩支持臂17时，与A侧情形相同，钩子19的钩爪18和钩孔27c相互不接触，这样使得防止在矩阵基片27中在另一个钩孔27c附近发生损害成为可能。
结果，可以提高矩阵基片27的产量和质量。
此后，解除由在矩阵基片27上的布线基片2的横向移动46k引起的加到A侧的钩支持臂17上的负载，从而A侧和B侧的钩支持臂17两者的钩子19分别与在布线基片2的两侧上形成的接合部分16接合。
在这种方式中，能够完成帽盖4到在矩阵基片27上的布线基片的装配(安装)，如图19(b)所示，于是能够容易地完成帽盖4到矩阵基片27的自动安装。
这样，如图4(g)所示，能够用帽盖4覆盖在其上安装了芯片部件22和半导体切片21的每个布线基片2。
根据这个第二实施例中采用的帽盖安装方法，可以消除如每个帽盖4的移动和摇晃那样的麻烦。
而且，因为可以在连续的装配线上用矩阵基片27利用帽盖4实施密封，所以能够提高大批量生产的效率。
进一步，与用帽盖焊接的密封方法比较，可以很大地减少加工步骤的数目。也可以略去用于移去焊药沾污等的清洗步骤。
此后，如图20所示，用第一和第二滑块46d、46g作为引导使吸附套筒46a和推动器46i上升并回到它们的原来位置，并使安装单元46移动到对准台48，完成帽盖插入步骤。
接着，执行图3所示的基片分离步骤S11，将矩阵基片27分离成各个布线基片2，这些布线基片2具有图4(h)所示的这种各个高频模块1的形式。
然后，执行特性选择步骤S12，取得每个高频模块1的电特性，并根据得到的结果选择高频模块1。
在高频模块1中，模块的特性随着在陶瓷基片，即布线基片2上的布线图案导体的电阻变化而变化。所以，在特性选择步骤中，对高频模块1中的布线基片2的电特性进行监视。
所以，在装配高频模块1时，预先对半导体切片21的特性一个等级一个等级地进行分类，在装配前选出适合于所用的布线基片2与半导体切片21的组合的常数。
这样，提供具有选出特性的布线基片2与半导体切片21，然后将半导体切片21和芯片部件22安装在这样选出的布线基片2上，从而可以使高频模块1的特性落在允许的范围内。结果，可以装配出具有高质量和稳定的高频模块1。
图21表示作为高频模块1的布线基片2的特性中频率输出(Pout)关系的一个实例。
例如，在图21中，如果假定输出Q(W)是一个输出接受-拒绝阈值，则在高频模块1的第一样品50的情形中，在工作频带49中得到满意的输出接受52，提供一个无缺陷高频模块1。
然而，在第二样品51的情形中，只有在工作频带49的半个区域(低频侧区域)中得到输出接受52，导致一个输出拒绝53出现在工作频带的余下的大约半个区域(高频侧区域)中。这样，证明第2样品的高频模块1是有缺陷的。
图22表示半导体切片21的等级分类的一个实例。在上一个圆片检查步骤中得到的数据的基础上用一个自动晶片分类器对每个半导体切片进行这种等级分类。
在图22中，Ciss、Idss和Vth分别代表电容、漏电流和阈值电压。例如，通过将图22中等级No.3、4、8的三个半导体切片21组合起来，可以设置最佳的电路常数。
此后，实施图3所示的卷绕步骤S13。
在这个步骤中，将许多选出的高频模块1卷绕起来并存储在图4(i)所示的滚筒43上。
根据这个第二实施例的半导体器件(高频模块1)制造方法，能够使装配步骤数从常规的12步减少到9步，从而可以实现生产线的合理化。
此外，因为用矩阵基片27装配高频模块1，所以可以提高生产率和降低基片材料的成本。结果，能够将生产率提高到常规装配方法的大约三倍那样高，并能够使成本削减约50％。
其次，下面我们将参照图1到3和图23到34描述本发明的第三实施例。
在这个第三实施例中，主要参考在图3所示的高频模块1的装配步骤中的基片分离步骤S11中采用的基片分离方法，以及那里使用的作为半导体器件制造装置的基片分离设备。
首先，参照图23，对基片分离步骤中使用的基片分离装置的结构进行描述。
在该基片分离装置54中，与基片分离工作同时沿一列分离线27m和各条分离线27d撕下在其上附有帽盖4的矩阵基片27的背面27l上形成的布线图案27f，该布线图案27f跨越矩阵基片27的一个表面(第一主面)上形成的分离槽(图28(a)中的一列分离线27m和各条分离线27d)。
更具体地说，沿着垂直和水平分离槽连续地分离在其上附有帽盖4的矩阵基片27，得到各个产品(高频模块1)。与矩阵基片的分离同时也撕下在矩阵基片27的背面27l上形成的布线图案27f。
更具体地说，首先沿垂直扩展的一列分离槽或线27m分离图28(a)所示的单个矩阵基片27，得到具有图32所示的纸带形式的的多组各个分离基片27e。然后，沿作为分离槽的各条分离线27d分离每条基片带，提供各个高频模块1。
进一步，每当这样地实施基片分离时，也撕下并从而分离在矩阵基片的背面27l上形成的布线图案27f。
现在描述图23所示的基片分离装置(半导体器件制造装置)54的结构。基片分离装置54包括一个其上设置了容纳矩阵基片27的框架的加载器55，一个用于将矩阵基片27一个又一个地加到一列基片分离段58的基片供给段(供给段)56，一个用于用基片传送爪同时一列地传送基片的基片传送段57，用于沿一列分离线27m将每个矩阵基片27分离成各个分离基片27e的一列基片分离段(分离段)58，一个用于传送由一列分离形成的各个分离基片27e的各个分离基片传送段59，和用于将各个分离基片27e分离成各个产品(高频模块1)的各个基片分离段(分离段)60。
在基片分离装置54中安装了一个用于一个又一个地传送由各次分离得到的产品的各个传送段61，一个用爪将产品放置在四个方向上的放置段62，一个用于将每个产品插入大小检查盒中测量产品的外部尺寸的大小检查段63，一个用于将在大小检查段中判定无缺陷的产品存储在一个盘中的产品存储段(存储段)64，和一个用于排除在大小检查段中由于基片毛刺被判定有缺陷的产品的有缺陷产品排除转送器65。
在大小检查段63中不仅可以检查产品大小而且可以检查厚度，和检查产品是否被切成薄片。
其次，下面参照图24的制造过程流程图主要关于基片分离步骤S9描述如何制造图1和2所示的高频模块1。
下面，与这个第3实施例有关，参考从如图26所示的这样一个在其上形成许多布线基片2的矩阵基片27一起装配成许多高频模块1的情形。
首先，提供如图25(a)和26(a)所示的这样一个在其上形成许多布线基片2的矩阵基片27。例如，矩阵基片27是一个陶瓷基片，在矩阵基片上形成40个布线基片2的情形中它的大小为78.75mm×75.00mm。矩阵基片27可以是一个以玻璃纤维为基础的环氧树脂基片而不是陶瓷基片。
布线基片2是多层印刷电路基片，例如，根据安装在裸露芯片中的半导体切片21和芯片部件22的数目在每个布线基片2的表面上形成一个或多个用于芯片部件的凹槽2a和电极2b，如图26(b)所示。通过不同的表面导线2d将用于芯片部件的电极2b连接起来，如图26(c)所示。
由同图所示，半导体切片21分别安装凹槽2a中，而芯片部件22安装在布线基片2的表面上形成的用芯片部件的电极2b上，如图26(c)所示。
此后，对于布线基片2执行图24中的焊料形成步骤S1。
更具体地说，如图25(b)所示，通过焊料印刷或封装在布线基片2上的凹槽2a和芯片部件电极2b中分别形成软熔焊料2j作为连接焊料。
进一步，执行切片/部件安装步骤S2，将半导体切片21配置在矩阵基片27上的每个布线基片2中形成的凹槽2a中，也将芯片部件22配置在布线基片表面上形成的芯片部件电极2b上。
此后，执行软熔步骤S3。
更具体地说，加热矩阵基片27使在每个布线基片2上形成的软熔焊料2j熔化，使得半导体切片21和芯片部件22被软熔焊料所焊接，如图25(d)所示。
此后，执行自动视觉检查步骤S4。
在这个步骤中，焊料软熔后的矩阵基片27受到视觉检查，检查是否存在任何有缺陷的软熔。
接着，执行导线焊接步骤S5。
在这个状态中，例如图25(e)所示，用导线24如金线实施导线焊接，将半导体切片21上的作为表面电极的垫片与矩阵基片27的每个布线基片2上的基片侧终端连接起来。
此后，执行视觉检查步骤S6。
在这个步骤中，导线焊接后的矩阵基片27受到视觉检查，检查是否存在任何有缺陷的导线焊接。
然后，执行树脂(密封树脂23)涂敷步骤S7。
在这个步骤中，例如图25(f)所示，逐滴将密封树脂23加到在矩阵基片27上的布线基片2中形成的凹槽2a中，并如图25(b)所示用密封树脂23密封半导体切片21和导线24。
此后，执行帽盖插入步骤S8，将帽盖4加到每个布线基片2，如图25(g)所示。结果，在矩阵基片27上的每个布线基片2都被帽盖4覆盖。
接着，执行基片分离步骤S9，将矩阵基片27分离成各个布线基片2，从而得到如图25(h)所示的这种各个高频模块1。
现在，下面按照图27所示的基片分离过程流程图描述在基片分离过程中采用的基片分离方法。
首先，在图23(a)和23(b)所示的基片分离装置54中，执行加载步骤S21，在加载器55上设置一个框架，该框架容纳具有与布线基片2对应地加在其上的多个帽盖4的矩阵基片27。
如图28(a)所示，在每个矩阵基片27的表面27a上形成一列分离线27m作为垂直分离槽和各条分离线27d作为水平分离槽。进一步，如图28(b)所示，在每个矩阵基片27的背面27l上形成在跨越一列分离线27m和各条分离线27d中的一个(或两者)的布线图案27f。
换句话说，在每个矩阵基片27的一侧(弯曲侧)上形成布线图案27f，当为了分离基片弯曲矩阵基片27时在每个矩阵基片27上一个表面角变得小于180°，布线图案27f或者跨越一列分离线27m或者跨越各条分离线27d。
接着，执行基片供给步骤S23，将存储在框架中的矩阵基片27一个接一个地供给一列基片分离段58。
进一步，执行基片传送步骤S23，一个节距一个节距地或一列一列地传送矩阵基片27，允许将每个矩阵基片27配置在一列基片分离段58的传送滑运道(分离支持基座)58a上，如图29(a)所示，此后进行一列基片的边缘分离，接着执行一列基片分离步骤S24。
首先，将矩阵基片27的余下部分27g(在基片分离后余下一侧)配置在传送滑运道58a上，从而被支持在它的背面27l上。同时，与余下部分27g相连的分离部分27h(被分离和切割一侧)相对于传送滑运道58a突出到外边，并配置在分离滑运道(可移动部分)58b上。
分离滑运道58b可以向下转动，即在与配置了矩阵基片27一侧相反的方向中向下转动。使它的枢轴中心58e在两个方向上偏移，一是在矩阵基片的背面上垂直于背面27l的方向上从形成一列分离线27m的分离位置27i偏移，一是在位于外面的分离部分27h的方向上从分离位置27i偏移那样地配置分离滑运道58b。
即，在图29(a)中将分离滑运道58b的枢轴中心58e设置在一个从分离位置27i向右下方偏离的位置上。
所以，当分离滑运道58b围绕枢轴中心58e向下转动，如图29(c)所示时，分离滑运道58b的一个分离侧终端部分58h相对于传送滑运道58a的支持面58i向上突出。就在此后，如图29(d)所示，分离滑运道58b从传送滑运道58a移开。
如图29(a)所示，在分离滑运道58b的支持面58j与传送滑运道58a的支持面58i之间形成的高度差约为S＝0.3mm，使得分离滑运道58b的支持面58j比传送滑运道58a的支持面58i低。
通过这样形成与上述在分离滑运道58b的支持面58j和矩阵基片27的分离部分27h的背面27l之间的上述高度差S近似的间隙，不仅当分离滑运道58b向下转动时初始的转动变得平滑，而且可以强有力向上推动相关的一列分离线27m。
分离顶部58d(分离工具)，它用作当基片分离时用于将一个负载加到矩阵基片27的分离部分27h的加载部分，覆盖矩阵基片27的分离部分27h的表面27a。为了当滑运道转动时可以与分离滑运道58b联锁地转动那样地提供分离顶部58d。
进一步，如图31所示，分离顶部58d具有这样一个形状，使得当它与分离滑运道58b的上表面接触地配置时，在它与矩阵基片27的分离部分27h之间形成一个将在下面描述的间隙。
假定在分离滑运道58b的支持面58j和传送滑运道58a的支持面58i之间的高度差S为0.3mm，则在矩阵基片27的分离部分27h的表面27a的一端(图31中的左边)与分离顶部58d之间的距离为Q-P，例如1.20mm-1.05mm＝0.15mm。进一步，在面27a的相反一端(图31中的右边)与分离顶部58d之间的距离为R-P，例如1.40mm-1.05mm＝0.35mm。于是，在这两个间隙大小之间存在约0.2mm的差。
有了这个差，当由分离顶部58d将一个负载加到矩阵基片27的分离部分27h时，只能将负载加到矩阵基片27的一列分离线27m的一端(图31中的左端)，从而能够从一列分离线27m的一个端部(图31中的左边)开始基片分离。
更具体地说，使一列分离线27m的一端破裂，此后允许这个破裂发展到分离线27m的相反一端，使基片沿分离线27m分离。
在一列分离线27m的哪一边形成较小的间隙并无特别限制。较小的间隙可以在分离线27m的左边或右边形成。
在执行图27所示的一列基片分离步骤S24中，基片加压器58c和分离顶部58d向下移动，使得基片加压器58c对位于矩阵基片27的余下部分27g的图28(a)所示的边缘部分27j中的基片加压点27k施加压力。同时，使分离顶部58d与位于矩阵基片27的每一边上的分离滑运道58b接触，并被配置在矩阵基片上，而保持不与帽盖4和矩阵基片的分离部分27h接触，如图31所示。
此后，分离滑运道58b向下转动。
更具体地说，随着分离滑运道58b的转动，如图30(a)所示，分离部分27h的背面27l相对于矩阵基片27的余下部分27g的背面27l转动，从而将矩阵基片27分离成余下部分27g和分离部分27h，接着发生相关的布线图案27f的扩展。
当分离滑运道58b进一步转动时，如图30(b)所示，分离部分27h的背面27l进一步相对于矩阵基片27的余下部分27g的背面27l转动，使得分离滑运道58b的分离一边的终端部分58h向上移动超过传送滑运道58a的支持面58i。
因此，可以撕下布线图案27f。
更具体地说，在使矩阵基片27的分离部分27h向它的背面27l转动时，转动中心58e在两个方向上偏移，一是在垂直于在矩阵基片背面上的背面27l的方向上从分离位置27i偏移，一是在分离部分27h的方向(向外)上从分离位置27i偏移，所以，如图29(c)所示，使得分离滑运道58b的分离一边的终端部分58h向上突出超过传送滑运道58a的支持面58i。
结果，如图29(b)所示，在矩阵基片27的一列分离线27m上的分离位置27i受到分离一边的终端部分58h的向上推动。这个作用施加在第一作用点58f上。
进一步，就在分离顶部58d开始转动后，分离顶部58d与分离滑运道58b联锁地向下转动，使得将一个负载从分离顶部58d加到矩阵基片27中的分离部分27h的图31中的左边缘部分27j。这个作用施加在第二作用点58g上。
有了在第一和第二作用点58f、58g上的这种作用，如图29(c)所示，能够沿如图29(b)所示的一列分离线27m将矩阵基片27分离成余下部分27g和分离部分27h。
就在此后，如图29(d)所示，分离滑运道58b在离开传送滑运道58a的方向上稍微移动，这个作用使图28(b)所示的布线图案27f沿一列分离线27m被撕下。
这样，两阶段的运动，它包括通过转动分离滑运道58b向上推和从下面分离在矩阵基片27上的一列分离线27m的运动，和离开传送滑运道58a撕下布线图案27f的运动，被作为一系列运动加以实施。
进一步，将来自分离顶部58d的负载只加到在矩阵基片27上的每个一列分离线27m的一端，所以在基片分离步骤中，使一列分离线27m的一个终端部分(图31中的左边)破裂并被分离。
接着，所得到的如图32所示的各个分离基片27e在生产线上被基片传送段59传送到各个基片分离段60，以便按照图27所示的步骤S25进行图23(b)所示的各个分离。
在各个基片分离段60中，首先实施各个基片边缘分离，此后以与一列基片分离段58中大致相同的方式实施将图32所示的各个分离基片27e分离成各个布线基片2，即各个高频模块1的各个基片分离步骤S26。与各个基片分离步骤有关，下面给出当用各个分离基片27e代替矩阵基片27时的描述。
从矩阵基片27形成的各个分离基片27e在它们也具有多个布线基片2这一点上与矩阵基片相同。
在各个基片分离段60中提供的并用作加载部分的可移动顶部60d(一个分离工具)与其为可移动部分的倾斜板60b结成整体。这样，当转动倾斜板时可移动顶部60d与倾斜板60b联锁地转动。可移动顶部60d具有这样一个顶部结构，它只覆盖在各个分离基片27e上的每条分离线27d的一个终端侧(图34中的右边)。
用可移动顶部60d覆盖图34中的右边还是左边是任选的。
这样，在由各个基片分离段60实施的分离工作中，通过只将负载加到在各个分离基片27e上的各条分离线27d的一个终端，也能够从各条分离线27d的一个终端侧(图34中的右边)开始进行基片分离。
与分离滑运道58b相似，倾斜板60b可以转动到它的下面，即在与矩阵基片27的配置侧相反的方向上转动，它的枢轴中心60e在两个方向上偏移，一是在矩阵基片的背面27l上垂直于矩阵基片27背面27l的方向中从每条分离线27d的分离位置27i偏移，一是在配置在外部的分离部分27h的方向中从分离位置27i偏移。
这样，将倾斜板60b的枢轴中心60e设置在相对于分离位置27i向图33(a)中下面和右面两者偏移的位置上。
因此，当如图33(d)所示，倾斜板60b围绕枢轴中心60e向下转动时，倾斜板60b的一个分离侧终端部分60h超过固定滑运道60a的支持面60i向上突出，就在此后，倾斜板60b在从固定滑运道60a离开的方向中移动。
进一步，如图33(a)所示，在倾斜板60b的支持面60j与固定滑运道60a的支持面60i之间形成的高度差约为V＝0.5mm。这样，使倾斜板60b的支持面60j比固定滑运道60a的支持面60i低。
这样，通过在倾斜板60b的支持面60j与各个分离基片27e的分离部分27h的背面27l之间形成约为上述V的间隙，不仅当倾斜板向下转动时倾斜板60b的初始转动变得平滑，而且可以强有力向上推动各个分离基片27e的各条分离线27d。结果，能够平滑地沿每条分离线27d实施基片分离。
如图33(a)所示，在各个分离基片27e上的分离位置27i与倾斜板60b的枢轴中心60e之间的距离(T)、(U)，例如，T＝2mm和U＝2mm，在可移动顶部60d与帽盖4之间的间隙距离(W)为0.2mm，在固定的基片加压器60c与帽盖4之间的间隙距离(X)约为0.2mm。
在执行各个基片分离步骤S26时，首先将从矩阵基片27得到的各个分离基片27e的余下部分27g(在基片分离后余下一侧)配置在固定滑运道60a上，如图33(a)所示，从而被支持在它的背面27l上。同时，使与余下部分27g相连的分离部分27h(要被分离和切割的一侧)向外突出超过固定滑运道60a，并配置在倾斜板(可动部分)60b上。
进一步，在各个分离基片27e的分离部分27h上配置可移动顶部60d，以便只覆盖分离部分27h的一个终端侧(图34中的右边)，如图34所示。
使固定的基片加压器60c能够防止当基片分离时帽盖浮动那样地构造固定的基片加压器60c就足够了。如图33(a)所示，将基片加压器60c配置在帽盖4上，而在它与帽盖4之间形成约0.2mm的间隙X，以便不对作为产品(高频模块1)的一部分的帽盖造成损害。
在各个分离基片27e中，在其上没有附加帽盖4的区域是一个有缺陷的部分66。
此后，倾斜板60b向下转动，如图33(b)所示。
在这个时候，倾斜板60b的分离侧终端部分60h超过固定滑运道60a的支持面60i向上突出，使得在各个分离基片27e上的每条分离线27d的分离位置27i被分离侧终端部分60h向上推动。这个作用施加在第一作用点60f上。
进一步，就在倾斜板60b转动后，可移动顶部60d与倾斜板联锁地向下转动，使得将来自可移动顶部60d的负载加到同图所示的各个分离基片27e的分离部分27h的图34中的右端。这个作用施加在第二作用点60g上。
有了加在第一和第二作用点60f、60g上的这两种作用，如图33(c)所示，能够沿图33(b)所示的相关的各条分离线27d将各个分离基片27e分离成余下部分27g和分离部分27h。
此后紧接着，如图33(d)所示，倾斜板60b在从固定滑运道60a离开的方向中移动，有了这个作用，沿各条分离线27d撕下布线图案27f。
这样，两阶段的运动，它包括通过转动分离滑运道58b向上推和从下面分离在各个分离基片27e上的每条分离线的运动，和撕下图28(b)所示的布线图案27f的运动，被作为一系列运动加以实施。
在这个情形中，将来自可移动顶部60d的负载只加到在各个分离基片27e上的每条分离线27d的一端(图34中的右边)，所以在基片分离步骤中，各条分离线27d的一个终端部分被破裂和分离。
这样，各条分离线27d的一端被破裂，此后这个破裂传播到各条分离线27d的相反一端，沿分离线27d实施基片分离。
接着，各个分离基片27e被一个节距一个节距地传送并沿一列分离线27m被连续地分离。
现在，如图33(e)所示完成了基片分离。
当作为被分离的产品的高频模块1在倾斜板60b上滑动时它被馈送出去。
此后，由图23(b)所示的各个传送段61实施图27所示的各个基片传送步骤S27。
然后，由图23(b)所示的放置段62实施图27所示的产品放置步骤S28。
用爪或类似物在四个方向将作为产品的每个高频模块1设立在它的位置上。
此后，由大小检查段63实施检查步骤S29。
在这个检查中，将每个高频模块1插入一个检查盒中测量高频模块1的外部尺寸。
接着，在产品存储段64中执行产品存储步骤S30。
在这个步骤中，将在大小检测中被判定为无缺陷的高频模块1存储在盘或类似物中。
然后，用有缺陷产品排除转送器65执行有缺陷产品存储步骤S31。
在这个步骤中，用有缺陷产品排除转送器65将例如在大小检查中由于基片毛刺被判定为有缺陷的高频模块1排除到外部。
现在，完成了如图24所示的基片分离步骤S9。
此后，执行特性选择步骤S10，得到高频模块1的电特性并按照得到的结果对模块进行分类。
接着，执行卷绕步骤S11。
更具体地说，将这样分类的许多高频模块1卷绕起来并为了存储将它卷绕在滚筒43上，如图25(i)所示。
根据在那里使用基片分离装置的这个第三实施例的高频模块1的制造方法，得到下列的功能和效果。
在装配每个高频模块1的基片分离步骤中，因为当使矩阵基片27的分离部分27h(包括各个分离基片27e)向背面27l(第2主面)转动时枢轴中心58e(60e)在两个方向上偏移，一是在矩阵基片的背面27l上在垂直于背面27l的方向上从分离位置27i偏移，一是在分离部分27h的方向上从分离位置27i偏移，在基片分离后可以将每个布线图案27f拉到分离部分27h一侧的力作用在布线图案上。
即，在基片分离后，可以通过一系列操作将布线图案的拉力作用在图案上，结果能够稳定和自动地实施基片分离和撕下布线图案27f两者而没有造成对产品(高频模块1)的损害。
所以，可以使包括撕下布线图案27f的基片分离步骤自动化。
因此，实现矩阵基片27的自动分离成为可能，从而可以降低工作成本。结果，可以降低高频模块1的成本。
此外，因为由于实现了矩阵基片的自动分离总是能够在同一条件下分离矩阵基片，所以与手工分离比较可以提高产品质量。
而且，因为由于实现了矩阵基片27的自动分离能够提高基片分离速度，所以可以缩短基片分离工作所需的时间，从而能够提高基片分离步骤的生产率。
进一步，如在这个第三实施例中那样，甚至在分离这样一个如在它的作为第一主面的表面27a上具有一列分离线27m和各条分离线27d地形成的并且具有附加在表面27a上的许多帽盖4的矩阵基片27的情形中，也能够通过为了分离使矩阵基片27的分离部分27h向它的背面27l(第二主面)转动，沿作为分离槽的一列分离线27m和各条分离线27d平滑地撕下布线图案27f。
这样，甚至在已经在其上附加了帽盖的矩阵基片27的情形中，也可以将矩阵基片分离成各个布线基片2(高频模块1)而不会对产品造成损害。
如在这个第三实施例中那样，将矩阵基片27分离成余下部分27g和分离部分27h，此后撕下布线图案27f，从而能够通过一系列操作实施基片分离和撕下布线图案。
结果，能够稳定地实施基片分离工作。
进一步，因为能够从矩阵基片27上的一列分离线27m和各条分离线27d的一个终端部分开始基片分离，所以可以用一种清洁和平滑的方式分离矩阵基片27。
而且，与矩阵基片27的分离部分27h相对应与分离滑运道58b或倾斜板60b联锁地或一体化地提供分离顶部58d或可移动顶部60d，并通过分离顶部58d或可移动顶部60d将一个负载加到分离部分27h，以便分离矩阵基片27，进一步，转动分离部分27h的枢轴中心58e(60e)在两个方向上偏移，一是在矩阵基片的背面27l上垂直于背面27l的方向上从分离位置27i偏移，一是在到分离部分27h的方向上从分离位置27i偏移，从而能够通过作为两阶段运动的一系列操作实施基片分离和撕下布线图案27f。
这样，能够稳定地完成基片分离和撕下布线图案27f两者而不会对产品造成任何损害。结果，能够使基片分离步骤，包括撕下布线图案27f自动化。
然而，因为在各个分离基片27e的分离后的分离部分27h当在倾斜板60b上滑动时被馈送出去，所以可以能够实现基片分离和撕下布线图案27f而不会夹住分离部分27h(产品)。结果，可以防止产品受到损害。
虽然上面已经用本发明的实施例具体地描述了本发明，但是没有指出本发明不限于这些实施例，然而在不偏离本发明要旨的范围内可以对本发明作出许多不同的变化。
例如，在第二实施例中采用的特性选择步骤中，对布线基片2的电特性进行监视，然后对半导体切片21的特性一个等级一个等级地进行分类，用布线基片2与半导体切片21的最佳组合装配半导体器件。但是在甚至通过组合选出的布线基片2与半导体切片21也不能得到高频模块1的所需特性的情形中，例如可以替换芯片部件22以便提供模块的所需特性。
虽然在上面的第三实施例中实现基片分离和撕下布线图案两者而不会夹住产品(高频模块1)，但是也可以当用弱小的力夹住产品不对产品造成损害时撕下每个布线图案。
这样，通过强迫地进行产品分离，而不通过自然下落，可以改善基片分离的可靠性。
虽然在上面的第三实施例中，使如分离滑运道58b和倾斜板60b这样的可移动部分向下转动，但是也可以使可移动部分向上转动。
通过如此做，甚至当只在矩阵基片27的背面27l上形成分离槽时，也可以实施基片分离。
如果用与基片分离装置不同的另一种装置预先分离位于矩阵基片27的四侧上的边缘部分27j，并且如果用预先分离的具有边缘27j的矩阵基片27实施在第三实施例中的基片分离工作(一列分离和各个分离)，则能够进一步提高在第3实施例中的基片分离工作的速度。
然而，通过将大小测量(详细测量长度、宽度和高度的尺度)的功能，视觉检查的功能或一个外观改变功能如除去毛刺功能赋与基片分离装置54，就可以对基片分离后的每个产品进行大小测量，视觉检查或外观修饰如除去毛刺。
如果在基片分离前用金刚石切割器或类似物在矩阵基片27的边缘部分27j中形成窄缝(缝隙或槽)，则可以使基片分离工作进一步稳定化。
虽然，在上面的第三实施例中，用基片分离装置54自动的执行包括撕下布线图案在内的基片分离工作，但是也可以不用基片分离装置54手工地进行基片分离工作。
虽然，在上面的第三实施例中，形成被分离的矩阵基片带有布线图案，但是在第三实施例中描述的基片分离方法和装置(半导体器件制造装置)也可应用于不带有布线图案形成的矩阵基片。在这个情形中，可以在基片分离后形成布线图案。
进一步，在上面的第一到第三实施例中描述的半导体切片21可以从硅或砷化镓的半导体晶片得到。也可以用SOI，GeSi和TFT(薄膜晶体管)。
如上所述，根据本发明的半导体器件制造方法和装置适合于大批量制造模块产品，该模块产品是通过安装芯片部件如芯片电容、芯片电阻和安装半导体切片的裸露芯片以及用一个矩阵基片装配起来的。所述的方法和装置也适合于制造与小尺寸的便携式电子器件如便携式电话，特别是薄的便携式电子器件结合的高频模块(高频功率放大器)。

Claims (9)

1.制造高频模块的方法，该高频模块是通过将一块用于无源元件的芯片和一块用于有源元件的芯片安装在布线基片上装配而成的，该方法包括下列步骤：
将用于无源元件的芯片和用于有源元件的芯片配置和安装在该布线基片上；以及
将一个在其一个表面上具有识别标记的帽盖附加到布线基片上以便覆盖用于无源元件的芯片和用于有源元件的芯片；
其中，添加识别标记是在将帽盖附加到布线基片上的步骤之前进行的。
2.根据权利要求1的制造高频模块的方法，还包括下列步骤：
检查帽盖的识别标记，只将在检查中没有发现缺陷的帽盖附加到布线基片上，以便覆盖用于无源元件的芯片和用于有源元件的芯片。
3.根据权利要求1的制造高频模块的方法，其中有源元件包括晶体管，无源元件包括电阻器和电容器。
4.根据权利要求3的制造高频模块的方法，其中晶体管包括放大器电路。
5.制造高频模块的方法，包括下列步骤：
制备具有多个布线基片的矩阵基片；
将用于无源元件的芯片和用于有源元件的芯片配置和安装在每一个布线基片上；以及
将在其一个表面上具有识别标记的帽盖附加到每一个布线基片上，以便覆盖在布线基片上的用于无源元件的芯片和用于有源元件的芯片，
其中，添加识别标记是在将帽盖附加到布线基片上的步骤之前进行的。
6.根据权利要求5的制造高频模块的方法，
其中，作为一系列的连续操作，进行将用于无源元件的芯片和用于有源元件的芯片安装到布线基片上，将识别标记添加到帽盖上，和附加帽盖的操作。
7.根据权利要求5的制造高频模块的方法，还包括下列步骤：
检查识别标记；和
只将无缺陷的帽盖附加到布线基片上，以便覆盖安装在每个布线基片上用于无源元件的芯片和用于有源元件的芯片。
8.制造高频模块的方法，包括下列步骤：
(a)、制备具有多个布线基片的矩阵基片；
(b)、进行对每一个布线基片的检查；
(c)、在步骤(b)之后，从各布线基片中，将缺陷标记添加到在检查中发现有缺陷的布线基片上；
(d)、将无源元件芯片和有源元件芯片安装到每一个布线基片上；
(e)、将其上具有识别标记的帽盖安装到布线基片上，以便覆盖无源元件芯片和有源元件芯片；以及
(f)、将矩阵基片沿各布线基片分开，以形成多个封装；
其中，无源元件芯片、有源元件芯片和帽盖不安装到其上放有缺陷标记的布线基片。
9.制造高频模块的方法，包括下列步骤：
制备具有多个布线基片的矩阵基片；
将无源元件芯片和有源元件芯片安装到每一个布线基片上；
将其上具有识别标记的帽盖附加到布线基片上以便覆盖无源元件芯片和有源元件芯片；
将矩阵基片沿各布线基片分开，以形成多个封装；以及
在所述的每个步骤后进行检查，以便识别在检查步骤中是否存在任何缺陷，将一个缺陷标记添加到相关的布线基片上，
其中每当进行每个步骤时，识别缺陷标记，并进行后续步骤；并且对有缺陷标记的布线基片不实施在发现包括缺陷的检查步骤后面的步骤。
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Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW575949B (en) * 2001-02-06 2004-02-11 Hitachi Ltd Mixed integrated circuit device, its manufacturing method and electronic apparatus
US20020199159A1 (en) * 2001-06-22 2002-12-26 Vinson Dong Naked chip motherboard module
KR20030029427A (ko) * 2001-10-08 2003-04-14 삼신써키트 주식회사 분해와 제품의 선택적 재결합을 위한 fpc 및 pcb의 설계및 그 제조방법
US20070087067A1 (en) * 2005-10-18 2007-04-19 Yuan Yuan Semiconductor die having a protective periphery region and method for forming
US8290239B2 (en) * 2005-10-21 2012-10-16 Orbotech Ltd. Automatic repair of electric circuits
US7332374B2 (en) * 2005-11-09 2008-02-19 Northrop Grumman Corporation Prealignment and gapping for RF substrates
US20070173070A1 (en) * 2006-01-26 2007-07-26 Mei-Ling Chen Porous low-k dielectric film and fabrication method thereof
JP4757083B2 (ja) * 2006-04-13 2011-08-24 日東電工株式会社 配線回路基板集合体シート
KR100740463B1 (ko) * 2006-09-09 2007-07-18 주식회사 비에스이 실리콘 콘덴서 마이크로폰
CN102288846B (zh) * 2011-06-15 2013-09-04 博威科技(深圳)有限公司 一种射频功率管的测试方法
US8492175B1 (en) * 2011-11-28 2013-07-23 Applied Micro Circuits Corporation System and method for aligning surface mount devices on a substrate
US10269725B2 (en) * 2016-07-18 2019-04-23 Samsung Electro-Mechanics Co., Ltd. Semiconductor package and method of manufacturing the same
CN110913682A (zh) * 2019-11-29 2020-03-24 深圳市智微智能软件开发有限公司 Smt换料方法及系统
JP2021153085A (ja) * 2020-03-24 2021-09-30 株式会社Ｓｃｒｅｅｎホールディングス パターン形成装置、パターン形成方法、および吐出データ生成方法
US20240142958A1 (en) * 2022-11-02 2024-05-02 Orbotech Ltd. System and method for defect mitigation using data analysis

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5287000A (en) * 1987-10-20 1994-02-15 Hitachi, Ltd. Resin-encapsulated semiconductor memory device useful for single in-line packages
JPH0794127B2 (ja) 1991-03-27 1995-10-11 株式会社シー・ティー・エム セラミック基板の自動分割方法
JPH04359453A (ja) 1991-06-05 1992-12-11 Oki Electric Ind Co Ltd ケース実装型ハイブリッドｉｃの製造方法
JPH0524036A (ja) 1991-07-18 1993-02-02 Rohm Co Ltd セラミツク基板の分割方法および分割装置
JPH06302707A (ja) 1993-04-16 1994-10-28 Hitachi Ltd ダボ付きキャップの装着方法および装置
JPH0740296A (ja) 1993-08-04 1995-02-10 Sumitomo Kinzoku Ceramics:Kk セラミック基板の分割方法と分割用治具
JP3710557B2 (ja) 1996-06-20 2005-10-26 株式会社ルネサステクノロジ 混成集積回路装置およびその製造に用いる基板シートならびにその混成集積回路装置を組み込んだ電子装置
DE69736790T2 (de) * 1996-06-27 2007-08-16 Nissin Electric Co., Ltd. Mit einem Kohlenstofffilm beschichteter Gegenstand und Verfahren zu dessen Herstellung
JP3796828B2 (ja) 1996-08-05 2006-07-12 株式会社村田製作所 基板分割方法および基板分割装置
JPH10144814A (ja) 1996-11-14 1998-05-29 Toshiba Corp シート基板および半導体モジュール製造方法
JPH10152808A (ja) 1996-11-22 1998-06-09 Kanegafuchi Chem Ind Co Ltd 融雪路構造
US6005276A (en) * 1997-11-12 1999-12-21 Advanced Photonix, Inc. Solid state photodetector with light-responsive rear face
JPH11186490A (ja) 1997-12-24 1999-07-09 Citizen Electronics Co Ltd 電子部品モジュール及びその製造方法
JP2000021939A (ja) * 1998-06-29 2000-01-21 Mitsubishi Electric Corp 突起電極付半導体チップおよびその検査方法
US6196656B1 (en) * 1998-10-27 2001-03-06 Eastman Kodak Company High frequency ultrasonic cleaning of ink jet printhead cartridges
JP3139678B2 (ja) * 1998-11-09 2001-03-05 日本電気株式会社 半導体記憶装置およびその製造方法
US6737727B2 (en) * 2001-01-12 2004-05-18 International Business Machines Corporation Electronic structures with reduced capacitance
TW548779B (en) * 2002-08-09 2003-08-21 Acer Labs Inc Integrated capacitor and method of making same

Also Published As

Publication number Publication date
US6946306B2 (en) 2005-09-20
AU3230801A (en) 2001-08-27
US20050064612A1 (en) 2005-03-24
KR100689129B1 (ko) 2007-03-08
KR20020087054A (ko) 2002-11-21
US20050250254A1 (en) 2005-11-10
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US20030003622A1 (en) 2003-01-02
US6852553B2 (en) 2005-02-08
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