CN113823639B - 显示面板及显示装置 - Google Patents

Abstract

本申请公开了一种显示面板及显示装置。显示面板包括衬底、设置于衬底一侧的像素电路、第一连接部、补偿部以及电源线，多个像素电路在第一方向和第二方向上呈阵列分布，第一方向和第二方向相交；像素电路包括驱动晶体管、存储电容，驱动晶体管包括栅极部，存储电容包括第一极板和第二极板，栅极部复用为第一极板，第二极板与电源线连接；第一连接部与补偿部均与栅极部连接，补偿部在衬底上的正投影与第二极板在衬底上的正投影交叠，补偿部及电源线均沿第二方向延伸且位于同一膜层。根据本申请实施例，能够提高驱动晶体管的栅极电位的稳定性，改善显示效果。

Description

显示面板及显示装置

技术领域

本申请涉及显示技术领域，具体涉及一种显示面板及显示装置。

背景技术

有机发光二极管(Organic Light Emitting Diode，OLED)是当今显示器研究领域的热点之一，与液晶显示器(Liquid Crystal Display，LCD)相比，OLED显示屏具有低能耗、生产成本低、自发光、宽视角及响应速度快等优点，目前，在手机、PDA、数码相机等显示领域OLED阵列基板已经开始取代传统的LCD阵列基板。

在OLED显示面板中设置有像素电路以驱动OLED发光元件，像素电路包括驱动晶体管，然而驱动晶体管的栅极电位存在不稳定的情况，影响显示效果。

发明内容

本申请提供一种显示面板及显示装置，能够提高驱动晶体管的栅极电位的稳定性，改善显示效果。

第一方面，本申请实施例提供一种显示面板，包括衬底、设置于衬底一侧的像素电路、第一连接部、补偿部以及电源线，多个像素电路在第一方向和第二方向上呈阵列分布，第一方向和第二方向相交；像素电路包括驱动晶体管、存储电容，驱动晶体管包括栅极部，存储电容包括第一极板和第二极板，栅极部复用为第一极板，第二极板与电源线连接；第一连接部与补偿部均与栅极部连接，补偿部在衬底上的正投影与第二极板在衬底上的正投影交叠，补偿部及电源线均沿第二方向延伸且位于同一膜层。

第二方面，基于同一发明构思，本申请实施例提供一种显示装置，其包括如第二方面实施例的显示面板。

根据本申请实施例提供的显示面板及显示装置，一方面，由于补偿部与驱动晶体管的栅极部连接，因此补偿部的电位与栅极部的电位以及第一极板的电位相同，并且补偿部在衬底上的正投影与第二极板在衬底上的正投影交叠，相当于将补偿部也复用为了存储电容的第一极板，在没有增加存储电容占用的正投影面积的情况下，增加了存储电容的第一极板的面积，增加了存储电容的第一极板与第二极板的交叠面积，从而增加了存储电容的电容值，能够提高驱动晶体管的栅极电位的稳定性，改善显示效果，且避免制约高PPI技术；另一方面，由于补偿部的延伸方向以及所在膜层均与电源线相同，可以理解的是，补偿部与电源线相对的侧面能够构成侧电容，该侧电容与存储电容并联，侧电容与存储电容并联后的电容值大于存储电容的电容值，相当于在没有增加存储电容占用的正投影面积的情况下，进一步增加了与驱动晶体管的栅极部连接的电容的总电容值，能够进一步提高驱动晶体管的栅极电位的稳定性。

附图说明

通过阅读以下参照附图对非限制性实施例所作的详细描述，本申请的其它特征、目的和优点将会变得更明显，其中，相同或相似的附图标记表示相同或相似的特征，附图并未按照实际的比例绘制。

图1示出本申请实施例提供的显示面板的一种俯视示意图；

图2示出图1中A-A向的一种截面结构示意图；

图3示出本申请实施例提供的像素电路的一种电路结构示意图；

图4示出本申请实施例提供的显示面板的一种局部版图结构示意图；

图5示出图4中B-B向的一种截面结构示意图；

图6示出本申请实施例提供的显示面板的另一种局部版图结构示意图；

图7示出本申请实施例提供的显示面板的又一种局部版图结构示意图；

图8示出图7中Q区域的一种放大示意图；

图9示出图8中C-C向的一种截面结构示意图；

图10示出图8中D-D向的一种截面结构示意图；

图11示出本申请实施例提供的显示面板的又一种局部版图结构示意图；

图12示出本申请实施例提供的显示面板的又一种局部版图结构示意图；

图13示出本申请实施例提供的显示面板的又一种局部版图结构示意图；

图14示出本申请实施例提供的显示面板的又一种局部版图结构示意图；

图15示出本申请一种实施例提供的显示装置的结构示意图。

具体实施方式

下面将详细描述本申请的各个方面的特征和示例性实施例，为了使本申请的目的、技术方案及优点更加清楚明白，以下结合附图及具体实施例，对本申请进行进一步详细描述。应理解，此处所描述的具体实施例仅被配置为解释本申请，并不被配置为限定本申请。对于本领域技术人员来说，本申请可以在不需要这些具体细节中的一些细节的情况下实施。下面对实施例的描述仅仅是为了通过示出本申请的示例来提供对本申请更好的理解。

需要说明的是，在本文中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括……”限定的要素，并不排除在包括所述要素的过程、方法、物品或者设备中还存在另外的相同要素。

应当理解，在描述部件的结构时，当将一层、一个区域称为位于另一层、另一个区域“上面”或“上方”时，可以指直接位于另一层、另一个区域上面，或者在其与另一层、另一个区域之间还包含其它的层或区域。并且，如果将部件翻转，该一层、一个区域将位于另一层、另一个区域“下面”或“下方”。另外，本文中使用的术语“和/或”仅仅是一种描述关联对象的关联关系，表示可以存在三种关系，例如，A和/或B，可以表示：单独存在A，同时存在A和B，单独存在B这三种情况。另外，本文中字符“/”，一般表示前后关联对象是一种“或”的关系。

在OLED显示面板中设置有像素电路以驱动OLED发光元件，OLED发光元件是电流驱动，像素电路包括驱动晶体管，然而驱动晶体管的阈值电压的漂移会造成显示不均等问题，因此，现有技术中采用像素补偿电路补偿驱动晶体管阈值电压的漂移。然而，这仅仅是从等效电路的角度对驱动晶体管的阈值电压进行补偿。在实际的补偿电路的版图设计中，信号线，晶体管，存储电容之间的存在较多的寄生电容和信号干扰。由于存储电容起到在一帧的时间内保持驱动晶体管的栅极电位的作用，存储电容的电容值越大，越有助于稳定驱动晶体管的栅极电位。可以通过增加存储电容占用的面积来增大存储电容的电容值，然而在版图设计中，存储电容占用的面积较大时，这样和高像素密度(Pixels Per Inch，PPI)的趋势是相悖的，并且，想要增加存储电容占用的面积还需要考虑其会不会带来寄生电容和信号干扰的问题，因此，存储电容的版图布局设计牵一发而动全身，如何在增大存储电容的电容值的同时，且避免制约高PPI技术，是本领域技术人员面临的重要技术问题。

鉴于上述技术问题，本申请实施例提供一种显示面板及显示装置，以下将结合附图对本申请实施例提供的显示面板及显示装置进行说明。

如图1所示，本申请实施例提供的显示面板100包括多个像素电路10。多个像素电路10可以阵列分布于显示区。例如，多个像素电路10可以在相交的第一方向X和第二方向Y上呈阵列分布。

为了更好的理解显示面板的膜层结构，下面介绍一个示例。如图2所示，显示面板100可以包括衬底01，像素电路10可以设置于衬底01的一侧。示例性的，显示面板100可以包括位于衬底01一侧的驱动器件层02，像素电路10可以设置于驱动器件层02内。

作为一个示例，驱动器件层02可包括在远离衬底01方向上层叠设置的第一金属层M1、第二金属层M2及第三金属层M3。第一金属层M1与衬底01之间设置有半导体层B。各金属层之间以及半导体层B与第一金属层M1之间设置有绝缘层。示例性的，第一金属层M1与半导体层B之间设有栅极绝缘层GI，第二金属层M2与第一金属层M1之间设有电容绝缘层IMD，第三金属层M3与第二金属层M2之间设有层间介质层ILD。另外，显示面板100还可以包括平坦化层PLN、像素定义层PDL、发光元件，发光元件可包括层叠设置的阳极RE、发光层OM和阴极SE。

像素电路10包括晶体管、存储电容，像素电路10中的晶体管可设置于上述半导体层B及至少部分金属层，存储电容可设置于上述至少部分金属层。

本申请对像素电路10的具体电路结构不做限定，为了结合附图更好的说明本申请，本文中以像素电路10包括七个晶体管和一个存储电容为例进行解释说明，应当理解的是，这并不用于限定本申请。

如图2和图4所示，像素电路10可以包括驱动晶体管T1、数据写入晶体管T2、补偿晶体管T4、第一复位晶体管T5、电源写入晶体管T3、发光控制晶体管T6、第二复位晶体管T7以及存储电容Cst。

显示面板100还可以包括扫描线、发光控制信号线Emit、参考信号线Vref、电源线PVDD、数据线data以及电源线PVEE。为了便于区分，以下称电源线PVDD为第一电源线，电源线PVEE为第二电源线。扫描线可包括第一扫描线S1和第二扫描线S2，各像素电路10可至少对应连接有第一扫描线S1和第二扫描线S2。示例性的，像素电路10中各元件以及信号线之间的连接关系可以如图3所述。

示例性的，参考信号线Vref用于传输重置电压信号，重置电压信号可用于重置驱动晶体管T3的栅极电位或发光元件的阳极电位。第一电源线PVDD用于为像素电路10提供正极性电压，第一电源线PVDD的电压范围可以为3.3V～4.6V，例如，第一电源线PVDD的电压可以为3.3V、4V、4.6V等。第二电源线PVEE的电压范围可以为-3.5V～-2V，例如，第二电源线PVEE的电压可以为-2V、-3V、-3.5V等。参考信号线Vref用于提供负电压信号，参考信号线Vref的电压范围可以为-4.5V～-3V，例如，参考信号线Vref的电压可以为-3V、-4V、-4.5V等。

请继续参考图4，驱动晶体管T1包括栅极部g，存储电容Cst包括第一极板c1和第二极板c2，栅极部g复用为第一极板c1，第二极板c2与电源线PVDD连接。可以理解的是，第一极板c1在衬底01上的正投影和第二极板c2在衬底01上的正投影是交叠的，也就是说，栅极部g在衬底01上的正投影和第二极板c2在衬底01上的正投影是交叠的。

显示面板包括第一连接部11和补偿部110，第一连接部11和补偿部110均与驱动晶体管T1的栅极部g连接，补偿部110及电源线PVDD均沿第二方向Y延伸且位于同一膜层，补偿部110在衬底01上的正投影与第二极板c2在衬底01上的正投影交叠。

本申请实施例中，一方面，由于补偿部110与驱动晶体管T1的栅极部g连接，因此补偿部110的电位与栅极部g的电位以及第一极板c1的电位相同，并且补偿部110在衬底01上的正投影与第二极板c2在衬底01上的正投影交叠，相当于将补偿部110也复用为了存储电容Cst的第一极板c1，在没有增加存储电容Cst占用的正投影面积的情况下，增加了存储电容Cst的第一极板c1的面积，增加了存储电容Cst的第一极板c1与第二极板c2的交叠面积，从而增加了存储电容Cst的电容值，能够提高驱动晶体管的栅极电位的稳定性，改善显示效果，且避免制约高PPI技术；另一方面，由于补偿部110的延伸方向以及所在膜层均与第一电源线PVDD相同，可以理解的是，补偿部110与第一电源线PVDD相对的侧面能够构成侧电容，该侧电容与存储电容Cst并联，侧电容与存储电容Cst并联后的电容值大于存储电容Cst的电容值，相当于在没有增加存储电容Cst占用的正投影面积的情况下，进一步增加了与驱动晶体管的栅极部连接的电容的总电容值，能够进一步提高驱动晶体管的栅极电位的稳定性。

示例性的，像素电路10的晶体管均为低温多晶硅(Low Temperature Poly-Silicon，LTPS)晶体管，LTPS晶体管具有较高的迁移率，有利于提升像素电路的驱动能力。

本申请中以补偿晶体管T4、第一复位晶体管T5为双栅晶体管示意，补偿晶体管T4、第一复位晶体管T5也可以为单栅晶体管，本申请对此不作限定。

结合参考图3和图4，第一复位晶体管T5的栅极与第一扫描线S1连接，第一复位晶体管T5的第一极与参考信号线Vref连接，第一复位晶体管T5的第二极通过第一连接部11与驱动晶体管T3的栅极部g连接。补偿晶体管T4的栅极与第二扫描线S2连接，补偿晶体管T4的第一极与驱动晶体管T1的第二极连接，补偿晶体管T4的第二极也通过第一连接部11与驱动晶体管T3的栅极部g连接。驱动晶体管T3的第一极与电源写入晶体管T1以及数据写入晶体管T2连接。

需要说明的是，本申请实施例中的晶体管以P型晶体管为例进行说明，但不限于P型晶体管，也可以N型晶体管。对于P型晶体管来说，导通电平为低电平，截止电平为高电平。即，P型晶体管的栅极为低电平时，其第一极和第二极之间导通，P型晶体管的栅极为高电平时，其第一极和第二极之间关断。对于N型晶体管来说，导通电平为高电平，截止电平为低电平。即，N型晶体管的栅极为高电平时，其第一极和第二极之间导通，N型晶体管的栅极为低电平时，其第一极和第二极之间关断。在具体实施时，上述各晶体管的栅极作为其控制极，并且，根据各晶体管的栅极的信号以及其类型，可以将其第一极作为源极，第二极作为漏极，或者将其第一极作为漏极，第二极作为源极，在此不做区分，另外本申请实施例中的导通电平和截止电平均为泛指，导通电平是指任何能够使晶体管导通的电平，截止电平是指任何能够使晶体管截止/关断的电平。

在一些可选的实施例中，第一连接部11和补偿部110可设置于同一膜层，且两者相互连接，如此可以仅设置一个过孔使第一连接部11和补偿部110均与驱动晶体管T1的栅极部g连接。第一连接部11和补偿部110可以一体成型，例如，第一连接部11和补偿部110的材料及所在膜层可以相同，从而能够在一个工艺步骤中同时形成第一连接部11和补偿部110，降低成本。另外，相对于设置两个过孔，使第一连接部11和补偿部110各自通过一个过孔与栅极部g连接，本申请实施例中仅设置一个过孔使第一连接部11和补偿部110均与驱动晶体管T1的栅极部g连接，能够减少过孔的数量，进一步降低成本。

各晶体管均包括半导体部，例如驱动晶体管T1包括半导体部b1。示例性的，结合参考图2和图5，驱动晶体管T1的半导体部b1可设置在半导体层B，驱动晶体管T1的栅极部g可设置于第一金属层M1，存储电容Cst的第二极板c2可设置于第二金属层M2，第一连接部11和补偿部110可设置于第三金属层M3。可设置第一过孔h1来连接补偿部110和驱动晶体管T1的栅极部g，可理解的是，第一连接部11也通过第一过孔h1与驱动晶体管T1的栅极部g连接。另外，为避免信号串扰，存储电容Cst的第二极板c2包括通孔，第一过孔h1穿过存储电容Cst的第二极板c2上的通孔，第一过孔h1与第二极板c2没有连接关系。

在一些可选的实施例中，如图4或图6所示，在第一方向X上，可以将补偿部110的宽度设置为大于第一连接部11的宽度。由于补偿部110的宽度较大，相当于进一步增大了存储电容Cst的第一极板c1的面积，从而进一步增加了存储电容Cst的电容值；并且，将补偿部110进行加宽设计，能够减小补偿部110的电阻R，相当于减小了存储电容Cst的电阻R，而电容的充电时间常数t_c＝RC，由于电阻R减小，因此存储电容Cst的充电速度也会更快，有利于改善驱动晶体管的栅极电位写入延迟的问题。

在一些可选的实施例中，如图6所示，补偿部110在衬底01上的正投影面积小于存储电容Cst的第二极板c2在衬底01上的正投影面积。例如，补偿部110在衬底01上的正投影轮廓可以被存储电容Cst的第二极板c2在衬底01上的正投影轮廓包围。存储电容Cst的第一极板c12在衬底01上的正投影轮廓也可以被存储电容Cst的第二极板c2在衬底01上的正投影轮廓包围，补偿部110在衬底01上的正投影轮廓可以和存储电容Cst的第一极板c12在衬底01上的正投影轮廓部分重合，且补偿部110在衬底01上的正投影面积小于存储电容Cst的第一极板c12在衬底01上的正投影面积。

本申请实施例中，由于补偿部110占用的面积不超出存储电容Cst的第二极板c2占用的面积，能够在不影响显示面板的透过率的情况下，增加存储电容Cst的电容值。

示例性的，在允许的条件下，例如，在补偿部110与电源线PVDD在第一方向X上具有间隔且不影响显示面板的透过率的情况下，可以尽量将补偿部110的面积设置的足够大，从而尽可能的增大存储电容Cst的电容值。

上述实施例中以增设补偿部来增加存储电容的第一极板的面积，从而增加存储电容的电容值。示例性的，也可以同时增加存储电容的第一极板以及第二极板的面积，来增加存储电容的电容值。例如，可以根据各像素电路对存储电容的电容值的需求，选择将至少部分像素电路中的存储电容的第一极板及第二极板的面积进行增大设计。

在一些可选的实施例中，如图7至图10所示，可以将至少一个像素电路中的第二极板c2设置为包括相互连接的第一分部21和第二分部22。可以理解的是，由于第一分部21和第二分部22相互连接，因此第一分部21和第二分部22的电位是相同的。第一分部21在衬底01上的正投影与栅极部g在衬底01上的正投影至少部分交叠，第二分部22在衬底01上的正投影与驱动晶体管T1的沟道CHD在衬底01上的正投影具有间隔，且第二分部22在衬底01上的正投影与第一连接部11在衬底01上的正投影至少部分交叠。可以理解的是，图4所示的版图结构中，第二极板c2仅包括第一分部21，而图7所示的版图结构中，增加了第二极板c2不仅包括第一分部21，还包括额外设置的第二分部22。

本申请实施例中，由于第一连接部11与驱动晶体管T1的栅极部g连接，因此第一连接部11的电位与栅极部g的电位以及第一极板c1的电位相同，相当于将补偿部110也复用为了存储电容Cst的第一极板c1，而存储电容Cst的第二极板c2所包括的第二分部22与第一连接部11交叠，相当于进一步增加了存储电容Cst的第一极板c1与第二极板c2的交叠面积，从而进一步增加了存储电容Cst的电容值，能够进一步提高驱动晶体管的栅极电位的稳定性。

示例性的，如图9和图10所示，第一分部21和第二分部22可以设置于同一膜层，例如，第一分部21和第二分部22可以设置在第二金属层M2；另外，第一分部21和第二分部22的材料可以相同。第一分部21和第二分部22可以一体成型。

如图10所示，驱动晶体管T1的半导体部b1包括沟道CHD为位于沟道CHD两侧的源区/漏区PD。沟道CHD在衬底01上的正投影与驱动晶体管T1的栅极部g在衬底01上的正投影交叠，源区/漏区PD在衬底01上的正投影与驱动晶体管T1的栅极部g在衬底01上的正投影无交叠。沟道CHD可理解为半导体部b1轻掺杂区，源区/漏区PD可理解为半导体部b1重掺杂区。

在一些可选的实施例中，在第一方向X上，可以将第一分部21的宽度设置为大于第二分部22的宽度。示例性的，第一连接部11和第二分部22可以沿第二方向Y延伸。受高PPI的制约，第一连接部11在第一方向X上的宽度是小于第一分部21在第一方向X上的宽度的，在第一连接部11的宽度有限的情况下，将第一分部21的宽度设置的过宽并不会进一步提高存储电容Cst的电容值，反而会影响显示面板的透光率，因此，第一分部21的宽度大于第二分部22的宽度，不仅增加了存储电容Cst的电容值，也能够避免影响显示面板的透过率。

示例性的，在第一方向X上，可以将第二分部22的宽度设置为大于等于第一连接部11的宽度且小于第一分部21的宽度。例如，第二分部22的宽度可以等于或略大于第一连接部11的宽度。

在一些可选的实施例中，结合参考图3和图11，显示面板还可以包括第二连接部12和隔离部30。显示面板的第二连接部12、隔离部30、数据线data、参考信号线Vref、电源线PVDD以及像素电路中的阈值补偿晶体管T4、第一复位晶体管T5、数据写入晶体管T2、驱动晶体管T1之间的连接关系可以如下：数据写入晶体管T2的第一极与数据线data连接，数据写入晶体管T2的第二极与驱动晶体管T1的第一极连接，阈值补偿晶体管T4的第一极与驱动晶体管T的第二极连接，第一复位晶体管T5的第一极与参考信号线Vref连接，阈值补偿晶体管T4的第二极与第二连接部12的一端连接，第一复位晶体管T5的第二极与第二连接部12的另一端连接，第一连接部11通过第二过孔h2与第二连接部12连接。可以理解的是，第二连接部12为阈值补偿晶体管T4及第一复位晶体管T5之间的连接结构，第一连接部11为第二连接部12与驱动晶体管T1的栅极部g之间的连接结构，另外第一连接部11和第二连接部12位于不同膜层。示例性的，第一连接部11可设置于第三金属层M3，第二连接部12可设置于半导体层B。第二连接部12的材料可包括半导体。

隔离部30通过第四过孔h4与电源线PVDD连接。数据写入晶体管T2的第一极通过第三过孔h3与数据线data连接，隔离部30在衬底01上的正投影至少部分位于第二过孔h2在衬底01上的正投影和第三过孔h3在衬底01上的正投影之间。示例性的，图11中以第二过孔h2和第三过孔h3沿第一方向X排布，这种情况下，隔离部30在衬底01上的正投影在第一方向X上位于第二过孔h2在衬底01上的正投影和第三过孔h3在衬底01上的正投影之间。在第二过孔h2和第三过孔h3沿第二方向Y排布的情况下，隔离部30在衬底01上的正投影在第二方向Y上位于第二过孔h2在衬底01上的正投影和第三过孔h3在衬底01上的正投影之间，其它方向同理，只要隔离部30在衬底01上的正投影位于第二过孔h2在衬底01上的正投影和第三过孔h3在衬底01上的正投影之间即可。

数据线data的电位在一帧时间内是不断变化的，第三过孔h3的电位和数据线data的电位相同，第三过孔h3的电位在一帧时间内也是不断变化的，而第二过孔h2和第三过孔h3之间会形成寄生电容，在不设置隔离部30的情况下，第三过孔h3的电位变化会影响第二过孔h2的电位在一帧时间内的稳定性。本申请实施例中，设置了与固定电位的电源线PVDD连接的隔离部30，能够改善或者隔绝第二过孔h2与第三过孔h3之间的信号耦合，从而提高第二过孔h2的电位在一帧时间内的稳定性，第二过孔h2的电位与驱动晶体管T1的栅极部g的电位是相同的，在第二过孔h2的电位在一帧时间内的稳定性被提高的情况下，驱动晶体管T1的栅极部g的电位稳定性也被提高。

在一些可选的实施例中，如图11所示，第二分部22在衬底01上的正投影与隔离部30在衬底01上的正投影可以具有间隔。示例性的，第一分部21和第二分部22可以设置于同一膜层，隔离部30可设置于第一分部21和第二分部22所在膜层之外的金属膜层，或者，隔离部30与第一分部21和第二分部22可以设置于同一膜层。

在一些可选的实施例中，如图12所示，第二分部22可以与隔离部30连接。示例性的，第二分部22与隔离部30设置于同一膜层，可在不设置过孔的情况下，将第二分部22与隔离部30连接，如此第二分部22与隔离部30可以一体成型。例如，第二分部22与隔离部30可设置于第二金属层M2。本申请实施例中，由于第二分部22、隔离部30与电源线PVDD是连接的，第一分部21与第二分部22连接，隔离部30与第二分部22连接，结合参考图13所示的第一分部21，在第一方向X上，相邻的第一分部21是相互连接的，如此，第一分部21、第二分部22、隔离部30及电源线PVDD一起相当于构成了更细化的网格状电源线PVDD，能够降低电源线PVDD压降(IR drop)，提高显示均一性。

在一些可选的实施例中，第一分部21、第二分部22和隔离部30位于同一膜层，隔离部30与第二分部22连接。示例性的，第一分部21、第二分部22和隔离部30可设置于第二金属层M2。另外，第一分部21、第二分部22和隔离部30的材料可以相同，例如，第一分部21、第二分部22和隔离部30可以一体成型，从而可以在同一工艺步骤中同时形成第一分部21、第二分部22和隔离部30。

在一些可选的实施例中，如图13所示，隔离部30包括本体部300、第一分支部301和第二分支部302。可以理解的是，本体部300与第一分支部301和第二分支部302是相互连接的，三者的电位是相同的。第一分支部301和第二分支部302沿第一方向X延伸，本体部300的延伸方向与第一方向X相交，例如，本体部300可以沿第二方向Y延伸，第一分支部301位于第二过孔h2远离栅极部g的一侧，第二分支部302位于第三过孔h3靠近栅极部g的一侧。如此设置，本体部300、第一分支部301和第二分支部302一起能够将第二过孔h2和第三过孔h3之间隔离的更彻底。示例性的，本体部300、第一分支部301和第二分支部302可以一体成型。

请继续参考图13，显示面板还可以包括第三连接部13，在第一方向X上相邻的第一分支部301通过第三连接部13连接。和/或，显示面板还可以包括第四连接部14，在第一方向X上相邻的第二分支部302通过第四连接部14连接。

由于第三连接部13将相邻的第一分支部301相互连接，第四连接部14将相邻的第二分支部302连接，隔离部30与电源线PVDD连接，因此第三连接部13和/或第四连接部14也能够将电源线PVDD网格化，降低电源线PVDD的压降。

示例性的，本体部300、第一分支部301和第二分支部302可以位于同一膜层。例如本体部300、第一分支部301和第二分支部302位于第二金属层M2。

示例性的，第三连接部13和第一分支部301可以位于同一膜层。第四连接部14和第二分支部302可以位于同一膜层。第三连接部13、第四连接部14、本体部300、第一分支部301和第二分支部302可均位于第二金属层M2。

示例性的，本体部300、第一分支部301、第二分支部302、第三连接部13和第四连接部14可以一体成型。示例性的，本体部300、第一分支部301、第二分支部302、第三连接部13、第四连接部14、第一分部21和第二分部22可以一体成型。本文中，多个结构一体成型可以理解为多个结构所在的膜层位置、材料可以相同，多个结构可以是在同一工艺步骤中同时形成的。

当然，第三连接部13可以通过过孔与第一分支部301连接，和/或，第四连接部14可以通过过孔与第二分支部302连接，本申请对此不作限定。

需要说明的是，本申请附图中以第二复位晶体管T7为单栅晶体管示意，第二复位晶体管T7也可以为双栅晶体管，本申请对此不作限定。另外，本申请以第二复位晶体管T7以及第一复位晶体管T5均与参考信号线Vref连接示意，第二复位晶体管T7以及第一复位晶体管T5也可分别与不同的参考信号线电连接，例如，第二复位晶体管T7以与第一参考信号线连接，第一复位晶体管T5与第二参考信号线连接，第一参考信号线与第二参考信号线的电压不同。

另外，本申请附图中的过孔h5可以表示与发光元件的阳极连接的过孔，例如，过孔h5用于将发光元件的阳极与第二复位晶体管T7以及发光控制晶体管T6连接起来。

申请人发现，由于不同颜色的发光元件的发光效率是不同的，因此将不同颜色的发光元件进行白光合成时，不同颜色的发光元件所需的电流是不同的，电流与数据电压相关，以电流I的公式为I＝K*(Pvdd-Vdata)²为例，其中，Pvdd表示电源线PVDD的电压，Vdata表示数据电压，K为常数。发光元件的发光效率越低，则发光元件所需的电流越大，则其所需的数据电压越小。在充电速度相同的情况下，数据电压越小，则其所需的充电时间越少。而数据电压的充电速度与的驱动晶体管的栅极部所连接的电容的电容值相关，驱动晶体管的栅极部所连接的电容的电容值越大，则充电越慢，反之，驱动晶体管的栅极部所连接的电容的电容值越小，则充电越快。同一像素单元中不同颜色的发光元件的充电起始时间几乎上是相同的，可以设置不同颜色的发光元件所对应的驱动晶体管的栅极部连接的电容，使不同颜色的发光元件的具有不同的充电速度，使不同颜色的发光元件的充电时间一致，从而将不同颜色的发光元件进行白光合成时达到白平衡的目的。

在一些可选的实施例中，如图14所示，显示面板包括第一发光元件和第二发光元件(为了清楚的示出像素电路的结构，图14中仅示出了与第一发光元件、第二发光元件连接的过孔h5)，像素电路10包括第一像素电路11和第二像素电路12，图14中以右侧的像素电路为第一像素电路11，左侧的像素电路为第二像素电路12示意。第一发光元件与第一像素电路连接，第二发光元件与第二像素电路连接。示例性的，第一发光元件的阳极与第一像素电路11通过过孔h51连接；第二发光元件的阳极与第二像素电路12通过过孔h52连接。

如上文所述，补偿部110与电源线PVDD相对的侧面能够构成侧电容C_侧，第一发光元件对应的侧电容记为C_侧1，第二发光元件对应的侧电容记为C_侧2。

第一发光元件的发光效率和第二发光元件的发光效率不同。例如，第一发光元件的发光效率小于第二发光元件的发光效率，因此，第一发光元件所需的电流大于第二发光元件所需的电流，第一发光元件所需的数据电压小于第二发光元件所需的数据电压，在充电速度相同的情况下，第一发光元件所需的充电时间小于第二发光元件所需的充电时间，为了使第一发光元件所需的充电时间和第二发光元件所需的充电时间相等，可以降低第一发光元件对应的充电速度。发光元件所对应的侧电容以及存储电容均是其所对应的驱动晶体管的栅极部连接的电容，可以增大第一发光元件所对应的侧电容的电容值和存储电容的电容值中的任意一者，来降低第一发光元件对应的充电速度。示例性的，第一发光元件对应的侧电容C_侧1的电容值可以大于第二发光元件对应的侧电容C_侧2的电容值，和/或，第一发光元件对应的存储电容的电容值大于第二发光元件对应的存储电容的电容值。

例如，第一发光元件对应的补偿部110与电源线PVDD相对的侧面的交叠面积可以大于第二发光元件对应的补偿部110与电源线PVDD相对的侧面的交叠面积，例如，第一发光元件对应的补偿部110在第二方向Y上的延伸长度可以大于第二发光元件对应的补偿部110在第二方向Y上的延伸长度。

例如，第一发光元件对应的存储电容的第一极板和第二极板的交叠面积可以大于第二发光元件对应的存储电容的第一极板和第二极板的交叠面积。例如，第一发光元件对应的第二极板可以包括如图7所示相互连接的第一分部21和第二分部22，第二发光元件对应的第二极板可以仅包括第一分部21。

在进行白光合成时，通常用到红光发光元件、绿光发光元件和蓝光发光元件，而红光发光元件、绿光发光元件的发光效率几乎相同，蓝光发光元件的发光效率是三者中最低的，因此需要将蓝光发光元件对应的侧电容的电容值和/或存储电容的电容值设置的较大。在一些可选的实施例中，第一发光元件可以为蓝光发光元件，第二发光元件可以为红光发光元件或绿光发光元件，从而将不同颜色的发光元件进行白光合成时达到白平衡的目的。

需要说明的是，在不矛盾的情况下，上述提供的各实施例可以互相结合。

本申请还提供了一种显示装置，包括本申请提供的显示面板。请参考图15，图15是本申请实施例提供的一种显示装置的结构示意图。图15提供的显示装置1000包括本申请上述任一实施例提供的显示面板100。图15实施例仅以手机为例，对显示装置1000进行说明，可以理解的是，本申请实施例提供的显示装置，可以是可穿戴产品、电脑、电视、车载显示装置等其他具有显示功能的显示装置，本申请对此不作具体限制。本申请实施例提供的显示装置，具有本申请实施例提供的阵列基板的有益效果，具体可以参考上述各实施例对于阵列基板的具体说明，本实施例在此不再赘述。

依照本申请如上文所述的实施例，这些实施例并没有详尽叙述所有的细节，也不限制该申请仅为所述的具体实施例。显然，根据以上描述，可作很多的修改和变化。本说明书选取并具体描述这些实施例，是为了更好地解释本申请的原理和实际应用，从而使所属技术领域技术人员能很好地利用本申请以及在本申请基础上的修改使用。本申请仅受权利要求书及其全部范围和等效物的限制。

Claims (11)

1.一种显示面板，其特征在于，包括衬底、设置于所述衬底一侧的像素电路、第一连接部、补偿部以及电源线，多个所述像素电路在第一方向和第二方向上呈阵列分布，所述第一方向和所述第二方向相交；

所述像素电路包括驱动晶体管、存储电容，所述驱动晶体管包括栅极部，所述存储电容包括第一极板和第二极板，所述栅极部复用为所述第一极板，所述第二极板与所述电源线连接；

所述第一连接部与所述补偿部均与所述栅极部连接，所述补偿部在所述衬底上的正投影与所述第二极板在所述衬底上的正投影交叠，所述补偿部及所述电源线均沿所述第二方向延伸且位于同一膜层；

在所述第一方向上，所述补偿部的宽度大于所述第一连接部的宽度；

或者，至少一个所述像素电路中的所述第二极板包括相互连接的第一分部和第二分部，所述第一分部在所述衬底上的正投影与所述栅极部在所述衬底上的正投影至少部分交叠，所述第二分部在所述衬底上的正投影与所述驱动晶体管的沟道在所述衬底上的正投影具有间隔，且所述第二分部在所述衬底上的正投影与所述第一连接部在所述衬底上的正投影至少部分交叠；

或者，所述显示面板包括第一发光元件和第二发光元件，所述像素电路包括第一像素电路和第二像素电路，所述第一发光元件与所述第一像素电路连接，所述第二发光元件与所述第二像素电路连接；

所述补偿部与所述电源线相对的侧面构成侧电容，所述第一发光元件对应的所述侧电容的电容值大于所述第二发光元件对应的所述侧电容的电容值，和/或，所述第一发光元件对应的所述存储电容的电容值大于所述第二发光元件对应的所述存储电容的电容值。

2.根据权利要求1所述的显示面板，其特征在于，所述补偿部通过第一过孔与所述栅极部连接，所述补偿部与所述第一连接部连接，且所述补偿部与所述第一连接部位于同一膜层。

3.根据权利要求1所述的显示面板，其特征在于，所述补偿部在所述衬底上的正投影面积小于所述第二极板在所述衬底上的正投影面积。

4.根据权利要求1所述的显示面板，其特征在于，在所述第一方向上，所述第一分部的宽度大于所述第二分部的宽度。

5.根据权利要求1所述的显示面板，其特征在于，所述显示面板还包括第二连接部、隔离部以及数据线，所述像素电路还包括阈值补偿晶体管、第一复位晶体管以及数据写入晶体管，所述数据写入晶体管的第一极与所述数据线连接，所述数据写入晶体管的第二极与所述驱动晶体管的第一极连接，所述阈值补偿晶体管的第一极与所述驱动晶体管的第二极连接，所述第一复位晶体管的第一极与参考信号线连接，所述阈值补偿晶体管的第二极与所述第二连接部的一端连接，所述第一复位晶体管的第二极与所述第二连接部的另一端连接；

所述第一连接部通过第二过孔与所述第二连接部连接，所述数据写入晶体管的第一极通过第三过孔与所述数据线连接，所述隔离部在所述衬底上的正投影至少部分位于所述第二过孔在所述衬底上的正投影和所述第三过孔在所述衬底上的正投影之间；

所述隔离部通过第四过孔与所述电源线连接。

6.根据权利要求5所述的显示面板，其特征在于，所述隔离部包括本体部、第一分支部和第二分支部，所述第一分支部和所述第二分支部沿所述第一方向延伸，所述本体部的延伸方向与所述第一方向相交，所述第一分支部位于所述第二过孔远离所述栅极部的一侧，所述第二分支部位于所述第三过孔靠近所述栅极部的一侧；

所述显示面板还包括第三连接部，在所述第一方向上相邻的所述第一分支部通过所述第三连接部连接，和/或，所述显示面板还包括第四连接部，在所述第一方向上相邻的所述第二分支部通过所述第四连接部连接。

7.根据权利要求5所述的显示面板，其特征在于，所述第二分部与所述隔离部连接。

8.根据权利要求5所述的显示面板，其特征在于，所述第二分部在所述衬底上的正投影与所述隔离部在所述衬底上的正投影具有间隔。

9.根据权利要求5所述的显示面板，其特征在于，所述第一分部、所述第二分部和所述隔离部位于同一膜层，所述隔离部与所述第二分部连接。

10.根据权利要求1所述的显示面板，其特征在于，所述第一发光元件为蓝光发光元件，所述第二发光元件为红光发光元件或绿光发光元件。

11.一种显示装置，其特征在于，包括如权利要求1至10任一项所述的显示面板。