CN113450245A - 图像处理方法、装置、芯片以及设备 - Google Patents

Abstract

本发明实施例提供了一种图像处理方法、装置、芯片以及设备，涉及图像处理技术领域。图像处理方法包括：将接收到的源图像数据转换为像素数据进行存储；根据用于配置输出分辨率的通信协议参数，生成与所述输出分辨率对应的时序控制信号；基于所述时序控制信号对存储的所述像素数据进行读取并输出。本发明中，能够基于不同的分辨率需求输出不同的图像，不再局限于一种固定的分辨率，适用于多种不同分辨率的图像显示处理，灵活性、通用性以及实用性较好。

Description

图像处理方法、装置、芯片以及设备

技术领域

本发明涉及图像处理技术领域，具体涉及一种图像处理方法、装置、芯片以及设备。

背景技术

现场可编程逻辑门阵列(Field Programmable Gate Array，简称FPGA)作为专用集成电路领域中的一种半定制电路，既解决了定制电路成本高、重用率低和通用性差的不足，又克服了原有可编程器件门电路数有限的缺点。硬件系统平台以FPGA芯片作为核心，可以通过软件编程来实现各种功能，减少了功能单一、灵活性差的专用集成电路的设计，充分发挥了信号数字化处理的优势。

在利用FPGA芯片进行数字图像处理时，处理后的图像还需要发送到标准的显示设备进行显示，以便于对图像进行特性确认。目前，一般会利用FPGA芯片和协议转换芯片搭建用来实现图像处理的硬件平台，由协议转换芯片负责将FPGA芯片输出的图像数据进行协议转换，以实现FPGA芯片与多种显示设备的直连。

然而，现有的FPGA芯片输出的图像分辨率是固定的，即FPGA芯片仅能与单一分辨率的显示设备进行连接；若显示设备的分辨率更换，则需要重新在FPGA芯片中编程，并完成编译、综合和布局布线等流程，具有繁琐性和不可重用性。

发明内容

本发明的目的是提供了一种图像处理方法、装置、芯片以及设备，能够基于不同的分辨率需求输出不同的图像，不再局限于一种固定的分辨率，适用于多种不同分辨率的图像显示处理，灵活性、通用性以及实用性较好。

为实现上述目的，本发明提供了一种图像处理方法，包括：将接收到的源图像数据转换为像素数据进行存储；根据用于配置输出分辨率的通信协议参数，生成与所述输出分辨率对应的时序控制信号；基于所述时序控制信号对存储的所述像素数据进行读取并输出。

本发明还提供了一种图像处理装置，包括：数据获取模块，用于将接收到的源图像数据转换为像素数据进行存储；信号生成模块，用于根据用于配置输出分辨率的通信协议参数，生成与所述输出分辨率对应的时序控制信号；数据输出模块，用于基于所述时序控制信号对存储的所述像素数据进行读取并输出。

本发明还提供了一种图像处理芯片，包括：上述的图像处理装置。

本发明还提供了一种图像处理设备，包括：上述的图像处理芯片与协议转换芯片；所述图像处理器芯片用于输出时序控制信号与图像数据至所述协议转换芯片；所述协议转换芯片用于将接收到的所述图像数据转换为预设协议的图像数据，并基于所述时序控制信号将所述预设协议的图像数据发送到显示设备。

本发明实施例中，在接收到源图像数据后，将源图像数据转换为像素数据进行存储，然后根据用于配置输出分辨率的通信协议参数，生成与所述输出分辨率对应的时序控制信号，再基于所述时序控制信号对存储的所述像素数据进行读取并输出；即在对接收到的源图像数据进行处理时，能够基于通信协议参数，生成与配置的输出分辨率对应的时序控制信号，然后再基于该时序控制信号读取像素数据，输出满足分辨率要求的图像，从而能够基于不同的分辨率需求输出不同的图像，不再局限于一种固定的分辨率，适用于多种不同分辨率的图像显示处理，灵活性、通用性以及实用性较好。

在一个实施例中，根据用于配置输出分辨率的通信协议参数，生成与所述输出分辨率对应的时序控制信号，包括：从接收到的所述通信协议参数中解析得到分辨率参数；基于所述分辨率参数，生成与所述输出分辨率对应的时序控制信号。

在一个实施例中，所述基于所述时序控制信号对存储的所述像素数据进行读取并输出之前，还包括：根据接收到用于配置输出刷新率的刷新率参数，得到目标时钟频率；所述基于所述时序控制信号对存储的所述像素数据进行读取并输出，包括：基于所述目标时钟频率与所述时序控制信号，对存储的所述像素数据进行读取并输出。

在一个实施例中，所述分辨率参数包括：输出图像的总行数、输出图像每行像素的起始传输位置以及输出图像每行像素中待传输的像素个数；所述基于所述分辨率参数，生成与所述输出分辨率对应的时序控制信号，包括：根据输出图像每行像素的起始传输位置与每行像素中待传输的像素个数，得到输出图像每行像素的结束传输位置；基于输出图像的总行数、每行像素的起始传输位置与结束传输位置，生成所述时序控制信号包括的数据使能信号，其中在输出图像每行像素的起始传输位置与结束传输位置之间，所述数据使能信号处于有效电平；所述基于所述时序控制信号对存储的所述像素数据进行读取并输出，包括：在所述数据使能信号处于有效电平时，对存储的所述像素数据进行读取并输出。

在一个实施例中，所述分辨率参数包括：输出图像每行像素内有效数据占用的第一时钟个数、每行像素内有效数据之前的无效数据占用的第二时钟个数、每行像素内有效数据之后的无效数据占用的第三时钟个数以及输出图像每行像素的总数；所述基于所述分辨率参数，生成与所述输出分辨率对应的时序控制信号，包括：根据所述第一时钟个数、所述第二时钟个数、所述第三时钟个数以及每行像素每行像素的总数，确定每行像素内有效数据对应的时钟；基于输出图像每行像素内有效数据所对应的时钟，生成所述时序控制信号包括的行同步信号；其中，在输出图像每行像素的有效数据所对应的时钟内，所述行同步信号处于有效电平。

在一个实施例中，所述分辨率参数包括：输出图像的总行数、输出图像中有效数据占用的第一行数、输出图像中有效数据之前的无效数据占用的第二行数以及输出图像中有效数据之后的无效数据占用的第三行数；所述基于所述分辨率参数，生成与所述输出分辨率对应的时序控制信号，包括：根据所述第一行数、所述第二行数、所述第三行数以及输出图像的总行数，确定输出图像的每帧图像中的有效数据；基于每帧输出图像中的有效数据，生成所述时序控制信号包括的场同步信号；其中，在每帧输出图像的有效数据对应的时钟内，所述场同步信号处于有效电平。

在一个实施例中，所述刷新率参数包括：所述源图像数据的时钟频率、所述源图像数据的刷新率以及配置的输出刷新率。

附图说明

图1是根据本发明第一实施例的图像处理方法的流程图；

图2是根据本发明第二实施例的图像处理方法的流程图；

图3是图2的图像处理方法中子步骤2022的流程图；

图4是根据本发明第二实施例的利用计数器Count1控制产生Vde信号的示意图；

图5是根据本发明第二实施例的利用计数器Count2控制产生Hsync信号的示意图；

图6是根据本发明第二实施例的利用计数器Count2控制产生Vsync信号的示意图；

图7是根据本发明第二实施例中生成的Vde信号、Hsync信号以及Vsync信号的示意图；

图8是根据本发明第三实施例的图像处理方法的流程图；

图9是根据本发明第四实施例的图像处理装置的方框示意图；

图10是根据本发明第四实施例的图像处理装置的方框示意图，其中数据获取模块包括数据接收模块、格式转换模块以及数据存储模块；

图11是根据本发明第五实施例的图像处理装置的方框示意图。

具体实施方式

以下将结合附图对本发明的各实施例进行详细说明，以便更清楚理解本发明的目的、特点和优点。应理解的是，附图所示的实施例并不是对本发明范围的限制，而只是为了说明本发明技术方案的实质精神。

在下文的描述中，出于说明各种公开的实施例的目的阐述了某些具体细节以提供对各种公开实施例的透彻理解。但是，相关领域技术人员将认识到可在无这些具体细节中的一个或多个细节的情况来实践实施例。在其它情形下，与本申请相关联的熟知的装置、结构和技术可能并未详细地示出或描述从而避免不必要地混淆实施例的描述。

除非语境有其它需要，在整个说明书和权利要求中，词语“包括”和其变型，诸如“包含”和“具有”应被理解为开放的、包含的含义，即应解释为“包括，但不限于”。

在整个说明书中对“一个实施例”或“一实施例”的提及表示结合实施例所描述的特定特点、结构或特征包括于至少一个实施例中。因此，在整个说明书的各个位置“在一个实施例中”或“在一实施例”中的出现无需全都指相同实施例。另外，特定特点、结构或特征可在一个或多个实施例中以任何方式组合。

如该说明书和所附权利要求中所用的单数形式“一”和“”包括复数指代物，除非文中清楚地另外规定。应当指出的是术语“或”通常以其包括“或/和”的含义使用，除非文中清楚地另外规定。

在以下描述中，为了清楚展示本发明的结构及工作方式，将借助诸多方向性词语进行描述，但是应当将“前”、“后”、“左”、“右”、“外”、“内”、“向外”、“向内”、“上”、“下”等词语理解为方便用语，而不应当理解为限定性词语。

本发明第一实施方式涉及一种图像处理方法，应用于FPGA芯片，该FPGA芯片为采用数字视频输出DVO协议的芯片，FPGA芯片安装在电路板上，电路板上还布设有协议转换芯片，FPGA芯片用于对输入的源图像数据进行处理，得到满足分辨率需求的输出图像，协议转换芯片则用于将该输出图像转换为预设的协议类型(例如为HDMI/DP等协议)的图像数据，并发送到显示设备(显示器)进行显示。

本实施例的图像处理方法的具体流程如图1所示。

步骤101，将接收到的源图像数据转换为像素数据进行存储。

具体而言，FPGA芯片通过走线连接到电路板上布设的数据输入接口，FPGA芯片通过该数据输入接口接收源图像数据，并对输入的源图像数据进行采样，若源图像数据为串行数据，则再对源图像数据进行串并转换，将该源图像数据转换为并行数据。

在源图像数据被转换为并行数据后，将源图像数据转换为像素数据，并将得到的像素数据进行存储，例如像素数据缓存在FPGA芯片的随机存取存储器RAM中，然不限于此，也可以存储在FPGA芯片的其他存储器中；其中，像素数据的格式由显示设备所连接的电路板上的数字视频输出接口(即DVO接口)的类型决定，即，源图像数据转换得到的像素数据的格式与显示设备的格式匹配，从而能够后续在显示设备中进行显示，像素数据格式例如为RGB格式、YUV格式等。

本实施方式对数据输入接口的接口类型不作任何限制，例如为PCIE接口、USB接口、GTH接口等高速串行接口，FPGA芯片可以接收多种数据输入接口输入的数据，不再局限于一种固定的数据输入接口，从而可以匹配多种数据输入源，具有很好的兼容性。

步骤102，根据用于配置输出分辨率的通信协议参数，生成与输出分辨率对应的时序控制信号。

具体而言，通信协议参数可以预置在FPGA芯片内部，FPGA芯片能够根据输出分辨率的要求来选择相应的通信协议参数，通信协议参数用于配置输入到显示设备的图像的输出分辨率，即FPGA芯片可以利用该通信协议参数通过协议转换芯片发送到显示设备的输出图像的分辨率。该通信协议参数存储在FPGA芯片中，FPGA芯片可以基于该通信协议参数，生成一个与输出分辨率对应的时序控制信号，以便于后续利用该时序控制信号输出满足显示设备的分辨率需求的输出图像。

步骤103，基于时序控制信号对存储的像素数据进行读取并输出。

具体而言，FPGA芯片根据生成时序控制信号从RAM缓存中读取像素数据，由于时序控制信号是根据配置的输出分辨率生成的，因此像素数据的分辨率即为该输出分辨率，像素数据则为满足显示设备分辨率要求的输出图像；随后，FPGA芯片将该输出图像发送到到协议转换芯片，协议转换芯片再对输出图像进行协议转换，即将输出图像转换为预设的协议类型(例如为HDMI/DP等协议)，然后将该与显示设备的协议匹配的输出图像通过电路板上的DVO接口发送到显示设备进行显示。

本实施例中，在接收到源图像数据后，将源图像数据转换为像素数据进行存储，然后根据用于配置输出分辨率的通信协议参数，生成与输出分辨率对应的时序控制信号，再基于时序控制信号对存储的像素数据进行读取并输出；即在对接收到的源图像数据进行处理时，能够基于通信协议参数，生成与配置的输出分辨率对应的时序控制信号，然后再基于该时序控制信号读取像素数据，输出满足分辨率要求的图像，从而能够基于不同的分辨率需求输出不同的图像，不再局限于一种固定的分辨率，适用于多种不同分辨率的图像显示处理，灵活性、通用性以及实用性较好。

本发明的第二实施例涉及一种图像处理方法，第二实施例相对于第一实施例来说：本实施例提供了根据用于配置输出分辨率的通信协议参数，生成与输出分辨率对应的时序控制信号的一种具体实现方式。

请参考图2，为本实施例的图像处理方法的具体流程图。

步骤201，将接收到的源图像数据转换为像素数据进行存储。与第一实施方式中的步骤101大致相同，在此不再赘述。

步骤202，包括以下子步骤：

子步骤2021，从接收到的通信协议参数中解析得到分辨率参数。

具体而言，电路板上还设置有参数输入接口，FPGA芯片通过电路板上的走线连接到该参数输入接口，参数输入接口例如为以太网口、PCI口、串口、USB口等，FPGA芯片在接收到从参数输入接口发送来的通信协议参数后，从通信协议参数中解析出分辨率参数。

子步骤2022，基于分辨率参数，生成与输出分辨率对应的时序控制信号。

具体而言，分辨率参数决定了输出图像的输出分辨率，基于输出图像的分辨率，便能够生成与输出分辨率对应的时序控制信号，从而后续在基于该时序控制信号进行像素数据的读取与输出时，输出图像的分辨率便为设置的输出分辨率。

在一个例子中，请参考图3，子步骤2022包括下面的子步骤，其中时序控制信号包括：数据使能信号Vde、行同步信号Hsync以及场同步信号Vsync。

子步骤20221，根据输出图像每行像素的起始传输位置与每行像素中待传输的像素个数，得到输出图像每行像素的结束传输位置。

子步骤20222，基于输出图像的总行数、每行像素的起始传输位置与结束传输位置，生成时序控制信号包括的数据使能信号，其中在输出图像每行像素的起始传输位置与结束传输位置之间，数据使能信号处于有效电平。

具体而言，子步骤20221与子步骤20222用于生成数据使能信号Vde，Vde信号表示每行像素中传输像素数据的时间，分辨率参数中与数据使能信号Vde相关的参数包括：输出图像的总行数Vact1、输出图像每行像素的起始传输位置Hstartp以及输出图像每行像素中待传输的像素个数Hactp，其中输出图像一般包括多帧图像，本实施例以及之后的实施例中均以其中一帧图像为例进行说明。

请参考图4，以输出图像中任意一行的像素数据为例，该行像素数据的像素个数为Hpixel，基于该行像素数据的起始传输位置Hstartp与该行像素中待传输的像素个数Hactp，便可以得到该行像素数据的结束传输位置Hstartp+Hactp，从而能够得到该行像素数据中待传输的像素数据为像素Hstartp至像素Hstartp+Hactp；生成Vde信号时，在该行的像素数据中不传输像素数据的期间，设置Vde信号为无效电平，在该行的像素数据中需要传输像素数据的期间，将Vde信号为有效电平，图4中以低电平作为无效电平、高电平为有效电平，因此，在输出图像中每行的像素数据中，其对应Vde信号在像素1至像素Hstartp之间为低电平、在像素Hstartp至像素Hstartp+Hactp之间为高电平、在像素Hstartp+Hactp至像素Hpixel之间为低电平。

在一个例子中，可以采用计数器Count1来控制产生Vde信号，计数器Count1为循环计数器，其计数周期为一行像素数据的像素个数Hpixel，在无需传输数据时计数器Count1计数值为0，在开始传输数据时计数器Count1从0开始计数，从输出图像的第一行像素开始，每经过一个像素数据，计数器Count1的计数值加1，直至计数到Hpixel，计数器Count1在计数值从1到Hstartp之间，将Vde信号拉到低电平；在计数值从Hstartp到Hstartp+Hactp之间，将Vde信号拉到高电平；在计数值从Hstartp+Hactp到Hpixel之间，将Vde信号拉到低电平。

然后计数器Count1的计数值回到1重新开始对第二行的像素数据进行计数，并重复上述过程，直至该帧输出图像全部行的像素数据均完成计数，从而得到该帧输出图像所对应的Vde信号。

子步骤20223，根据第一时钟个数、第二时钟个数、第三时钟个数以及每行像素每行像素的总数，确定每行像素内有效数据对应的时钟。

子步骤20224，基于输出图像每行像素内有效数据所对应的时钟，生成时序控制信号包括的行同步信号；其中，在输出图像每行像素的有效数据所对应的时钟内，行同步信号处于有效电平。

具体而言，子步骤20223与子步骤20224用于生成行同步信号Hsync，Hsync信号用于传输输出图像每行的有效数据，分辨率参数中与Hsync信号相关的参数包括：输出图像每行像素内有效数据占用的第一时钟个数Hsyn、每行像素内有效数据之前的无效数据占用的第二时钟个数Hfp、每行像素内有效数据之后的无效数据占用的第三时钟个数Hbp以及输出图像每行像素的总数Hpixel。

请参考图5，行同步信号Hsync是以行为周期的周期信号，每个周期内会持续一段时间的有效电平，其他时间均为无效电平。下面以输出图像中任意一行的像素数据为例，该行像素数据的像素总数为Hpixel，基于该行像素中有效数据占用的时钟个数Hsyn(即第一时钟个数)，该行像素内有效数据之前的无效数据占用的时钟个数Hfp(即第二时钟个数)、该行像素内有效数据之后的无效数据占用的时钟个数Hbp(即第三时钟个数)，得到该行像素内有效数据对应的时钟，即时钟Hfp至时钟Hfp+Hsyn；生成Hsync信号时，在该行像素的有效数据对应的时钟Hfp至时钟Hfp+Hsyn之间，设置Hsync信号为有效电平，在该行像素的无效数据对应的时钟1至时钟hfp之间以及时钟Hfp+Hsyn至时钟Hpixel之间，设置Hsync信号为无效电平。图5中以低电平作为无效电平、高电平为有效电平，因此，在输出图像每行的像素数据中，在输出图像每行像素内有效数据对应的时钟Hfp至时钟Hfp+Hsyn之间，Hsync信号为高电平；在输出图像每行像素内无效数据对应的时钟1至时钟hfp之间以及时钟Hfp+Hsyn至时钟Hpixel之间，Hsync信号为低电平。

在一个例子中，可以采用计数器Count2来控制产生Hsync信号，计数器Count2为循环计数器，其计数周期为输出图像一行像素的总数Hpixel，计数器count2从0开始计数，每经过一个像素数据，计数器Count2的计数值加1，直至计数到Hpixel，计数器Count1在计数值从1到Hfp之间，将Hsync信号拉到低电平；在计数值从Hfp到Hfp+Hsyn之间，将Hsync信号拉到高电平；在计数值从Hfp+Hsyn到Hpixel之间，将Hsync信号拉到低电平。

子步骤20225，根据第一行数、第二行数、第三行数以及输出图像的总行数，确定输出图像的每帧图像中的有效数据。

子步骤20226，基于每帧输出图像中的有效数据，生成时序控制信号包括的场同步信号；其中，在每帧输出图像的有效数据对应的时钟内，场同步信号处于有效电平。

具体而言，子步骤20225与子步骤20226用于生成Vsync信号，Vsync信号，Vsync信号表示每帧图像中传输像素的行数，分辨率参数中与Vsync信号相关的参数包括：输出图像的总行数Vline、输出图像中有效数据占用的第一行数Vsyncl、输出图像中有效数据之前的无效数据占用的第二行数Vfl以及输出图像中有效数据之后的无效数据占用的第三行数Vbl。

请参考图6，Vsync信号是以帧为周期的周期信号，每个周期内会持续几行的时间为有效电平，其他时间均为无效电平。下面以输出图像中任意一帧的图像为例，该帧输出图像中像素的总行数为Vline，每行像素数据的像素总数为Hpixel，基于输出图像中有效数据占用的行数Vsyncl(即第一行数)、输出图像中有效数据之前的无效数据占用的行数Vfl(即第二行数)以及输出图像中有效数据之后的无效数据占用的行数Vbl(即第三行数)，确定该帧图像中的有效数据，即行Vf1至行Vfl+Vsyncl；每行像素数据的像素总数为Hpixel，在生成Vsync信号时，有效数据占用的行Vf1至行Vfl+Vsyncl包含的像素所对应的时钟为有效电平，有效数据占用的行1至行Vf1以及行Vfl+Vsyncl至行Vline包含的像素所对应的时钟为无效电平。图6中以低电平作为无效电平、高电平为有效电平，因此，在每一帧输出图像中，该帧输出图像内有效数据占用的行Vf1至行Vfl+Vsyncl之间，Vsync信号为高电平；无效数据占用的行1至行Vf1之间以及行Vfl+Vsyncl至行Vline之间，Vsync信号为低电平。

在一个例子中，可以采用计数器Count3来控制产生Vsync信号，计数器Count3为循环计数器，其计数周期为一帧输出图像像素的总数Vline*Hpixel，计数器count3从0开始计数，每经过一个像素数据，计数器Count3的计数值加1，直至计数到Vline*Hpixel，计数器Count1在计数值从1到Vf1*Hpixel之间，将Vsync信号拉到低电平，在此期间不传输数据；在计数值从Vf1*Hpixel到(Vfl+Vsyncl)*Hpixel之间，将Hsync信号拉到高电平，在此期间进行数据的传输；在计数值从(Vfl+Vsyncl)*Hpixel到Vline*Hpixel之间，将Vsync信号拉到低电平，在此期间不传输数据。

需要说明的是，本实施例中以时序控制信号同时包括：数据使能信号DE、行同步信号Hsync以及场同步信号Vsync为例，若显示设备仅需数据使能信号DE，则也可以生成仅包括数据使能信号DE的时序控制信号。

步骤203，在数据使能信号处于有效电平时，对存储的像素数据进行读取并输出。

具体而言，基准时钟频率决定了图像传输过程中的像素时钟，输出分辨率越高，像素时钟的频率也越高，在一行内，像素时钟的个数与输出分辨率中像素的个数相等，举例来说输出分辨率为1024×768，一行有1024个像素，则在一行中像素时钟的个数也是1024个。例如，基准时钟频率可以采用源图像数据同样的时钟频率，此时输出图像的刷新率与源图像的刷新率相同。

在对像素数据进行读取时，FPGA芯片可以将源图像的时钟频率作为基准时钟频率，然后基于Vde信号从缓存的像素数据中进行数据读取，在Vde信号处于有效电平时，从缓存中进行像素数据的读取并输出，在Vde信号处于无效电平时，不进行像素数据的读取。

下面结合图7对本实施例中的图像处理方法进行详细说明，其中输入的源图像数据为串行数据，输出分辨率为1920×1080。

FPGA芯片通过数据输入接口接收源图像数据，将源图像数据进行串并转换，并将并行的源图像数据转换为24位的RGB格式的RGB数据，随后对RGB数据进行缓存，可以利用两个存储单元采用乒乓处理的方式对每帧数据进行存取处理，两个存储单元例如为FIFOA与FIFOB，设置每个FIFO的宽度为24位，深度为一行像素的总数1920，在对一帧图像数据进行缓存时，FIFOA用来缓存第一行的数据、FIFOB用来缓存第二行的数据，FIFOA用来缓存第三行的数据，FIFOB用来缓存第四行的数据，直至完成了一帧数据的缓存。

FPGA芯片将通过参数输入接口接收到的通讯协议参数进行解析，得到分辨率参数，具体为：Hfp＝88，Hsyn＝44，Hbp＝148，Hactp＝1920，Hpixel＝2200，Vfl＝4，Vsyncl＝5，Vbl＝36，Vactl＝1080，Vline＝1125。随后，FPGA芯片基于分辨率参数生成时序控制信号，时序控制信号包括：数据使能信号DE、行同步信号Hsync以及场同步信号Vsync。

Vde信号由计数器Count1来控制产生，计数器Count1是循环计数器，计数器Count1的计数周期为一行像素数据所有的RGB像素的个数2200。计数器Count1在无需传输数据时计数值为0，在开始传输数据时计数器Count1从0开始计数，从输出图像的第一行像素开始，计数器Count1的计数值加1，直至计数到2200就会回到1，然后重复该过程，直至完成一帧图像的计数。计数器Count1在计数值为1到132之间，将Vde信号拉到低电平，在此期间不传输RGB数据；在计数值为132到2052之间，将Vde信号拉到高电平，在此期间传输RGB数据；在计数值为2052到2200之间，将Vde信号拉到低电平，在此期间不传输RGB数据。

Hsync信号由计数器Count2来控制产生，计数器Count2是循环计数器，计数器Count2的计数周期是2200个时钟。计数器count2从0开始计数，每经过一个RGB数据，计数器Count2的计数值加1，直至计数到2200就会回到1，然后重复该过程，直至完成一帧图像的计数。计数器Count2在计数值为1到88之间，将Hsync信号拉到低电平；在计数值为88到132之间，将Hsync信号拉到高电平；在计数值为132到2200之间，将Hsync信号拉到低电平。

Vsync信号由计数器Count3来控制产生，计数器Count3是循环计数器，计数器Count3的计数周期为Vline*Hpixel＝2475000个时钟。计数器count3从0开始计数，每经过一个RGB数据，计数器Count3的计数值加1，直至计数到2475000就会回到1，然后重复该过程，直至完成一帧图像的计数。计数器Count2在计数值为1到8800之间，将Vsync信号拉到低电平；在计数值为8800到19800之间，将Vsync信号拉到高电平；在计数值为19800到2475000之间，将Vsync信号拉到低电平。

本发明第三实施例涉及一种图像处理方法，第三实施例相对于第一实施例来说，主要改进之处在于：本实施例中，还能够对输出图像的刷新率进行配置。

请参考图8，为本实施例的图像处理方法的具体流程图。

步骤301，将接收到的源图像数据转换为像素数据进行存储。与第一实施方式中的步骤101大致相同，在此不再赘述。

步骤302，根据用于配置输出分辨率的通信协议参数，生成与输出分辨率对应的时序控制信号。与第一实施方式中的步骤102大致相同，在此不再赘述。

步骤303，根据接收到用于配置输出刷新率的刷新率参数，得到目标时钟频率。

具体而言，刷新率参数用于配置FPGA芯片输出图像的输出刷新率，刷新率参数包括：源图像数据的时钟频率DCLK_IN、源图像数据的刷新率Refreshrate_IN以及配置的输出刷新率Refreshrate_OUT，然后根据该刷新率参数，便能够得到一个目标时钟频率。在一个例子中，刷新率参数同样可以设置在通讯协议参数中，从而能够从通讯协议参数中解析出刷新率参数。

本实施例中，目标时钟频率的计算公式为：

目标时钟频率DCLK＝(Refreshrate_OUT/Refreshrate_IN)*DCLK_IN。

步骤304，基于目标时钟频率与时序控制信号，对存储的像素数据进行读取并输出。

具体而言，FPGA芯片将在步骤303中计算出的目标时钟频率作为基准时钟频率，按照时序控制信号从缓存的像素数据中进行数据读取输出。

本实施例相对于第二实施例来说，能够根据接收到的刷新率参数，得到一个目标时钟频率，然后对像素数据进行读取时，将该目标时钟频率作为基准时钟频率，使得输出图像的刷新率为配置的输出刷新率，即能够输出图像的刷新率进行配置，不再局限于输入的源图像数据的刷新率，进一步增强了图像处理时的灵活性与适用范围。

本发明第四实施方式涉及一种图像处理装置，应用于FPGA芯片，请参考图9，图像处理装置包括：依次连接数据获取模块1、信号生成模块2以及数据输出模块3，图像处理装置设置在FPGA芯片100中，FPGA芯片100连接于协议转换芯片200，协议转换芯片200连接于显示设备300。

其中，FPGA芯片100与协议转换芯片200可以布置在一块电路板上，FPGA芯片100为采用数字视频输出DVO协议的芯片，FPGA芯片100用于对输入的源图像数据进行处理，得到满足分辨率需求的输出图像，协议转换芯片200则用于将该输出图像转换为预设的协议类型(例如为HDMI/DP等协议)的图像数据，并发送到显示设备300进行显示。

数据获取模块1用于将接收到的源图像数据转换为像素数据进行存储。

在一个例子中，请参考图10，数据获取模块1包括数据接收模块11、格式转换模块12以及数据存储模块13。

数据接收模块11用于通过电路板的数据输入接口接收源图像数据，并对输入的源图像数据进行采样，若源图像数据为串行数据，则再对源图像数据进行串并转换，将该源图像数据转换为并行数据。

格式转换模块12用于将并行的源图像数据转换为像素数据，其中，像素数据的格式由显示设备所连接的电路板上的数字视频输出接口(即DVO接口)的类型决定，即，源图像数据转换得到的像素数据的格式与显示设备的格式匹配，从而能够后续在显示设备中进行显示，像素数据格式例如为RGB格式、YUV格式等。

数据存储模块13用于将得到的像素数据进行存储，例如像素数据缓存在FPGA芯片的随机存取存储器RAM中，然不限于此，也可以存储在FPGA芯片的其他存储器中。

信号生成模块2用于根据用于配置输出分辨率的通信协议参数，生成与输出分辨率对应的时序控制信号。

数据输出模块3用于基于时序控制信号对存储的像素数据进行读取并输出。

由于第一实施例与本实施例相互对应，因此本实施例可与第一实施例互相配合实施。第一实施例中提到的相关技术细节在本实施例中依然有效，在第一实施例中所能达到的技术效果在本实施例中也同样可以实现，为了减少重复，这里不再赘述。相应地，本实施例中提到的相关技术细节也可应用在第一实施例中。

本实施例中，在接收到源图像数据后，将源图像数据转换为像素数据进行存储，然后根据用于配置输出分辨率的通信协议参数，生成与输出分辨率对应的时序控制信号，再基于时序控制信号对存储的像素数据进行读取并输出；即在对接收到的源图像数据进行处理时，能够基于通信协议参数，生成与配置的输出分辨率对应的时序控制信号，然后再基于该时序控制信号读取像素数据，输出满足分辨率要求的图像，从而能够基于不同的分辨率需求输出不同的图像，不再局限于一种固定的分辨率，适用于多种不同分辨率的图像显示处理，灵活性、通用性以及实用性较好。

本发明的第五实施例涉及一种图像处理装置，第四实施例相对于第四实施例来说：请参考图11，信号生成模块2包括：相互连接的参数解析模块21与时序产生模块22。

参数解析模块21用于从接收到的通信协议参数中解析得到分辨率参数。具体的，参数解析模块21通过电路板上的参数输入接口发送来的通信协议参数后，从通信协议参数中解析出分辨率参数。

时序产生模块22用于基于分辨率参数，生成与输出分辨率对应的时序控制信号。具体的，分辨率参数决定了输出图像的输出分辨率，基于输出图像的分辨率，便能够生成与输出分辨率对应的时序控制信号，从而后续在基于该时序控制信号进行像素数据的读取与输出时，输出图像的分辨率便为设置的输出分辨率。

在一个例子中，时序控制信号包括：数据使能信号Vde、行同步信号Hsync以及场同步信号Vsync。

Vde信号表示每行像素中传输像素数据的时间，分辨率参数中与数据使能信号Vde相关的参数包括：输出图像的总行数、输出图像每行像素的起始传输位置以及输出图像每行像素中待传输的像素个数。

时序产生模块22用于根据输出图像每行像素的起始传输位置与每行像素中待传输的像素个数，得到输出图像每行像素的结束传输位置。

时序产生模块22用于基于输出图像的总行数、每行像素的起始传输位置与结束传输位置，生成时序控制信号包括的数据使能信号，其中在输出图像每行像素的起始传输位置与结束传输位置之间，数据使能信号处于有效电平。

Hsync信号用于传输输出图像每行的有效数据，分辨率参数中与Hsync信号相关的参数包括：输出图像每行像素内有效数据占用的第一时钟个数、每行像素内有效数据之前的无效数据占用的第二时钟个数、每行像素内有效数据之后的无效数据占用的第三时钟个数以及输出图像每行像素内有效数据的总数。

时序产生模块22用于根据第一时钟个数、第二时钟个数、第三时钟个数以及每行像素内待传输数据的总数，确定每行像素内有效数据对应的时钟。

时序产生模块22用于基于输出图像每行像素内有效数据所对应的时钟，生成时序控制信号包括的行同步信号；其中，在输出图像每行像素的有效数据所对应的时钟内，行同步信号处于有效电平。

Vsync信号表示每帧图像中传输像素的行数，分辨率参数中与Vsync信号相关的参数包括：输出图像的总行数、输出图像中有效数据占用的第一行数、输出图像中有效数据之前的无效数据占用的第二行数以及输出图像中有效数据之后的无效数据占用的第三行数。

时序产生模块22用于根据第一行数、第二行数、第三行数以及输出图像的总行数，确定输出图像的每帧图像中的有效数据。

时序产生模块22用于基于每帧输出图像中的有效数据，生成时序控制信号包括的场同步信号；其中，在每帧输出图像的有效数据对应的时钟内，场同步信号处于有效电平。

数据输出模块3用于在数据使能信号处于有效电平时，对存储的像素数据进行读取并输出。

由于第二实施例与本实施例相互对应，因此本实施例可与第二实施例互相配合实施。第二实施例中提到的相关技术细节在本实施例中依然有效，在第二实施例中所能达到的技术效果在本实施例中也同样可以实现，为了减少重复，这里不再赘述。相应地，本实施例中提到的相关技术细节也可应用在第二实施例中。

本发明第六实施例涉及一种图像处理装置，第六实施例相对于第五实施例来说，主要改进之处在于：还能够对输出图像的刷新率进行配置。

本实施例中，请参考图11，参数解析模块21用于从通信协议参数中解析用于配置输出刷新率的得到刷新率参数，并根据刷新率参数，得到目标时钟频率。具体的，通讯协议参数中还包括刷新率参数，参数解析模块21能够从通讯协议参数中解析出刷新率参数；刷新率参数用于配置FPGA芯片输出图像的输出刷新率，刷新率参数包括：源图像数据的时钟频率DCLK_IN、源图像数据的刷新率Refreshrate_IN以及配置的输出刷新率Refreshrate_OUT，然后根据该刷新率参数，便能够得到一个目标时钟频率。

本实施例中，目标时钟频率的计算公式为：

目标时钟频率DCLK＝(Refreshrate_OUT/Refreshrate_IN)*DCLK_IN。

数据输出模块22用于基于目标时钟频率与时序控制信号，对存储的像素数据进行读取并输出。具体的，数据输出模块22将计算得到的目标时钟频率作为基准时钟频率，按照时序控制信号从缓存的像素数据中进行数据读取输出。

由于第三实施例与本实施例相互对应，因此本实施例可与第三实施例互相配合实施。第三实施例中提到的相关技术细节在本实施例中依然有效，在第三实施例中所能达到的技术效果在本实施例中也同样可以实现，为了减少重复，这里不再赘述。相应地，本实施例中提到的相关技术细节也可应用在第三实施例中。

本实施例相对于第五实施例来说，能够根据接收到的刷新率参数，得到一个目标时钟频率，然后对像素数据进行读取时，将该目标时钟频率作为基准时钟频率，使得输出图像的刷新率为配置的输出刷新率，即能够输出图像的刷新率进行配置，不再局限于输入的源图像数据的刷新率，进一步增强了图像处理时的灵活性与适用范围。

本发明第七实施例涉及一种图像处理芯片，包括第四至第六实施例中的图像处理装置，图像处理芯片可以为上述的FPGA芯片，即该图像处理芯片能够执行第一至第三实施例中的图像处理方法。

本发明第八实施例涉及一种图像处理设备，请参考图9，图像处理设备包括第七实施例中图像处理芯片(即FPGA芯片100)与协议转换芯片200，协议转换芯片200连接于显示设备300。其中，图像处理设备例如为用于进行图像处理的电脑。

图像处理器芯片100用于输出时序控制信号与图像数据至协议转换芯片。

协议转换芯片200用于将接收到的图像数据转换为预设协议的图像数据，并基于时序控制信号将预设协议的图像数据发送到显示设备300。

具体的，FPGA芯片100与协议转换芯片200可以布置在一块电路板上，FPGA芯片100为采用数字视频输出DVO协议的芯片，FPGA芯片100用于对输入的源图像数据进行处理，得到满足分辨率需求的输出图像，协议转换芯片200则用于将该输出图像转换为预设的协议类型(例如为HDMI/DP等协议)的图像数据，并发送到显示设备300进行显示。

以上已详细描述了本发明的较佳实施例，但应理解到，若需要，能修改实施例的方面来采用各种专利、申请和出版物的方面、特征和构思来提供另外的实施例。

考虑到上文的详细描述，能对实施例做出这些和其它变化。一般而言，在权利要求中，所用的术语不应被认为限制在说明书和权利要求中公开的具体实施例，而是应被理解为包括所有可能的实施例连同这些权利要求所享有的全部等同范围。

Claims (16)

1.一种图像处理方法，其特征在于，包括：

将接收到的源图像数据转换为像素数据进行存储；

根据用于配置输出分辨率的通信协议参数，生成与所述输出分辨率对应的时序控制信号；

基于所述时序控制信号对存储的所述像素数据进行读取并输出。

2.根据权利要求1所述的图像处理方法，其特征在于，所述根据用于配置输出分辨率的通信协议参数，生成与所述输出分辨率对应的时序控制信号，包括：

从接收到的所述通信协议参数中解析得到分辨率参数；

基于所述分辨率参数，生成与所述输出分辨率对应的时序控制信号。

3.根据权利要求1所述的图像处理方法，其特征在于，所述基于所述时序控制信号对存储的所述像素数据进行读取并输出之前，还包括：

根据接收到用于配置输出刷新率的刷新率参数，得到目标时钟频率；

所述基于所述时序控制信号对存储的所述像素数据进行读取并输出，包括：

基于所述目标时钟频率与所述时序控制信号，对存储的所述像素数据进行读取并输出。

4.根据权利要求2所述的图像处理方法，其特征在于，所述分辨率参数包括：输出图像的总行数、输出图像每行像素的起始传输位置以及输出图像每行像素中待传输的像素个数；

所述基于所述分辨率参数，生成与所述输出分辨率对应的时序控制信号，包括：

根据输出图像每行像素的起始传输位置与每行像素中待传输的像素个数，得到输出图像每行像素的结束传输位置；

基于输出图像的总行数、每行像素的起始传输位置与结束传输位置，生成所述时序控制信号包括的数据使能信号，其中在输出图像每行像素的起始传输位置与结束传输位置之间，所述数据使能信号处于有效电平；

所述基于所述时序控制信号对存储的所述像素数据进行读取并输出，包括：

在所述数据使能信号处于有效电平时，对存储的所述像素数据进行读取并输出。

5.根据权利要求4所述的图像处理方法，其特征在于，所述分辨率参数包括：输出图像每行像素内有效数据占用的第一时钟个数、每行像素内有效数据之前的无效数据占用的第二时钟个数、每行像素内有效数据之后的无效数据占用的第三时钟个数以及输出图像每行像素的总数；

所述基于所述分辨率参数，生成与所述输出分辨率对应的时序控制信号，包括：

根据所述第一时钟个数、所述第二时钟个数、所述第三时钟个数以及每行像素每行像素的总数，确定每行像素内有效数据对应的时钟；

基于输出图像每行像素内有效数据所对应的时钟，生成所述时序控制信号包括的行同步信号；其中，在输出图像每行像素的有效数据所对应的时钟内，所述行同步信号处于有效电平。

6.根据权利要求4所述的图像处理方法，其特征在于，所述分辨率参数包括：输出图像的总行数、输出图像中有效数据占用的第一行数、输出图像中有效数据之前的无效数据占用的第二行数以及输出图像中有效数据之后的无效数据占用的第三行数；

所述基于所述分辨率参数，生成与所述输出分辨率对应的时序控制信号，包括：

根据所述第一行数、所述第二行数、所述第三行数以及输出图像的总行数，确定输出图像的每帧图像中的有效数据；

基于每帧输出图像中的有效数据，生成所述时序控制信号包括的场同步信号；其中，在每帧输出图像的有效数据对应的时钟内，所述场同步信号处于有效电平。

7.根据权利要求3所述的图像处理方法，其特征在于，所述刷新率参数包括：所述源图像数据的时钟频率、所述源图像数据的刷新率以及配置的输出刷新率。

8.一种图像处理装置，其特征在于，包括：

数据获取模块，用于将接收到的源图像数据转换为像素数据进行存储；

信号生成模块，用于根据用于配置输出分辨率的通信协议参数，生成与所述输出分辨率对应的时序控制信号；

数据输出模块，用于基于所述时序控制信号对存储的所述像素数据进行读取并输出。

9.根据权利要求8所述的图像处理装置，其特征在于，所述信号生成模块包括：

参数解析模块，用于从接收到的所述通信协议参数中解析得到分辨率参数；

时序产生模块，用于基于所述分辨率参数，生成与所述输出分辨率对应的时序控制信号。

10.根据权利要求9所述的图像处理装置，其特征在于，

所述参数解析模块用于从所述通信协议参数中解析用于配置输出刷新率的得到刷新率参数，并根据所述刷新率参数，得到目标时钟频率；

所述数据输出模块用于基于所述目标时钟频率与所述时序控制信号，对存储的所述像素数据进行读取并输出。

11.根据权利要求9所述的图像处理装置，其特征在于，所述分辨率参数包括：输出图像的总行数、输出图像每行像素的起始传输位置以及输出图像每行像素中待传输的像素个数；

所述时序产生模块用于根据输出图像每行像素的起始传输位置与每行像素中待传输的像素个数，得到输出图像每行像素的结束传输位置；

所述时序产生模块用于基于输出图像的总行数、每行像素的起始传输位置与结束传输位置，生成所述时序控制信号包括的数据使能信号，其中在输出图像每行像素的起始传输位置与结束传输位置之间，所述数据使能信号处于有效电平；

所述数据输出模块用于在所述数据使能信号处于有效电平时，对存储的所述像素数据进行读取并输出。

12.根据权利要求11所述的图像处理装置，其特征在于，所述分辨率参数包括：输出图像每行像素内有效数据占用的第一时钟个数、每行像素内有效数据之前的无效数据占用的第二时钟个数、每行像素内有效数据之后的无效数据占用的第三时钟个数以及输出图像每行像素内有效数据的总数；

所述时序产生模块用于根据所述第一时钟个数、所述第二时钟个数、所述第三时钟个数以及每行像素内待传输数据的总数，确定每行像素内有效数据对应的时钟；

所述时序产生模块用于基于输出图像每行像素内有效数据所对应的时钟，生成所述时序控制信号包括的行同步信号；其中，在输出图像每行像素的有效数据所对应的时钟内，所述行同步信号处于有效电平。

13.根据权利要求11所述的图像处理装置，其特征在于，所述分辨率参数包括：输出图像的总行数、输出图像中有效数据占用的第一行数、输出图像中有效数据之前的无效数据占用的第二行数以及输出图像中有效数据之后的无效数据占用的第三行数；

所述时序产生模块用于根据所述第一行数、所述第二行数、所述第三行数以及输出图像的总行数，确定输出图像的每帧图像中的有效数据；

所述时序产生模块用于基于每帧输出图像中的有效数据，生成所述时序控制信号包括的场同步信号；其中，在每帧输出图像的有效数据对应的时钟内，所述场同步信号处于有效电平。

14.根据权利要求10所述的图像处理装置，其特征在于，所述刷新率参数包括：所述源图像数据的时钟频率、所述源图像数据的刷新率以及配置的输出刷新率。

15.一种图像处理芯片，其特征在于，包括：权利要求8至14中任一项所述的图像处理装置。

16.一种图像处理设备，其特征在于，包括：权利要求15所述的图像处理芯片与协议转换芯片；

所述图像处理器芯片用于输出时序控制信号与图像数据至所述协议转换芯片；

所述协议转换芯片用于将接收到的所述图像数据转换为预设协议的图像数据，并基于所述时序控制信号将所述预设协议的图像数据发送到显示设备。

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