CN113286151B - 一种硬件编码器流水电路 - Google Patents
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Abstract
本公开涉及一种硬件编码器流水电路，包括：分像素估计单元，用于对编码树单元进行分像素搜索；帧内模式预决策单元，用于对帧内模式进行快速预选；支持最大编码树单元的四叉树QT模式决策单元；支持最大编码树单元的二叉树BT和扩展四叉树EQT模式决策单元；去块效应单元，用于编码树单元处理后输出结果到DDR内存；所述分像素估计单元依次与所述支持最大编码树单元的四叉树QT模式决策单元、所述支持最大编码树单元的二叉树BT和扩展四叉树EQT模式决策单元以及所述去块效应单元相连接；所述帧内模式预决策单元与所述支持最大编码树单元的四叉树QT模式决策单元相连接。
Description
技术领域
本公开涉及硬件编码技术领域，更为具体来说，本公开涉及一种硬件编码器流水电路。
背景技术
不断优化的视频编码标准有助于进一步提升视频图像的压缩效率，减少视频图像存储和网络传输成本代价，包括最新的AVS3、AV1、H.266等视频编码标准。但是，这些新的视频编码标准采用了更大的处理单元、更多的候选模式以及更高的数据依赖。这意味着新标准也具有比以往标准更高的处理复杂度，即处理视频压缩时间更长，所需要的资源更多以及产生更高的并行设计难度。特别的，在AVS3视频编码标准中，对编码树单元CTU(CodingTree Unit)除了支持传统的四叉树QT划分之外，还支持二叉树BT划分以及扩展四叉树EQT划分方式。以最大尺寸为128x128的CTU为例，QT/BT/EQT的划分组合如图1所示。在编码器处理过程中，需要通过模式决策在各个尺寸（比如128x128、64x64等）的QT/BT/EQT中选择最优的划分结果。显然，相对于AVS2等上一代编码器（只有QT划分），AVS3标准对高性能硬件视频编码器设计提出了更高的挑战。
AVS3标准是目前最新一代我国自主研发的面向超高清的视频编码标准，目前暂无公开的硬件编码器设计方面相关方案。不过，上一代AVS2或国际标准H.265硬件编码器通常采用基于CTU级流水技术，其中与模块决策模块MD(Mode Decision)相关的CTU级关系如图2所示。图中MD仅支持QT模式划分决策处理。
如图2所示，传统的CTU级硬件MD模块电路仅支持QT的决策，即一方面不支持对BT/EQT的决策处理。另一方面，如果直接将BT/EQT的处理过程继续融合在QT的MD过程中，采用一级MD流水方式处理，这将导致整个MD处理过程过于复杂，这意味着按照传统AVS3类似的设计方法，不仅在相同的流水时间内难以处理QT/BT/EQT决策过程，而且也可能会导致由于更多工具舍弃而产生的性能损失，难以实现对面积、速度和编码器模式决策性能设计平衡。
除了MD模块本身在QT/BT/EQT处理时会面临挑战之外，在AVS2硬件编码器设计中，帧间SKIP模式是单独一级流水电路处理，需要将所有QT的插值像素结果传递给MD。虽然能够节省MD内部插值处理的时间，但由于AVS3中QT/BT/EQT以及更多的尺寸组合，导致需要大量的不同类型的SKIP插值像素。这意味着SKIP单独流水级这种做法会导致中间存储过大，显然这需要更多的传输代价。
发明内容
针对技术背景指出的现有技术中存在的缺点，本发明克服了现有技术中的以上列举的缺点，提出了两级CTU模式决策流水电路结构。
本公开提供了一种硬件编码器流水电路，包括：
分像素估计单元，用于对编码树单元进行分像素搜索；
帧内模式预决策单元，用于对帧内模式进行快速预选；
支持最大编码树单元的四叉树QT模式决策单元；
支持最大编码树单元的二叉树BT和扩展四叉树EQT模式决策单元；
去块效应单元，用于编码树单元处理后输出结果到DDR内存；
所述分像素估计单元依次与所述支持最大编码树单元的四叉树QT模式决策单元、所述支持最大编码树单元的二叉树BT和扩展四叉树EQT模式决策单元以及所述去块效应单元相连接；
所述帧内模式预决策单元与所述支持最大编码树单元的四叉树QT模式决策单元相连接。
进一步，所述支持最大编码树单元的四叉树QT模式决策单元内部包括：
用于获取编码树单元的skip参考像素的skip单元。
进一步，所述支持最大编码树单元的二叉树BT和扩展四叉树EQT模式决策单元内部包括：
用于获取编码树单元的skip参考像素的skip单元。
进一步，还包括：
模式决策划分单元，用于对当前编码树单元CTU所有尺寸决策完的最优划分模式，对所有最终的划分尺寸，按照真实的周边参考像素进行帧内编码。
为了解决上述技术问题，本公开还提供了一种硬件编码器流水电路，包括：
分像素估计单元，用于对编码树单元进行分像素搜索；
帧内模式预决策单元，用于对帧内模式进行快速预选；
支持最大编码树单元的四叉树QT模式决策单元；
支持最大编码树单元的二叉树BT和扩展四叉树EQT模式决策单元；
去块效应单元，用于编码树单元处理后输出结果到DDR内存；
所述分像素估计单元与所述支持最大编码树单元的四叉树QT模式决策单元相连接；
所述帧内模式预决策单元与支持最大编码树单元的二叉树BT和扩展四叉树EQT模式决策单元相连接；
所述支持最大编码树单元的四叉树QT模式决策单元与所述支持最大编码树单元的二叉树BT和扩展四叉树EQT模式决策单元并行与所述去块效应单元相连接。
进一步，还包括：
比较单元，用于比较分析所述支持最大编码树单元的四叉树QT模式决策单元与所述支持最大编码树单元的二叉树BT和扩展四叉树EQT模式决策单元的决策结果，择优输出；
所述比较单元位于所述支持最大编码树单元的四叉树QT模式决策单元与所述支持最大编码树单元的二叉树BT和扩展四叉树EQT模式决策单元与所述去块效应单元之间。
进一步，所述支持最大编码树单元的四叉树QT模式决策单元内部包括：
用于获取编码树单元的skip参考像素的skip单元。
进一步，所述支持最大编码树单元的二叉树BT和扩展四叉树EQT模式决策单元内部包括：
用于获取编码树单元的skip参考像素的skip单元。
本公开的有益效果为：
第一，不同于AVS2等上一代硬件编码器电路，为了AVS3硬件编码器中节省SKIP电路中间大量的存储代价，本公开将SKIP电路在模式内部决策实现。
第二，本公开提出将AVS3编码器中CTU级MD功能电路分为QT和BTEQT分别处理电路，并给出两种可能的实施方案，均可以降低AVS3中MD功能电路设计和实现难度，避免了难以在一级CTU MD流水中集中处理QT/BT/EQT的困难。
附图说明
图1示出了AVS3中CTU的QT/BT/EQT划分模式的示意图；
图2示出了AVS2硬件编码器中MD模块相关流水关系的示意图；
图3示出了本公开的实施例1的结构示意图；
图4示出了本公开的实施例1的优选实施方式的结构示意图；
图5示出了本公开的实施例2的结构示意图。
具体实施方式
以下，将参照附图来描述本公开的实施例。但是应该理解，这些描述只是示例性的，而并非要限制本公开的范围。此外，在以下说明中，省略了对公知结构和技术的描述，以避免不必要地混淆本公开的概念。
在附图中示出了根据本公开实施例的各种结构示意图。这些图并非是按比例绘制的，其中为了清楚表达的目的，放大了某些细节，并且可能省略了某些细节。图中所示出的各种区域、层的形状以及它们之间的相对大小、位置关系仅是示例性的，实际中可能由于制造公差或技术限制而有所偏差，并且本领域技术人员根据实际所需可以另外设计具有不同形状、大小、相对位置的区域/层。
表1 关键模块功能说明
| 模块 | 英文全称 | 中文 | 主要功能 |
| SKIP | Skip | 帧间预测跳过模式 | 帧间预测跳过模式 |
| FME | Fractional pixel motion estimation | 分像素运动估计 | 对CTU进行分像素搜索 |
| PreIP | Pre-Intra Prediction | 帧内模式预决策单元 | 对帧内模式进行快速预选 |
| MD | Mode Decision | 模式决策 | 传统模式决策电路 |
| MD_QT | Mode Decisionfor Quad Tree | 支持最大CTU的四叉树QT模式决策 | 模式决策电路 |
| MD_BTEQT | Mode Decision for Binary Tree and Extended QT | 支持最大CTU的二叉树BT和扩展四叉树EQT模式决策 | 模式决策电路 |
| DBK | De-blocking | 去块效应 | 编码单元去块滤波后处理 |
实施例一：
如图3所示：
本公开提供了一种硬件编码器流水电路，包括：
分像素估计单元，用于对编码树单元进行分像素搜索；
帧内模式预决策单元，用于对帧内模式进行快速预选；
支持最大编码树单元的四叉树QT模式决策单元；
支持最大编码树单元的二叉树BT和扩展四叉树EQT模式决策单元；
去块效应单元，用于编码树单元处理后输出结果到DDR内存；
所述分像素估计单元依次与所述支持最大编码树单元的四叉树QT模式决策单元、所述支持最大编码树单元的二叉树BT和扩展四叉树EQT模式决策单元以及所述去块效应单元相连接；
所述帧内模式预决策单元与所述支持最大编码树单元的四叉树QT模式决策单元相连接。
进一步，所述支持最大编码树单元的四叉树QT模式决策单元内部包括：
用于获取编码树单元的skip参考像素的skip单元。
进一步，所述支持最大编码树单元的二叉树BT和扩展四叉树EQT模式决策单元内部包括：
用于获取编码树单元的skip参考像素的skip单元。
如图4所示，本申请的实施例一还可以做如下改进：
进一步，还包括：
模式决策划分单元，用于对当前编码树单元CTU所有尺寸决策完的最优划分模式，对所有最终的划分尺寸，按照真实的周边参考像素进行帧内编码。
本公开的有益效果为：
第一，不同于AVS2等上一代硬件编码器电路，为了AVS3硬件编码器中节省SKIP电路中间大量的存储代价，本公开将SKIP电路在模式内部决策实现。
第二，本公开提出将AVS3编码器中CTU级MD功能电路分为QT和BTEQT分别处理电路，并给出两种可能的实施方案，均可以降低AVS3中MD功能电路设计和实现难度，避免了难以在一级CTU MD流水中集中处理QT/BT/EQT的困难。
实施例二：
如图5所示，本公开还提供了一种硬件编码器流水电路，包括：
分像素估计单元，用于对编码树单元进行分像素搜索；
帧内模式预决策单元，用于对帧内模式进行快速预选；
支持最大编码树单元的四叉树QT模式决策单元；
支持最大编码树单元的二叉树BT和扩展四叉树EQT模式决策单元；
去块效应单元，用于编码树单元处理后输出结果到DDR内存；
所述分像素估计单元与所述支持最大编码树单元的四叉树QT模式决策单元相连接；
所述帧内模式预决策单元与支持最大编码树单元的二叉树BT和扩展四叉树EQT模式决策单元相连接；
所述支持最大编码树单元的四叉树QT模式决策单元与所述支持最大编码树单元的二叉树BT和扩展四叉树EQT模式决策单元并行与所述去块效应单元相连接。
进一步，还包括：
比较单元，用于比较分析所述支持最大编码树单元的四叉树QT模式决策单元与所述支持最大编码树单元的二叉树BT和扩展四叉树EQT模式决策单元的决策结果，择优输出；
所述比较单元位于所述支持最大编码树单元的四叉树QT模式决策单元与所述支持最大编码树单元的二叉树BT和扩展四叉树EQT模式决策单元与所述去块效应单元之间。
进一步，所述支持最大编码树单元的四叉树QT模式决策单元内部包括：
用于获取编码树单元的skip参考像素的skip单元。
进一步，所述支持最大编码树单元的二叉树BT和扩展四叉树EQT模式决策单元内部包括：
用于获取编码树单元的skip参考像素的skip单元。
首先，在上述两种方案中，本发明都将SKIP帧间预测模式在MD内部实现。
其次，在图3所示的MDQT和MD_BTEQT流水处理方案中，可以看到对于最大的CTU流水MD处理电路，分为两级MD流水处理，而不需要将所有候选划分模式集中在一级流水处理。不过，需要注意的是，由于在视频编码过程中，帧内模式决策过程需要依赖当前CTU单元左边和左上MD最终像素进行预测才能保证编解码一致。正常情况下，图中CTU1 MD的帧内预测需要等待CTU0的MD全部完成才能进行处理。然而，由于采用图3方案，CTU0和CTU1会处于两种不同的MD决策过程。即CTU0完成MD_QT后进入MD_BTEQT，而此时CTU1进入MD_QT，意味着导致CTU1无法获取CTU0最终的模式决策像素。同样的问题也存在于CTU2和CTU3之间。为了避免该问题，增加MDENC模块。在MD_BTEQT处理时，帧内预测可以参考左边和左上原始或部分重构像素，仅参考上方已经获取得到的模式决策像素即可。比如CTU3帧内预测仅参考CTU0的像素即可。当完成当前CTU决策后，使用MDENC模块对最优的划分结果，重整码流，实现符合编码标准的码流。虽然该做法会增加一部分面积，但由于采用MDENC策略重整编码结果，使得可以在MD_QT以及MD_BTEQT中采用更加灵活的算法，不必受限于编码标准帧内处理过程的依赖。
最后，不同于图示3所示的两级流水方案，图4中将MD_QT和MD_BTEQT处理电路并行处理，最后进行比较得到最优的模式决策结果。这种做法使得当前CTU可以参考周边左边和左上的真正模式决策像素，避免了图示3方案由于数据依赖采取折中措施产生的性能损失。不过，由于是并行处理，意味着需要将MD_QT和MD_BTEQT分别存储后才能进行比较。相对于图示3方案可以在处理过程中比较（仅需要一份最优结果），图示4方案会导致增加一倍的最终决策结果存储代价。
以上对本公开的实施例进行了描述。但是，这些实施例仅仅是为了说明的目的，而并非为了限制本公开的范围。本公开的范围由所附权利要求及其等价物限定。不脱离本公开的范围，本领域技术人员可以做出多种替代和修改，这些替代和修改都应落在本公开的范围之内。
Claims (8)
1.一种硬件编码器流水电路，其特征在于，包括：
分像素估计单元，用于对编码树单元进行分像素搜索；
帧内模式预决策单元，用于对帧内模式进行快速预选；
支持最大编码树单元的四叉树QT模式决策单元；
支持最大编码树单元的二叉树BT和扩展四叉树EQT模式决策单元；
去块效应单元，用于编码树单元处理后输出结果到DDR内存；
所述分像素估计单元依次与所述支持最大编码树单元的四叉树QT模式决策单元、所述支持最大编码树单元的二叉树BT和扩展四叉树EQT模式决策单元以及所述去块效应单元相连接；
所述帧内模式预决策单元与所述支持最大编码树单元的四叉树QT模式决策单元相连接。
2.根据权利要求1所述的电路，其特征在于，所述支持最大编码树单元的四叉树QT模式决策单元内部包括：
用于获取编码树单元的skip参考像素的skip单元。
3.根据权利要求1所述的电路，其特征在于，所述支持最大编码树单元的二叉树BT和扩展四叉树EQT模式决策单元内部包括：
用于获取编码树单元的skip参考像素的skip单元。
4.根据权利要求1~3任一项中所述的电路，其特征在于，还包括：
模式决策划分单元，用于对当前编码树单元CTU所有尺寸决策完的最优划分模式，对所有最终的划分尺寸，按照真实的周边参考像素进行帧内编码。
5.一种硬件编码器流水电路，其特征在于，包括：
分像素估计单元，用于对编码树单元进行分像素搜索；
帧内模式预决策单元，用于对帧内模式进行快速预选；
支持最大编码树单元的四叉树QT模式决策单元；
支持最大编码树单元的二叉树BT和扩展四叉树EQT模式决策单元；
去块效应单元，用于编码树单元处理后输出结果到DDR内存；
所述分像素估计单元与所述支持最大编码树单元的四叉树QT模式决策单元相连接；
所述帧内模式预决策单元与支持最大编码树单元的二叉树BT和扩展四叉树EQT模式决策单元相连接；
所述支持最大编码树单元的四叉树QT模式决策单元与所述支持最大编码树单元的二叉树BT和扩展四叉树EQT模式决策单元并行与所述去块效应单元相连接。
6.根据权利要求5所述的电路，其特征在于，还包括：
比较单元，用于比较分析所述支持最大编码树单元的四叉树QT模式决策单元与所述支持最大编码树单元的二叉树BT和扩展四叉树EQT模式决策单元的决策结果，择优输出；
所述比较单元位于所述支持最大编码树单元的四叉树QT模式决策单元与所述支持最大编码树单元的二叉树BT和扩展四叉树EQT模式决策单元与所述去块效应单元之间。
7.根据权利要求5所述的电路，其特征在于，所述支持最大编码树单元的四叉树QT模式决策单元内部包括：
用于获取编码树单元的skip参考像素的skip单元。
8.根据权利要求5所述的电路，其特征在于，所述支持最大编码树单元的二叉树BT和扩展四叉树EQT模式决策单元内部包括：
用于获取编码树单元的skip参考像素的skip单元。
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