CN113193870A

CN113193870A - 一种低功耗、低版图面积的sar adc

Info

Publication number: CN113193870A
Application number: CN202110428919.0A
Authority: CN
Inventors: 戈益坚
Original assignee: Jiangsu Vocational College of Information Technology
Current assignee: Jiangsu Vocational College of Information Technology
Priority date: 2021-04-21
Filing date: 2021-04-21
Publication date: 2021-07-30

Abstract

本发明公开了一种低功耗、低版图面积的SAR ADC，涉及模拟数字转换器领域，包括同步时序发生器以及依次相连的采样保持电路、新型电容DAC阵列、动态锁存比较器、SAR控制逻辑电路，SAR控制逻辑电路的控制端连接新型电容DAC阵列的MOS开关，用于切换开关状态，同步时序发生器用于给采样保持电路、动态锁存比较器和SAR控制逻辑电路提供时钟信号；在新型电容DAC阵列中，两个最低位电容采用dummy电容，且固定一个dummy电容连接共模电平，减少了该阵列的总电容，从而降低了整体版图面积，有效减少了由于共模点波动而产生的误差，提升了SAR ADC的精度。

Description

一种低功耗、低版图面积的SAR ADC

技术领域

本发明涉及模拟数字转换器领域，尤其是一种低功耗、低版图面积的SAR ADC。

背景技术

近年来，随着可穿戴式智能设备的飞速发展，越来越高的电子元器件密度和受到制约的电池体积对芯片的功耗控制要求越来越高。ADC作为采集模拟信号并转换为数字信号的关键模块，被广泛集成于可穿戴式智能产品的SoC内部，如何降低ADC芯片的功耗、节约ADC芯片的面积成为设计过程中非常重要的考虑因素。ADC根据转换方式的不同可分为四个类型：全并行型(Flash)ADC、流水线型(Pipeline)ADC、过采样型(Σ-△)ADC、逐次逼近型(SAR)ADC，这几种ADC分别有其各自的优缺点以及应用场景，在众多的ADC架构中，SAR ADC结构简单，芯片面积小，具有良好的数字工艺兼容性，因此越来越受到低功耗ADC设计者的青睐，本文基于SAR ADC架构，通过优化设计其内部核心模块，从而进一步降低芯片的功耗并可大大降低芯片版图面积。

发明内容

本发明人针对上述问题及技术需求，提出了一种低功耗、低版图面积的SAR ADC，本发明的技术方案如下：

一种低功耗、低版图面积的SAR ADC，包括同步时序发生器以及依次相连的采样保持电路、新型电容DAC阵列、动态锁存比较器、SAR控制逻辑电路，SAR控制逻辑电路的控制端连接新型电容DAC阵列的MOS开关，用于切换开关状态，同步时序发生器用于给采样保持电路、动态锁存比较器和SAR控制逻辑电路提供时钟信号；

在采样时钟阶段，差分模拟输入信号接入采样保持电路的输入端，经采样保持电路采样后将差分模拟输出信号传送给新型电容DAC阵列进行储存，在转换时钟阶段，动态锁存比较器在时钟信号的控制下依次对差分模拟输出信号的电压进行比较并输出比较结果，SAR控制逻辑电路输出转换结果，同时SAR控制逻辑电路根据比较结果实现对新型电容DAC阵列的电荷再分配。

其进一步的技术方案为，新型电容DAC阵列包括至少六个电容和六个MOS开关，分为上下两列设置，每列电容的容值按照C、C、2C顺序排列，两列电容的上极板经采样保持电路分别接入差分模拟输入信号，且还分别连接动态锁存比较器的两个输入端，令距离动态锁存比较器的反相输入端最远的电容作为第一低位电容，距离动态锁存比较器的同相输入端最远的电容作为第二低位电容，第一低位电容和第二低位电容均采用dummy电容，第一低位电容的下极板固定连接共模电平，其余电容的下极板对应连接MOS开关的共端，MOS开关的其余三个选择端分别对应连接参考电平、共模电平和地端，除了第一低位电容，其余电容经SAR控制逻辑电路的控制在三种不同的电平之间切换。

其进一步的技术方案为，当增加SAR ADC的转换位数时，电容和MOS开关也成对增加，电容的容值按照C、C、2C、4C……、2^n-3C顺序排列，其中n为转换位数，且n≤12。

其进一步的技术方案为，在采样阶段，所有电容的下极板连接共模电平，第一差分模拟输入信号V_IP经上列电容的上极板采样后连接动态锁存比较器的同相输入端，第二差分模拟输入信号V_IN经下列电容的上极板采样后连接动态锁存比较器的反相输入端，在动态锁存比较器的前n-1次比较过程中，若V_IP>V_IN，令距离动态锁存比较器的反相输入端最近的电容作为第一最高位电容，距离动态锁存比较器的同相输入端最近的电容作为第二最高位电容，则控制第二最高位电容对应的MOS开关使其接地端，控制第一最高位电容对应的MOS开关使其接参考电平，同时SAR控制逻辑电路输出MSB＝1，其中MSB表示输出的数字信号的最高位；反之，则第二最高位电容接参考电平，第一最高位电容接地端，同时SAR控制逻辑电路输出MSB＝0；

在最后一次比较时，若V_IP>V_IN，则控制第二最低位电容对应的MOS开关使其接地端，第一最低位电容保持不变，同时SAR控制逻辑电路输出LSB＝1，其中LSB表示输出的数字信号的最低位；反之，则第二最低位电容接参考电平，第一最低位电容保持不变，同时SAR控制逻辑电路输出LSB＝0。

其进一步的技术方案为，采样保持电路用于采集时域连续的差分模拟输入信号并转换为时域离散的差分模拟输出信号，包括自举电容、多个NMOS管和多个PMOS管；时钟信号分别接入由NMOS管和PMOS管组成的反相器后输出反相时钟信号，第一反相时钟信号连接第三NMOS管的栅极，第三NMOS管的源极接地，漏极分别连接自举电容的下极板、第四NMOS管和第七NMOS管的源极，自举电容的上极板分别连接第三PMOS管的漏极和第四PMOS管的源极，第三PMOS管的源极和第五NMOS管的栅极连接电源，第四PMOS管的漏极与第五NMOS管的漏极相连，且相连端还分别连接第三PMOS管和第四NMOS管的栅极，第四PMOS管的栅极与第四NMOS管的漏极相连，且相连端还连接第二反相时钟信号，第五NMOS管的源极连接第六NMOS管的漏极，第六NMOS管的栅极连接第一反相时钟信号或第二反相时钟信号、源极接地，第七NMOS管和第八NMOS管的栅极均连接第四NMOS管的栅极，第七NMOS管的漏极和第八NMOS管的源极作为采样保持电路的输入端接入差分模拟输入信号，第八NMOS管的漏极作为采样保持电路的输出端连接新型电容DAC阵列，输出差分模拟输出信号；

在采样阶段，第八NMOS管的栅源电压恒定为电源电压，从而使第八NMOS管的导通电阻保持不变，提高差分模拟输入信号的采样精度。

其进一步的技术方案为，动态锁存比较器包括预放大级部分和动态锁存比较级部分，预放大级部分的两个输入端作为动态锁存比较器的输入端分别连接差分模拟输出信号，预放大级部分的两个输出端分别连接动态锁存比较级部分的两个输入端，动态锁存比较级部分的两个输出端作为动态锁存比较器的输出端连接SAR控制逻辑电路的输入端；

预放大级部分用于放大差分模拟输出信号、降低比较器的失调电压，动态锁存比较级部分用于对差分模拟输出信号进行比较并输出比较结果至SAR控制逻辑电路。

其进一步的技术方案为，两个反相器结构相同，其中第一反相器包括第一NMOS管和第一PMOS管，第一NMOS管和第一PMOS管的栅极作为第一反相器的输入端连接时钟信号，第一NMOS管的源极接地，漏极与第一PMOS管的漏极相连，相连端作为第一反相器的输出端输出第一反相时钟信号。

其进一步的技术方案为，预放大级部分包括三个NMOS管和两个PMOS管，构成差分对称结构；在一侧结构中，第九NMOS管的栅极作为预放大级部分的一个输入端连接一个差分模拟输出信号，漏极作为预放大级部分的一个输出端还连接第五PMOS管的漏极，第五PMOS管和第十一NMOS管的栅极连接时钟信号，第五PMOS管的源极连接电源，第九NMOS管的源极连接第十一NMOS管的漏极、源极接地。

其进一步的技术方案为，动态锁存比较级部分包括四个NMOS管、四个PMOS管和两个反相器，构成差分对称结构；在一侧结构中，第六PMOS管的栅极作为动态锁存比较级部分的输入端连接预放大级部分的一个输出端，第六PMOS管的源极连接第七PMOS管的漏极，第六PMOS管的漏极通过第二反相器后作为动态锁存比较级部分的输出端输出比较电压作为比较结果，第六PMOS管的漏极还与第十二NMOS管的漏极相连，且相连端分别连接第十三NMOS管的漏极和A端，第十二NMOS管和第十三NMOS管的源极接地，第七PMOS管的源极连接电源，栅极与第十二NMOS管的栅极相连且相连端作为B端，第十三NMOS管的栅极连接反相时钟信号。

本发明的有益技术效果是：

本申请所设计的SAR ADC在前几次的比较过程中采用了VCM-based电容开关时序，而最后一次的比较过程采用了一种类单调电容开关时序，这样设计的优点是可以充分利用最低位的dummy电容，当转换位数为12位时，使得新型电容DAC阵列总电容为2048C，最高位电容为512C，而相同结构的VCM-based SAR电容阵列的总电容为4096C，最高位电容为1024C，从而大大降低了SAR ADC的整体版图面积，与此同时，由于在90％以上的转换时间采用了VCM-based的开关切换方式，使得动态锁存比较器的输入信号的共模电平在90％以上的时间保持稳定，有效减少了由于共模点波动而产生的误差，提升了SAR ADC的精度。

附图说明

图1是本申请提供的低功耗、低版图面积的SAR ADC的原理图。

图2是本申请提供的采样保持电路的电路图。

图3是本申请提供的动态锁存比较器的电路图。

图4是本申请提供的新型电容DAC阵列的结构图。

图5是本申请提供的SAR ADC的工作过程示意图。

具体实施方式

下面结合附图对本发明的具体实施方式做进一步说明。

如图1所示，一种低功耗、低版图面积的SAR ADC，包括同步时序发生器以及依次相连的采样保持电路、新型电容DAC阵列、动态锁存比较器、SAR控制逻辑电路，SAR控制逻辑电路的控制端连接新型电容DAC阵列的MOS开关，用于切换开关状态，同步时序发生器用于给采样保持电路、动态锁存比较器和SAR控制逻辑电路提供时钟信号，本实施例设定SAR ADC的转换位数为12位，下面分别对每个模块进行详细介绍。

1)采样保持电路：如图2所示，该电路用于采集时域连续的差分模拟输入信号并转换为时域离散的差分模拟输出信号，本申请设计了栅压自举开关作为SAR ADC的采样电路，数量为两个，每一个栅压自举开关包括自举电容C1、多个NMOS管和多个PMOS管。具体的，时钟信号CLK分别接入由NMOS管和PMOS管组成的反相器后输出反相时钟信号，第一反相时钟信号

连接第三NMOS管NM3的栅极，第三NMOS管NM3的源极接地，漏极分别连接自举电容C1的下极板、第四NMOS管NM4和第七NMOS管NM7的源极，自举电容C1的上极板分别连接第三PMOS管PM3的漏极和第四PMOS管PM4的源极，第三PMOS管PM3的源极和第五NMOS管NM5的栅极连接电源VDD，第四PMOS管PM4的漏极与第五NMOS管NM5的漏极相连，且相连端还分别连接第三PMOS管PM3和第四NMOS管NM4的栅极，第四PMOS管PM4的栅极与第四NMOS管NM4的漏极相连，且相连端还连接第二反相时钟信号

第五NMOS管NM5的源极连接第六NMOS管NM6的漏极，第六NMOS管NM6的栅极连接反相时钟信号

源极接地，第七NMOS管NM7和第八NMOS管NM8的栅极均连接第四NMOS管NM4的栅极，第七NMOS管NM7的漏极和第八NMOS管NM8的源极作为采样保持电路的输入端接入差分模拟输入信号V_IP\V_IN，第八NMOS管NM8的漏极作为采样保持电路的输出端连接新型电容DAC阵列，输出差分模拟输出信号V_INP\V_INN。

上述的两个反相器结构相同，其中第一反相器包括第一NMOS管NM1和第一PMOS管PM1，第一NMOS管NM1和第一PMOS管PM1的栅极作为第一反相器的输入端连接时钟信号CLK，第一NMOS管NM1的源极接地，漏极与第一PMOS管PM1的漏极相连，相连端作为第一反相器的输出端输出第一反相时钟信号

采样保持电路的工作原理为：

在保持阶段，时钟信号CLK为低电平，反相时钟信号

为高电平，则NM6、NM5、PM3和NM3均导通，自举电容C1的上极板连接到电源VDD、下极板连接到GND，因此被充电至电源电压。在采样阶段，时钟信号CLK为高电平，反相时钟信号

为低电平，此时PM4、NM4、NM7和NM8导通，差分模拟输入信号V_IP/V_IN经NM8采样至输出端口输出差分模拟输出信号V_INP\V_INN，同时输入信号经过NM7、NM4、PM4反馈至NM8的栅极，使NM8的栅极电压为电源电压和输入信号电压之和，这样就使NM8的栅源电压恒定为电源电压，从而使得NM8的导通电阻保持不变，提高了差分模拟输入信号的采样精度。

2)动态锁存比较器：如图3所示，该比较器包括预放大级部分和动态锁存比较级部分，预放大级部分的两个输入端作为动态锁存比较器的输入端分别连接差分模拟输出信号，预放大级部分的两个输出端分别连接动态锁存比较级部分的两个输入端，动态锁存比较级部分的两个输出端作为动态锁存比较器的输出端连接SAR控制逻辑电路的输入端。该比较器相较于传统的开环比较器具有功耗低，速度快的优势，因此非常适合作为低功耗SARADC的内置比较器。

具体的，预放大级部分用于放大差分模拟输出信号、降低比较器的失调电压，包括三个NMOS管和两个PMOS管，构成差分对称结构。在一侧结构中，第九NMOS管NM9的栅极作为预放大级部分的一个输入端连接一个离散后的差分模拟输出信号V_INP\V_INN，漏极作为预放大级部分的一个输出端AN\AP还连接第五PMOS管PM5的漏极，第五PMOS管PM5和第十一NMOS管NM11的栅极连接时钟信号CLK，第五PMOS管PM5的源极连接电源VDD，第九NMOS管NM9的源极连接第十一NMOS管NM11的漏极、源极接地。另一侧结构连接方式相同，在此不进行赘述。

动态锁存比较级部分用于对差分模拟输出信号进行比较并输出比较结果至SAR控制逻辑电路，包括四个NMOS管、四个PMOS管和两个反相器，构成差分对称结构。在一侧结构中，第六PMOS管PM6的栅极作为动态锁存比较级部分的输入端连接预放大级部分的一个输出端AN\AP，第六PMOS管PM6的源极连接第七PMOS管PM7的漏极，第六PMOS管PM6的漏极通过第二反相器N1后作为动态锁存比较级部分的输出端输出比较电压V_ON\V_OP作为比较结果，第六PMOS管PM6的漏极还与第十二NMOS管NM12的漏极相连，且相连端分别连接第十三NMOS管NM13的漏极和A端，第十二NMOS管NM12和第十三NMOS管NM13的源极接地，第七PMOS管PM7的源极连接电源VDD，栅极与第十二NMOS管NM12的栅极相连且相连端作为B端，第十三NMOS管NM13的栅极连接反相时钟信号

另一侧结构连接方式相同，在此不进行赘述。

动态锁存比较器的工作原理为：

当CLK为低电平时，比较器工作在复位阶段，NM13、NM15导通，输出端V_ON和V_OP被复位成高电平，同时PM5、PM8导通，使得预放大级输出AN、AP电压锁定为高电平，隔离输入信号。当CLK为高电平时，比较器工作在比较阶段，NM11导通，PM5、PM8截止，AN、AP两点电位开始下降，由于V_INP和V_INN电压的不同，导致AN、AP电压下降速度产生差异，若V_INP＞V_INN，则AN电压率先下降到电源电压减去PM9的阈值电压，则PM9先导通，从而使B点电压率先升高至PM6的阈值电压，进而使NM12率先导通，使A点电压变为低电平，最终输出V_OP为高电平,V_ON为低电平。

3)新型电容DAC阵列：如图4所示，包括二十二个电容和二十二个MOS开关，分为上下两列设置，每列电容的容值按照C、C、2C、4C……、2^n-3C顺序排列，其中n为转换位数，且n＝12。两列电容的上极板经采样保持电路分别接入差分模拟输入信号V_IP和V_IN，且还分别连接动态锁存比较器的两个输入端，令距离动态锁存比较器的反相输入端最远的电容作为第一低位电容，距离动态锁存比较器的同相输入端最远的电容作为第二低位电容，令距离动态锁存比较器的反相输入端最近的电容作为第一最高位电容，距离动态锁存比较器的同相输入端最近的电容作为第二最高位电容，其中第一低位电容和第二低位电容均采用dummy电容，第一低位电容的下极板固定连接共模电平V_CM，其余电容的下极板对应连接MOS开关的共端，MOS开关的其余三个选择端分别对应连接参考电平V_REF、共模电平V_CM和地端GND，除了第一低位电容，其余电容经SAR控制逻辑电路的控制在三种不同的电平之间切换。

本申请提供的低功耗、低版图面积的SAR ADC的工作原理为：

在采样时钟阶段，差分模拟输入信号V_IP和V_IN接入采样保持电路的输入端，经采样保持电路采样后将差分模拟输出信号传送给新型电容DAC阵列进行储存，在转换时钟阶段，动态锁存比较器在时钟信号的控制下依次对差分模拟输出信号的电压进行比较并输出比较结果，SAR控制逻辑电路输出转换结果，同时SAR控制逻辑电路根据比较结果实现对新型电容DAC阵列的电荷再分配。

比较过程如图5所示，以六个电容为例，具体为：在采样阶段，所有电容的下极板连接共模电平V_CM，第一差分模拟输入信号V_IP经上列电容的上极板采样后连接动态锁存比较器的同相输入端，第二差分模拟输入信号V_IN经下列电容的上极板采样后连接动态锁存比较器的反相输入端，在动态锁存比较器的前11次比较过程中，若V_IP>V_IN，则控制第二最高位电容对应的MOS开关使其接地端GND，控制第一最高位电容对应的MOS开关使其接参考电平，同时SAR控制逻辑电路输出MSB＝1，其中MSB表示输出的数字信号的最高位。反之，则第二最高位电容接参考电平，第一最高位电容接地端GND，同时SAR控制逻辑电路输出MSB＝0。

依此类推，直至最后一次比较时，若V_IP>V_IN，则控制第二最低位电容对应的MOS开关使其接地端GND，第一最低位电容保持不变，同时SAR控制逻辑电路输出LSB＝1，其中LSB表示输出的数字信号的最低位。反之，则第二最低位电容接参考电平，第一最低位电容保持不变，同时SAR控制逻辑电路输出LSB＝0。

需要说明的是，本申请采用的同步时序发生器和SAR控制逻辑电路均为本领域现有电路结构，在此不进行赘述。

以上所述的仅是本申请的优选实施方式，本发明不限于以上实施例。可以理解，本领域技术人员在不脱离本发明的精神和构思的前提下直接导出或联想到的其他改进和变化，均应认为包含在本发明的保护范围之内。

Claims

1.一种低功耗、低版图面积的SAR ADC，其特征在于，包括同步时序发生器以及依次相连的采样保持电路、新型电容DAC阵列、动态锁存比较器、SAR控制逻辑电路，所述SAR控制逻辑电路的控制端连接所述新型电容DAC阵列的MOS开关，用于切换开关状态，所述同步时序发生器用于给所述采样保持电路、动态锁存比较器和SAR控制逻辑电路提供时钟信号；

在采样时钟阶段，差分模拟输入信号接入所述采样保持电路的输入端，经所述采样保持电路采样后将差分模拟输出信号传送给所述新型电容DAC阵列进行储存，在转换时钟阶段，所述动态锁存比较器在时钟信号的控制下依次对所述差分模拟输出信号的电压进行比较并输出比较结果，所述SAR控制逻辑电路输出转换结果，同时所述SAR控制逻辑电路根据所述比较结果实现对所述新型电容DAC阵列的电荷再分配。

2.根据权利要求1所述的低功耗、低版图面积的SAR ADC，其特征在于，所述新型电容DAC阵列包括至少六个电容和六个MOS开关，分为上下两列设置，每列所述电容的容值按照C、C、2C顺序排列，两列电容的上极板经所述采样保持电路分别接入差分模拟输入信号，且还分别连接所述动态锁存比较器的两个输入端，令距离所述动态锁存比较器的反相输入端最远的电容作为第一低位电容，距离所述动态锁存比较器的同相输入端最远的电容作为第二低位电容，所述第一低位电容和第二低位电容均采用dummy电容，所述第一低位电容的下极板固定连接共模电平，其余电容的下极板对应连接所述MOS开关的共端，所述MOS开关的其余三个选择端分别对应连接参考电平、共模电平和地端，除了所述第一低位电容，其余电容经所述SAR控制逻辑电路的控制在三种不同的电平之间切换。

3.根据权利要求2所述的低功耗、低版图面积的SAR ADC，其特征在于，当增加所述SARADC的转换位数时，所述电容和MOS开关也成对增加，所述电容的容值按照C、C、2C、4C……、2^n-3C顺序排列，其中n为转换位数，且n≤12。

4.根据权利要求3所述的低功耗、低版图面积的SAR ADC，其特征在于，在采样阶段，所有电容的下极板连接所述共模电平，第一差分模拟输入信号V_IP经上列电容的上极板采样后连接所述动态锁存比较器的同相输入端，第二差分模拟输入信号V_IN经下列电容的上极板采样后连接所述动态锁存比较器的反相输入端，在所述动态锁存比较器的前n-1次比较过程中，若V_IP>V_IN，令距离所述动态锁存比较器的反相输入端最近的电容作为第一最高位电容，距离所述动态锁存比较器的同相输入端最近的电容作为第二最高位电容，则控制所述第二最高位电容对应的MOS开关使其接地端，控制所述第一最高位电容对应的MOS开关使其接参考电平，同时所述SAR控制逻辑电路输出MSB＝1，其中MSB表示输出的数字信号的最高位；反之，则所述第二最高位电容接参考电平，所述第一最高位电容接地端，同时所述SAR控制逻辑电路输出MSB＝0；

在最后一次比较时，若V_IP>V_IN，则控制所述第二最低位电容对应的MOS开关使其接地端，所述第一最低位电容保持不变，同时所述SAR控制逻辑电路输出LSB＝1，其中LSB表示输出的数字信号的最低位；反之，则所述第二最低位电容接参考电平，所述第一最低位电容保持不变，同时所述SAR控制逻辑电路输出LSB＝0。

5.根据权利要求1所述的低功耗、低版图面积的SAR ADC，其特征在于，所述采样保持电路用于采集时域连续的差分模拟输入信号并转换为时域离散的差分模拟输出信号，包括自举电容、多个NMOS管和多个PMOS管；所述时钟信号分别接入由NMOS管和PMOS管组成的反相器后输出反相时钟信号，第一反相时钟信号连接第三NMOS管的栅极，所述第三NMOS管的源极接地，漏极分别连接所述自举电容的下极板、第四NMOS管和第七NMOS管的源极，所述自举电容的上极板分别连接第三PMOS管的漏极和第四PMOS管的源极，所述第三PMOS管的源极和第五NMOS管的栅极连接电源，所述第四PMOS管的漏极与所述第五NMOS管的漏极相连，且相连端还分别连接所述第三PMOS管和第四NMOS管的栅极，所述第四PMOS管的栅极与所述第四NMOS管的漏极相连，且相连端还连接第二反相时钟信号，所述第五NMOS管的源极连接第六NMOS管的漏极，所述第六NMOS管的栅极连接所述第一反相时钟信号或第二反相时钟信号、源极接地，所述第七NMOS管和第八NMOS管的栅极均连接所述第四NMOS管的栅极，所述第七NMOS管的漏极和第八NMOS管的源极作为所述采样保持电路的输入端接入所述差分模拟输入信号，所述第八NMOS管的漏极作为所述采样保持电路的输出端连接所述新型电容DAC阵列，输出所述差分模拟输出信号；

在采样阶段，所述第八NMOS管的栅源电压恒定为电源电压，从而使所述第八NMOS管的导通电阻保持不变，提高差分模拟输入信号的采样精度。

6.根据权利要求1所述的低功耗、低版图面积的SAR ADC，其特征在于，所述动态锁存比较器包括预放大级部分和动态锁存比较级部分，所述预放大级部分的两个输入端作为所述动态锁存比较器的输入端分别连接所述差分模拟输出信号，所述预放大级部分的两个输出端分别连接所述动态锁存比较级部分的两个输入端，所述动态锁存比较级部分的两个输出端作为所述动态锁存比较器的输出端连接所述SAR控制逻辑电路的输入端；

所述预放大级部分用于放大所述差分模拟输出信号、降低比较器的失调电压，所述动态锁存比较级部分用于对所述差分模拟输出信号进行比较并输出比较结果至所述SAR控制逻辑电路。

7.根据权利要求5所述的低功耗、低版图面积的SAR ADC，其特征在于，两个反相器结构相同，其中第一反相器包括第一NMOS管和第一PMOS管，所述第一NMOS管和第一PMOS管的栅极作为所述第一反相器的输入端连接所述时钟信号，所述第一NMOS管的源极接地，漏极与所述第一PMOS管的漏极相连，相连端作为所述第一反相器的输出端输出所述第一反相时钟信号。

8.根据权利要求6所述的低功耗、低版图面积的SAR ADC，其特征在于，所述预放大级部分包括三个NMOS管和两个PMOS管，构成差分对称结构；在一侧结构中，第九NMOS管的栅极作为所述预放大级部分的一个输入端连接一个差分模拟输出信号，漏极作为所述预放大级部分的一个输出端还连接第五PMOS管的漏极，所述第五PMOS管和第十一NMOS管的栅极连接所述时钟信号，所述第五PMOS管的源极连接电源，所述第九NMOS管的源极连接第十一NMOS管的漏极、源极接地。

9.根据权利要求6所述的低功耗、低版图面积的SAR ADC，其特征在于，所述动态锁存比较级部分包括四个NMOS管、四个PMOS管和两个反相器，构成差分对称结构；在一侧结构中，第六PMOS管的栅极作为所述动态锁存比较级部分的输入端连接所述预放大级部分的一个输出端，所述第六PMOS管的源极连接第七PMOS管的漏极，所述第六PMOS管的漏极通过第二反相器后作为所述动态锁存比较级部分的输出端输出比较电压作为所述比较结果，所述第六PMOS管的漏极还与第十二NMOS管的漏极相连，且相连端分别连接第十三NMOS管的漏极和A端，所述第十二NMOS管和第十三NMOS管的源极接地，所述第七PMOS管的源极连接电源，栅极与所述第十二NMOS管的栅极相连且相连端作为B端，所述第十三NMOS管的栅极连接反相时钟信号。