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CN113193043B - 一种具有二极管钳位载流子存储层的槽栅igbt器件 - Google Patents

一种具有二极管钳位载流子存储层的槽栅igbt器件 Download PDF

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Abstract

本发明属于功率半导体技术领域，提供一种具有二极管钳位载流子存储层的槽栅IGBT器件，用以解决传统结构存在的导通压降高、关断速度慢、短路安全工作区小以及栅驱动功耗大等问题。本发明通过在硅片表面集成串联的PN结二极管和p型肖特基二极管、或者串联的两个p型肖特基二极管用于钳位P型电场屏蔽区的电位，进而将CSL电位屏蔽，从而可以大幅度提高CSL的掺杂浓度；CSL层的重掺杂能够提高IGBT发射结的电子注入效率，极大地优化IGBT的导通压降和关断速度之间的折中关系；此外，由于MOS沟道的漏极电压，即CSL电位被屏蔽在一个很低的值，能够极大地降低IGBT的饱和电流密度，有利于增大短路安全工作区。

Description

一种具有二极管钳位载流子存储层的槽栅IGBT器件
技术领域
本发明属于功率半导体技术领域，涉及高压半导体器件，具体为一种具有二极管钳位载流子存储层的槽栅IGBT器件。
背景技术
IGBT集BJT的导通压降小、电流能力大和MOSFET的驱动功率小、开关速度快于一身，因而被广泛应用于电子电力系统。IGBT的设计要求器件具有低导通压降、低关断损耗、大的安全工作区以及低栅驱动损耗；由于IGBT导通期间集电极向耐压区注入了大量非平衡载流子用以降低导通压降，关断时注入的非平衡载流子需要相当长一段时间才能消失，从而降低了IGBT的开关速度，增大了关断损耗；通过提高沟道电流密度可以降低导通压降，但是这将增大器件的饱和电流密度，导致IGBT的短路安全工作区缩小，同时也会增加栅驱动损耗。
为了优化上述特性，具有载流子存储层(Carrier Stored Layer：CSL)的IGBT器件被提出，如图3所示，利用载流子存储层来提高IGBT发射结的注入效率，在相同的导通压降下集电结注入效率可以降低；从而使得IGBT处于关断过程时，由于集电结注入效率降低，器件关断速度更快，关断损耗更低；并且CSL掺杂浓度提高可以进一步降低导通压降，提高器件关断速度，但是CSL浓度过高会导致器件耐压急剧降低。
为了提高CSL掺杂浓度，文献《R.Y.Ma,et al.“Carrier Stored trench-gatebipolar transistor with p-floating layer”,Journal of Semiconductor,31.2(2010):024004》提出了一种具有浮空P区电场屏蔽层的槽栅IGBT，该结构可以进一步提高CSL浓度，优化了器件性能；但是该结构的CSL浓度仍不能过高。为进一步优化器件性能，文献《Li P,Lyu X,Cheng,et al.“A low on-state voltage and saturation currentTIGBT with self-biased pMOS,”IEEE Electron Device Letters,2016,37(11):1470-1472》提出了一种具有自偏置pMOS钳位CSL层的结构，很好地解决了CSL层浓度不能过高的问题。
发明内容
本发明针对传统具有载流子存储层的槽栅IGBT器件存在的导通压降高、关断速度慢、短路安全工作区小以及栅驱动功耗大等问题，提出一种新型的具有二极管钳位载流子存储层的槽栅IGBT器件；本发明的槽栅IGBT器件工艺与现有工艺兼容，通过在硅片表面集成串联的PN结二极管和p型肖特基二极管、或者串联的两个p型肖特基二极管用于钳位P型电场屏蔽区的电位，进而将CSL电位屏蔽，从而可以大幅度提高CSL的掺杂浓度；CSL层的重掺杂能够提高IGBT发射结的电子注入效率，极大地优化IGBT的导通压降和关断速度之间的折中关系；此外，由于MOS沟道的漏极电压，即CSL电位被屏蔽在一个很低的值，能够极大地降低IGBT的饱和电流密度，有利于增大短路安全工作区。
为了达到上述发明目的，本发明采用的技术方案为：
一种具有二极管钳位载流子存储层的槽栅IGBT器件，其元胞结构包括：
N型耐压层1；
设置在N型耐压层下表面的N型缓冲层2，设置在N型缓冲层下表面的P型集电区3，以及设置在P型集电区下表面的集电极金属4；
设置在N型耐压层1内设置有P型电场屏蔽区5，覆盖N型耐压层1及P型电场屏蔽区5上表面的N型载流子存储层6，以及覆盖于N型载流子存储层6上表面的P型半导体基区7；
设置在元胞表面的深入P型电场屏蔽区的1个槽栅与n-1个隔离槽，n≥3；所述n-1个隔离槽位于槽栅的同一侧，且隔离槽与槽栅采用相同的结构、均由位于槽壁的栅介质层10与位于槽内的多晶硅栅11构成，所述槽栅的多晶硅栅的上表面覆盖有栅极金属12，所述隔离槽的上表面覆盖有发射极金属13；所述槽栅与隔离槽将N型载流子存储层6、P型半导体基区7分隔，依次形成第1～第n+1个N型载流子存储层子区、第1～第n+1个P型半导体基区子区；
所述第1个N型载流子存储层子区的下表面与N型耐压层1、P型电场屏蔽区5相接触，第1个P型半导体基区子区上表面设置有相邻接的第1个重掺杂N型半导体区8和第1个重掺杂P型半导体区9、且两者上表面均覆盖有发射极金属13；
所述第2～第n个N型载流子存储层子区的下表面与P型电场屏蔽区5相接触，所述第2～第n个P型半导体基区子区上表面分别设置有第2～第n个重掺杂P型半导体区9、且第2～第n个重掺杂P型半导体区上表面均覆盖有发射极金属13；
所述第n+1个N型载流子存储层子区的下表面与P型电场屏蔽区5相接触，所述第n+1个P型半导体基区子区上表面设置有相邻接的第2个重掺杂N型半导体区8和第n+1个重掺杂P型半导体区9；所述第n+1个重掺杂P型半导体区的另一侧设置有深入P型电场屏蔽区的浮空金属14，且浮空金属14与第n+1个重掺杂P型半导体区、第n+1个N型载流子存储层子区、第n+1个P型半导体基区子区、电场屏蔽区均接触。
一种具有二极管钳位载流子存储层的槽栅IGBT器件，其元胞结构包括：
N型耐压层1；
设置在N型耐压层下表面的N型缓冲层2，设置在N型缓冲层下表面的P型集电区3，以及设置在P型集电区下表面的集电极金属4；
设置在N型耐压层1内设置有P型电场屏蔽区5、位于N型耐压层1的上表面部分区域，覆盖N型耐压层1及部分P型电场屏蔽区5上表面的N型载流子存储层6，以及覆盖于N型载流子存储层6与P型电场屏蔽区5上表面的P型半导体基区7；
设置在元胞表面的深入P型电场屏蔽区的1个槽栅与n-1个隔离槽，n≥3；所述n-1个隔离槽位于槽栅的同一侧，且隔离槽与槽栅采用相同的结构、均由位于槽壁的栅介质层10与位于槽内的多晶硅栅11构成，所述槽栅的多晶硅栅的上表面覆盖有栅极金属12，所述第1～第n-2个隔离槽的上表面覆盖有发射极金属、作为外接端口，所述第n-1个隔离槽的上表面覆盖有浮空发射极金属；所述槽栅与隔离槽将N型载流子存储层6、P型半导体基区7分隔，依次形成第1～第n个N型载流子存储层子区、第1～第n+1个P型半导体基区子区；
所述第1个N型载流子存储层子区的下表面与N型耐压层1、P型电场屏蔽区5相接触，第1个P型半导体基区子区上表面设置有相邻接的第1个重掺杂N型半导体区8和第1个重掺杂P型半导体区9、且两者上表面均覆盖有发射极金属13；
所述第2～第n-1个N型载流子存储层子区的下表面与P型电场屏蔽区5相接触，所述第2～第n-1个P型半导体基区子区上表面分别设置有第2～第n-1个重掺杂P型半导体区9、且第2～第n-1个重掺杂P型半导体区上表面均覆盖有发射极金属13；
所述第n个N型载流子存储层子区的下表面与P型电场屏蔽区5相接触，所述第n个P型半导体体区子区的上表面部分区域覆盖第一个浮空金属，且与第n-2个隔离槽表面的发射极金属13相接触；所述第n个P型半导体体区子区内设置有第n个重掺杂P型半导体区，所述第n个重掺杂P型半导体区上表面覆盖浮空发射极金属、且与第一个浮空金属不接触；
所述第n+1个P型半导体基区子区的下表面与P型电场屏蔽区5相接触，且上表面覆盖第二个浮空金属，所述第二个浮空金属与浮空发射极金属相接触。
本发明的有益效果在于：
本发明提供的具有二极管钳位载流子存储层的槽栅IGBT器件，耐压时，元胞中串联的PN结二极管和P型肖特基二极管或串联的两个P型肖特基二极管将P型电场屏蔽区的电位钳在两个串联二极管导通压降附近，从而对载流子存储层形成电场屏蔽，从而避免载流子存储层掺杂浓度过高而提前击穿；载流子存储层的重掺杂可以进一步降低导通压降，减小关断损耗；导通时，P型电场屏蔽区的电位同样被串联的PN结二极管和肖特基二极管或串联的两个P型肖特基二极管钳在两个串联二极管导通压降附近，从而对载流子存储层6形成电场屏蔽，载流子存储层电位低，则饱和电流密度很低，有利于增大IGBT的短路安全工作区。
综上，本发明提供一种具有二极管钳位载流子存储层的槽栅IGBT器件。相比与传统结构，能够极大地优化器件的导通压降和关断速度之间的折中关系，并且，极大地降低器件的关断损耗，显著地增大器件的短路安全工作区。
附图说明
图1为本发明实施例1的具有串联P型肖特基二极管和PN结二极管来钳位载流子存储层的槽栅IGBT器件结构示意图。
图2为本发明实施例2的具有串联两个P型肖特基二极管来钳位载流子存储层的槽栅IGBT器件结构示意图。
图3为现有的一种具有载流子存储层的槽栅IGBT结构示意图。
图4为本实施例与现有结构的耐压1200V等级的器件仿真的导通压降(Von)和关断损耗(Eoff)的折中关系对比图。
图5为为本实施例与传统结构(如图3所示)的耐压1200V等级的器件仿真的器件可承受的短路时间(tsc)和导通压降的折中关系对比图。
具体实施方式
下面结合附图和实施例对本发明进行进一步说明。
实施例1
本实施例提供一种具有串联P型肖特基二极管和PN结二极管来钳位载流子存储层的槽栅IGBT器件，其结构如图1所示，需要说明的是，为避免附图标记的冗杂，相同类型的半导体区域采用同一附图标记；具体来讲，元胞包括：
N型耐压层1；
设置在N型耐压层下表面的N型缓冲层2，设置在N型缓冲层下表面的P型集电区3，以及设置在P型集电区下表面的集电极金属4；
设置在N型耐压层1内设置有P型电场屏蔽区5、位于N型耐压层1的上表面部分区域，覆盖N型耐压层1及P型电场屏蔽区5上表面的N型载流子存储层6，以及覆盖于N型载流子存储层6上表面的P型半导体基区7；
设置在元胞表面的深入P型电场屏蔽区的1个槽栅与3个隔离槽；所述3个隔离槽位于槽栅的同一侧，且隔离槽与槽栅采用相同的结构、均由位于槽壁的栅介质层10与位于槽内的多晶硅栅11构成，所述槽栅的多晶硅栅的上表面覆盖有栅极金属12，所述隔离槽的上表面覆盖有发射极金属13；所述槽栅与隔离槽均将其两侧的N型载流子存储层6、P型半导体基区7完全分隔，依次形成第1～第5个N型载流子存储层子区、第1～第5个P型半导体基区子区；
所述第1个N型载流子存储层子区的下表面与N型耐压层1、P型电场屏蔽区5相接触，第1个P型半导体基区子区上表面设置有相邻接的第1个重掺杂N型半导体区8和第1个重掺杂P型半导体区9；所述第1个重掺杂N型半导体区8与槽栅的栅介质层相接触，作为N型MOSFET的源极区；所述第1个重掺杂N型半导体区8和第1个重掺杂P型半导体区9上表面覆盖有发射极金属13；
所述第2～第4个N型载流子存储层子区的下表面与P型电场屏蔽区5相接触，所述第2～第4个P型半导体基区子区上表面分别设置有第2～第4个重掺杂P型半导体区9，第2～第4个重掺杂P型半导体区上表面均覆盖有发射极金属13；
所述第5个N型载流子存储层子区的下表面与P型电场屏蔽区5相接触，所述第5个P型半导体基区子区上表面设置有相邻接的第2个重掺杂N型半导体区8和第5个重掺杂P型半导体区9；所述第2个重掺杂N型半导体区与第3个隔离槽的栅介质层相接触，所述第5个重掺杂P型半导体区的另一侧设置有深入P型电场屏蔽区5的浮空金属14，且浮空金属14与第5个重掺杂P型半导体区、第5个N型载流子存储层子区、第5个P型半导体基区子区、电场屏蔽区5均接触。
从工作原理上讲：
本实施例中，所述P型电场屏蔽区5的特点在于：其通过硅片表面集成的串联P型肖特基二极管和PN结二极管，将其电位钳位在两个串联二极管导通压降附近。更为准确的讲，所述P型电场屏蔽区5利用硅片表面集成的串联P型肖特基二极管和PN结二极管钳位；所述浮空金属14和P型电场屏蔽区5接触面形成p型肖特基接触，即接触面为一个p型肖特基二极管；所述第2个重掺杂N型半导体区8和第5个重掺杂P型半导体区9构成一个PN二极管；所述p型肖特基二极管和所述PN结二极管通过浮空金属14串联在一起，将电场屏蔽区5的电位钳位在两个二极管导通压降附近，进而将CSL电位屏蔽，从而可以大幅度提高CSL的掺杂浓度。CSL层的重掺杂能够提高IGBT发射结的电子注入效率，极大地优化IGBT的导通压降和关断速度之间的折中关系；此外，由于MOS沟道的漏极电压，即CSL电位被钳位在一个很低的值，能够极大地降低IGBT的饱和电流密度，有利于增大短路安全工作区。
如图4所示为本实施例与传统结构(如图3所示)的耐压1200V等级的器件仿真的导通压降(Von)和关断损耗(Eoff)的折中关系对比图，由图可见，在相同的导通压降下，本发明的关断损耗极大地降低。
如图5所示为本实施例与传统结构(如图3所示)的耐压1200V等级的器件仿真的器件可承受的短路时间(tsc)和导通压降的折中关系对比图，由图可见，在相同的导通压降下，本发明可承受的短路时间极大地提高了。
实施例2
本实施例提供一种具有串联两个P型肖特基二极管来钳位载流子存储层的槽栅IGBT器件，其结构如图2所示，元胞包括：
N型耐压层1；
设置在N型耐压层下表面的N型缓冲层2，设置在N型缓冲层下表面的P型集电区3，以及设置在P型集电区下表面的集电极金属4；
设置在N型耐压层1内设置有P型电场屏蔽区5、位于N型耐压层1的上表面部分区域，覆盖N型耐压层1及部分P型电场屏蔽区5上表面的N型载流子存储层6，以及覆盖于N型载流子存储层6与P型电场屏蔽区5上表面的P型半导体基区7；
设置在元胞表面的深入P型电场屏蔽区的1个槽栅与3个隔离槽；所述3个隔离槽位于槽栅的同一侧，且隔离槽与槽栅采用相同的结构、均由位于槽壁的栅介质层10与位于槽内的多晶硅栅11构成，所述槽栅的多晶硅栅的上表面覆盖有栅极金属12，所述第1～2个隔离槽的上表面覆盖有发射极金属13，第3个隔离槽的上表面覆盖有浮空发射极金属16；所述槽栅与隔离槽将其两侧的N型载流子存储层6、P型半导体基区7完全分隔，依次形成第1～第4个N型载流子存储层子区、第1～第5个P型半导体基区子区；
所述第1个N型载流子存储层子区的下表面与N型耐压层1、P型电场屏蔽区5相接触，第1个P型半导体基区子区上表面设置有相邻接的第1个重掺杂N型半导体区8和第1个重掺杂P型半导体区9；所述第1个重掺杂N型半导体区8与槽栅的栅介质层相接触，作为N型MOSFET的源极区；所述第1个重掺杂N型半导体区8和第1个重掺杂P型半导体区9上表面覆盖有发射极金属13；
所述第2～第3个N型载流子存储层子区的下表面与P型电场屏蔽区5相接触，所述第2～第3个P型半导体基区子区上表面分别设置有第2～第3个重掺杂P型半导体区，第2～第3个重掺杂P型半导体区上表面均覆盖有发射极金属13；
所述第4个N型载流子存储层子区的下表面与P型电场屏蔽区5相接触，所述第4个P型半导体体区子区的上表面邻近第2个隔离槽的部分区域覆盖第一个浮空金属15、且与第2个隔离槽上的发射极金属13接触；所述第4个P型半导体体区子区内设置有第4个重掺杂P型半导体区，第4个重掺杂P型半导体区上表面覆盖有浮空发射极金属、且不与第一个浮空金属15接触；
所述第5个P型半导体基区子区的下表面与P型电场屏蔽区5相接触、且上表面覆盖第二个浮空金属15、与第二个浮空金属15浮空发射极金属16接触。
从工作原理上讲：
本实施例中，所述P型电场屏蔽区5的特点在于：其通过硅片表面集成的两个串联的P型肖特基二极管，将其电位钳位在两个串联二极管导通压降附近。更为准确的讲，所述浮空金属15与P型半导体基区子区均形成p型肖特基接触，浮空金属与第5个P型半导体基区子区形成第一个p型肖特基二极管，浮空金属与第4个P型半导体基区子区形成第二个p型肖特基二极管，所述第一、第二个P型肖特基二极管通过浮空金属串联在一起，将电场屏蔽区5的电位钳位在两个二极管导通压降附近。
基于上述工作原理，本实施例中槽栅IGBT器件相较于现有结构，在相同的导通压降下，同样能极大的降低关断损耗、极大的提高可承受的短路时间。
另外，所述发射极金属13和浮空金属14、浮空金属15可以是同样的金属也可以是不同的金属。
以上所述，仅为本发明的具体实施方式，本说明书中所公开的任一特征，除非特别叙述，均可被其他等效或具有类似目的的替代特征加以替换；所公开的所有特征、或所有方法或过程中的步骤，除了互相排斥的特征和/或步骤以外，均可以任何方式组合。

Claims (2)

1.一种具有二极管钳位载流子存储层的槽栅IGBT器件，其元胞结构包括：
N型耐压层(1)；
设置在N型耐压层下表面的N型缓冲层(2)，设置在N型缓冲层下表面的P型集电区(3)，以及设置在P型集电区下表面的集电极金属(4)；
设置在N型耐压层(1)内的P型电场屏蔽区(5)，覆盖N型耐压层(1)及P型电场屏蔽区(5)上表面的N型载流子存储层(6)，以及覆盖于N型载流子存储层(6)上表面的P型半导体基区(7)；
设置在元胞表面的深入P型电场屏蔽区的1个槽栅与n-1个隔离槽，n≥3；所述n-1个隔离槽位于槽栅的同一侧，且隔离槽与槽栅采用相同的结构、均由位于槽壁的栅介质层(10)与位于槽内的多晶硅栅(11)构成，所述槽栅的多晶硅栅的上表面覆盖有栅极金属(12)，所述隔离槽的上表面覆盖有发射极金属(13)；所述槽栅与隔离槽将N型载流子存储层(6)、P型半导体基区(7)分隔，依次形成第1～第n+1个N型载流子存储层子区、第1～第n+1个P型半导体基区子区；
所述第1个N型载流子存储层子区的下表面与N型耐压层(1)、P型电场屏蔽区(5)相接触，第1个P型半导体基区子区上表面设置有相邻接的第1个重掺杂N型半导体区(8)和第1个重掺杂P型半导体区(9)、且两者上表面均覆盖有发射极金属(13)；
所述第2～第n个N型载流子存储层子区的下表面与P型电场屏蔽区(5)相接触，所述第2～第n个P型半导体基区子区上表面分别设置有第2～第n个重掺杂P型半导体区(9)、且第2～第n个重掺杂P型半导体区上表面均覆盖有发射极金属(13)；
所述第n+1个N型载流子存储层子区的下表面与P型电场屏蔽区(5)相接触，所述第n+1个P型半导体基区子区上表面设置有相邻接的第2个重掺杂N型半导体区(8)和第n+1个重掺杂P型半导体区(9)；所述第n+1个重掺杂P型半导体区的另一侧设置有深入P型电场屏蔽区的浮空金属(14)，且浮空金属(14)与第n+1个重掺杂P型半导体区、第n+1个N型载流子存储层子区、第n+1个P型半导体基区子区、电场屏蔽区均接触；所述浮空金属(14)与P型电场屏蔽区(5)的接触面形成P型肖特基接触，构成P型肖特基二极管。
2.一种具有二极管钳位载流子存储层的槽栅IGBT器件，其元胞结构包括：
N型耐压层(1)；
设置在N型耐压层下表面的N型缓冲层(2)，设置在N型缓冲层下表面的P型集电区(3)，以及设置在P型集电区下表面的集电极金属(4)；
设置在N型耐压层(1)内的P型电场屏蔽区(5)、P型电场屏蔽区(5)位于N型耐压层(1)的上表面部分区域，覆盖N型耐压层(1)及部分P型电场屏蔽区(5)上表面的N型载流子存储层(6)，以及覆盖于N型载流子存储层(6)与P型电场屏蔽区(5)上表面的P型半导体基区(7)；
设置在元胞表面的深入P型电场屏蔽区的1个槽栅与n-1个隔离槽，n≥3；所述n-1个隔离槽位于槽栅的同一侧，且隔离槽与槽栅采用相同的结构、均由位于槽壁的栅介质层(10)与位于槽内的多晶硅栅(11)构成，所述槽栅的多晶硅栅的上表面覆盖有栅极金属(12)，所述第1～第n-2个隔离槽的上表面覆盖有发射极金属，所述第n-1个隔离槽的上表面覆盖有浮空发射极金属；所述槽栅与隔离槽将N型载流子存储层(6)、P型半导体基区(7)分隔，依次形成第1～第n个N型载流子存储层子区、第1～第n+1个P型半导体基区子区；
所述第1个N型载流子存储层子区的下表面与N型耐压层(1)、P型电场屏蔽区(5)相接触，第1个P型半导体基区子区上表面设置有相邻接的第1个重掺杂N型半导体区(8)和第1个重掺杂P型半导体区(9)、且两者上表面均覆盖有发射极金属(13)；
所述第2～第n-1个N型载流子存储层子区的下表面与P型电场屏蔽区(5)相接触，所述第2～第n-1个P型半导体基区子区上表面分别设置有第2～第n-1个重掺杂P型半导体区(9)、且第2～第n-1个重掺杂P型半导体区上表面均覆盖有发射极金属(13)；
所述第n个N型载流子存储层子区的下表面与P型电场屏蔽区(5)相接触，所述第n个P型半导体体区子区的上表面部分区域覆盖第一个浮空金属，且第一个浮空金属与发射极金属(13)相接触；所述第n个P型半导体体区子区内设置有第n个重掺杂P型半导体区，所述第n个重掺杂P型半导体区上表面覆盖浮空发射极金属、且与第一个浮空金属不接触；所述第一个浮空金属与第n个P型半导体体区子区的接触面形成P型肖特基接触，构成P型肖特基二极管；
所述第n+1个P型半导体基区子区的下表面与P型电场屏蔽区(5)相接触、且上表面覆盖第二个浮空金属，所述第二个浮空金属与浮空发射极金属相接触；所述第二个浮空金属与第n+1个P型半导体基区子区的接触面形成P型肖特基接触，构成P型肖特基二极管。
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