CN112987836B - 一种高性能的带隙基准电路 - Google Patents

Abstract

本发明公开了一种高性能的带隙基准电路，涉及电子电路领域，在该带隙基准电路中，第一三极管的集电极通过镜像支路连接工作电压、发射极通过第一电阻和第四可调电阻接地，与第一三极管共基极的第二三极管的集电极通过镜像支路连接工作电压、发射极连接第一电阻和第四可调电阻的公共端，第三电阻的一端通过镜像支路连接工作电压、另一端连接第一三极管的基极，通过镜像支路实现的电流镜使得流过第一三极管、第二三极管和第三电阻的电流相等，负反馈支路连接补偿电容的高端并提供第一三极管和第二三极管的基极电流以及稳定输出点，该电路具有较小的工作电压、较好的温漂表现、较高的环路带宽和瞬态响应，工作性能较优。

Description

一种高性能的带隙基准电路

技术领域

本发明涉及电子电路领域，尤其是一种高性能的带隙基准电路。

背景技术

在集成电路应用中，带隙基准电路是一种常见的用于产生基准电压的电路，其利用具有正温度系数的电压和具有负温度系数的电压叠加，产生一个几乎不随温度变化的基准电压。由于该基准电压与硅的带隙电压有关，所以被称为带隙基准，带隙基准产生的基准电压进一步会被用到LDO、DC-DC、ADC、温度传感器等应用中。由于基准电路属于电源管理模块中最先启动的性能模块，因此对带隙基准电路的电源纹波抑制比(PSRR)、温漂和启动电压等工作性能有较高的要求。

发明内容

本发明人针对上述问题及技术需求，提出了一种高性能的带隙基准电路，本发明的技术方案如下：

一种高性能的带隙基准电路，在该带隙基准电路中：

第一三极管的集电极依次通过第三镜像支路和第一镜像支路连接工作电压、发射极通过第一电阻和第四可调电阻接地，第二三极管的集电极依次通过第四镜像支路和第二镜像支路连接工作电压、发射极连接第一电阻和第四可调电阻的公共端，第一三极管的基极和第二三极管的基极相连；具有正温度系数的第一偏置电压输入第一镜像支路和第二镜像支路构成的电流镜，具有负温度系数的第二偏置电压输入第三镜像支路和第四镜像支路构成的电流镜，第一三极管由若干个与第二三极管规格相同的三极管并联而成，流过第一三极管的电流等于流过第二三极管的电流；

第三电阻的一端通过第五镜像支路连接工作电压、另一端连接第一三极管的基极，第五镜像支路和第三电阻的公共端输出基准电压；第五镜像支路和第一镜像支路构成电流镜，流过第一三极管的电流等于流过第三电阻的电流；

第二镜像支路和第四镜像支路的公共端通过补偿电容接地，负反馈支路的输入端连接第二镜像支路和第四镜像支路的公共端、输出端连接第一三极管的基极。

其进一步的技术方案为，第四可调电阻包括若干个电阻修调组，若干个电阻修调组形成的串联电路的一端连接第二三极管的发射极、另一端接地，每个电阻修调组由一个MOS管和一个固定电阻并联形成，各个电阻修调组中的MOS管的栅极分别受控于各自的控制信号。

其进一步的技术方案为，从第二三极管的发射极至接地端的各个电阻修调组中的MOS管的个数呈指数级增长，从第二三极管的发射极至接地端的各个电阻修调组中的固定电阻的阻值呈指数级增长；其中同一个电阻修调组中的若干个MOS管并联。

其进一步的技术方案为，负反馈支路包括第二电阻、第五NMOS管、第三三极管和第五可调电阻，第五NMOS管的漏极通过第二电阻连接工作电压，第五NMOS管的源极连接第三三极管的集电极和基极，第三三极管的发射极通过第五可调电阻接地，第五NMOS管的源极连接第一三极管的基极，第五NMOS管的栅极连接第二镜像支路和第四镜像支路的公共端。

其进一步的技术方案为，带隙基准电路的工作电压的最小值为VBE、VGS和VOV之和，其中，VBE为第二三极管的基极与发射极之间的电压，VGS是第五NMOS管的栅极和源极之间的电压，VOV是第二镜像支路的总的过驱动电压。

其进一步的技术方案为，第三镜像支路和第四镜像支路分别基于NMOS管构建，第五NMOS管的规格与第三镜像支路和第四镜像支路中的NMOS管的规格相同；第三三极管由两个与第二三极管规格相同的三极管并联而成，第五可调电阻的规格与第四可调电阻的规格相同，流过第三三极管的电流等于流过第二三极管的电流的两倍，流过第五可调电阻的电流等于流过第四可调电阻的电流，第一三极管的集电极的电压、第二三极管的集电极的电压以及第三三极管的集电极的电压相等。

其进一步的技术方案为，第一PMOS管的漏极连接第三PMOS管的源极形成第一镜像支路，第二PMOS管的漏极连接第四PMOS管的源极形成第二镜像支路，第三NMOS管的源极连接第一NMOS管的漏极形成第三镜像支路，第四NMOS管的源极连接第二NMOS管的漏极形成第四镜像支路；

第一NMOS管的源极连接第一三极管的集电极，第三NMOS管的漏极连接第三PMOS管的漏极，第一PMOS管的源极连接工作电压；第二NMOS管的源极连接第二三极管的集电极，第四NMOS管的漏极连接第四PMOS管的漏极，第二PMOS管的源极连接工作电压；

第一NMOS管和第二NMOS管的栅极相连并连接第四NMOS管的漏极，第三NMOS管和第四NMOS管的栅极相连并连接第二偏置电压；第一PMOS管和第二PMOS管的栅极相连并连接第三PMOS管的漏极，第三PMOS管和第四PMOS管的栅极相连并连接第一偏置电压；

第五PMOS管的漏极连接第六PMOS管的源极形成第五镜像支路，第五PMOS管的源极连接工作电压、栅极连接第一PMOS管的栅极，第六PMOS管的漏极连接第三电阻、栅极连接第三PMOS管的栅极。

其进一步的技术方案为，带隙基准电路还包括启动电路，在启动电路中，第二启动NMOS管的源极接地、漏极通过启动电阻连接工作电压，第二启动NMOS管的栅极与漏极相连并连接第三启动NMOS管的栅极，第三启动NMOS管的源极接地、漏极连接第一镜像支路和第三镜像支路的公共端；第一启动NMOS管的源极接地、漏极连接第二启动NMOS管的漏极，第一启动NMOS管的栅极连接第五镜像支路和第三电阻的公共端获取基准电压。

本发明的有益技术效果是：

本申请公开了一种高性能的带隙基准电路，该带隙基准电路中的负反馈支路提供第一三极管和第二三极管的基极电流以及稳定输出点，通过各器件参数设置使得整个电流温漂较好，而且所需的工作电压较小，该电路结构中的第三电阻和第四可调电阻分离设置，因此可以减少第四可调电阻对电路PSRR的影响。另外由于负反馈支路只有一个主要极点，基准电压处挂载的输出电容几乎不影响环路，而其他的极点都位于极高频，因此补偿电容取值可以较小，环路带宽较高和瞬态响应，使得带隙基准电路性能更优。

附图说明

图1是本申请公开的带隙基准电路的一种电路结构图。

图2是本申请公开的带隙基准电路的另一种电路结构图。

具体实施方式

下面结合附图对本发明的具体实施方式做进一步说明。

本申请公开了一种高性能的带隙基准电路，请参考图1，在该带隙基准电路中，第一三极管Q1的集电极依次通过第三镜像支路K3和第一镜像支路K1连接工作电压VDD、发射极通过第一电阻R1和第四可调电阻R4接地。第二三极管Q2的集电极依次通过第四镜像支路K4和第二镜像支路K2连接工作电压VDD、发射极连接第一电阻R1和第四可调电阻R4的公共端。第一三极管Q1的基极和第二三极管Q2的基极相连。具有正温度系数的第一偏置电压VBP输入第一镜像支路K1和第二镜像支路K2构成的电流镜，具有负温度系数的第二偏置电压VBN输入第三镜像支路K3和第四镜像支路K4构成的电流镜。第一三极管Q1由若干个与第二三极管Q2规格相同的三极管并联而成，四个镜像支路构成两个电流镜，因此流过第一三极管Q1的电流I_Q1等于流过第二三极管Q2的电流I_Q2。

第三电阻R3的一端通过第五镜像支路K5连接工作电压VDD、另一端连接第一三极管Q1的基极。第五镜像支路K5和第三电阻R3的公共端输出基准电压VREF。第五镜像支路K5和第一镜像支路K1构成电流镜，因此流过第一三极管Q1的电流I_Q1等于流过第三电阻R3的电流I_R3。

第二镜像支路K2和第四镜像支路K4的公共端通过补偿电容Cc接地，负反馈支路的输入端连接第二镜像支路K2和第四镜像支路K4的公共端、输出端连接第一三极管Q1的基极。

具体的在本申请中，第一PMOS管P1的漏极连接第三PMOS管P3的源极形成第一镜像支路K1。第二PMOS管P2的漏极连接第四PMOS管P4的源极形成第二镜像支路K2。第三NMOS管N3的源极连接第一NMOS管N1的漏极形成第三镜像支路K3。第四NMOS管N4的源极连接第二NMOS管N2的漏极形成第四镜像支路K4。第一NMOS管N1的源极连接第一三极管Q1的集电极，第三NMOS管N3的漏极连接第三PMOS管P3的漏极，第一PMOS管P1的源极连接工作电压VDD。第二NMOS管N2的源极连接第二三极管Q2的集电极，第四NMOS管N4的漏极连接第四PMOS管P4的漏极，第二PMOS管P2的源极连接工作电压VDD。第一NMOS管N1和第二NMOS管N2的栅极相连并连接第四NMOS管N4的漏极，第三NMOS管N3和第四NMOS管N4的栅极相连并连接第二偏置电压VBN。第一PMOS管P1和第二PMOS管P2的栅极相连并连接第三PMOS管P3的漏极，第三PMOS管P3和第四PMOS管P4的栅极相连并连接第一偏置电压VBP。

N1、N2、N3和N4构成NMOS共源共栅电流镜，P1、P2、P3和P4构成PMOS共源共栅电流镜，以保证流过Q1和Q2的电流相等，并提高PSRR(电源纹波抑制比)。第一偏置电压VBP和第二偏置电压VBN可通过自偏置的方式产生，R1、Q1和Q2共同形成PTAT电流I_PTAT，有：

其中R1为第一电阻的阻值，m表示第一三极管Q1与第二三极管Q2之间的数量比值，也即第一三极管Q1由m个与第二三极管Q2规格相同的三极管并联而成，k为玻尔兹曼常数，T表示开尔文温度，q为单个电子电荷量。

第五PMOS管P5的漏极连接第六PMOS管P6的源极形成第五镜像支路K5，第五PMOS管P5的源极连接工作电压VDD、栅极连接第一PMOS管P1的栅极，第六PMOS管P6的漏极连接第三电阻R3、栅极连接第三PMOS管P3的栅极。P5与P1的规格相同，P6和P3的规格相同，因此流过R3的电流I_Q3与流过Q1和Q2的电流相等，由于流过Q4的电流I_Q4是流过Q1和Q2的电流之和，也即相当于流过Q4的电流I_Q4是流过Q1或Q2的电流的两倍，因此有I_Q4＝2I_Q1＝2I_Q2＝2I_Q3。所以基准电压为

其中，R4为第四可调电阻的阻值，R3为第三电阻的阻值。

负反馈支路包括第二电阻R2、第五NMOS管N5、第三三极管Q3和第五可调电阻R5，第五NMOS管N5的漏极通过第二电阻R2连接工作电压VDD，第五NMOS管N5的发射极连接第三三极管Q3的集电极和基极，第三三极管Q3的发射极通过第五可调电阻R5接地，第五NMOS管N5的发射极连接第一三极管Q1的基极，第五NMOS管N5的栅极连接第二镜像支路K2和第四镜像支路K4的公共端，也即连接第四PMOS管P4和第四NMOS管N4的公共端。

在该负反馈支路中，第五NMOS管N5的规格与第三镜像支路K3和第四镜像支路K4中的NMOS管的规格相同，具体的，与第一NMOS管N1和第二NMOS管N2的规格相同。第三三极管Q3由两个与第二三极管Q2规格相同的三极管并联而成，也即第三三极管Q3的个数与第二三极管Q2的个数之比为2:1。第二电阻R2是一个保护电阻。第五可调电阻R5的规格与第四可调电阻R4的规格相同，可以认为是第四可调电阻R4的复制。MN5、Q3、R2和R5形成的负反馈支路有两个作用：第一是通过反馈提供第一三极管Q1和第二三极管Q2的基极电流，第二是保持第五NMOS管N5与第一NMOS管N1、第二NMOS管N2相同尺寸使得流过第五NMOS管N5的电流等于流过第一NMOS管N1的电流，也即等于流过第一PMOS管P1的电流。又由于流过第一PMOS管P1的电流与流过第五PMOS管P5的电流相等，因此使得流过第三三极管Q3的电流等于流过第二三极管Q2的电流的两倍，而流过第三三极管Q3的电流等于流过第五可调电阻R5的电流，流过第四可调电阻R4的电流等于流过第二三极管Q2的电流的两倍，因此流过第五可调电阻R5的电流等于流过第四可调电阻R4的电流。这样可以保证第五NMOS管N5、第一NMOS管N1、第二NMOS管N2的源极电压相等(或者在误差范围内大致相等)，也即第一三极管Q1的集电极的电压、第二三极管Q2的集电极的电压以及第三三极管Q3的集电极的电压相等，以此保证第一三极管Q1和第二三极管Q2处于正常工作状态。

而且该负反馈支路只存在第五NMOS管N5的栅极一个主要极点，VREF处挂接的输出电容几乎不影响环路，而其他的极点都位于极高频，因此补偿电容Cc取值可以较小，环路带宽较高，以此保证了电路的中频PSRR，与此同时，当电源电压出现跳动时，瞬态响应也较快。

在本申请的上述电路结构中，第四可调电阻R4为阻值较小的小电阻，主要用于修调细微的电压误差，这个电阻上的电压很小，因此在误差范围内可以认为第五NMOS管N5的源极电压大约为VBE，VBE为第二三极管Q2的基极与发射极之间的电压，因此整个带隙基准电路的工作电压VDD的最小值为VDD_min＝VBE+VGS+VOV，其中VGS是第五NMOS管N5的栅极和源极之间的电压，VOV是第二镜像支路K2的总的过驱动电压，也即VOV是第二PMOS管P2的过驱动电压与第四PMOS管P4的过驱动电压之和。因此该电路可以在保留较高PSRR的前提下，使得电路工作所需的工作电压较低。

第四可调电阻R4包括若干个电阻修调组，若干个电阻修调组形成的串联电路的一端连接第二三极管的发射极、另一端接地，也即如图2所示，第四可调电阻R4的一端连接第二三极管的发射极、另一端接地，每个电阻修调组由一个MOS管和一个固定电阻并联形成，各个电阻修调组中的MOS管的栅极分别受控于各自的控制信号。另外，为了保证高精度修调，从第二三极管Q2的发射极至接地端的各个电阻修调组中的固定电阻的阻值呈指数级增长，而为了保证MOS管开关的导通电阻不会影响电阻值，从第二三极管Q2的发射极至接地端的各个电阻修调组中的MOS管的个数也呈指数级增长，其中同一个电阻修调组中的若干个MOS管并联。所以第四可调电阻R4中越靠近接地端的MOS管尺寸越大，会有较大的寄生电路，而本申请中第四可调电阻R4与第三电阻R3分开布设，因此也避免了第四可调电阻R4中大尺寸MOS管寄生电容影响PSRR。

请参考图2，该带隙基准电路除了包括图1所示基准核心部分之外，还包括启动电路，在启动电路中，第二启动NMOS管NS2的源极接地、漏极通过启动电阻RS连接工作电压VDD，第二启动NMOS管NS2的栅极与漏极相连并连接第三启动NMOS管NS3的栅极。第三启动NMOS管NS3的源极接地、漏极连接第一镜像支路K1和第三镜像支路K3的公共端，也即连接第三PMOS管P3和第三NMOS管N3的公共端。第一启动NMOS管NS1的源极接地、漏极连接第二启动NMOS管NS2的漏极，第一启动NMOS管NS1的栅极连接第五镜像支路K5和第三电阻的公共端获取基准电压VREF。如果图1所示的基准核心部分处于NMOS管和PMOS管的栅源电压都为0的简并态，则VREF为0，因此启动电路中的第一启动NMOS管NS1关闭，第二启动NMOS管NS2有电流流过且电流大小为(VDD-VGSMNS2)/RS，VGSNS2为NS2的栅极和源极之间的电压，通过NS3镜像，将基准核心部分的第一PMOS管P1和第三PMOS管P3拉离该简并态。当VREF正常后，第一启动NMOS管NS1开启，将第二启动NMOS管NS2栅端拉至0，第三启动NMOS管NS3也不再有电流流过，启动电路在基准核心部分正常工作时退出。

以上所述的仅是本申请的优选实施方式，本发明不限于以上实施例。可以理解，本领域技术人员在不脱离本发明的精神和构思的前提下直接导出或联想到的其他改进和变化，均应认为包含在本发明的保护范围之内。

Claims (8)

1.一种高性能的带隙基准电路，其特征在于，在所述带隙基准电路中：

第一三极管的集电极依次通过第三镜像支路和第一镜像支路连接工作电压、发射极通过第一电阻和第四可调电阻接地，第二三极管的集电极依次通过第四镜像支路和第二镜像支路连接所述工作电压、发射极连接所述第一电阻和第四可调电阻的公共端，所述第一三极管的基极和第二三极管的基极相连；具有正温度系数的第一偏置电压输入所述第一镜像支路和所述第二镜像支路构成的电流镜，具有负温度系数的第二偏置电压输入所述第三镜像支路和所述第四镜像支路构成的电流镜，所述第一三极管由若干个与所述第二三极管规格相同的三极管并联而成，流过所述第一三极管的电流等于流过所述第二三极管的电流；

第三电阻的一端通过第五镜像支路连接所述工作电压、另一端连接所述第一三极管的基极，所述第五镜像支路和第三电阻的公共端输出基准电压；所述第五镜像支路和所述第一镜像支路构成电流镜，流过所述第一三极管的电流等于流过所述第三电阻的电流；

所述第二镜像支路和所述第四镜像支路的公共端通过补偿电容接地，负反馈支路的输入端连接所述第二镜像支路和所述第四镜像支路的公共端、输出端连接所述第一三极管的基极。

2.根据权利要求1所述的带隙基准电路，其特征在于，所述第四可调电阻包括若干个电阻修调组，若干个电阻修调组形成的串联电路的一端连接所述第二三极管的发射极、另一端接地，每个所述电阻修调组由一个MOS管和一个固定电阻并联形成，各个电阻修调组中的MOS管的栅极分别受控于各自的控制信号。

3.根据权利要求2所述的带隙基准电路，其特征在于，从所述第二三极管的发射极至接地端的各个电阻修调组中的MOS管的个数呈指数级增长，从所述第二三极管的发射极至接地端的各个电阻修调组中的固定电阻的阻值呈指数级增长；其中同一个电阻修调组中的若干个MOS管并联。

4.根据权利要求1所述的带隙基准电路，其特征在于，所述负反馈支路包括第二电阻、第五NMOS管、第三三极管和第五可调电阻，所述第五NMOS管的漏极通过所述第二电阻连接所述工作电压，所述第五NMOS管的源极连接所述第三三极管的集电极和基极，所述第三三极管的发射极通过所述第五可调电阻接地，所述第五NMOS管的源极连接所述第一三极管的基极，所述第五NMOS管的栅极连接所述第二镜像支路和所述第四镜像支路的公共端。

5.根据权利要求4所述的带隙基准电路，其特征在于，所述带隙基准电路的工作电压的最小值为VBE、VGS和VOV之和，其中，VBE为所述第二三极管的基极与发射极之间的电压，VGS是所述第五NMOS管的栅极和源极之间的电压，VOV是所述第二镜像支路的总的过驱动电压。

6.根据权利要求4所述的带隙基准电路，其特征在于，所述第三镜像支路和第四镜像支路分别基于NMOS管构建，所述第五NMOS管的规格与所述第三镜像支路和第四镜像支路中的NMOS管的规格相同；所述第三三极管由两个与所述第二三极管规格相同的三极管并联而成，所述第五可调电阻的规格与所述第四可调电阻的规格相同，流过所述第三三极管的电流等于流过所述第二三极管的电流的两倍，流过所述第五可调电阻的电流等于流过所述第四可调电阻的电流，所述第一三极管的集电极的电压、第二三极管的集电极的电压以及第三三极管的集电极的电压相等。

7.根据权利要求1所述的带隙基准电路，其特征在于，第一PMOS管的漏极连接第三PMOS管的源极形成第一镜像支路，第二PMOS管的漏极连接第四PMOS管的源极形成第二镜像支路，第三NMOS管的源极连接第一NMOS管的漏极形成第三镜像支路，第四NMOS管的源极连接第二NMOS管的漏极形成第四镜像支路；

所述第一NMOS管的源极连接所述第一三极管的集电极，所述第三NMOS管的漏极连接所述第三PMOS管的漏极，所述第一PMOS管的源极连接所述工作电压；所述第二NMOS管的源极连接所述第二三极管的集电极，所述第四NMOS管的漏极连接所述第四PMOS管的漏极，所述第二PMOS管的源极连接所述工作电压；

所述第一NMOS管和所述第二NMOS管的栅极相连并连接所述第四NMOS管的漏极，所述第三NMOS管和所述第四NMOS管的栅极相连并连接所述第二偏置电压；所述第一PMOS管和所述第二PMOS管的栅极相连并连接所述第三PMOS管的漏极，所述第三PMOS管和所述第四PMOS管的栅极相连并连接所述第一偏置电压；

第五PMOS管的漏极连接第六PMOS管的源极形成第五镜像支路，所述第五PMOS管的源极连接所述工作电压、栅极连接所述第一PMOS管的栅极，所述第六PMOS管的漏极连接所述第三电阻、栅极连接所述第三PMOS管的栅极。

8.根据权利要求1所述的带隙基准电路，其特征在于，所述带隙基准电路还包括启动电路，在所述启动电路中，第二启动NMOS管的源极接地、漏极通过启动电阻连接所述工作电压，所述第二启动NMOS管的栅极与漏极相连并连接第三启动NMOS管的栅极，所述第三启动NMOS管的源极接地、漏极连接所述第一镜像支路和所述第三镜像支路的公共端；第一启动NMOS管的源极接地、漏极连接所述第二启动NMOS管的漏极，所述第一启动NMOS管的栅极连接所述第五镜像支路和所述第三电阻的公共端获取基准电压。

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