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CN112825308B - 半导体结构及其形成方法 - Google Patents

半导体结构及其形成方法 Download PDF

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CN112825308B CN201911149407.XA CN201911149407A CN112825308B CN 112825308 B CN112825308 B CN 112825308B CN 201911149407 A CN201911149407 A CN 201911149407A CN 112825308 B CN112825308 B CN 112825308B
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Abstract

一种半导体结构及其形成方法，形成方法包括：提供基底，基底内形成有导电结构；形成覆盖基底的介质层；在介质层中形成露出导电结构的互连开口，沿介质层的厚度方向上，互连开口包括多个相连通的子开口，互连开口至少包括一组开口组，开口组由相邻的两个子开口构成，且在开口组中，远离基底一侧的子开口的横向尺寸小于另一个子开口的横向尺寸；在互连开口中形成互连结构。形成互连结构的制程包括对互连开口中的导电材料进行研磨处理的步骤，由于远离基底一侧的子开口的横向尺寸小于另一个子开口的横向尺寸，因此在研磨处理的过程中，在开口组的作用下，互连开口侧壁能够提供指向导电材料侧壁的作用力，降低导电材料和介质层发生分层问题的概率。

Description

半导体结构及其形成方法
技术领域
本发明实施例涉及半导体制造领域，尤其涉及一种半导体结构及其形成方法。
背景技术
随着集成电路制造技术的不断发展，人们对集成电路的集成度和性能的要求变得越来越高。为了提高集成度，降低成本，元器件的关键尺寸不断变小，集成电路内部的电路密度越来越大，这种发展使得晶圆表面无法提供足够的面积来制作所需要的互连线。
为了满足关键尺寸缩小过后的互连线所需，目前不同金属层或者金属层与衬底的导通是通过互连结构实现的。随着技术节点的推进，互连结构的尺寸也变得越来越小；相应的，形成互连结构的工艺难度也越来越大，而互连结构的形成质量对后段(back end ofline，BEOL)电学性能以及器件可靠性的影响很大，严重时会影响半导体器件的正常工作。
发明内容
本发明实施例解决的问题是提供一种半导体结构及其形成方法，提高互连结构的形成质量。
为解决上述问题，本发明实施例提供一种半导体结构的形成方法，包括：提供基底，所述基底内形成有导电结构，所述基底露出所述导电结构的顶面；形成覆盖所述基底的介质层；在所述介质层中形成露出所述导电结构的互连开口，沿所述介质层的厚度方向上，所述互连开口包括多个相连通的子开口，其中，所述互连开口至少包括一组开口组，所述开口组由相邻的两个所述子开口构成，且在所述开口组中，远离所述基底一侧的所述子开口的横向尺寸小于另一个所述子开口的横向尺寸；在所述互连开口中形成电连接所述导电结构的互连结构。
相应的，本发明实施例还提供一种半导体结构，包括：基底，所述基底内形成有导电结构，所述基底露出所述导电结构的顶面；介质层，位于所述基底上；互连开口，位于所述介质层中且露出所述导电结构，沿所述介质层的厚度方向上，所述互连开口包括多个相连通的子开口，其中，所述互连开口至少包括一组开口组，所述开口组由相邻的两个所述子开口构成，且在所述开口组中，远离所述基底一侧的所述子开口的横向尺寸小于另一个所述子开口的横向尺寸；互连结构，位于所述互连开口中且电连接所述导电结构。
与现有技术相比，本发明实施例的技术方案具有以下优点：
本发明实施例在介质层中形成露出导电结构的互连开口，沿所述介质层的厚度方向上，所述互连开口包括多个相连通的子开口，其中，所述互连开口至少包括一组开口组，所述开口组由相邻的两个所述子开口构成，且在所述开口组中，远离所述基底一侧的所述子开口的横向尺寸小于另一个所述子开口的横向尺寸；形成互连结构的制程通常包括在互连开口中填充导电材料的步骤、以及对导电材料进行研磨处理的步骤，由于远离所述基底一侧的所述子开口的横向尺寸小于另一个所述子开口的横向尺寸，因此，在研磨处理的过程中，在所述开口组的作用下，使所述互连开口的侧壁能够提供指向所述导电材料侧壁的作用力，以减小研磨处理所产生的机械应力对导电材料的影响，从而降低导电材料和介质层发生分层问题的概率，进而提高了互连结构的形成质量。
附图说明
图1至图3是一种半导体结构的形成方法中各步骤对应的结构示意图；
图4至图7是本发明半导体结构的形成方法一实施例中各步骤对应的结构示意图；
图8至图10是本发明半导体结构的形成方法另一实施例中各步骤对应的结构示意图；
图11至图13是本发明半导体结构的形成方法再一实施例中各步骤对应的结构示意图。
具体实施方式
随着技术节点的推进，互连开口的横向尺寸变得越来越小，且互连开口的深宽比变得越来越大，相应的，填充金属材料的工艺难度也越来越大。
为了提高互连结构的形成质量，由底部向上的金属(bottom up metal)填充工艺成为了一种改良的金属填充工艺，应用于先进的半导体制造工艺中。但是，引入由底部向上的金属填充工艺后，互连结构的形成质量仍有待提高。
现结合一种半导体结构的形成方法分析互连结构的形成质量有待提高的原因。参考图1至图3，示出了一种半导体结构的形成方法中各步骤对应的结构示意图。
参考图1，提供基底11，所述基底11内形成有导电结构12，所述基底11露出所述导电结构12的顶面；在所述基底11上形成介质层20，所述介质层20内形成有互连开口25，所述互连开口25底部露出所述导电结构12。
参考图2，采用由底部向上的金属填充工艺，在所述互连开口25(如图1所示)中填充金属材料35。
参考图3，采用化学机械研磨工艺，对所述金属材料35(如图2所示)进行研磨处理，保留所述互连开口25(如图1所示)中的剩余金属材料35作为互连结构30。
由底部向上的金属填充工艺通常选用的是选择性沉积工艺，金属材料35只会在选择性地沉积在导电性强的导电层(例如：金属层)表面，而难以沉积在导电能力弱的膜层(例如：导电能力弱的导电层或者电介质层)表面。
因此，引入由底部向上的金属填充工艺后，在互连开口25中填充金属材料35之前，不会在互连开口25的底部和侧壁上形成粘附层(glue layer)，从而使金属材料35以导电结构12表面作为基础进行由底部向上的沉积，也就是说，金属材料35沉积于互连开口25的底部时，不会同时沉积在互连开口25的侧壁上，进而降低互连结构30中出现孔洞(void)缺陷的概率。
采用由底部向上的金属填充工艺虽然可以改善孔洞缺陷，但是，由于缺少粘附层，这相应降低了金属材料35在互连开口25中的粘附性，对金属材料35进行研磨处理时，研磨处理所产生的机械应力作用于所述金属材料35，从而容易导致金属材料35和介质层20发生分层，进而降低互连结构30的形成质量。
为了解决所述技术问题，本发明实施例在介质层中形成露出导电结构的互连开口，沿所述介质层的厚度方向上，所述互连开口包括多个相连通的子开口，其中，所述互连开口至少包括一组开口组，所述开口组由相邻的两个所述子开口构成，且在所述开口组中，远离所述基底一侧的所述子开口的横向尺寸小于另一个所述子开口的横向尺寸；形成互连结构的制程通常包括在互连开口中填充导电材料的步骤、以及对导电材料进行研磨处理的步骤，由于远离所述基底一侧的所述子开口的横向尺寸小于另一个所述子开口的横向尺寸，因此，在研磨处理的过程中，在所述开口组的作用下，使所述互连开口的侧壁能够提供指向所述导电材料侧壁的作用力，以减小研磨处理所产生的机械应力对导电材料的影响，从而降低导电材料和介质层发生分层问题的概率，进而提高了互连结构的形成质量。
为使本发明实施例的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图4至图7是本发明半导体结构的形成方法一实施例中各步骤对应的结构示意图。
参考图4，提供基底110，所述基底110内形成有导电结构120，所述基底110露出所述导电结构120的顶面。
所述基底110用于为后续制程提供工艺平台。
所述基底110内可以形成有功能结构，例如：所述基底110内可以形成有MOS场效应晶体管等半导体器件、电阻结构、导电结构等。
本实施例中，以形成半导体结构的方法应用于半导体制程中的后段(back end ofline，BEOL)工艺为例，所述基底110内形成有导电结构120。
所述导电结构120作为前层互连结构，所述导电结构120用于与待形成的互连结构相接触，从而实现两者的电连接。例如：所述导电结构120可以为形成于接触孔插塞(CT)上的第一金属互连线(即为M1layer)。
所述基底110露出所述导电结构120的顶面，从而为后续导电材料的沉积提供工艺基础。
本实施例中，所述导电结构120的材料可以为钴、钨或铜等导电材料。上述材料的导电性能较好，便于后续进行金属的选择性沉积。
继续参考图4，形成覆盖所述基底110的介质层200。
所述介质层200用于实现互连结构之间的电隔离，也用于为后续形成互连结构提供工艺平台。
所述介质层200的材料可以为低k介质材料(低k介质材料指相对介电常数大于或等于2.6、且小于或等于3.9的介质材料)或超低k介质材料(超低k介质材料指相对介电常数小于2.6的介质材料)，从而可以有效地降低互连结构之间的寄生电容，进而减小器件的RC延迟。
所述介质层200的材料可以包括SiOH、SiOCH、掺氟的二氧化硅(FSG)、掺硼的二氧化硅(BSG)、掺磷的二氧化硅(PSG)、掺硼磷的二氧化硅(BPSG)、氢化硅倍半氧烷(HSQ，(HSiO1.5)n)和甲基硅倍半氧烷(MSQ，(CH3SiO1.5)n)中的一种或多种。
本实施例中，采用化学气相沉积工艺形成所述介质层200。
本实施例中，沿所述介质层200的顶面指向底面的方向上，所述介质层200包括多层位于不同厚度区域的子介质层(未标示)，且所述多层子介质层在同一刻蚀条件下的被刻蚀速率均不同。其中，所述多层子介质层在同一刻蚀条件下的被刻蚀速率均不同指的是：在刻蚀任何一层待刻蚀子介质层时，对所述待刻蚀子介质层的刻蚀速率大于对剩余子介质层的刻蚀速率。
具体地，形成所述介质层200的步骤包括：形成多层堆叠的子介质层，所述多层子介质层的材料均不同。其中，可根据晶体管性能的需求，合理选取每层子介质层的材料以及设定每层子介质层的厚度。
后续在所述介质层200中形成露出导电结构120的互连开口，且所述互连开口包括多个相连通的子开口。通过形成多层堆叠的子介质层，且使所述多层子介质层的材料均不同，便于后续分别在所述子介质层中形成相对应的子开口，且使得每一层子介质层中的子开口的横向尺寸能够分别满足工艺需求，这降低了形成子开口的工艺难度。也就是说，后续形成的子开口与所述子介质层一一对应。
在其他实施例中，所述多层子介质层在同一刻蚀条件下的被刻蚀速率均不同也可以指：所述多层子介质层的材料中的元素均相同，且元素含量比例均不同。
为了简化工艺步骤、提高制造效率，作为一种示例，所述介质层200包括两层堆叠的子介质层，分别为第一子介质层210以及覆盖所述第一子介质层210的第二子介质层220。在其他实施例中，所述子介质层的层数还可以多于两层，例如，三层、四层。
参考图5，在所述介质层200中形成露出所述导电结构120的互连开口205，沿所述介质层200的厚度方向上，所述互连开口205包括多个相连通的子开口(未标示)，其中，所述互连开口205至少包括一组开口组(如图5中虚线框所示)，所述开口组由相邻的两个所述子开口构成，且在所述开口组中，远离所述基底110一侧的所述子开口的横向尺寸小于另一个所述子开口的横向尺寸。
所述互连开口205用于为后续形成互连结构提供空间位置。
后续在互连开口205中形成互连结构，且形成互连结构的制程通常包括在互连开口205中填充导电材料的步骤、以及对导电材料进行研磨处理的步骤，由于在所述开口组中，远离所述基底110一侧的所述子开口的横向尺寸小于另一个所述子开口的横向尺寸，因此，在研磨处理的过程中，在所述开口组的作用下，使所述互连开口205的侧壁能够提供指向所述导电材料侧壁的作用力，以减小研磨处理所产生的机械应力对导电材料的影响，从而降低导电材料和介质层200发生分层问题的概率，进而提高了互连结构的形成质量。
本实施例中，所述互连开口205为通孔(via)结构。在其他实施例中，所述互连开口也可以为接触孔，所述接触孔用于形成接触孔插塞。
本实施例中，所述开口组具有台阶状侧壁，从而使得在每一个开口组中，远离所述基底110一侧的所述子开口的横向尺寸小于另一个所述子开口的横向尺寸。
本实施例中，形成所述互连开口205的步骤中，所述子开口与所述子介质层一一对应。
本实施例中，对所述介质层200进行多次刻蚀工艺，形成所述互连开口205。沿所述介质层200的厚度方向上，每一次刻蚀工艺用于刻蚀部分厚度的所述介质层200，形成一个子开口，通过进行多次刻蚀工艺，从而形成多个相连通的子开口。
所述子开口与所述子介质层一一对应，因此，每一次刻蚀工艺适于刻蚀一层子介质层。其中，所述多层子介质层的材料均不同，因此，在刻蚀任何一层子介质层时，对其它子介质层的影响较小，这有利于保证每一个子开口的横向尺寸均能够满足工艺需求，且工艺灵活性较高。
本实施例中，所述刻蚀工艺为干法刻蚀工艺。干法刻蚀工艺的纵向刻蚀速率大于横向刻蚀速率，有利于提高子开口的侧壁形貌质量，且易于控制刻蚀停止的位置。而且，通过合理设定干法刻蚀工艺的参数(例如：工艺压强或刻蚀气体的气体流量等)，易于在进行纵向刻蚀的同时实现横向刻蚀，从而能够使每个子开口的横向尺寸分别满足工艺需求。此外，通过选用干法刻蚀工艺，能够通过调节刻蚀气体以及工艺参数的方式，在同一刻蚀腔室中完成所述多次刻蚀工艺，以免出现破真空的问题，有利于提高工艺稳定性和可靠性。
在另一些实施例中，当刻蚀工艺的次数为多次时，所述刻蚀工艺包括依次进行的干法刻蚀工艺和湿法刻蚀工艺。湿法刻蚀工艺具有各向同性刻蚀的特性，从而能够对子开口的横向尺寸进行调节，从而使子开口的满足工艺需求。
在其他实施例中，通过合理调节刻蚀工艺的工艺参数，也可以对所述介质层进行一次刻蚀工艺，形成所述互连开口。在同一刻蚀条件下，所述多层子介质层的被刻蚀速率均不同，从而分别在每一层子介质层中形成相对应的子开口。
本实施例中，所述介质层200包括两层堆叠的子介质层，分别为第一子介质层210以及覆盖所述第一子介质层210的第二子介质层220，因此，刻蚀所述介质层200的步骤包括：依次刻蚀所述第二子介质层220和第一子介质层210，形成两个相连通的子开口，分别为第二子开口225和第一子开口215，所述第二子开口225形成于第二子介质层220中，所述第一子开口215形成于第一子介质层210中，且所述第二子开口225的底部和所述第一子开口215的顶部相连通。
相应的，所述互连开口205包括一组具有台阶状侧壁的开口组，所述开口组由所述第二子开口225和第一子开口215构成。
在所述开口组中，远离所述基底110一侧的所述子开口(即第二子开口225)具有第一横向尺寸W1，另一个所述子开口(即第一子开口215)具有第二横向尺寸W2，所述第一横向尺寸W1小于第二横向尺寸W2。
但是，如果所述第二横向尺寸W2与所述第一横向尺寸W1的差值过大，在所述开口组中，横向尺寸更大的子开口容易出现导电材料无法填充满的情况，这反而容易降低互连结构的形成质量。为此，所述第二横向尺寸W2与所述第一横向尺寸W1的差值小于或等于5纳米。
本实施例中，所述第二横向尺寸W2与所述第一横向尺寸W1的差值为0.2纳米至5纳米。例如，0.5纳米、1纳米、2纳米、3纳米、4纳米。
如果所述第二横向尺寸W2与所述第一横向尺寸W1的差值小于0.2纳米，在子介质层的层数较少时，难以形成具有明显的台阶状侧壁的开口组，从而降低互连开口205的侧壁对导电材料侧壁的作用力。
本实施例中，最靠近所述基底110的子开口在所述基底110上的投影，位于所述导电结构120内，或者，与所述导电结构120相重合，从而避免后续在所述互连开口205中填充导电材料后，导电材料与基底110相接触，进而避免导电材料扩散至基底110中。
需要说明的是，在另一些实施例中，根据所述子介质层的层数，所述互连开口所包含的子开口的数量也可以多于两个。
还需要说明的是，在其他实施例中，通过合理设定刻蚀工艺的工艺参数，也能够使所述子开口的侧壁均相齐平，且所述互连开口的横截面形状为梯形。在这种情况下，沿所述介质层的底部指向顶部的方向上，所述互连开口的横向尺寸逐渐减小，后续在互连开口中填充导电材料后，所述互连开口的侧壁也能够提供指向所述导电材料侧壁的作用力。
结合参考图6和图7，在所述互连开口205(如图5所示)中填充导电材料305(如图6所示)，形成电连接所述导电结构120的互连结构300。
所述互连结构300与所述导电结构120实现电连接，从而实现晶体管之间的电连接，所述互连结构300还用于与外部电路或其他金属层实现电连接。
所述互连结构300的材料包括钴(Co)、钨(W)、钌(Ru)、铝(Al)、铱(Ir)、铑(Rh)、锇(Os)、钯(Pd)、铜(Cu)、铂(Pt)和镍(Ni)中的一种或多种。本实施例中，所述互连结构300的材料为钴，钴具有很好的选择性沉积效果。
以下结合参考图6和图7，对形成所述互连结构300的步骤做详细说明。
参考图6，在所述互连开口205(如图5所示)中填充导电材料305。
本实施例中，通过由底部向上的金属填充工艺，在所述互连开口205中填充导电材料305。具体地，由底部向上的金属填充工艺为选择性沉积工艺。
通过采用选择性沉积工艺，导电材料305能够选择性地沉积在导电性强的导电层(例如：金属层)表面，而难以沉积在导电能力弱的膜层(例如：导电能力弱的导电层或者电介质层)表面，因此，在填充导电材料305的过程中，导电材料305以导电结构120表面作为基础，由所述互连开口205的底部向上依次沉积，且不会沉积在所述互连开口205的侧壁上，这避免了传统金属沉积工艺所造成的阶梯覆盖能力的问题，从而提高了填充导电材料305的工艺窗口，降低位于互连开口205中的导电材料305中形成有孔洞缺陷的概率。
本实施例中，所述选择性沉积工艺为选择性化学气相沉积(selective CVD)工艺。选择性化学气相沉积工艺具有较好的选择性沉积效果，且工艺稳定性高。
具体地，所述选择性化学气相沉积工艺所使用的前驱物为仅选择性沉积在导电结构120表面的有机金属化合物，且所述有机金属化合物含有所述导电材料305材料中的元素，所使用的载气包括氢气、氦气和氩气中的一种或多种，所述前驱物通过载气进入沉积腔室中。其中，通过选用有机金属化合物，从而能够实现分解反应。
在所述选择性化学气相沉积工艺的过程中，由于所述导电结构120的导电性强，其表面的自由电子较多，自由电子能够打断前驱物的化学键，使得前驱物发生分解反应，从而在所述导电结构120的顶面选择性地沉积导电材料305。而所述介质层200为绝缘材料，因此，导电材料305难以沉积在所述互连开口210的侧壁上。
本实施例中，所述导电材料305的材料为钴，所述前驱物相应为含有钴的有机金属化合物。例如，所述前驱物包括二羰基环戊二烯基钴(C7H5CoO2)。
需要说明的是，在实际工艺过程中，根据所选用的导电材料305的材料，可相应调整所述选择性化学气相沉积工艺的参数。
在另一些实施例中，所述选择性沉积工艺可以为无电极电镀(electrolessplating)工艺，也称为化学镀工艺。该工艺在无外加电流的情况下借助合适的还原剂，使镀液中的金属离子还原为金属并沉积到目标层表面，且无电极电镀工艺可以选择性地在导电性强的导电层上沉积金属材料。
在其他实施例中，所述选择性沉积工艺还可以为选择性无电金属沉积工艺(selective electroless metal deposition，SEMD)工艺。利用SEMD工艺，导电材料可以选择性地沉积在导电性强的导电层表面，也具有很高的选择性。
本实施例中，为了提高后续互连结构的顶面平坦度，所述导电材料305的顶面高于所述介质层200的顶面。
参考图7，采用化学机械研磨工艺，对导电材料305(如图6所示)进行研磨处理，去除高于所述介质层200顶面的导电材料305，保留所述互连开口205(如图5所示)中的剩余导电材料305作为互连结构300。
研磨处理会对导电材料305产生机械应力，但是，所述互连开口205至少包括一组开口组，且在所述开口组中，远离所述基底110一侧的子开口225(如图5所示)的横向尺寸W1(如图5所示)小于另一个子开口215(如图5所示)的横向尺寸W2(如图5所示)，在所述开口组的作用下，使所述互连开口205的侧壁能够提供指向所述导电材料305侧壁的作用力，以减小研磨处理所产生的机械应力对导电材料305的影响，从而降低导电材料305和介质层200发生分层问题的概率，进而提高了互连结构300的形成质量。
图8至图10是本发明半导体结构的形成方法另一实施例中各步骤对应的结构示意图。
本实施例与前述实施例的相同之处，在此不再赘述。本实施例与前述实施例的不同之处在于：介质层500所包含的子介质层的层数不同。
参考图8，提供基底410，所述基底410内形成有导电结构420，所述基底410露出所述导电结构420的顶面；形成覆盖所述基底410的介质层500。
本实施例中，所述介质层500包括三层堆叠的子介质层，分别为第一子介质层510、覆盖所述第一子介质层510的第二子介质层520、以及覆盖所述第二子介质层520的第三子介质层530，所述第一子介质层510、第二子介质层520和第三子介质层530在同一刻蚀条件下的被刻蚀速率均不同。
本实施例中，所述多层子介质层的材料各不相同。
对所述基底410和介质层500的具体描述，可参考前述实施例中的相应描述，在此不再赘述。
参考图9，刻蚀所述介质层500，在所述介质层500中形成露出导电结构420的互连开口505，沿所述介质层500的厚度方向上，所述互连开口505包括多个相连通的子开口，其中，所述互连开口505至少包括一组具有台阶状侧壁的开口组(如图9中虚线框所示)，所述开口组由相邻的两个子开口构成，且在所述开口组中，远离所述基底410一侧的所述子开口的横向尺寸小于另一个所述子开口的横向尺寸。
本实施例中，所述子开口与所述子介质层一一对应。
具体地，所述介质层500包括三层堆叠的子介质层，分别为第一子介质层510、覆盖所述第一子介质层510的第二子介质层520、以及覆盖所述第二子介质层520的第三子介质层530，因此，刻蚀所述介质层500的步骤包括：依次刻蚀所述第三子介质层530、第二子介质层520和第一子介质层510，形成三个相连通的子开口，分别为第三子开口535、第二子开口525和第一子开口515，第三子开口535形成于第三子介质层530中，第二子开口525形成于第二子介质层520中，第一子开口515形成于第一子介质层510中，且第三子开口535的底部和第二子开口525的顶部相连通，第二子开口525的底部和第一子开口515的顶部相连通。
相应的，所述互连开口505包括一组具有台阶状侧壁的开口组，所述开口组由第三子开口535和第二子开口525构成，所述第三子开口535的横向尺寸小于第二子开口525的横向尺寸。
需要说明的是，在其他实施例中，当子介质层的层数多于两层时，形成所述互连开口的步骤中，最顶部的子开口的横向尺寸小于相邻近的子开口的横向尺寸。
后续在互连开口中填充导电材料后，还包括对导电材料进行研磨处理的步骤，研磨处理对位于最顶部的子开口中的导电材料所施加的机械应力最大，因此，通过使最顶部的子开口的横向尺寸小于相邻近的子开口的横向尺寸，有利于降低导电材料和介质层发生分层问题的概率。
本实施例中，所述第一子开口515的横向尺寸大于第二子开口525的横向尺寸，从而在满足所述第三子开口535和第二子开口525的横向尺寸关系的同时，易于使第一子开口515在所述基底410上的投影位于所述导电结构420内，或者，与所述导电结构420相重合。
在其他实施例中，当子介质层的层数多于两层时，只要满足在开口组中，远离所述基底一侧的所述子开口的横向尺寸小于另一个所述子开口的横向尺寸即可。
对形成所述互连开口505的步骤的具体描述，可参考前述实施例中的相应描述，在此不再赘述。
参考图10，在所述互连开口505(如图9所示)中填充导电材料，形成电连接所述导电结构420的互连结构600。
本实施例中，所述第三子开口535(如图9所示)和第二子开口525(如图9所示)构成开口组，在所述第三子开口535和第二子开口525的作用下，使得所述互连开口805的侧壁提供指向导电材料侧壁的作用力。
对本实施例所述形成方法的具体描述，可参考前述实施例中的相应描述，在此不再赘述。
图11至图13是本发明半导体结构的形成方法再一实施例中各步骤对应的结构示意图。
本实施例与前述实施例的相同之处，在此不再赘述。本实施例与前述实施例的不同之处在于：在所述介质层800中，所述多层子介质层的材料中的元素均相同，且元素含量比例均不同。
所述多层子介质层的材料中的元素均相同，且元素含量比例均不同，也能够使所述多层子介质层在同一刻蚀条件下的被刻蚀速率均不同，以便于后续分别在所述子介质层中形成相对应的子开口，且使得每一层子介质层中的子开口的横向尺寸能够分别满足工艺需求。因此，后续形成的子开口与子介质层一一对应。
以下结合附图，对本实施例所述形成方法做详细说明。
参考图11，提供基底710，所述基底710内形成有导电结构720，所述基底710露出所述导电结构720的顶面；形成覆盖所述基底710的介质层800。
本实施例中，沿所述介质层800的顶面指向底面的方向上，所述介质层800包括多层位于不同厚度区域的子介质层，且所述子介质层的耐刻蚀度均不同。
本实施例中，在所述介质层800中，所述多层子介质层的材料中的元素均相同，且元素含量比例均不同，因此，采用同一沉积工艺形成所述介质层800，且在进行所述沉积工艺的过程中，调节所述沉积工艺的工艺参数，适于依次连续形成具有不同耐刻蚀度的子介质层，所述工艺参数包括反应气体的流量。
通过调节所述沉积工艺所采用的反应气体的流量，使所述子介质层的材料中的元素含量比例各不相同，从而调节每一层子介质层的耐刻蚀度。
其中，在同一沉积工艺中形成所述介质层800，能够在同一沉积腔室中形成所述多层子介质层，以免出现破真空的问题，有利于提高工艺稳定性和可靠性，且能够降低工艺复杂度、提高制造效率。
在其他实施例中，还可以调节所述沉积工艺的其他参数，以便于使每一层子介质层的耐刻蚀度能够满足工艺需求，例如工艺压强、工艺温度等。
本实施例中，沿所述介质层800的顶面指向底面的方向上，所述子介质层在同一刻蚀条件下的被刻蚀速率逐渐增大，也就是说，所述子介质层的耐刻蚀度逐渐降低。在其他实施例中，根据工艺需求，可以灵活地设定不同厚度区域处的子介质层的耐刻蚀度。
作为一种示例，沿所述介质层800的顶面指向底面的方向上，所述介质层800包括第一厚度区域H1、第二厚度区域H2和第三厚度区域H3，所述子介质层的层数相应为三层。
具体地，位于第三厚度区域H3的子介质层为第一子介质层810，位于第二厚度区域H2的子介质层为第二子介质层820，位于第一厚度区域H1的子介质层为第三子介质层830。
在另一些实施例中，根据工艺需求，所述子介质层的层数还可以多于三层。
在其他实施例中，还可以通过掺杂的方式，使子介质层中的杂质离子的浓度各不相同，从而调节每一层子介质层的耐刻蚀度。具体地，进行多次膜层形成工艺形成所述介质层，所述膜层形成工艺的步骤包括：形成覆盖所述基底的介质材料层；对所述介质材料层掺杂杂质离子，适于调节所述介质材料层的耐刻蚀度，掺杂所述杂质离子后的所述介质材料层作为子介质层。
其中，所述杂质离子包括硅离子、氧离子、氮离子、硼离子或磷离子。上述离子对子介质层的绝缘性的影响较小。
参考图12，刻蚀所述介质层800，在所述介质层800中形成露出所述导电结构720的互连开口805，所述互连开口805包括多个相连通的子开口。
本实施例中，所述子开口与所述子介质层一一对应
本实施例中，所述多层子介质层的材料中的元素均相同，且元素含量比例均不同，因此，刻蚀所述介质层800的步骤中，采用同一刻蚀工艺依次刻蚀所述子介质层，也就是说，对所述介质层800进行一次刻蚀工艺，这有利于提高刻蚀工艺的工艺稳定性和可靠性，且能够降低工艺复杂度、提高制造效率。相应的，在所述刻蚀工艺中，无需对工艺参数进行调节。
本实施例中，沿所述介质层800的顶面指向底面的方向上，所述子介质层的耐刻蚀度逐渐降低，因此，在刻蚀所述介质层800的过程中，沿所述介质层800的顶面指向底面的方向上，所述刻蚀工艺对所述子介质层的横向刻蚀量逐渐增加，相应的，所述子开口的横向尺寸逐渐增大。
需要说明的是，在其他实施例中，沿所述介质层的顶面指向底面的方向上，所述子介质层的耐刻蚀度逐渐降低时，通过增加所述子介质层的层数，可以减小相邻子开口的横向尺寸的差值，且子介质层的层数越多，相邻子开口的横向尺寸的差值越小，从而使所述子开口的侧壁均相齐平，且所述互连开口的横截面形状为梯形。
参考图13，在所述互连开口805(如图12所示)中填充导电材料，形成电连接所述导电结构720的互连结构900。
本实施例中，由于所述子开口的横向尺寸沿所述介质层800的顶面指向底面的方向上逐渐增大，这也能使所述互连开口805的侧壁提供指向导电材料侧壁的作用力。
对本实施例所述形成方法的具体描述，可参考前述实施例中的相应描述，在此不再赘述。
相应的，本发明实施例还提供一种半导体结构。参考图7，示出了本发明半导体结构一实施例的结构示意图。
所述半导体结构包括：基底110，所述基底110内形成有导电结构120，所述基底110露出所述导电结构120的顶面；介质层200，位于所述基底110上；互连开口205(如图5所示)，位于所述介质层200中且露出所述导电结构120，沿所述介质层200的厚度方向上，所述互连开口205包括多个相连通的子开口，其中，所述互连开口205至少包括一组开口组，所述开口组由相邻的两个所述子开口构成，且在所述开口组中，远离所述基底110一侧的所述子开口的横向尺寸小于另一个所述子开口的横向尺寸；互连结构300，位于所述互连开口205中且电连接所述导电结构120。
形成互连结构300的制程通常包括在互连开口205中填充导电材料的步骤、以及对导电材料进行研磨处理的步骤，研磨处理会对导电材料305产生机械应力。由于在所述开口组中，远离所述基底110一侧的所述子开口的横向尺寸小于另一个所述子开口的横向尺寸，因此，在所述开口组的作用下，使得所述互连开口205的侧壁能够提供指向所述导电材料侧壁的作用力，以减小研磨处理所产生的机械应力对导电材料的影响，从而降低导电材料和介质层200发生分层问题的概率，进而提高了互连结构300的质量。
下面结合附图对本实施例所述的半导体结构进行说明。
所述基底110用于为所述半导体结构的形成提供工艺平台。
所述基底110内可以形成有功能结构，例如：所述基底110内可以形成有MOS场效应晶体管等半导体器件、电阻结构、导电结构等。
本实施例中，所述基底110内形成有导电结构120。所述导电结构120作为前层互连结构，所述导电结构120用于与互连结构300相接触，从而实现两者的电连接。例如：所述导电结构120可以为形成于接触孔插塞上的第一金属互连线。
所述基底110露出所述导电结构120的顶面，从而为互连结构300的形成提供工艺基础。
本实施例中，所述导电结构120的材料可以为钴、钨或铜等导电材料。
所述介质层200用于实现互连结构300之间的电隔离，也用于为互连结构300的形成提供工艺平台。
介质层200的材料可以为低k介质材料或超低k介质材料，从而可以有效地降低互连结构之间的寄生电容，进而减小器件的RC延迟。介质层200的材料可以包括SiOH、SiOCH、掺氟的二氧化硅、掺硼的二氧化硅、掺磷的二氧化硅、掺硼磷的二氧化硅、氢化硅倍半氧烷和甲基硅倍半氧烷中的一种或多种。
本实施例中，沿所述介质层200的顶面指向底面的方向上，所述介质层200包括多层位于不同厚度区域的子介质层(未标示)，且所述多层子介质层在同一刻蚀条件下的被刻蚀速率均不同。其中，所述多层子介质层在同一刻蚀条件下的被刻蚀速率均不同指的是：在刻蚀任何一层待刻蚀子介质层时，对所述待刻蚀子介质层的刻蚀速率大于对剩余子介质层的刻蚀速率。
具体地，所述多层子介质层的材料均不同。其中，可根据晶体管性能的需求，合理选取每层子介质层的材料以及设定每层子介质层的厚度。
所述互连开口205位于所述介质层200中，且所述互连开口205包括多个相连通的子开口。通过使所述多层子介质层的材料均不同，便于分别在所述子介质层中形成相对应的子开口，且使得每一层子介质层中的子开口的横向尺寸能够分别满足工艺需求，这降低了形成子开口的工艺难度。也就是说，所述子开口与所述子介质层一一对应。
在其他实施例中，所述多层子介质层的材料中的元素均相同，且元素含量比例均不同。
为了简化工艺步骤、提高制造效率，作为一种示例，所述介质层200包括两层堆叠的子介质层，分别为第一子介质层210以及覆盖所述第一子介质层210的第二子介质层220。在其他实施例中，所述子介质层的层数还可以多于两层，例如，三层、四层。
所述互连开口205用于为互连结构300的形成提供空间位置。
本实施例中，所述互连开口205为通孔结构。在其他实施例中，所述互连开口也可以为接触孔，所述接触孔用于形成接触孔插塞。
本实施例中，所述开口组具有台阶状侧壁，从而使得在每一个开口组中，远离所述基底110一侧的所述子开口的横向尺寸小于另一个所述子开口的横向尺寸。
所述互连开口205包括多个相连通的子开口，且所述子开口与所述子介质层一一对应。
本实施例中，所述介质层200包括两层堆叠的子介质层，分别为第一子介质层210以及覆盖所述第一子介质层210的第二子介质层220，因此，所述互连开口205包括两个相连通的子开口，分别为位于第一子介质层210中的第一子开口215以及位于第二子介质层220中的第二子开口225，且第二子开口225的底部和第一子开口215的顶部相连通。
相应的，本实施例中，所述互连开口205包括一组具有台阶状侧壁的开口组，所述开口组由所述第二子开口225和第一子开口215构成。
在所述开口组中，远离所述基底110一侧的所述子开口(即第二子开口225)具有第一横向尺寸W1，另一个所述子开口(即第一子开口215)具有第二横向尺寸W2，所述第一横向尺寸W1小于第二横向尺寸W2。
但是，形成互连结构300的制程通常包括在互连开口205中填充导电材料的步骤、以及对导电材料进行研磨处理的步骤，如果第二横向尺寸W2与第一横向尺寸W1的差值过大，在所述开口组中，横向尺寸更大的子开口容易出现导电材料无法填充满的情况，这反而容易降低互连结构300的形成质量。为此，第二横向尺寸W2与第一横向尺寸W1的差值小于或等于5纳米。
本实施例中，第二横向尺寸W2与第一横向尺寸W1的差值为0.2纳米至5纳米。例如，0.5纳米、1纳米、2纳米、3纳米、4纳米。
如果第二横向尺寸W2与第一横向尺寸W1的差值小于0.2纳米，在子介质层的层数较少的情况下，难以形成具有明显的台阶状侧壁的开口组，从而降低互连开口205的侧壁对导电材料侧壁的作用力。
本实施例中，最靠近所述基底110的子开口在基底110上的投影，位于所述导电结构120内，或者，与所述导电结构120相重合，从而避免互连结构300与基底110相接触，进而避免互连结构300的材料扩散至基底110中。
需要说明的是，在另一些实施例中，根据所述子介质层的层数，所述互连开口所包含的子开口的数量也可以多于两个。
还需要说明的是，在其他实施例中，所述子开口的侧壁也可以均相齐平，且所述互连开口的横截面形状为梯形。在这种情况下，沿所述介质层的底部指向顶部的方向上，所述互连开口的横向尺寸逐渐减小，所述互连开口的侧壁也能够提供指向所述导电材料侧壁的作用力。
所述互连结构300与所述导电结构120实现电连接，从而实现晶体管之间的电连接，所述互连结构300还用于与外部电路或其他金属层实现电连接。
本实施例中，所述互连结构300通过由底部向上的金属填充工艺所形成。具体地，由底部向上的金属填充工艺为选择性沉积工艺。
选择性沉积工艺指的是：导电材料能够选择性地沉积在导电性强的导电层(例如：金属层)表面，而难以沉积在导电能力弱的膜层(例如：导电能力弱的导电层或者电介质层)表面，因此，在互连结构300的形成过程中，导电材料以导电结构120表面作为基础，由互连开口205的底部向上依次沉积，且不会沉积在所述互连开口205的侧壁上，这避免了传统金属沉积工艺所造成的阶梯覆盖能力的问题，从而提高了填充导电材料的工艺窗口，降低位于互连开口205中的导电材料中形成有孔洞缺陷的概率，有利于提高互连结构300的质量。
所述互连结构300的材料包括钴、钨、钌、铝、铱、铑、锇、钯、铜、铂和镍中的一种或多种。本实施例中，所述互连结构300的材料为钴。
本实施例所述半导体结构可以采用前述第一实施例所述的形成方法所形成，也可以采用其他形成方法所形成。对本实施例所述半导体结构的具体描述，可参考前述实施例中的相应描述，本实施例在此不再赘述。
参考图10，示出了本发明半导体结构另一实施例的结构示意图。
本实施例与前述实施例的相同之处，在此不再赘述。本实施例与前述实施例的不同之处在于：介质层500所包含的子介质层的层数不同。
本实施例中，所述介质层500位于基底410上，所述介质层500包括三层堆叠的子介质层，分别为第一子介质层510、覆盖第一子介质层510的第二子介质层520、以及覆盖第二子介质层520的第三子介质层530，所述第一子介质层510、第二子介质层520和第三子介质层530在同一刻蚀条件下的被刻蚀速率均不同。
本实施例中，所述子介质层的材料各不相同。
在其他实施例中，所述多层子介质层的材料中的元素均相同，且元素含量比例均不同。
所述介质层500中形成有互连开口505(如图9所示)，所述互连开口505露出导电结构420，所述互连开口505包括多个相连通的子开口，其中，所述互连开口505至少包括一组具有台阶状侧壁的开口组，所述开口组由相邻的两个所述子开口构成。
所述子开口与所述子介质层一一对应。具体地，所述介质层500包括三层堆叠的子介质层，分别为第一子介质层510、覆盖第一子介质层510的第二子介质层520、以及覆盖第二子介质层520的第三子介质层530，因此，所述互连开口505包括三个相连通的子开口，分别为第三子开口535、第二子开口525和第一子开口515，第三子开口535位于第三子介质层530中，第二子开口525位于第二子介质层520中，第一子开口515位于第一子介质层510中，且第三子开口535的底部和第二子开口525的顶部相连通，第二子开口525的底部和第一子开口515的顶部相连通。
相应的，所述互连开口505包括一组具有台阶状侧壁的开口组，所述开口组由第三子开口535和第二子开口525构成，所述第三子开口535的横向尺寸小于第二子开口525的横向尺寸。
需要说明的是，在其他实施例中，当子介质层的层数多于两层时，形成所述互连开口的步骤中，最顶部的子开口的横向尺寸小于相邻近的子开口的横向尺寸。
形成互连结构的制程通常包括在互连开口中填充导电材料的步骤、以及对导电材料进行研磨处理的步骤，研磨处理对位于最顶部的子开口中的导电材料所施加的机械应力最大，因此，通过使最顶部的子开口的横向尺寸小于相邻近的子开口的横向尺寸，有利于降低导电材料和介质层发生分层问题的概率。
本实施例中，所述第一子开口515的横向尺寸大于第二子开口525的横向尺寸，从而在满足所述第三子开口535和第二子开口525的横向尺寸关系的同时，易于使第一子开口515在基底410上的投影位于导电结构420内，或者，与导电结构420相重合。
在其他实施例中，当子介质层的层数多于两层时，只要满足在开口组中，远离所述基底一侧的所述子开口的横向尺寸小于另一个所述子开口的横向尺寸即可。
本实施例所述半导体结构可以采用前述第二实施例所述的形成方法所形成，也可以采用其他形成方法所形成。对本实施例所述半导体结构的具体描述，可参考前述实施例中的相应描述，本实施例在此不再赘述。
参考图13，示出了本发明半导体结构再一实施例的结构示意图。
本实施例与前述实施例的相同之处，在此不再赘述。本实施例与前述实施例的不同之处在于：在所述介质层800中，所述多层子介质层的材料中的元素均相同，且元素含量比例均不同。
所述多层子介质层的材料中的元素均相同，且元素含量比例均不同，也能够使所述多层子介质层在同一刻蚀条件下的被刻蚀速率均不同，以便于分别在所述子介质层中形成相对应的子开口，且使得每一层子介质层中的子开口的横向尺寸能够分别满足工艺需求。因此，所述子开口与子介质层一一对应。
本实施例中，所述半导体结构包括：基底710，所述基底710内形成有导电结构720，所述基底710露出所述导电结构720的顶面；介质层800，位于所述基底710上；互连开口805(如图12所示)，位于所述介质层800中且露出所述导电结构720，沿所述介质层800的厚度方向上，所述互连开口805包括多个相连通的子开口，所述子开口的侧壁均相齐平，且所述互连开口的横截面形状为梯形。
本实施例中，通过合理设定每一层子介质层的材料中的元素含量比例，使得在沿所述介质层800的顶面指向底面的方向上，所述子介质层在同一刻蚀条件下的被刻蚀速率逐渐增大，也就是说，所述子介质层的耐刻蚀度逐渐降低。在其他实施例中，根据工艺需求，可以灵活地设定不同厚度区域处的子介质层的耐刻蚀度。
作为一种示例，沿所述介质层800的顶面指向底面的方向上，所述介质层800包括第一厚度区域H1(如图11所示)、第二厚度区域H2(如图11所示)和第三厚度区域H3(如图11所示)，所述子介质层的层数相应为三层。
具体地，位于第三厚度区域H3的子介质层为第一子介质层810，位于第二厚度区域H2的子介质层为第二子介质层820，位于第一厚度区域H1的子介质层为第三子介质层830。
在另一些实施例中，根据工艺需求，所述子介质层的层数还可以多于三层。
在其他实施例中，所述多层子介质层的材料相同，且所述多层子介质层中均掺杂有杂质离子，所述多层子介质层中的杂质离子的掺杂浓度均不同，所述杂质离子适于调节所述子介质层的耐刻蚀度。
通过调节每一层子介质层中的杂质离子的浓度，从而调节每一层子介质层的耐刻蚀度。其中，硅离子对子介质层的绝缘性的影响较小。
其中，所述杂质离子包括硅离子、氧离子、氮离子、硼离子或磷离子。上述离子对子介质层的绝缘性的影响较小。
本实施例中，沿所述介质层800的顶面指向底面的方向上，所述子介质层的耐刻蚀度逐渐降低，因此，沿所述介质层800的顶面指向底面的方向上，所述子开口的横向尺寸逐渐增大。
由于所述子开口的横向尺寸沿所述介质层800的底面指向顶面的方向上逐渐减小，这也能使所述互连开口805的侧壁提供指向导电材料侧壁的作用力。
需要说明的是，在其他实施例中，沿所述介质层的顶面指向底面的方向上，所述子介质层的耐刻蚀度逐渐降低时，通过增加所述子介质层的层数，可以减小相邻子开口的横向尺寸的差值，且子介质层的层数越多，相邻子开口的横向尺寸的差值越小，从而使所述子开口的侧壁均相齐平，且所述互连开口的横截面形状为梯形。
本实施例所述半导体结构可以采用前述第三实施例所述的形成方法所形成，也可以采用其他形成方法所形成。对本实施例所述半导体结构的具体描述，可参考前述实施例中的相应描述，本实施例在此不再赘述。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (8)

1.一种半导体结构的形成方法，其特征在于，包括：
提供基底，所述基底内形成有导电结构，所述基底露出所述导电结构的顶面；
形成覆盖所述基底的介质层，沿所述介质层的顶面指向底面的方向上，所述介质层包括多层位于不同厚度区域的子介质层，且所述多层子介质层在同一刻蚀条件下的被刻蚀速率均不同，所述多层子介质层均用于实现互连结构之间的电隔离，所述多层子介质层的材料中的元素均相同，所述元素的含量比例均不同且逐渐变化；采用同一沉积工艺形成所述介质层，且在进行所述沉积工艺的过程中，调节所述沉积工艺的工艺参数，适于依次连续形成具有不同耐刻蚀度的所述子介质层，所述工艺参数包括反应气体的流量；
在所述介质层中形成露出所述导电结构的互连开口，沿所述介质层的厚度方向上，所述互连开口包括多个相连通的子开口，所述子开口与所述子介质层一一对应，其中，所述互连开口至少包括一组开口组，所述开口组由相邻的两个所述子开口构成，且在所述开口组中，远离所述基底一侧的所述子开口的横向尺寸小于另一个所述子开口的横向尺寸，所述互连开口的横截面形状为梯形；
在所述互连开口中形成电连接所述导电结构的互连结构。
2.如权利要求1所述的形成方法，其特征在于，沿所述介质层的顶面指向底面的方向上，所述子介质层在同一刻蚀条件下的被刻蚀速率逐渐增大。
3.如权利要求1所述的形成方法，其特征在于，对所述介质层进行一次或多次刻蚀工艺，形成所述互连开口，当刻蚀工艺的次数为多次时，每一次刻蚀工艺用于刻蚀部分厚度的所述介质层，形成一个子开口。
4.如权利要求3所述的形成方法，其特征在于，所述刻蚀工艺为干法刻蚀工艺；或者，
所述刻蚀工艺包括依次进行的干法刻蚀工艺和湿法刻蚀工艺。
5.如权利要求1所述的形成方法，其特征在于，形成所述互连结构的步骤包括：采用选择性沉积工艺，在所述互连开口中填充导电材料。
6.一种半导体结构，其特征在于，包括：
基底，所述基底内形成有导电结构，所述基底露出所述导电结构的顶面；
介质层，位于所述基底上，沿所述介质层的顶面指向底面的方向上，所述介质层包括多层位于不同厚度区域的子介质层，且所述多层子介质层在同一刻蚀条件下的被刻蚀速率均不同，所述多层子介质层均用于实现互连结构之间的电隔离，所述多层子介质层的材料中的元素均相同，所述元素的含量比例均不同且逐渐变化；
互连开口，位于所述介质层中且露出所述导电结构，沿所述介质层的厚度方向上，所述互连开口包括多个相连通的子开口，所述子开口与所述子介质层一一对应，其中，所述互连开口至少包括一组开口组，所述开口组由相邻的两个所述子开口构成，且在所述开口组中，远离所述基底一侧的所述子开口的横向尺寸小于另一个所述子开口的横向尺寸，所述互连开口的横截面形状为梯形；
互连结构，位于所述互连开口中且电连接所述导电结构。
7.如权利要求6所述的半导体结构，其特征在于，沿所述介质层的顶面指向底面的方向上，所述子介质层在同一刻蚀条件下的被刻蚀速率逐渐增大。
8.如权利要求6所述的半导体结构，其特征在于，所述互连结构的材料包括钴、钨、钌、铝、铱、铑、锇、钯、铜、铂和镍中的一种或多种。
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