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CN112737571A - 时钟电路和时钟电路生成方法、装置、设备和介质 - Google Patents

时钟电路和时钟电路生成方法、装置、设备和介质 Download PDF

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CN112737571A
CN112737571A CN202011615548.9A CN202011615548A CN112737571A CN 112737571 A CN112737571 A CN 112737571A CN 202011615548 A CN202011615548 A CN 202011615548A CN 112737571 A CN112737571 A CN 112737571A
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clock
module
frequency division
delay
frequency
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杨申
臧凤仙
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Shanghai Jinzhuo Technology Co Ltd
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Abstract

本发明实施例公开了一种时钟电路和时钟电路生成方法、装置、设备和介质。其中，时钟电路包括时钟创建模块、时钟分频模块和时钟延时模块；时钟创建模块，用于生成预设频率的源头时钟信号；时钟分频模块，用于对源头时钟信号进行预设倍数的偶数分频，生成分频时钟信号；时钟延时模块，用于根据源头时钟信号和分频时钟信号生成预设数量的相位延时信号，将相位延时信号输出至时钟电路外部模块。本发明实施例解决了采用单路高频时钟信号进行计时的方法对硬件性能要求过高的问题，同时避免在电路中引入DLL，保证了ASIC的低功耗性能和高集成度。

Description

时钟电路和时钟电路生成方法、装置、设备和介质
技术领域
本发明实施例涉及应用集成电路技术领域，尤其涉及一种时钟电路和时钟电路生成方法、装置、设备和介质。
背景技术
采用一个低频率时钟信号对一个事件长度进行计时，对该时钟信号的上升沿和下降沿均进行采样，所能分辨的最小时间间隔为该时钟信号的半周期，即所实现的最高计时精度受限于时钟信号的频率。
为了提高计时精度，现有技术中，通常采用延迟锁相环(DLL)对低频率时钟信号进行不同的相位延时，以产生多路不同相位的时钟，每路之间具有相等的较小时间间隔，该多路信号同时进行采样时，计时精度可以达到该较小时间间隔。
但现有技术中的这种方式在应用集成电路(ASIC)中实现时，所增加的DLL会增加额外的功耗和面积，破坏ASIC的低功耗性能和高集成度。
发明内容
本发明实施例提供一种时钟电路和时钟电路生成方法、装置、设备和介质解决了采用单路高频时钟信号进行计时的方法对硬件性能要求过高的问题，同时避免在电路中引入DLL，保证了ASIC的低功耗性能和高集成度。
第一方面，本发明实施例提供了一种时钟电路，包括时钟创建模块、时钟分频模块和时钟延时模块；
所述时钟创建模块，用于生成预设频率的源头时钟信号，将所述源头时钟信号输出至所述时钟分频模块和所述时钟延时模块；
所述时钟分频模块，用于对所述时钟创建模块输出的所述源头时钟信号进行预设倍数的偶数分频，生成分频时钟信号，将所述分频时钟信号同时输出至时钟电路外部模块和所述时钟延时模块；
所述时钟延时模块，用于根据所述时钟创建模块输出的所述源头时钟信号和所述时钟分频模块输出的所述分频时钟信号生成预设数量的相位延时信号，将所述相位延时信号输出至所述时钟电路外部模块；
其中，所述分频时钟信号和所述相位延时信号构成低频时钟信号组，所述低频时钟信号组中的每两路相邻信号之间具有相同的预设相位差且相位关系固定。
第二方面，本发明实施例还提供了一种时钟电路生成，包括：
接收针对时钟电路的硬件设计信息和约束信息，所述硬件设计信息中包括时钟创建指令、时钟分频指令和时钟延时指令；
根据所述时钟创建指令在基础电路中添加时钟创建模块，所述时钟创建模块用于生成预设频率的源头时钟信号，将所述源头时钟信号输出至所述时钟分频模块和所述时钟延时模块；
根据所述时钟分频指令在所述基础电路中添加时钟分频模块，所述时钟分频模块用于对所述时钟创建模块输出的所述源头时钟信号进行预设倍数的偶数分频，生成分频时钟信号，将所述分频时钟信号同时输出至时钟电路外部模块和所述时钟延时模块；
根据所述时钟延时指令在所述基础电路中添加时钟延时模块，所述时钟延时模块用于根据所述时钟创建模块输出的所述源头时钟信号和所述时钟分频模块输出的所述分频时钟信号生成预设数量的相位延时信号，将所述相位延时信号输出至所述时钟电路外部模块；
根据所述约束信息确定所述基础电路中的所述时钟创建模块、所述时钟分频模块和所述时钟延时模块之间的连接关系，生成时钟电路。
第三方面，本发明实施例还提供了一种时钟电路生成装置，包括：
信息接收模块，用于接收针对时钟电路的硬件设计信息和约束信息，所述硬件设计信息中包括时钟创建指令、时钟分频指令和时钟延时指令；
时钟创建模块添加模块，用于根据所述时钟创建指令在基础电路中添加时钟创建模块，所述时钟创建模块用于生成预设频率的源头时钟信号，将所述源头时钟信号输出至所述时钟分频模块和所述时钟延时模块；
时钟分频模块添加模块，用于根据所述时钟分频指令在所述基础电路中添加时钟分频模块，所述时钟分频模块用于对所述时钟创建模块输出的所述源头时钟信号进行预设倍数的偶数分频，生成分频时钟信号，将所述分频时钟信号同时输出至时钟电路外部模块和所述时钟延时模块；
时钟延时模块添加模块，用于根据所述时钟延时指令在所述基础电路中添加时钟延时模块，所述时钟延时模块用于根据所述时钟创建模块输出的所述源头时钟信号和所述时钟分频模块输出的所述分频时钟信号生成预设数量的相位延时信号，将所述相位延时信号输出至所述时钟电路外部模块；
时钟电路生成模块，用于根据所述约束信息确定所述基础电路中的所述时钟创建模块、所述时钟分频模块和所述时钟延时模块之间的连接关系，生成时钟电路。
第四方面，本发明实施例还提供了一种计算机设备，包括存储器、处理器及存储在存储器上并可在处理器上运行的计算机程序，所述处理器执行所述计算机程序时实现如本发明实施例所述的时钟电路生成方法。
第五方面，本发明实施例还提供了一种计算机可读存储介质，其上存储有计算机程序，其特征在于，该计算机程序被处理器执行时实现如本发明实施例所述的时钟电路生成方法。
本发明实施例的技术方案，基于一路时钟信号，通过信号分频和延时技术得到一组每路信号之间仅有相位差异、相位关系固定且每相邻两路之间的相位差相等的低频时钟信号，根据该组低频时钟信号进行采样可以实现采用多路低速时钟的高精度计时，解决了采用单路高频时钟信号进行计时的方法对硬件性能要求过高的问题，同时避免在电路中引入DLL，保证了ASIC的低功耗性能和高集成度。
附图说明
图1A为本发明实施例一提供的一种时钟电路的结构框图。
图1B为本发明实施例一提供的一种时钟信号相位示意图。
图2A为本发明实施例二提供的一种时钟电路的结构示意图。
图2B为本发明实施例二提供的又一种时钟电路的结构示意图。
图3为本发明实施例三提供的一种时钟电路生成方法的流程图。
图4为本发明实施例四提供的一种时钟电路生成装置的结构示意图。
图5为本发明实施例五提供的一种计算机设备的结构示意图。
具体实施方式
下面结合附图和实施例对本发明作进一步的详细说明。可以理解的是，此处所描述的具体实施例仅仅用于解释本发明，而非对本发明的限定。
另外还需要说明的是，为了便于描述，附图中仅示出了与本发明相关的部分而非全部内容。在更加详细地讨论示例性实施例之前应当提到的是，一些示例性实施例被描述成作为流程图描绘的处理或方法。虽然流程图将各项操作(或步骤)描述成顺序的处理，但是其中的许多操作可以被并行地、并发地或者同时实施。此外，各项操作的顺序可以被重新安排。当其操作完成时所述处理可以被终止，但是还可以具有未包括在附图中的附加步骤。所述处理可以对应于方法、函数、规程、子例程、子程序等等。
实施例一
图1A为本发明实施例一提供的一种时钟电路的结构框图。如图1A所示，本发明实施例的装置，包括：时钟创建模块110、时钟分频模块120和时钟延时模块130。
其中，时钟创建模块110，用于生成预设频率的源头时钟信号，将所述源头时钟信号输出至时钟分频模块120和时钟延时模块130。
具体的，源头时钟信号可以是预设频率的高频时钟信号。预设频率可以根据时钟计时需要达到的可分辨的最小时间间隔确定。
可选的，在ASIC中，时钟创建模块110可以是锁相环(PLL)。
可选的，所述源头时钟信号的周期等于所述目标采样时间精度。
具体的，目标采样时间精度可以是时钟计时需要达到的精度，即可分辨的最小时间时间间隔，例如可以是1ns。源头时钟信号的周期等于所述目标采样时间精度，根据目标采样时间精度可以计算出源头时钟信号的预设频率。示例性的，对于目标采样时间精度1ns，需要创建周期为1ns、频率为1GHz的源头时钟信号。
时钟分频模块120，用于对时钟创建模块110输出的所述源头时钟信号进行预设倍数的偶数分频，生成所述分频时钟信号，将所述分频时钟信号同时输出至时钟电路外部模块和时钟延时模块130。
具体的，对源头时钟信号进行偶数分频，可以得到占空比为50％的分频时钟信号。偶数分频可以将源头时钟信号的频率成倍数的降低，得到频率较低的分频时钟信号，所得到的分频时钟信号的频率和源头时钟信号的频率之间的倍数关系与偶数分频的分频倍数匹配。示例性的，对频率为1GHz的源头时钟信号进行八分频，可以得到频率为125MHz的分频时钟信号，其周期为8ns，根据其上升沿和下降沿进行采样时的计时精度仅可以达到4ns。
可选的，在ASIC中，时钟分频模块120可以是分频器。在ASIC设计时，采用硬件描述语言设计计数器，并根据计数器对源头时钟信号上升沿或下降沿的计数次数设置输出信号翻转来实现不同分频倍数的偶数分频。
时钟延时模块130，用于根据时钟创建模块110输出的所述源头时钟信号和时钟分频模块120输出的所述分频时钟信号生成预设数量的相位延时信号，将所述相位延时信号输出至所述时钟电路外部模块。
具体的，相位延时信号的波形与分频时钟信号的波形完全一致，仅存在相位差异，且每路信号之间的相位关系固定不变。根据所述源头时钟信号获取的分频时钟信号和相位延时信号中相邻的两路信号之间的相位差相等，周期起始点之间的时间间隔等于所述源头时钟信号的周期。分频倍数不同，则得到的分频时钟信号的周期与源头时钟信号的周期之间的倍数关系不同。
可选的，所述低频时钟信号组中的信号数量为所述偶数分频的预设倍数的二分之一；所述预设相位差等于180°除以所述低频时钟信号组中的信号数量。示例性的，如图1B所示，对频率为1GHz的源头时钟信号进行八分频，得到频率为125MHz的分频时钟信号Clk_125M_0，根据源头时钟信号进行延时，得到三路与分频时钟信号相位差分别为45°、90°和135°的相位延时信号Clk_125M_45、Clk_125M_90和Clk_125M_135，且相位关系固定，在根据分频时钟信号和相位延时信号的上升沿和下降沿进行采样时可以实现精度为1ns的计时。
可选的，在ASIC中，时钟延时模块130可以包括D触发器。在采用硬件描述语言进行电路设计时，可以采用D触发器定义指令实现延时，并对相关寄存器在寄存器传输级(RTL)中进行实例化，以保持电路结构，使分频时钟信号和相位延时信号之间的相位关系确定，避免后端工具不必要的逻辑优化。
可选的，所述分频时钟信号和所述相位延时信号构成低频时钟信号组，所述低频时钟信号组中的每两路相邻信号之间具有相同的预设相位差且相位关系固定。
具体的，时钟电路外部模块可以采用所述低频时钟信号组作为时钟，可以根据所述分频时钟信号和所述相位延时信号的上升沿和下降沿进行同时采样，实现所述目标时钟精度的计时。在ASIC后端约束时，创建时钟组对所述分频时钟信号和所述相位延时信号进行约束，将所述分频时钟信号和所述相位延时信号设置为同步时钟，可以使后端工具保证其相位偏差被控制在设置范围内；将源头时钟信号与该时钟组设置为异步时钟。
本发明实施例提供了一种时钟电路，基于一路时钟信号，通过信号分频和延时技术得到一组每路信号之间仅有相位差异、相位关系固定且每相邻两路之间的相位差相等的低频时钟信号，根据该组低频时钟信号进行采样可以实现采用多路低速时钟的高精度计时，解决了采用单路高频时钟信号进行计时的方法对硬件性能要求过高的问题，同时避免在电路中引入DLL，保证了ASIC的低功耗性能和高集成度。
实施例二
图2A为本发明实施例二提供的一种时钟电路的结构示意图。如图2A所示，在上述实施例的基础上，本发明实施例对时钟创建模块、时钟分频模块和时钟延时模块的结构进行具体化，包括：将时钟创建模块具体化为预设频率的锁相环111，将时钟分频模块具体化为预设倍数的分频器121，将时钟延时模块具体化为预设数量的D触发器131。
其中，锁相环111，用于创建源头时钟信号，锁相环111的预设频率可以是锁相环111输出的源头时钟信号的预设频率。具体的，锁相环111是一个闭环的反馈控制电路，利用外部输入的参考信号控制环路内部振荡信号的频率和相位，使输出信号可以与参考信号保持固定的相位关系，在电路中可以起到对频率较低的外部时钟信号进行倍频，输出固定倍数频率的时钟信号的作用。
分频器121用于对所述源头时钟信号进行偶数分频，得到分频时钟信号，分频器121的预设倍数可以是对源头时钟信号进行偶数分频的分频倍数。
示例性的，分频器121可以对源头时钟信号的上升沿进行计数，每计数到四个上升沿时，分频器121的输出信号翻转一次，可以实现对源头时钟信号的八分频，分频器121的输出信号即为分频时钟信号。
各D触发器131用于根据所述时钟创建模块输出的所述源头时钟信号和所述时钟分频模块输出的所述分频时钟信号生成预设数量的相位延时信号，各所述D触发器131分别生成一路相位延时信号。
具体的，D触发器131包括时钟端、输入端和输出端，时钟端用于接收源头时钟信号，输入端用于接收分频时钟信号或相位延时信号，输出端用于输出根据源头时钟信号对输入端接收到的信号进行延时而生成的相位延时信号。D触发器131可以在检测到其时钟端所接收的信号的上升沿时对其输入端接收到的信号进行采样，从输出端输出采样到的数据并维持一个周期，直至再次检测到时钟端所接收的信号的上升沿，重复上述步骤。
可选的，所述时钟延时模块130包括：一个首级D触发器131、预设数量的中间级D触发器131和一个末级D触发器131。
其中，所述首级D触发器131，用于接收所述源头时钟信号和所述分频时钟信号，根据所述源头时钟信号对所述分频时钟信号进行相位延时，生成相位延迟于所述分频时钟信号一个预设相位差的一路相位延时信号，将所述相位延时信号同时输出至所述时钟电路外部和下一级D触发器131。
各所述中间级D触发器131，用于接收所述源头时钟信号和上一级D触发器131输出的相位延时信号，根据所述源头时钟信号对所述相位延时信号进行相位延时，生成相位延迟于所述上一级D触发器131输出的相位延时信号一个预设相位差的一路相位延时信号，将所述相位延时信号同时输出至所述时钟电路外部和下一级D触发器131。
所述末级D触发器131，用于接收所述源头时钟信号和上一级D触发器131输出的相位延时信号，根据所述源头时钟信号对所述相位延时信号进行相位延时，生成相位延迟于所述上一级D触发器131输出的相位延时信号一个预设相位差的一路相位延时信号，将所述相位延时信号输出至所述时钟电路外部。
本发明实施例提供了一种时钟电路，基于一路时钟信号，通过信号分频和延时技术得到一组每路信号之间仅有相位差异、相位关系固定且每相邻两路之间的相位差相等的低频时钟信号，根据该组低频时钟信号进行采样可以实现采用多路低速时钟的高精度计时，解决了采用单路高频时钟信号进行计时的方法对硬件性能要求过高的问题，同时避免在电路中引入DLL，保证了ASIC的低功耗性能和高集成度；该时钟电路逻辑简洁且设计简单，可以实现每个路径都可以通过约束工具进行检查，无需后端工具不必要的逻辑优化。
示例性的，本发明实施例还提供了一种具体实施方式。图2B为所述具体实施方式中的一种时钟电路的结构示意图。如图2B所示，本发明实施例的时钟电路，包括时钟创建模块、时钟分频模块和时钟延时模块，其中，时钟创建模块包括预设频率为1GHz的锁相环211，时钟分频模块包括预设倍数为八分频的分频器221，时钟延时模块包括三个D触发器D1、D2和D3。
其中，锁相环211创建频率为1GHz的源头时钟信号Clk_1GHz，并将源头时钟信号Clk_1GHz输出至分频器221的输入端和D触发器D1、D2和D3的时钟端。
分频器221为一个八分频的分频器。分频器221接收到源头时钟信号Clk_1GHz后，将源头时钟信号Clk_1GHz进行八分频，得到频率为125MHz的分频时钟信号Clk_125M_0，并将分频时钟信号Clk_125M_0输出至D触发器D1的输入端和时钟电路外部模块的输入端Clk0。
D触发器D1的输入端接收到分频时钟信号Clk_125M_0、时钟端接收到源头时钟信号Clk_1GHz后，对分频时钟信号Clk_125M_0进行相位延时，相位差为45°，输出相位延时信号Clk_125M_45，并将相位延时信号Clk_125M_45输出至D触发器D2的输入端和时钟电路外部模块的输入端Clk1。
D触发器D2的输入端接收到相位延时信号Clk_125M_45、时钟端接收到源头时钟信号Clk_1GHz后，对相位延时信号Clk_125M_45进行相位延时，相位差为45°，输出相位延时信号Clk_125M_90，并将相位延时信号Clk_125M_90输出至D触发器D3的输入端和时钟电路外部模块的输入端Clk2。
D触发器D3的输入端接收到相位延时信号Clk_125M_90、时钟端接收到源头时钟信号Clk_1GHz后，对相位延时信号Clk_125M_90进行相位延时，相位差为45°，输出相位延时信号Clk_125M_135，并将相位延时信号Clk_125M_135输出至时钟电路外部模块的输入端Clk2。
分频时钟信号Clk_125M_0、相位延时信号Clk_125M_45、Clk_125M_90和Clk_125M_135分别被输出至时钟电路外部模块的输入端Clk0、Clk1、Clk2和Clk3时，为一组相位差为45°且相位关系固定的同步时钟。
时钟电路外部模块根据分频时钟信号Clk_125M_0、相位延时信号Clk_125M_45、Clk_125M_90和Clk_125M_135进行计时时，检测到Clk_125M_0的第一个上升沿时进行第一次采样，检测到Clk_125M_45的第一个上升沿时进行第二次采样，检测到Clk_125M_90的第一个上升沿时进行第三次采样，检测到Clk_125M_135的第一个上升沿时进行第四次采样，检测到Clk_125M_0的第一个下降沿时进行第五次采样，Clk_125M_45的第一个下降沿时进行第六次采样，Clk_125M_90的第一个下降沿时进行第七次采样，Clk_125M_135的第一个下降沿时进行第八次采样；而后再次检测到Clk_125M_0的上升沿时进行第九次采样，即进入Clk_125M_0的第二个周期，继续按照上述方式进行检测和采样，每次采样之间的时间间隔即为1ns，实现目标时钟精度为1ns的计时。
上述具体实施方式提供了一种时钟电路，基于一路频率为1GHz的高频时钟信号，通过信号分频和延时技术得到一组包括四路频率为125MHz的低频时钟信号，每路信号之间相位差为45°且相位关系固定，根据该组低频时钟信号进行采样，计时精度达到了1ns。
实施例三
图3为本发明实施例三提供的一种时钟电路生成方法的流程图。本发明实施例可适用于根据硬件设计信息和约束信息生成时钟电路的情况，该方法可以由本发明实施例提供的时钟电路生成装置来执行。如图3所示，本发明实施例的方法具体包括：
步骤301、接收针对时钟电路的硬件设计信息和约束信息，所述硬件设计信息中包括时钟创建指令、时钟分频指令和时钟延时指令。
其中，硬件设计信息可以是描述时钟电路硬件结构的计算机可读的硬件描述语言，根据硬件设计信息可以确定电路结构和时序关系。时钟创建指令可以是描述时钟创建模块的硬件结构的硬件描述语言指令，可选的，可以是预设频率的锁相环的硬件描述语言指令。时钟分频指令可以是描述时钟分频模块的硬件结构的硬件描述语言指令，可选的，可以是预设倍数的分频器的硬件描述语言指令。时钟延时指令可以是描述时钟延时模块的硬件结构的硬件描述语言指令，可选的，可以是预设数量的D触发器的硬件描述语言指令。
约束信息可以是对时钟电路硬件结构进行约束的计算机可读语言，可以是对时钟电路生成的时钟信号的定义。
步骤302、根据所述时钟创建指令在基础电路中添加时钟创建模块，所述时钟创建模块用于生成预设频率的源头时钟信号，将所述源头时钟信号输出至所述时钟分频模块和所述时钟延时模块。
其中，基础电路可以是预设的没有任何结构和功能的电路，可以通过在基础电路中添加模块以生成具有具体结构和功能的电路。
源头时钟信号可以是预设频率的高频时钟信号。预设频率可以根据时钟计时需要达到的可分辨的最小时间间隔确定。可选的，所述源头时钟信号的周期等于所述目标采样时间精度。目标采样时间精度可以是时钟计时需要达到的精度，即可分辨的最小时间时间间隔。源头时钟信号的周期等于所述目标采样时间精度，根据目标采样时间精度可以计算出源头时钟信号的预设频率。
可选的，时钟创建指令可以是预设频率的锁相环的硬件描述语言指令，可以在基础电路中添加预设频率的锁相环。锁相环的预设频率可以是锁相环输出的源头时钟信号的预设频率。
步骤303、根据所述时钟分频指令在所述基础电路中添加时钟分频模块，所述时钟分频模块用于对所述时钟创建模块输出的所述源头时钟信号进行预设倍数的偶数分频，生成分频时钟信号，将所述分频时钟信号同时输出至时钟电路外部模块和所述时钟延时模块。
其中，时钟分频模块对源头时钟信号进行偶数分频，可以得到占空比为50％的分频时钟信号。偶数分频可以将源头时钟信号的频率成倍数的降低，得到频率较低的分频时钟信号，所得到的分频时钟信号的频率和源头时钟信号的频率之间的倍数关系与偶数分频的分频倍数匹配。
可选的，时钟分频指令可以是预设倍数的分频器的硬件描述语言指令，分频器的预设倍数可以是对源头时钟信号进行偶数分频的分频倍数。
步骤304、根据所述时钟延时指令在所述基础电路中添加时钟延时模块，所述时钟延时模块用于根据所述时钟创建模块输出的所述源头时钟信号和所述时钟分频模块输出的所述分频时钟信号生成预设数量的相位延时信号，将所述相位延时信号输出至所述时钟电路外部模块。
其中，相位延时信号的波形与分频时钟信号的波形完全一致，仅存在相位差异，且每路信号之间的相位关系固定不变。根据所述源头时钟信号获取的分频时钟信号和相位延时信号中相邻的两路信号之间的相位差相等，周期起始点之间的时间间隔等于所述源头时钟信号的周期。分频倍数不同，则得到的分频时钟信号的周期与源头时钟信号的周期之间的倍数关系不同。
可选的，时钟延时指令可以是预设数量的D触发器的硬件描述语言指令，各D触发器分别生成一路相位延时信号。
步骤305、根据所述约束信息确定所述基础电路中的所述时钟创建模块、所述时钟分频模块和所述时钟延时模块之间的连接关系，生成时钟电路。
其中，根据约束信息可以通过对时钟信号进行定义，实现对电路硬件结构进行定义。
可选的，所述约束信息包括：时钟创建约束信息、时钟分频约束信息、时钟延时约束信息、相位关系约束信息和寄存器约束信息。
其中，所述时钟创建约束信息，包括创建预设频率的源头时钟；所述时钟分频约束信息，包括对所述源头时钟进行预设倍数的偶数分频，产生分频时钟；所述时钟延时约束信息，包括定义上一级部件中产生的时钟为源时钟，利用所述源头时钟对所述源时钟做延时，产生相位延迟于所述源时钟一个预设相位差的相位延时时钟；所述相位关系约束信息，包括将所述分频时钟和所述相位延时时钟设置为同步时钟，构成一个时钟组；将所述源头时钟和所述时钟组设置为异步时钟；所述寄存器约束信息，包括将相关寄存器实例化。
具体的，根据约束信息进行时钟定义，使寄存器的建立保持时间都是在源头时钟的时钟域内，综合工具会做检查保证满足。将所述分频时钟和所述相位延时时钟设置为同步时钟，构成一个时钟组，后端工具可以保证其之间相位偏差在设置范围内，采用时钟组进行计时，可以根据所述分频时钟信号和所述相位延时信号的上升沿和下降沿进行同时采样，实现所述目标时钟精度的计时。
可选的，相关寄存器可以包括锁相环相关寄存器、分频器相关寄存器和D触发器相关寄存器。对相关寄存器在RTL中进行实例化，可以保持电路结构，避免后端工具不必要的逻辑优化。
本发明实施例提供了一种时钟电路生成方法，可以得到基于一路时钟信号，通过信号分频和延时技术生成一组每路信号之间仅有相位差异、相位关系固定且每相邻两路之间的相位差相等的低频时钟信号的时钟电路，根据该组低频时钟信号进行采样可以实现采用多路低速时钟的高精度计时，解决了采用单路高频时钟信号进行计时的方法对硬件性能要求过高的问题，同时避免在电路中引入DLL，保证了ASIC的低功耗性能和高集成度，同时是ASIC实现简单，每个路径通过约束工具可以检查到，不会出现工具无法检查的地方。
实施例四
图4为本发明实施例四提供的一种时钟电路生成装置的结构示意图，如图4所示，所述装置包括：信息接收模块401、时钟创建模块添加模块402、时钟分频模块添加模块403、时钟延时模块添加模块404和时钟电路生成模块405。
其中，信息接收模块401，用于接收针对时钟电路的硬件设计信息和约束信息，所述硬件设计信息中包括时钟创建指令、时钟分频指令和时钟延时指令.
时钟创建模块添加模块402，用于根据所述时钟创建指令在基础电路中添加时钟创建模块，所述时钟创建模块用于生成预设频率的源头时钟信号，将所述源头时钟信号输出至所述时钟分频模块和所述时钟延时模块.
时钟分频模块添加模块403，用于根据所述时钟分频指令在所述基础电路中添加时钟分频模块，所述时钟分频模块用于对所述时钟创建模块输出的所述源头时钟信号进行预设倍数的偶数分频，生成分频时钟信号，将所述分频时钟信号同时输出至时钟电路外部模块和所述时钟延时模块.
时钟延时模块添加模块404，用于根据所述时钟延时指令在所述基础电路中添加时钟延时模块，所述时钟延时模块用于根据所述时钟创建模块输出的所述源头时钟信号和所述时钟分频模块输出的所述分频时钟信号生成预设数量的相位延时信号，将所述相位延时信号输出至所述时钟电路外部模块.
时钟电路生成模块405，用于根据所述约束信息确定所述基础电路中的所述时钟创建模块、所述时钟分频模块和所述时钟延时模块之间的连接关系，生成时钟电路。
在本发明实施例的一个可选实施方式中，所述约束信息包括：时钟创建约束信息、时钟分频约束信息、时钟延时约束信息、相位关系约束信息和寄存器约束信息；其中，所述时钟创建约束信息，包括创建预设频率的源头时钟；所述时钟分频约束信息，包括对所述源头时钟进行预设倍数的偶数分频，产生分频时钟；所述时钟延时约束信息，包括定义上一级部件中产生的时钟为源时钟，利用所述源头时钟对所述源时钟做延时，产生相位延迟于所述源时钟一个预设相位差的相位延时时钟；所述相位关系约束信息，包括将所述分频时钟和所述相位延时时钟设置为同步时钟，构成一个时钟组；将所述源头时钟和所述时钟组设置为异步时钟；所述寄存器约束信息，包括将相关寄存器实例化。
上述装置可执行本发明任意实施例所提供的方法，具备执行方法相应的功能模块和有益效果。
本发明实施例提供了一种时钟电路生成装置，可以得到基于一路时钟信号，通过信号分频和延时技术生成一组每路信号之间仅有相位差异、相位关系固定且每相邻两路之间的相位差相等的低频时钟信号的时钟电路，根据该组低频时钟信号进行采样可以实现采用多路低速时钟的高精度计时，解决了采用单路高频时钟信号进行计时的方法对硬件性能要求过高的问题，同时避免在电路中引入DLL，保证了ASIC的低功耗性能和高集成度，同时是ASIC实现简单，每个路径通过约束工具可以检查到，不会出现工具无法检查的地方。
实施例五
图5为本发明实施例五提供的一种计算机设备的结构示意图。图5示出了适于用来实现本发明实施方式的示例性计算机设备12的框图。图5显示的计算机设备12仅仅是一个示例，不应对本发明实施例的功能和使用范围带来任何限制。
如图5所示，计算机设备12以通用计算设备的形式表现。计算机设备12的组件可以包括但不限于：一个或者多个处理器16，存储器28，连接不同系统组件(包括存储器28和处理器16)的总线18。
总线18表示几类总线结构中的一种或多种，包括存储器总线或者存储器控制器，外围总线，图形加速端口，处理器或者使用多种总线结构中的任意总线结构的局域总线。举例来说，这些体系结构包括但不限于工业标准体系结构(ISA)总线，微通道体系结构(MAC)总线，增强型ISA总线、视频电子标准协会(VESA)局域总线以及外围组件互连(PCI)总线。
计算机设备12典型地包括多种计算机系统可读介质。这些介质可以是任何能够被计算机设备12访问的可用介质，包括易失性和非易失性介质，可移动的和不可移动的介质。
存储器28可以包括易失性存储器形式的计算机系统可读介质，例如随机存取存储器(RAM)30和/或高速缓存存储器32。计算机设备12可以进一步包括其它可移动/不可移动的、易失性/非易失性计算机系统存储介质。仅作为举例，存储系统34可以用于读写不可移动的、非易失性磁介质(图5未显示，通常称为“硬盘驱动器”)。尽管图5中未示出，可以提供用于对可移动非易失性磁盘(例如“软盘”)读写的磁盘驱动器，以及对可移动非易失性光盘(例如CD-ROM，DVD-ROM或者其它光介质)读写的光盘驱动器。在这些情况下，每个驱动器可以通过一个或者多个数据介质接口与总线18相连。存储器28可以包括至少一个程序产品，该程序产品具有一组(例如至少一个)程序模块，这些程序模块被配置以执行本发明各实施例的功能。
具有一组(至少一个)程序模块42的程序/实用工具40，可以存储在例如存储器28中，这样的程序模块42包括但不限于操作系统、一个或者多个应用程序、其它程序模块以及程序数据，这些示例中的每一个或某种组合中可能包括网络环境的实现。程序模块42通常执行本发明所描述的实施例中的功能和/或方法。
计算机设备12也可以与一个或多个外部设备14(例如键盘、指向设备、显示器24等)通信，还可与一个或者多个使得用户能与该计算机设备12交互的设备通信，和/或与使得该计算机设备12能与一个或多个其它计算设备进行通信的任何设备(例如网卡，调制解调器等等)通信。这种通信可以通过输入/输出(I/O)接口22进行。并且，计算机设备12还可以通过网络适配器20与一个或者多个网络(例如局域网(LAN)，广域网(WAN)和/或公共网络，例如因特网)通信。如图所示，网络适配器20通过总线18与计算机设备12的其它模块通信。应当明白，尽管图4中未示出，可以结合计算机设备12使用其它硬件和/或软件模块，包括但不限于：微代码、设备驱动器、冗余处理单元、外部磁盘驱动阵列、RAID系统、磁带驱动器以及数据备份存储系统等。
处理器16通过运行存储在存储器28中的程序，从而执行各种功能应用以及数据处理，实现本发明实施例所提供的时钟电路生成方法：接收针对时钟电路的硬件设计信息和约束信息，所述硬件设计信息中包括时钟创建指令、时钟分频指令和时钟延时指令；根据所述时钟创建指令在基础电路中添加时钟创建模块，所述时钟创建模块用于生成预设频率的源头时钟信号，将所述源头时钟信号输出至所述时钟分频模块和所述时钟延时模块；根据所述时钟分频指令在所述基础电路中添加时钟分频模块，所述时钟分频模块用于对所述时钟创建模块输出的所述源头时钟信号进行预设倍数的偶数分频，生成分频时钟信号，将所述分频时钟信号同时输出至时钟电路外部模块和所述时钟延时模块；根据所述时钟延时指令在所述基础电路中添加时钟延时模块，所述时钟延时模块用于根据所述时钟创建模块输出的所述源头时钟信号和所述时钟分频模块输出的所述分频时钟信号生成预设数量的相位延时信号，将所述相位延时信号输出至所述时钟电路外部模块；根据所述约束信息确定所述基础电路中的所述时钟创建模块、所述时钟分频模块和所述时钟延时模块之间的连接关系，生成时钟电路。
实施例六
本发明实施例六提供了一种计算机可读存储介质，其上存储有计算机程序，该程序被处理器执行时，实现本发明实施例所提供的时钟电路生成方法：接收针对时钟电路的硬件设计信息和约束信息，所述硬件设计信息中包括时钟创建指令、时钟分频指令和时钟延时指令；根据所述时钟创建指令在基础电路中添加时钟创建模块，所述时钟创建模块用于生成预设频率的源头时钟信号，将所述源头时钟信号输出至所述时钟分频模块和所述时钟延时模块；根据所述时钟分频指令在所述基础电路中添加时钟分频模块，所述时钟分频模块用于对所述时钟创建模块输出的所述源头时钟信号进行预设倍数的偶数分频，生成分频时钟信号，将所述分频时钟信号同时输出至时钟电路外部模块和所述时钟延时模块；根据所述时钟延时指令在所述基础电路中添加时钟延时模块，所述时钟延时模块用于根据所述时钟创建模块输出的所述源头时钟信号和所述时钟分频模块输出的所述分频时钟信号生成预设数量的相位延时信号，将所述相位延时信号输出至所述时钟电路外部模块；根据所述约束信息确定所述基础电路中的所述时钟创建模块、所述时钟分频模块和所述时钟延时模块之间的连接关系，生成时钟电路。
可以采用一个或多个计算机可读的介质的任意组合。计算机可读介质可以是计算机可读信号介质或者计算机可读存储介质。计算机可读存储介质例如可以是但不限于电、磁、光、电磁、红外线、或半导体的系统、装置或器件，或者任意以上的组合。计算机可读存储介质的更具体的例子(非穷举的列表)包括：具有一个或多个导线的电连接、便携式计算机磁盘、硬盘、随机存取存储器(RAM)、只读存储器(ROM)、可擦式可编程只读存储器(EPROM或闪存)、光纤、便携式紧凑磁盘只读存储器(CD-ROM)、光存储器件、磁存储器件、或者上述的任意合适的组合。在本文件中，计算机可读存储介质可以是任何包含或存储程序的有形介质，该程序可以被指令执行系统、装置或者器件使用或者与其结合使用。
计算机可读的信号介质可以包括在基带中或者作为载波一部分传播的数据信号，其中承载了计算机可读的程序代码。这种传播的数据信号可以采用多种形式，包括但不限于电磁信号、光信号或上述的任意合适的组合。计算机可读的信号介质还可以是计算机可读存储介质以外的任何计算机可读介质，该计算机可读介质可以发送、传播或者传输用于由指令执行系统、装置或者器件使用或者与其结合使用的程序。
计算机可读介质上包含的程序代码可以用任何适当的介质传输，包括但不限于无线、电线、光缆、RF等等，或者上述的任意合适的组合。
可以以一种或多种程序设计语言或其组合来编写用于执行本发明操作的计算机程序代码，所述程序设计语言包括面向对象的程序设计语言，诸如Java、Smalltalk、C++，还包括常规的过程式程序设计语言—诸如“C”语言或类似的程序设计语言。程序代码可以完全地在用户计算机上执行、部分地在用户计算机上执行、作为一个独立的软件包执行、部分在用户计算机上部分在远程计算机上执行、或者完全在远程计算机或计算机设备上执行。在涉及远程计算机的情形中，远程计算机可以通过任意种类的网络，包括局域网(LAN)或广域网(WAN)，连接到用户计算机，或者，可以连接到外部计算机(例如利用因特网服务提供商来通过因特网连接)。
注意，上述仅为本发明的较佳实施例及所运用技术原理。本领域技术人员会理解，本发明不限于这里所述的特定实施例，对本领域技术人员来说能够进行各种明显的变化、重新调整和替代而不会脱离本发明的保护范围。因此，虽然通过以上实施例对本发明进行了较为详细的说明，但是本发明不仅仅限于以上实施例，在不脱离本发明构思的情况下，还可以包括更多其他等效实施例，而本发明的范围由所附的权利要求范围决定。

Claims (10)

1.一种时钟电路，其特征在于，包括时钟创建模块、时钟分频模块和时钟延时模块；
所述时钟创建模块，用于生成预设频率的源头时钟信号，将所述源头时钟信号输出至所述时钟分频模块和所述时钟延时模块；
所述时钟分频模块，用于对所述时钟创建模块输出的所述源头时钟信号进行预设倍数的偶数分频，生成分频时钟信号，将所述分频时钟信号同时输出至时钟电路外部模块和所述时钟延时模块；
所述时钟延时模块，用于根据所述时钟创建模块输出的所述源头时钟信号和所述时钟分频模块输出的所述分频时钟信号生成预设数量的相位延时信号，将所述相位延时信号输出至所述时钟电路外部模块；
其中，所述分频时钟信号和所述相位延时信号构成低频时钟信号组，所述低频时钟信号组中的每两路相邻信号之间具有相同的预设相位差且相位关系固定。
2.根据权利要求1所述的时钟电路，其特征在于，所述源头时钟信号的周期等于所述目标采样时间精度；
所述低频时钟信号组中的信号数量为所述偶数分频的预设倍数的二分之一；
所述预设相位差等于180°除以所述低频时钟信号组中的信号数量。
3.根据权利要求1所述的时钟电路，其特征在于，所述时钟创建模块包括：预设频率的锁相环。
4.根据权利要求1所述的时钟电路，其特征在于，所述时钟分频模块包括：预设倍数的分频器；
所述时钟延时模块包括：预设数量的D触发器，各所述D触发器分别生成一路相位延时信号。
5.根据权利要求4所述的时钟电路，其特征在于，所述时钟延时模块包括：一个首级D触发器、预设数量的中间级D触发器和一个末级D触发器；
其中，所述首级D触发器，用于接收所述源头时钟信号和所述分频时钟信号，根据所述源头时钟信号对所述分频时钟信号进行相位延时，生成相位延迟于所述分频时钟信号一个预设相位差的一路相位延时信号，将所述相位延时信号同时输出至所述时钟电路外部和下一级D触发器；
各所述中间级D触发器，用于接收所述源头时钟信号和上一级D触发器输出的相位延时信号，根据所述源头时钟信号对所述相位延时信号进行相位延时，生成相位延迟于所述上一级D触发器输出的相位延时信号一个预设相位差的一路相位延时信号，将所述相位延时信号同时输出至所述时钟电路外部和下一级D触发器；
所述末级D触发器，用于接收所述源头时钟信号和上一级D触发器输出的相位延时信号，根据所述源头时钟信号对所述相位延时信号进行相位延时，生成相位延迟于所述上一级D触发器输出的相位延时信号一个预设相位差的一路相位延时信号，将所述相位延时信号输出至所述时钟电路外部。
6.一种时钟电路生成方法，其特征在于，包括：
接收针对时钟电路的硬件设计信息和约束信息，所述硬件设计信息中包括时钟创建指令、时钟分频指令和时钟延时指令；
根据所述时钟创建指令在基础电路中添加时钟创建模块，所述时钟创建模块用于生成预设频率的源头时钟信号，将所述源头时钟信号输出至所述时钟分频模块和所述时钟延时模块；
根据所述时钟分频指令在所述基础电路中添加时钟分频模块，所述时钟分频模块用于对所述时钟创建模块输出的所述源头时钟信号进行预设倍数的偶数分频，生成分频时钟信号，将所述分频时钟信号同时输出至时钟电路外部模块和所述时钟延时模块；
根据所述时钟延时指令在所述基础电路中添加时钟延时模块，所述时钟延时模块用于根据所述时钟创建模块输出的所述源头时钟信号和所述时钟分频模块输出的所述分频时钟信号生成预设数量的相位延时信号，将所述相位延时信号输出至所述时钟电路外部模块；
根据所述约束信息确定所述基础电路中的所述时钟创建模块、所述时钟分频模块和所述时钟延时模块之间的连接关系，生成时钟电路。
7.根据权利要求6所述的方法，所述约束信息包括：时钟创建约束信息、时钟分频约束信息、时钟延时约束信息、相位关系约束信息和寄存器约束信息；
其中，所述时钟创建约束信息，包括创建预设频率的源头时钟；
所述时钟分频约束信息，包括对所述源头时钟进行预设倍数的偶数分频，产生分频时钟；
所述时钟延时约束信息，包括定义上一级部件中产生的时钟为源时钟，利用所述源头时钟对所述源时钟做延时，产生相位延迟于所述源时钟一个预设相位差的相位延时时钟；
所述相位关系约束信息，包括将所述分频时钟和所述相位延时时钟设置为同步时钟，构成一个时钟组；将所述源头时钟和所述时钟组设置为异步时钟；
所述寄存器约束信息，包括将相关寄存器实例化。
8.一种时钟电路生成装置，其特征在于，包括：
信息接收模块，用于接收针对时钟电路的硬件设计信息和约束信息，所述硬件设计信息中包括时钟创建指令、时钟分频指令和时钟延时指令；
时钟创建模块添加模块，用于根据所述时钟创建指令在基础电路中添加时钟创建模块，所述时钟创建模块用于生成预设频率的源头时钟信号，将所述源头时钟信号输出至所述时钟分频模块和所述时钟延时模块；
时钟分频模块添加模块，用于根据所述时钟分频指令在所述基础电路中添加时钟分频模块，所述时钟分频模块用于对所述时钟创建模块输出的所述源头时钟信号进行预设倍数的偶数分频，生成分频时钟信号，将所述分频时钟信号同时输出至时钟电路外部模块和所述时钟延时模块；
时钟延时模块添加模块，用于根据所述时钟延时指令在所述基础电路中添加时钟延时模块，所述时钟延时模块用于根据所述时钟创建模块输出的所述源头时钟信号和所述时钟分频模块输出的所述分频时钟信号生成预设数量的相位延时信号，将所述相位延时信号输出至所述时钟电路外部模块；
时钟电路生成模块，用于根据所述约束信息确定所述基础电路中的所述时钟创建模块、所述时钟分频模块和所述时钟延时模块之间的连接关系，生成时钟电路。
9.一种计算机设备，包括存储器、处理器及存储在存储器上并可在处理器上运行的计算机程序，其特征在于，所述处理器执行所述计算机程序时实现如权利要求6-7中任一所述的时钟电路生成方法。
10.一种计算机可读存储介质，其上存储有计算机程序，其特征在于，该计算机程序被处理器执行时实现如权利要求6-7中任一所述的时钟电路生成方法。
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