CN112236878A - 具有较小偏移的垂直霍尔元件及其制造方法 - Google Patents
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Abstract
公开了垂直霍尔元件，包括：第一导电类型的衬底(101)，具有第一表面(101a)和第二表面(101b)；第二导电类型的阱(102)，设置在衬底的两个表面中并在这两个表面上暴露；以及至少四个端子，优选地包括与阱接触的第二导电类型的高掺杂区。至少两个端子(1，2)布置在第一表面上，并且至少两个端子(3，4)布置在第二表面上，使得第一表面上的一个端子(1)和第二表面上的一个端子(4)在正交于衬底表面的横截面中具有相同但相对的位置。备选地，一个元件包括中央的一对相对的表面端子，而另两个端子包括连接到第一表面的横向掩埋的掺杂区(151a，151c)。
Description
技术领域
本公开涉及具有较小偏移的垂直霍尔元件及其制造方法。
背景技术
磁传感器IC通常使用基于硅的霍尔元件，基于硅的霍尔元件与信号调节和放大所需的电路单片集成。具有单片集成的霍尔元件的典型商用产品是霍尔开关IC、用于线性位置测量的霍尔IC、角位置传感器霍尔IC、用于电流感测的霍尔IC和3D霍尔传感器IC。取决于产品类型，霍尔IC可以包括水平霍尔元件、垂直霍尔元件或同时包括这两者。垂直霍尔元件沿硅表面的平面方向感应磁场强度，用于角位置传感器霍尔IC，并且与水平霍尔元件一同用于3D霍尔传感器IC。
常规的垂直霍尔元件形成如下：在低掺杂的p型硅衬底中形成具有n型导电性的阱。n型阱构成传感器的霍尔板，霍尔板通过p-n结与衬底隔离。在n型阱的区域内的硅表面上形成三个、四个、五个或更多个霍尔端子，这些霍尔端子通常成行或成圆形排列(R.S.Popoyic，“Hall Effect Deyices”，Institute of Physics Publishing，Bristoland Philadelphia 2004(R.S.Popovic，“霍尔效应器件”，费城布里斯托尔物理研究所出版(2004)))。
在这些常规的垂直霍尔元件中，灵敏度受到其中放置有霍尔端子的n型阱的有限深度的限制。因此，通常使用具有深阱的高压CMOS工艺来制造具有垂直霍尔元件的霍尔IC。即使在这些工艺下，阱深通常也仅在几微米的数量级。
除了灵敏度低之外，常规的垂直霍尔元件通常还具有较高的残余偏移。霍尔元件的偏移(即，在零磁场强度下测得的霍尔电压)可以通过已知技术(例如，电流旋转、正交耦合或其组合)来减小。有效的偏移减小依赖于霍尔端子的换向以及霍尔器件的四重对称性。单个常规垂直霍尔元件的端子都放置在同一硅表面上，这必然偏离理想的四重对称性。
常规的垂直霍尔元件的另一个缺点是其非线性。当在p型衬底中形成n型霍尔板时，在霍尔元件操作期间，即当迫使电流流过霍尔元件时，沿p-n结形成耗尽区。耗尽区的宽度在空间上变化，并且取决于确切的操作条件。在任何情况下，耗尽区的形成都会改变霍尔板的有效电阻，从而引起垂直霍尔元件的非线性表现。非线性也使霍尔元件的偏移抵消更加困难。
期望提供一种具有改进的特性参数(例如，有效偏移减少、高灵敏度和高线性度)的垂直霍尔元件。
发明内容
在权利要求1中规定了提供改进的特性参数的垂直霍尔元件的第一实施例。在权利要求2至13中规定了进一步的实施例。
根据垂直霍尔元件的可能实施例，垂直霍尔元件包括具有第一表面和第二表面的第一导电类型的衬底。垂直霍尔元件还包括设置在衬底中的阱，阱具有第二导电类型。阱在衬底的第二表面上暴露。垂直霍尔元件包括布置在衬底的第一表面上并与阱接触的至少两个端子。垂直霍尔元件还包括布置在衬底的第二表面上并与阱接触的至少两个端子。
衬底的第二表面上的至少两个端子被设置为在衬底的正交投影上在衬底的第一表面上的至少两个端子的下方。
根据垂直霍尔元件的可能实施例，衬底的第一表面上的至少两个端子包括在衬底的第一表面上彼此相邻布置的第一端子和第二端子。衬底的第二表面上的至少两个端子包括在衬底的第二表面上彼此相邻布置的第三端子和第四端子。第四端子位于第一端子的正下方，使得第一端子的中心与第四端子的中心之间的虚拟直线垂直于衬底的第一表面和第二表面。第三端子位于第二端子的正下方，使得第二端子的中心与第三端子的中心之间的虚拟直线垂直于衬底的第一表面和第二表面。
根据垂直霍尔元件的可能实施例，衬底的第一表面上的至少两个端子中的每个端子包括从第一表面延伸到衬底中的浅的高掺杂区，所述高掺杂区具有第二导电类型。
根据垂直霍尔元件的可能实施例，垂直霍尔元件包括设置在衬底的第一表面上的介电层和嵌入在介电层中的布线。衬底的第一表面上的至少两个端子可以与嵌入在介电层中的布线的第一金属层连接。
根据垂直霍尔元件的可能实施例，垂直霍尔元件包括结合到介电层的顶表面的载体衬底。介电层的顶表面与介电层的设置在衬底的第一表面上的表面相对。
根据垂直霍尔元件的可能实施例，衬底的第二表面上的至少两个端子中的每个端子包括从第二表面延伸到衬底中的浅的高掺杂区，该高掺杂区具有第二导电类型。
根据垂直霍尔元件的可能实施例，垂直霍尔元件包括第二介电层和钝化层。第二介电层设置在衬底的第二表面上，并且钝化层设置在介电层上。
根据垂直霍尔元件的可能实施例，垂直霍尔元件包括填充有导电填充物的硅通孔，硅通孔提供穿过衬底的垂直导电路径，用于将第三端子和第四端子之一连接至介电层中的布线。硅通孔的导电填充物通过设置在硅通孔的内表面上的介电衬里与衬底隔离。
根据垂直霍尔元件的可能实施例，垂直霍尔元件包括从衬底的第一表面延伸到衬底的第二表面的深沟槽隔离结构，使得阱通过深沟槽隔离结构与衬底隔离。
根据垂直霍尔元件的另一可能实施例，垂直霍尔元件被配置为圆形垂直霍尔元件。所述阱被形成为环形阱。垂直霍尔元件具有：位于的衬底的第一表面上成第一圆形并且与阱接触的多个至少两个端子；以及位于衬底的第二表面上成第二圆形并且与阱接触的多个至少两个端子。衬底的第二表面上的多个至少两个端子中的相应一个端子被设置为在衬底的正交投影上在衬底的第一表面上的多个至少两个端子中的相应一个端子的下方。
根据垂直霍尔元件的可能实施例，垂直霍尔元件包括两个环形隔离结构。两个环形隔离结构从衬底的第一表面延伸到衬底的第二表面，并且与环形阱同心，使得阱横向上被两个环形隔离结构包围并且与衬底隔离。
根据可能实施例，垂直霍尔元件具有在第一导电类型的削薄的半导体衬底的第一表面上的两个端子和在削薄的半导体衬底的第二表面上的两个端子。四个端子被布置为使得第一表面上的一个端子和第二表面上的一个端子各自具有相同但相对的位置。第一表面上的两个端子形成在具有第二导电类型的阱中。阱在第二表面上暴露，使得第二表面上的端子也与阱接触。垂直霍尔元件的几何形状被定义为使得四个端子之间的四个电阻几乎相等。第二表面上的端子通过硅通孔连接到第一表面上的布线。
根据另一可能实施例，垂直霍尔元件具有在第一导电类型的削薄的半导体衬底的第一表面上的两个端子和在削薄的半导体衬底的第二表面上的两个端子。四个端子被布置为使得第一表面上的一个端子和第二表面上的一个端子各自具有相同但相对的位置。第一表面上的两个端子形成在具有第二导电类型的阱中。阱在第二表面上暴露，使得第二表面上的端子也与阱接触。阱被深沟槽隔离结构包围，深沟槽隔离结构从削薄的半导体衬底的第一表面延伸到第二表面。垂直霍尔元件的几何形状被定义为使得四个端子之间的四个电阻几乎相等。第二表面上的端子通过硅通孔连接到第一表面上的布线。
根据另一个可能实施例，垂直霍尔元件具有在第一导电类型的削薄的半导体衬底的第一表面上的两个端子和在削薄的半导体衬底的第二表面上的两个端子。四个端子被布置为使得第一表面上的一个端子和第二表面上的一个端子各自具有相同但相对的位置。四个端子被深沟槽隔离结构包围，所述深沟槽隔离结构从削薄的半导体衬底的第一表面延伸到第二表面。垂直霍尔传感器的几何形状被定义为使得四个端子之间的四个电阻几乎相等。第二表面上的端子通过硅通孔连接到第一表面上的布线。
根据另一个可能实施例，垂直霍尔元件具有在第一导电类型的削薄的半导体衬底的第一表面上的N个端子和在削薄的半导体衬底的第二表面上的N个端子。第一表面上的N个端子具有相同的大小，等距间隔，并且被布置成圆形。第二表面上的具有相同的大小的N个端子被放置为使得对于第一表面上的每个端子，第二表面上存在具有相同但相对的位置的一个端子。第一表面上的N个端子形成在具有第二导电类型的环形阱中。阱在第二表面上暴露，使得第二表面上的N个端子也与环形阱接触。垂直霍尔元件的几何形状被定义为使得可以沿着圆形成的每个临时垂直霍尔元件的四个端子之间的四个电阻几乎相等。第二表面上的N个端子通过N个硅通孔连接到第一表面上的布线。
根据另一个可能实施例，垂直霍尔元件具有在第一导电类型的削薄的半导体衬底的第一表面上的N个端子和在削薄的半导体衬底的第二表面上的N个端子。第一表面上的N个端子具有相同的大小，等距间隔，并且排列成圆形。第二表面上的具有相同的大小的N个端子被放置为使得对于第一表面上的每个端子，第二表面上存在具有相同但相对的位置的一个端子。第一表面上的N个端子形成在具有第二导电类型的环形阱中。阱在第二表面上暴露，使得第二表面上的N个端子也与环形阱接触。环形阱通过两个深沟槽隔离环与半导体衬底横向隔离。两个深沟槽隔离环从削薄的半导体衬底的第一表面延伸到第二表面。垂直霍尔元件的几何形状被定义为使得可以沿着圆形成的每个临时垂直霍尔元件的四个端子之间的四个电阻几乎相等。第二表面上的N个端子通过N个硅通孔连接到第一表面上的布线。
权利要求13至20规定了提供改进的特性参数的垂直霍尔传感器元件的第二实施例。
根据垂直霍尔元件的可能实施例，霍尔元件包括：第一导电类型的衬底，具有第一表面和第二表面；以及阱，设置在衬底中。阱具有第二导电类型。垂直霍尔元件包括第一端子、第二端子、第三端子和第四端子。第一端子和第三端子中的每个端子包括连接区。相应的连接区提供第一端子和第二端子与衬底的第一表面的连接。经由从衬底的第一表面延伸到掺杂区内部的掺杂区接入第一端子和第三端子中的每个端子。第二端子布置在衬底的第一表面上。第四端子布置在衬底的第二表面上与第二端子相对。
根据垂直霍尔元件的可能实施例，第二端子包括从衬底的第一表面延伸到衬底中的导电区。第四端子包括从衬底的第二表面延伸到衬底中的导电区。第四端子位于第二端子的正下方，使得第二端子的导电区的中心与第四端子的导电区的中心之间的虚拟直线垂直于衬底的第一表面和第二表面。
根据垂直霍尔元件的可能实施例，垂直霍尔元件包括设置在衬底的第一表面上的介电层。垂直霍尔元件还包括附接到介电层的顶表面的载体，其中介电层的顶表面与介电层的设置在衬底的第一表面上的表面相对。
根据垂直霍尔元件的可能实施例，第一端子和第三端子中的每个端子包括掩埋在阱中的导电掩埋区。相应的连接区提供导电掩埋区到衬底的第一表面的连接。
根据垂直霍尔元件的可能实施例，垂直霍尔元件包括第一掺杂阱，第一掺杂阱从衬底的第一表面延伸到阱中，向下延伸到第一端子的掩埋区。垂直霍尔元件包括第二掺杂阱，第二掺杂阱从衬底的第一表面延伸到阱中，向下延伸到第三端子的掩埋区。
根据垂直霍尔元件的可能实施例，第一端子的连接阱被第一介电结构包围。第三端子的连接阱被第二介电结构包围。
根据垂直霍尔元件的可能实施例，垂直霍尔元件包括从衬底的第一表面延伸到第二表面的深沟槽隔离结构。阱通过深沟槽隔离结构与衬底隔离。
权利要求21中规定了包括权利要求中的任一项所述的垂直霍尔元件的半导体器件。半导体器件还包括用于操作垂直霍尔元件的电路，其中所述电路被配置为形成在衬底中的集成电路。
根据半导体器件的可能实施例，电路包括在衬底的第二表面上形成的结合焊盘。所述电路包括硅通孔，以提供结合焊盘和设置在衬底的第一表面上的介电层中的布线之间的连接。
在下面的详细描述中阐述了附加的特征和优点，这些特征和优点的一部分对于本领域技术人员而言根据描述将是显而易见的，或通过实施如书面描述及其权利要求书以及附图中所描述的实施例而得知。应该理解，前面的一般描述和下面的详细描述都仅仅是示例性的，并且旨在提供概述或框架以理解权利要求的性质和特征。
附图说明
包括附图以提供进一步的理解，附图并入说明书中并构成说明书的一部分。附图示出了一个或多个实施例，并且与详细描述一起用于解释各种实施例的原理和操作。这样，结合附图，根据下面的详细描述将更加充分地理解本公开。
图1至图7示出了垂直霍尔元件的第一实施例；
图8至图14示出了垂直霍尔元件的第一实施例的修改型；
图15示出了包括垂直霍尔元件的半导体器件的第一实施例；
图16至图26示出了包括垂直霍尔元件的半导体器件的第一实施例的制造方法的制造步骤；
图27示出了包括垂直霍尔传感器的半导体器件的第二实施例；
图28至图39示出了包括垂直霍尔元件的半导体器件的第二实施例的制造方法的制造步骤；
图40至图42示出了垂直霍尔元件的第一实施例的另一修改型；
图43至图49示出了垂直霍尔元件的第二实施例；
图49至图53示出了垂直霍尔元件的第二实施例的修改型；
图54示出了包括垂直霍尔元件的半导体器件的第三实施例；
图55至图65示出了包括垂直霍尔元件的半导体器件的第三实施例的制造方法的制造步骤；
图66示出了包括垂直霍尔元件的半导体器件的第四实施例；以及
图67至图78示出了包括垂直霍尔元件的半导体器件的第四实施例的制造方法的制造步骤。
具体实施方式
现在详细参考各种实施例，其示例在附图中部分示出。在所有附图中，只要有可能，均使用相同或相似的附图标记和符号来指代相同或相似的部分。附图不是必须按比例绘制的，并且本领域技术人员将认识到附图已被简化以示出本公开的关键方面。如下所述的权利要求并入该详细描述中并构成其一部分。
图1、图2和图3示出了垂直霍尔元件100。在图1中，示出了从上方(看向第一硅表面)看到的垂直霍尔元件。指示了两条切割线，一条切割线平行于从A到A′的x方向，一条切割线平行于从B到B′的y方向。图2示出了沿切割线A-A′截取的垂直霍尔元件100的横截面，图3示出了沿切割线B-B′截取的垂直霍尔元件100的横截面。垂直霍尔元件100形成在半导体衬底101上。半导体衬底101可以是具有第一导电类型的低掺杂硅衬底。第一导电类型优选为p型。衬底具有第一表面101a和第二表面101b。这两个表面彼此相对且彼此平行。第二表面101b是通过从背面(即，从与第一表面101a相对的侧面)削薄衬底而获得的。垂直霍尔元件100形成在具有第二导电类型的阱102中。阱102从第一表面101a延伸并且在第二表面101b处暴露。阱102形成霍尔板或限定垂直霍尔元件100的霍尔传感器区。垂直霍尔元件100具有四个端子(由数字1、2、3和4指示)。端子1和端子2布置在第一硅表面101a上，端子3和端子4布置在第二硅表面101b上。在第一表面101a处形成的端子1和端子2与阱102接触。同样，在第二表面101b处形成的端子3和端子4与阱102接触。第一表面上的两个端子1和2具有相同的宽度和相同的长度。同样，第二表面上的两个端子3和4具有相同的宽度和相同的长度。就端子1的中心与端子4的中心之间的虚拟直线垂直于硅表面101a而言，端子4位于端子1的正下方。端子3以同样的方式位于端子2的正下方。对于布置在第一表面101a上的两个端子中的每一个端子，形成从第一表面延伸到衬底中的浅的高掺杂区103。高掺杂区103具有第二导电类型，即阱102的导电类型。可以利用一些金属(例如，钴)来硅化高掺杂区103。在介电层104中形成金属接触件105，金属接触件105将高掺杂区103与嵌入在介电层104中的第一金属层106的金属布线连接。衬底101通过介电层104的顶表面104a结合到载体衬底201上。载体衬底201也可以是硅衬底。在第二表面101b处，针对从第二表面101b延伸到衬底中的两个端子3和4中的每一个端子，形成浅的高掺杂区303。高掺杂区303具有第二导电类型，即阱102的导电类型。介电层304设置在第二表面101b上。以形成连接高掺杂区303的接触孔的方式来构造介电层304。金属305沉积在接触孔中。此外，金属305被构造为使得金属布线形成在衬底的第二表面上。钝化层308设置在介电层304和金属层305上。
图4是沿着切割线方向B-B′的垂直霍尔元件100的另一表示。为了补充图3，在图4的右侧描绘了硅通孔(TSV)。硅通孔提供穿过衬底101的垂直导电路径，该垂直导电路径将设置在第二表面101b上的端子3连接到形成在第一硅表面上的金属布线。与端子3相关联的硅通孔表示为TSV(3)。对于设置在第二表面101b上的每个端子，存在将端子连接到形成在第一表面上的布线的一个硅通孔。由于垂直霍尔元件100具有置于第二表面上的两个端子，因此也存在两个硅通孔。硅通孔TSV(3)与嵌入在介电层104中的第一金属层的部分106接触。在第二表面101b处，硅通孔TSV(3)通过金属布线305连接到端子3。以这种方式，可以在点C(3)处接入(access)端子3。如图4所示，可以在点C(2)处电接入形成在第一表面101a上的端子2。硅通孔填充有导电材料305，导电材料305可以是与第二表面上的用于金属化的材料相同的材料。例如，这种材料可以是铝。然而，也可以考虑其他金属化方案。在一种方案中，设置在硅通孔中的金属是铜或钨，而用于布线和用于填充连接高掺杂区303的接触孔的金属是铝。在另一方案中，设置在硅通孔中的金属和设置在连接高掺杂区303的接触孔中的金属是钨，而用于第二表面上的布线的金属是铝。硅通孔的导电填充物305通过设置在硅通孔的内表面上的介电衬里306与硅衬底101隔离。硅通孔与其中形成有霍尔端子的阱102之间的距离为L。被驱动流过硅通孔的电流I产生平行于硅表面的磁场。垂直霍尔元件的位置处的感应磁场的强度为B＝μ0/(2πL)·I。为了使这种干扰影响最小，可以将距离L设置得足够大。例如，如果霍尔电流为1mA且距离L设置为100μm，则感应磁场强度为2μT，其远低于可用垂直霍尔元件的测量分辨率。
具有四个端子的霍尔元件可以由如图5所示的等效电路表示。四个端子1、2、3和4经由四个电阻R1、R2、R3和R4(惠斯通电桥)连接。如果所有四个电阻均是相等的，则偏移(即，在没有磁场的情况下测得的霍尔电压)为零。如本领域中众所周知的，如果四个电阻R1、R2、R3和R4中的一个电阻是不同的，而其他三个电阻都相等，则可以通过应用电流旋转技术来抵消霍尔元件的偏移。在US2016/0154066A1中，示出了：只要两个电阻R1和R3或两个电阻R2和R4相等，就可以抵消偏移。
在图6中，示出了垂直霍尔元件100的四个电阻R1、R2、R3和R4。在图7中，绘出了垂直霍尔元件100的几何尺寸。L表示端子1和端子2在切割线A-A′方向上的大小。L′表示端子3和端子4在切割线A-A′方向上的大小。端子的大小分别由高掺杂区103和303的横向尺寸限定。T表示削薄后的硅衬底的厚度。P表示第一表面101a上的端子1的中心与端子2的中心之间的距离。由于端子4具有与端子1相同但相对的位置，端子3具有与端子2相同但相对的位置，因此在第二表面上的端子3的中心与端子4的中心的距离也为P。D表示沿着切割线A-A′方向的端子1的边缘与阱102的边界之间的距离。在图7的右侧，端子2的边缘与阱102的边界之间的距离也为D。距离D也可以为零。
对于如图6和图7所示的垂直霍尔元件100，电阻R2和R4不一定相等。R2和R4之间的差的可能原因例如是阱102的掺杂梯度、第一表面和第二表面上的接触电阻的差、或与硅通孔相关联的附加串联电阻。然而，实际上，可以相对于端子1和端子2的大小L来调整端子3和端子4的大小L′，使得电阻R2和R4近似相等。
类似地，对于如图6和图7所示的垂直霍尔元件100，电阻R1和电阻R4不一定相等。但是，实际上，对于给定的衬底厚度T和到阱102的边界的距离D，可以调整端子1和端子2之间的距离P，使得电阻R1和电阻R4近似相等。
出于几何原因，如果端子1和端子2到阱的边界的距离D相同，则电阻R1和电阻R3相等。如果由于制造工艺的不完善，端子3和端子4在x方向上(沿切割线A-A′)相对于端子1和端子2未对齐，或者如果阱102在x方向上相对于端子1和端子2未对齐，则R1和R3的相等不再成立。然而，如果D非常大，即使端子3和端子4在x方向上未对齐，R1和R3也近似相等。同样，如果D非常大，即使阱102相对于端子1和端子2未对齐，R1和R3也近似相等。
在优化了设计参数P、T、D、L和L′之后，垂直霍尔元件可以由惠斯通电桥来表示，其中四个电阻R1、R2、R3和R4的值几乎都相等。换句话说，垂直霍尔元件具有近似四重对称性。
在操作中，垂直霍尔元件100的端子1可以连接到电流源，端子3可以连接到地。以这种方式，迫使电流沿近似对角线方向流过霍尔传感器区。可以在端子2和端子4之间获得霍尔电压。霍尔电压表示垂直于端子1、2、3和4的平面的磁场。同样，端子2可以连接到电流源，端子4可以连接到地。则可以在端子1和端子3之间获得霍尔电压。霍尔电压再次表示垂直于端子1、2、3和4的平面的磁场。沿着同一条线，端子3可以连接至电流源，端子1可以连接到地。在端子4和端子2之间获得的霍尔电压再次表示垂直于端子1、2、3和4的平面的磁场。沿着同一条线，端子4可以连接到电流源，端子2可以连接到地。在端子1和端子3之间获得的霍尔电压再次表示垂直于端子1、2、3和4的平面的磁场。这是针对垂直霍尔元件100考虑的旋转电流方法的四个相(phase)。
由于垂直霍尔元件的近似四重对称性，因此操作的每个单个的相的偏移已经很小。结果，通过对所有四个相进行平均，可以获得非常小的残余偏移值。如本领域技术人员所知，电流旋转技术可以与两个或四个霍尔元件的正交耦合结合以进一步减小残余偏移。
图40和图41示出了垂直霍尔元件600，其表示本发明的另一实施例。在图40中，描绘了从上方(看向第一硅表面)看到的垂直霍尔元件600。图41示出了沿图40中所示的切割线A-A′方向截取的垂直霍尔元件600。与垂直霍尔元件100一样，垂直霍尔元件600形成在半导体衬底101上，半导体衬底101可以是具有第一导电类型的低掺杂硅衬底。形成在第一表面101a上的霍尔端子1和霍尔端子2与阱102接触，阱102从第一表面101a延伸到衬底中并且在第二表面101b处暴露。形成在第二表面上的两个霍尔端子3和4与阱102接触。阱102优选地具有n型导电性，其可以是第一类型或第二类型的导电性。高掺杂区103和高掺杂区303具有与阱102相同的导电类型，即n型。如图40所示，设置在阱102中的霍尔端子1和霍尔端子2完全被深沟槽隔离结构601包围。阱102在x方向和y方向上延伸至深沟槽隔离结构601的内表面601c，使得在深沟槽包围的内部，阱102和衬底101之间没有边界。参考图41，深沟槽隔离结构从第一表面101a延伸到第二表面101b。深沟槽隔离包围的内表面601c每处都与阱102接触。深沟槽隔离结构由介电材料构成。
如在第一实施例中那样，可以优化垂直霍尔元件600的设计，从而实现近似四重对称性。结果，还可以有效地减小垂直霍尔元件600的偏移。此外，由于垂直霍尔元件600的霍尔传感器区102由介电隔离包围界定，因此在垂直霍尔元件600的操作期间，沿阱102的边界不会形成耗尽区。
因此，第二实施例的垂直霍尔元件还具有高线性度的特性。
结合图42给出了本发明的另一个实施例。垂直霍尔元件700形成在具有第一导电类型(p型或n型)的半导体衬底1001上。端子1和端子2设置在第一表面1001a上，其中高掺杂区103具有第一导电类型，即与衬底1001相同的导电类型。端子3和端子4设置在第二表面1001b上，第二表面1001b是通过从第二侧削薄主衬底而获得的。高掺杂区303也具有第一导电类型。T700表示衬底1001的厚度。衬底1001的厚度T700可以在5微米至100微米的范围内，并且更优选地在10微米至50微米的范围内。深沟槽隔离结构601在x方向和y方上包围第一表面上的端子1和端子2以及第二表面上的端子3和端子4。深沟槽隔离结构601从第一表面1001a延伸至第二表面1001b。深沟槽隔离结构由介电材料构成。
在垂直霍尔元件700的实施例中，霍尔传感器区由半导体衬底1001的被深沟槽隔离结构601包围和限制的部分构成。如在第一实施例和第二实施例中那样，可以优化垂直霍尔元件700的设计，从而相对于四个端子实现近似四重对称性。由于霍尔传感器区由深沟槽隔离结构601的介电材料界定，因此在垂直霍尔元件700的操作期间不会形成耗尽区，从而确保了高线性度。垂直霍尔元件700的灵敏度取决于衬底1001的导电类型、衬底1001的掺杂水平和厚度T700等等。发明人认识到，如果厚度T700在10微米至50微米的优选范围内，则使用具有n型导电性和最佳掺杂浓度的半导体衬底，对于垂直霍尔元件700可以获得相对较高的灵敏度。
图8和图9示出了根据本发明的另一实施例的圆形垂直霍尔元件。在图8中，绘出了从上方(看向半导体衬底101的第一表面101a)看到的垂直霍尔元件200。图9提供了沿所示C和C′之间的所示路径截取的垂直霍尔元件200的环形切割面。圆形垂直霍尔元件200具有设置在第一表面101a上的N个端子和设置在削薄的半导体衬底101的第二表面101b上的N个端子。第一表面上的N个端子排列成圆形，并形成在环形阱102中。环形阱102构成圆形垂直霍尔元件200的霍尔板或霍尔传感器区。环形阱102从第一表面101a延伸，并在第二表面101b处暴露，第二表面101b是通过从第二侧削薄半导体衬底100而获得的。第一硅表面上的N个端子具有相等的大小并且等距间隔。设置在第二表面上的N个端子也排列成圆形，使得两个圆是同心的并且具有相同的半径。设置在第二硅表面上的N个端子也具有相等的大小，等距间隔，并且与暴露在第二表面上的环形阱102接触。此外，这种布置使得：对于第一表面101a上的每个端子k，在第二表面101b上存在一个端子k′，该端子k′位于端子k的正下方，即，将端子k的中心与端子k′的中心连接的垂直的直线垂直于硅表面101a。此外，N＝2M，其中M是大于2的整数。在图8中，还示出了磁场B的可能方向。
图10是沿如图8所示的圆形切割线截取的第一表面101a和第二表面101b上的端子的简化表示。第一垂直霍尔子元件由四个端子1、2、2′和1′形成。该垂直霍尔子元件由H(1)表示。向右移动一个步长，可以由四个端子2、3、3′和2′形成第二垂直霍尔子元件。这个垂直霍尔子元件可以用H(2)表示。第k个垂直霍尔子元件由四个端子k、k+1、(k+1)′和k′构成。第k个垂直霍尔子元件用H(k)表示。通过在第一表面上具有N个端子并且在第二表面上具有N个端子，可以形成N个这样的垂直霍尔子元件。然而，通过增加步长，也可以以这种方式形成少于N的数量个垂直霍尔子元件。由于通常不会在同一时刻测量N个垂直霍尔子元件，因此将它们称为临时垂直霍尔元件。在第k个垂直霍尔子元件的操作期间，不属于第k个垂直霍尔子元件的所有端子都处于断开(open)状态。
以与垂直霍尔元件100类似的方式，可以优化圆形垂直霍尔元件200的设计参数(在图9中未示出)，使得每个临时霍尔元件H(k)具有近似四重对称性。结果，针对每个临时霍尔元件可以实现非常低的残余偏移。
图11a、图11b、图11c和图11d示出了对第一临时垂直霍尔元件H(1)应用旋转电流方法。在图11a中，端子1连接到电流源，端子2′连接到地。在端子2和端子1′之间获得霍尔电压。所有其他端子均未连接。流过阱102的电流方向由箭头指示。这是电流旋转的第一相。在第二相，如图11b所示，端子2连接到电流源，端子1′连接到地。在端子2′和端子1之间获得霍尔电压。所有其他端子均未连接。电流方向再次被示出，并且相对于第一相旋转。在图11c和图11d中，分别示出了第三相和第四相。通过对所有四个相的所获得的电压进行平均，获得第一临时垂直霍尔元件H(1)的稳定霍尔电压。以相同的方式，对下一个临时垂直霍尔元件H(2)应用旋转电流方法。以相同的方式，对临时垂直霍尔元件H(k)应用旋转电流方法。
通过依次测量N个临时霍尔元件H(k)(k＝1...N)，可以评估x-y平面中的磁场的方向。此外，测量N个临时霍尔元件的合适子集可能足以确定磁场的方向。此外，可以设想出如下测量方案：如果两个或多个临时霍尔元件之间的相互作用较小，则在同一时刻测量两个或多个临时霍尔元件。无论如何，通过减少每个临时霍尔元件的偏移，可以确定x-y平面中的磁场的方向的精度得以提高。
图13和图14示出了本发明的备选实施例。在图13中，示出了从上方(看向第一表面101a)看到的圆形垂直霍尔元件300。在图14中，沿着从D到D′的x方向上所示的切割线示出圆形垂直霍尔元件300。圆形垂直霍尔元件300与圆形垂直霍尔元件200的不同之处仅在于：存在附加的两个环形隔离结构301a和301b。从图14可以看出，隔离结构301a和301b从削薄的硅衬底的第一表面101a延伸到第二表面101b。两个环形隔离结构301a和301b与环形阱102同心。被两个环形隔离结构横向包围的区域是阱102。以这种方式，隔离结构301a和301b将阱102与衬底101横向隔离。在阱102和衬底101之间不再存在p-n结。隔离结构301a和301b由介电材料制成。可以通过从衬底的第二表面101b向第一表面101a蚀刻出两个环形沟槽并且通过用介电材料(例如，氧化硅)填充沟槽来实现隔离结构。
如本领域技术人员所知，如果在n型霍尔板中的两个端子之间施加电压，则沿界定霍尔板的p-n结形成耗尽区。由于耗尽区减小霍尔板的有效大小，因此霍尔板的电阻增加。这种效应引入了非线性，这阻碍了偏移抵消。这是本领域技术人员已知的。在圆形垂直霍尔元件的实施例300中，霍尔传感器区102不由p-n结界定。霍尔传感器区102的介电隔离因此进一步减小了偏移。
图15示出了具有一个或多个垂直霍尔元件的半导体器件400。半导体器件400可以是霍尔IC，例如用于角位置测量的霍尔IC。在图15的左侧，示出了具有硅通孔310的垂直霍尔元件。该图的该部分与图4相同。在图15的右侧，示出了两个晶体管143和153，其应当表示操作垂直霍尔元件所需的电路。如果衬底是p型，则晶体管143是NMOS，并且晶体管153是PMOS。在图15的最右边，示出了第二硅通孔(由311表示)。硅通孔311是半导体器件400的I/O的一部分。309表示结合焊盘。结合焊盘309形成有金属层305。硅通孔311实现了在衬底的第一表面上形成的布线与在削薄的衬底101的第二表面上形成的结合焊盘309之间的连接。106b表示硅通孔311的着陆焊盘。着陆焊盘106b连接到设置在介电层104中的布线(未示出)。在图15中，在第一表面上示出了两个金属层，然而，也可以存在多于两个的金属层。
图16至图26示出了用于制造半导体器件400的制造步骤。基本制造步骤在专利EP2913847(A1)中进行了说明，该专利整体上合并于此。在下文中，仅重点说明显著差异。
如图16所示，在具有第一导电类型的衬底101中形成阱102。阱102具有第二导电类型。阱102可以通过具有可变注入能量的一系列掩蔽注入步骤形成。该一系列注入步骤可以包括具有在MeV范围内的能量的高能量注入。除去掩模后，在1000℃至1200℃之间的温度下应用炉退火数小时。优化注入和炉退火条件，以实现垂直方向上均匀的掺杂剂浓度。在图16中，T1表示在炉退火之后的阱102的深度。深度T1大于4μm，并且优选地大于6μm。
在以下一系列附图中，未示出诸如浅沟槽隔离(STI)之类的隔离结构的形成。然而，假设应用了浅沟槽隔离，甚至其可以存在于垂直霍尔元件的区域中。
如图17所示，形成了晶体管阱112和113。112表示其中形成有NMOS晶体管的p型阱，113表示其中形成有PMOS晶体管的n型阱。阱112和113的各自的深度T2和T3低于阱102的深度T1。
转到图18，形成了用于PMOS和NMOS的晶体管栅极115和116，以及高掺杂区103和113。103表示第二导电类型的浅的高掺杂区，113表示第一导电类型的浅的高掺杂区。虽然高掺杂区103和113分别构成NMOS晶体管和PMOS晶体管的源极区和漏极区，但是103还用于在第一表面101a上形成霍尔端子的高掺杂区。备选地，专用的掩模和处理步骤可以用于在霍尔传感器区102中限定掺杂区103。
在图19中，使用工业上已知的标准CMOS金属化方案形成互连层。金属部分106a和106b嵌入在介电堆叠104中，以用作用于形成硅通孔的着陆焊盘。通过化学机械抛光将介电堆叠104的顶表面104a平坦化。
在图20中，提供了载体晶片201。载体晶片201可以是便宜的硅衬底。衬底101被翻转。
转到图21，将衬底101结合到载体衬底201上，然后，从第二侧削薄衬底101。101c表示削薄工艺之前衬底的初始第二表面，101b表示削薄之后衬底的第二表面。T表示削薄后的硅衬底的厚度。T小于阱102的深度T1。这样，在削薄之后，阱102在第二表面处暴露。
转到图22，在第二表面101b上在阱102内形成高掺杂区303。高掺杂区303具有第二导电类型，并且通过浅掩蔽和高剂量注入然后进行激光热退火来形成。
图27示出了具有一个或多个垂直霍尔元件300的半导体器件500。半导体器件500可以是霍尔IC，例如用于角位置测量的霍尔IC。与半导体器件400相反，半导体器件500包括具有由隔离结构301限定的霍尔传感器区102的一个或多个垂直霍尔元件300。
图28至图39示出了用于制造半导体器件500的制造步骤。基本制造步骤在专利EP2913847(A1)中进行了说明，该专利整体上并入本文中。
转到图35，从第二表面101b向半导体衬底101中蚀刻出沟槽325，其延伸到第一表面101a。用于沟槽蚀刻的掩模324使得霍尔传感器区102被沟槽325横向限制。随后，沟槽325填充有诸如氧化硅之类的介电材料。
图43、图44和图45示出了垂直霍尔元件100的第二实施例。在图43中，示出了从上方(看向第一硅表面)看到的垂直霍尔元件。示出了两条切割线，一条切割线平行于从A到A′的x方向，一条切割线平行于从B到B′的y方向。图44示出了沿切割线A-A′截取的垂直霍尔元件100的横截面，图45示出了沿切割线B-B′截取的垂直霍尔元件100的横截面。垂直霍尔元件100形成在半导体衬底101上。半导体衬底101可以是具有第一导电类型的低掺杂硅衬底。第一导电类型优选为p型。衬底具有第一表面101a和第二表面101b。这两个表面彼此相对且彼此平行。第二表面101b是通过从背面(即，从与第一表面101a相对的侧面)削薄衬底而获得的。形成了掺杂区102，其从第一表面101a延伸到第二表面101b。掺杂区102具有第二导电类型，即，区102具有n型导电性。区102可以掺杂有磷，并且掺杂剂浓度可以在1×1014/cm3至1×1017/cm3的范围内。优选地，掺杂剂浓度在垂直方向上是均匀的。在阱102中设置有由152a和152c表示的两个掺杂区。掺杂区152a和掺杂区152c具有第二导电类型。它们可以掺杂有磷，并且掺杂剂浓度可以在1×1017/cm3至1×1021/cm3的范围内。
如图44所示，掺杂区152a和掺杂区152c被掩埋在区102中。优选地，掺杂区152a和掺杂区152c在z方向上的位置大约在第一表面101a和第二表面101b之间的一半距离处。此外，还存在具有第二导电性的阱103a和阱103c。阱103a从第一表面101a延伸到掺杂区102中，到达掩埋区152a。以相同的方式，阱103c从第一表面101a延伸到掺杂区102中，使得阱103c与掩埋区152c接触。在第一表面101a处，形成从第一表面延伸到掺杂区102中的浅的高掺杂区103a、103b和103c。高掺杂区103a、103b和103c具有第二导电类型。掺杂剂浓度可以在1×1019/cm3至1×1022/cm3的范围内。
如图43所示，高掺杂区103a、103b和103c沿x方向排成一行。掺杂区103b以掺杂区103a与掺杂区103b之间的距离和掺杂区103b与掺杂区103c之间的距离相等的方式位于掺杂区103a与掺杂区103c之间。此外，高掺杂区103a、103b和103c被设置在区102的内部。高掺杂区103a被布置在阱151a的内部，高掺杂区103c被布置在阱151c的内部。
再次转到图44，介电层104设置在第一表面101a上。介电层104可以包括通常在CMOS制造工艺中使用的氮化硅、氧化硅或低k介电的若干个层。金属接触件105a、105b和105c嵌入介电层104中。金属接触件105a置于高掺杂区103a上，从而实现与高掺杂区103a电连接，从而与阱151a电连接，并进一步与掩埋区152a电连接。金属接触件105b置于高掺杂区103b上，从而实现与高掺杂区103b电连接。此外，金属接触件105c置于高掺杂区103c上，从而实现与高掺杂区103c电连接，从而与阱151c电连接，并且进一步与掩埋区152c电连接。
如图45所示，多个金属接触件可以置于高掺杂区103b上，并且类似地，也置于高掺杂区103a和103c上。在典型的CMOS制造工艺中，可以在高掺杂区103a、103b和103c上形成金属硅化物。金属接触件105a、105b和105c可以由钨或其他合适的金属构成。在图43和图44中，示出了第一金属层被嵌入在介电层104中。通常，CMOS金属化可以包括若干个金属层和垂直互连。为了简单起见，在图44和图45中仅示出了一个金属层。106a、106b和106c表示由该第一金属层形成的金属布线，分别连接到金属接触件105a、105b和105c。
如图45所示，金属布线106b沿y方向取向。而且，金属布线106a和106c沿y方向取向。载体201附接到介电层104的顶表面104a。载体201可以是硅晶片。在衬底101的第二表面101b上，形成了第四浅的高掺杂区，其由303d表示。高掺杂区303d从第二表面101b延伸到掺杂区102中。掺杂区303d具有第二导电类型，并且掺杂剂浓度在1×1019/cm3至1×1022/cm3的范围内。掺杂区303d具有与掺杂区103b相同但相对的位置。更精确地，如果从第一表面101a处的掺杂区103b的中心到第二表面101b处的掺杂区303d的中心绘制连接线，则该连接线垂直于表面101a和101b。介电层304设置在第二表面101b上。介电层可以由氧化硅构成。在介电层304中形成金属接触件305d，从而建立与高掺杂区303d的电连接。
金属接触件305d可以延伸到形成在介电层304上的金属布线，如图43和图44所示。金属布线平行于y方向取向，如图44所示。金属接触件和布线305b可以由铝构成。备选地，在介电层304中形成的接触孔可以填充有钨。在这种情况下，设置在介电层304上的305d的布线部分可以由铝或铜构成。也可以构想其他金属化方案。钝化层308设置在金属布线305d和介电层308上。
钝化层308可以由氧化硅、氮化硅、氮氧化硅或这些材料的层状堆叠构成。在图43、图44和图45所示的实施例中，另外还有掺杂阱153，其从第一表面101a延伸到掺杂区102中。两个掺杂阱153分别位于中央的高掺杂区103b与左侧和右侧的两个高掺杂区103a和103c之间。如图41和图42所示，两个掺杂阱153可以分别邻接于阱151a和151c。阱153可以具有与阱151a和151c相似的深度，并且可以向下到达掩埋的掺杂区152a和152c，如图43所示。掺杂阱153具有第一导电类型。
在下面参考图45，图45再次示出了沿切割线B-B′方向的垂直霍尔元件100。掺杂区102构成垂直霍尔元件100的霍尔传感器区或霍尔板。掺杂区102在横向上(即，在x方向和y方向上)由p-n结界定，p-n结是利用具有与阱102的极性相反的极性的衬底101形成的。在下面参考图46，图46再次示出了沿切割线A-A′方向的垂直霍尔元件100。垂直霍尔元件100具有四个霍尔端子(由大写字母A、B、C和D表示)。霍尔端子B布置在第一表面101a上。从操作的角度来看，垂直霍尔元件100的端子B由高导电区103b的空间尺寸限定。霍尔端子D布置在第一表面101b上与端子B相对。再次，从操作角度来看，垂直霍尔元件100的端子D由高导电区303d的空间尺寸限定。霍尔端子A包括高导电掩埋区152a，其中阱151a提供到第一表面的连接，其中端子A经由高掺杂区103a和置于其上的金属接触件来接入。以相同的方式，端子C包括高导电掩埋区152a，其中阱151c提供到第一表面101a的连接，其中端子C经由高掺杂区103c和置于其上的金属接触件接入。具有与掺杂区102、151a、152a、151c和152c的极性相反的极性的阱153用于将四个霍尔端子之间的有源传感器区与阱151a和151c静电屏蔽。
在图46中绘制了四个箭头，分别用数字1、2、3和4表示。每个箭头表示被驱动流过霍尔传感器区的操作电流的方向。因此，四个箭头表示垂直霍尔元件的四个可能的操作模式或相。从操作模式1开始，迫使电流在端子B和端子D之间沿从端子B到端子D的方向流动。在这种模式下，在端子C和端子D之间获得霍尔电压，该霍尔电压表示指向y方向的磁场分量。在操作模式2下，迫使电流在端子C和端子A之间沿从端子C到端子A的方向流动。在端子B和端子C之间获得霍尔电压，该霍尔电压再次表示指向y方向的磁场分量。操作模式3对应于操作模式1，不同之处在于电流方向相反，并且在端子D和端子C之间获得霍尔电压。类似地，操作模式4对应于操作模式2，只是相对于操作模式2而言，电流方向相反且端子B和端子D换向。由于端子D位于第二表面101b处，因此可以迫使电流流过霍尔元件100，电流基本上垂直地流过霍尔传感器区102。由于高导电区152a和152c掩埋在掺杂区102中，因此可以迫使电流流过霍尔传感器元件，电流基本上平行于第一表面101a在一定深度处流动，该深度由高导电区152a和152c的深度确定。
与所有端子都布置在衬底的主表面上的常规垂直霍尔元件相比，垂直霍尔元件100的特定霍尔端子配置(具有两个掩埋的端子(A和C)，一个端子位于第一表面101a(B)上，并且一个端子位于第二表面101b(D)上)原则上可以实现更高的电压相关灵敏度。
对于本领域技术人员显而易见的是，可以将垂直霍尔元件100设计成使得对于四个操作模式中的每一个，偏移(即，在零磁场下测量的霍尔电压)都较低。重要的设计参数是衬底101的厚度(第一表面101a和第二表面101b之间的距离)、高导电区152a和152b的深度、高导电区152a和152b的横向间隔深度、以及高掺杂区103b和303d的空间尺寸。如已经指出的，高掺杂区103a、103b和103c沿着x方向布置成一行，并且高掺杂区103b位于高掺杂区103a和103c之间的中间。高掺杂区303d具有与高掺杂区103b相同但相对的位置。技术人员将理解，存在关于布局和掺杂条件的更多的设计参数，这些设计参数可以朝着在四个操作模式下实现低偏移值的方向优化。优化方法(例如，TCAD仿真和实验设计)是本领域已知的。结果，相对于四个端子获得了近似四重对称性，从而使得针对四个操作模式的偏移值较低。如本领域中已知的，可以通过对四个操作模式进行平均来进一步减小偏移。电流旋转和两个或四个霍尔元件的正交耦合是已知技术，其在工业中经常采用，并且也可以应用于垂直霍尔元件100。
在图47中，示出了垂直霍尔元件200，其表示本发明构思的另一实施例。霍尔元件200与霍尔元件的不同之处仅在于缺少屏蔽阱153。
在图48中示出了本发明的另一个实施例，其示出了沿x方向切割线的垂直霍尔元件300。连接阱151a和151c分别被由154表示的介电结构围绕。介电结构154可以具有与阱151a和151c相似的深度。阱151a可以横向(即，在xy平面内)被介电结构154包围，并且以相同的方式，阱151c可以横向被第二介电结构154包围。介电结构可以由氧化硅或另一种介电材料构成。介电结构154也可以是沟槽，该沟槽具有由介电材料(例如，氧化硅)构成的衬里并进一步填充有多晶硅。介电结构154增强了阱151a和151c的屏蔽，从而增强了端子A和C的掩埋特性。
在图49中示出了另一个实施例。垂直霍尔元件400与垂直霍尔元件300的不同之处在于：没有掩埋区152a和152c。在该实施例中，掩埋的端子A和C分别由阱151a和阱151c限定。阱151a和阱151c分别被介电结构154包围。因此，阱151a和阱151c仅在其底表面处与霍尔传感器区102电接触。与垂直霍尔元件300相比，阱151a和151c的深度以及相应的介电结构154的深度都增加了。
结合图50、图51和图52给出了本发明的另一实施例。垂直霍尔元件500与垂直霍尔元件100的不同之处在于：由深沟槽隔离结构301将建立霍尔传感器区的掺杂区102与衬底101分开。如图51和图52所示，深沟槽隔离结构301在z方向上从衬底101的第一表面101a延伸到第二表面101b。
参考图50，掺杂区102在x方向和y方向上被深沟槽隔离结构包围。包围使得掺杂区102在x方向和y方向上每处均延伸到深沟槽隔离结构301。在深沟槽隔离结构301的内部，阱102与衬底101没有边界。
在霍尔元件的操作期间，当驱动电流流过霍尔传感器区时，沿着界定霍尔传感器区的所有p-n结会形成耗尽区。由于垂直霍尔元件500的霍尔传感器区102不再与周围衬底101具有p-n结边界，因此不再在该边界处形成耗尽区。然而，在垂直霍尔元件500的操作期间，沿着具有第一导电性的屏蔽阱153形成耗尽区。在另一实施例(图中未示出)中，垂直霍尔元件500中的屏蔽阱153被去除，并且由如垂直霍尔元件300中那样的介电隔离结构154替换。在该实施例中，霍尔传感器区102在任何情况下都不由p-n结界定。
在霍尔元件的操作期间在霍尔板的边界处形成的耗尽区会改变霍尔板的电阻，从而影响灵敏度和偏移。由于耗尽区的宽度是操作电流的函数，因此霍尔元件将显示非线性行为。这种非线性会增加校准工作量和相关联的成本。
图53是沿着切割线B-B′方向的垂直霍尔元件100的另一种表示。为了补充图45，在图53的右侧示出了硅通孔(TSV)。硅通孔提供了穿过衬底101的垂直导电路径，该垂直导电路径将设置在第二表面101b上并表示端子D的高掺杂区303d连接至形成在第一硅表面上的金属布线。与端子D相关联的硅通孔用TSV(D)表示。硅通孔TSV(D)与嵌入介电层104中的第一金属层的部分106d接触。在第二表面101b处，硅通孔TSV(D)通过金属布线305d连接到端子D。这样，可以在点C(D)处接入端子D。可以在点C(B)处电接入在第一表面101a上形成的端子B。硅通孔填充有导电材料305d，导电材料305d可以是与第二表面上的用于金属化的材料相同的材料。硅通孔的导电填充物305d通过设置在硅通孔的内表面上的介电衬里306与硅衬底101隔离。硅通孔与其中形成有霍尔端子的阱102之间的距离为L，被驱动流过硅通孔的电流I产生平行于硅表面的磁场。垂直霍尔元件的位置处的感应磁场的强度为B＝μ0/(2πL)·I。为了使这种干扰影响最小，可以将距离L设置得足够大。例如，如果霍尔电流为1mA且距离L设置为100μm，则感应磁场强度为2μT，远低于可用垂直霍尔元件的测量分辨率。
图54示出了包括垂直霍尔元件的半导体器件600的第三实施例。
图55至图65示出了包括垂直霍尔元件的半导体器件600的第三实施例的制造方法的制造步骤。基本制造步骤在专利EP2913847(A1)中进行了说明，该专利整体并入本文中。
图66示出了包括垂直霍尔元件的半导体器件700的第四实施例。
图67至图78示出了包括垂直霍尔元件的半导体器件700的第四实施例的制造方法的制造步骤。基本制造步骤在专利EP2913847(A1)中进行了说明，该专利整体并入本文中。
Claims (22)
1.一种垂直霍尔元件，包括：
-第一导电类型的衬底(101)，具有第一表面(101a)和第二表面(101b)；
-阱(102)，设置在所述衬底(101)中，所述阱(102)具有第二导电类型；
其特征在于，所述阱(102)在所述衬底(101)的所述第二表面(101b)上暴露，所述垂直霍尔元件包括布置在所述衬底(101)的所述第一表面(101a)上并且与所述阱(102)接触的至少两个端子(1，2)、以及布置在所述衬底(101)的所述第二表面(101b)上并且与所述阱(102)接触的至少两个端子(3，4)，其中所述衬底(101)的所述第二表面(101b)上的所述至少两个端子(3，4)被设置为在所述衬底(101)的正交投影上在所述衬底(101)的所述第一表面(101a)上的所述至少两个端子(1，2)的下方。
2.根据权利要求1所述的垂直霍尔元件，
-其中所述衬底(101)的所述第一表面(101a)上的所述至少两个端子(1，2)包括在所述衬底(101)的所述第一表面(101a)上彼此相邻布置的第一端子(1)和第二端子(2)，
-其中所述衬底(101)的所述第二表面(101b)上的所述至少两个端子(3，4)包括在所述衬底(101)的所述第二表面(101b)上彼此相邻布置的第三端子(3)和第四端子(4)，
-其中所述第四端子(4)位于所述第一端子(1)的正下方，使得所述第一端子(1)的中心与所述第四端子(4)的中心之间的虚拟直线垂直于所述衬底(101)的所述第一表面(101a)和所述第二表面(101b)，
-其中所述第三端子(3)位于所述第二端子(2)的正下方，使得所述第二端子(2)的中心与所述第三端子(3)的中心之间的虚拟直线垂直于所述衬底(101)的所述第一表面(101a)和所述第二表面(101b)。
3.根据权利要求1或2所述的垂直霍尔元件，
其中所述衬底(101)的所述第一表面(101a)上的所述至少两个端子(1，2)中的每个端子包括从所述第一表面(101a)延伸到所述衬底(101)中的浅的高掺杂区(103)，所述高掺杂区(103)具有所述第二导电类型。
4.根据权利要求1至3中的任一项所述的垂直霍尔元件，包括：
-介电层(104)，设置在所述衬底(101)的所述第一表面(101a)上，
-布线(105，...，108)，嵌入所述介电层(104)中。
5.根据权利要求4所述的垂直霍尔元件，
其中所述衬底(101)的所述第一表面(101a)上的所述至少两个端子(1，2)与嵌入所述介电层(104)中的所述布线的第一金属层(106)连接。
6.根据权利要求4或5所述的垂直霍尔元件，包括：
结合到所述介电层(104)的顶表面(104a)的载体衬底(201)，其中所述介电层(104)的所述顶表面(104a)与所述介电层的设置在所述衬底(101)的所述第一表面(101a)上的表面相对。
7.根据权利要求1至6中的任一项所述的垂直霍尔元件，
其中所述衬底(101)的所述第二表面(101b)上的所述至少两个端子(3，4)中的每个端子包括从所述第二表面(101b)延伸到所述衬底(101)中的浅的高掺杂区(303)，所述高掺杂区(303)具有所述第二导电类型。
8.根据权利要求7所述的垂直霍尔元件，包括：
-第二介电层(304)，
-钝化层(308)，
-其中所述第二介电层(304)设置在所述衬底(101)的所述第二表面(101b)上，并且所述钝化层(308)设置在所述介电层(304)上。
9.根据权利要求4至8中的任一项所述的垂直霍尔元件，包括：
填充有导电填充物(305)的硅通孔(TSV)，所述硅通孔提供穿过所述衬底(101)的垂直导电路径，用于将所述第三端子(3)和所述第四端子(4)中的一个端子连接到所述介电层(104)中的所述布线。
10.根据权利要求9所述的垂直霍尔元件，
其中所述硅通孔(TSV)的所述导电填充物(305)通过设置在所述硅通孔(TSV)的内表面上的介电衬里(306)与所述衬底(101)隔离。
11.根据权利要求1至10中的任一项所述的垂直霍尔元件，包括：
深沟槽隔离结构(601)，所述深沟槽隔离结构从所述衬底(100)的所述第一表面(101a)延伸到所述衬底的所述第二表面(101b)，使得所述阱(102)通过所述深沟槽隔离结构(601)与所述衬底(101)隔离。
12.根据权利要求1至11中的任一项所述的垂直霍尔元件，
其中所述垂直霍尔元件被配置为圆形垂直霍尔元件，所述阱(102)被形成为环形阱，所述垂直霍尔元件具有：位于所述衬底(101)的所述第一表面(101a)上成第一圆形并且与所述阱(102)接触的多个所述至少两个端子(1，2，...，N)；以及位于所述衬底(101)的所述第二表面(101b)上成第二圆形并且与所述阱(102)接触的多个所述至少两个端子(1′，2′，...，N′)，其中所述衬底(101)的所述第二表面(101b)上的多个所述至少两个端子(1′，2′，...，N′)中的相应一个端子被设置为在所述衬底(101)的正交投影上在所述衬底(101)的所述第一表面(101a)上的多个所述至少两个端子(1，2，...，N)中的相应一个端子的下方。
13.根据权利要求12所述的垂直霍尔元件，包括：
两个环形隔离结构(301a，301b)，所述两个环形隔离结构(301a，301b)从所述衬底(101)的所述第一表面(101a)延伸到所述衬底(101)的所述第二表面(101b)并且与所述环形阱(102)同心，使得所述阱(102)横向上被所述两个环形隔离结构(301a，301b)包围并且与所述衬底(101)隔离。
14.一种垂直霍尔元件，包括：
-第一导电类型的衬底(101)，具有第一表面(101a)和第二表面(101b)；
-阱(102)，设置在所述衬底(101)中，所述阱(102)具有第二导电类型；
其特征在于，所述垂直霍尔元件包括第一端子(A)、第二端子(B)、第三端子(C)和第四端子(D)，所述第一端子(A)和所述第三端子(C)中的每一个端子包括连接区(151a，151c)，相应的连接区(151a，151c)提供所述第一端子(A)和所述第二端子(C)与所述衬底的所述第一表面(101a)的连接，经由从所述衬底(101)的所述第一表面(101a)延伸到所述掺杂区(151a，151c)内部的掺杂区(103a，103c)接入所述第一端子(A)和所述第三端子(C)中的每个端子，所述第二端子(B)布置在所述衬底(101)的所述第一表面(101a)上，并且所述第四端子(D)布置在所述衬底(101)的所述第二表面(101b)上与所述第二端子(B)相对。
15.根据权利要求14所述的垂直霍尔元件，
-其中所述第二端子(B)包括导电区(103b)，所述导电区(103b)从所述衬底(101)的所述第一表面(101a)延伸到所述衬底(101)中，
-其中所述第四端子(D)包括导电区(303d)，所述导电区(303d)从所述衬底(101)的所述第二表面(101b)延伸到所述衬底(101)中，
-其中所述第四端子(D)位于所述第二端子(B)的正下方，使得所述第二端子(B)的所述导电区(103b)的中心与所述第四端子(4)的所述导电区(303d)的中心之间的虚拟直线垂直于所述衬底(101)的所述第一表面(101a)和所述第二表面(101b)。
16.根据权利要求14或15所述的垂直霍尔元件，包括：
-介电层(104)，设置在所述衬底(101)的所述第一表面(101a)上，
-载体(201)，附接到所述介电层(104)的顶表面(104a)，其中所述介电层(104)的所述顶表面(104a)与所述介电层的设置在所述衬底(101)的所述第一表面(101a)上的表面相对。
17.根据权利要求14至16中的任一项所述的垂直霍尔元件，
其中所述第一端子(A)和所述第三端子(C)中的每个端子包括掩埋在所述阱(102)中的导电掩埋区(152a，152c)，相应的连接区(151a，151c)提供所述导电掩埋区(152a，152c)与所述衬底的所述第一表面(101a)的连接。
18.根据权利要求17所述的垂直霍尔元件，包括：
-第一掺杂阱(153)，从所述衬底(101)的所述第一表面(101a)延伸到所述阱(102)中，向下延伸到所述第一端子(A)的掩埋区(152a)，
-第二掺杂阱(153)，从所述衬底(101)的所述第一表面(101a)延伸到所述阱(102)中，向下延伸到所述第三端子(C)的掩埋区(152c)。
19.根据权利要求14至18中的任一项所述的垂直霍尔元件，
-其中所述第一端子(A)的连接阱(151a)被第一介电结构(154)包围，
-其中所述第三端子(C)的连接阱(151c)被第二介电结构(154)包围。
20.根据权利要求14至19中的任一项所述的垂直霍尔元件，包括：
-深沟槽隔离结构(301)，从所述衬底(101)的所述第一表面(101a)延伸到所述第二表面(101b)，
-其中所述阱(102)通过所述深沟槽隔离结构(301)与所述衬底(101)隔离。
21.一种半导体器件，包括：
-根据权利要求1至20中的任一项所述的垂直霍尔元件，
-用于操作所述垂直霍尔元件的电路，其中所述电路被配置为形成在所述衬底(101)中的集成电路。
22.根据权利要求21所述的半导体器件，
-其中所述电路包括在所述衬底(101)的所述第二表面(101b)上形成的结合焊盘(309)，
-其中所述电路包括硅通孔(311)，以提供所述结合焊盘(309)和设置在所述衬底(101)的所述第一表面(101a)上的所述介电层(104)中的布线之间的连接。
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