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CN111831334B - 经改进的插入指令的装置和方法 - Google Patents

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CN111831334B CN202010745595.9A CN202010745595A CN111831334B CN 111831334 B CN111831334 B CN 111831334B CN 202010745595 A CN202010745595 A CN 202010745595A CN 111831334 B CN111831334 B CN 111831334B
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Abstract

本申请公开了经改进的插入指令的装置和方法。一种处理器包括多个向量寄存器、指令解码电路和执行电路。指令解码电路用于对插入指令进行解码。该插入指令包括向量扩展分量和立即数，该向量扩展分量包括第一、第二、第三字节字段。该执行电路用于执行由插入指令执行的操作。其中，在指令解码电路对插入指令解码之后，执行电路用于从源向量寄存器读取128位的数据，并将128的位数据插入到目的地向量寄存器中的所指定位置，其中，所指定的位置基于立即数来选择。

Description

经改进的插入指令的装置和方法
本申请是针对分案申请201710399789.6再次提出的分案申请。分案申请201710399789.6是PCT国际申请号为PCT/US2011/067097、国际申请日为2011年12月23日、进入中国国家阶段的申请号为201180076302.1，题为“经改进的插入指令的装置和方法”的发明专利申请的分案申请。
技术领域
本发明一般涉及计算科学，且更具体地涉及经改进的插入指令的装置和方法。
背景技术
图1示出了在半导体芯片上用逻辑电路实现的处理核100的高级图。该处理核包括流水线101。该流水线由各自被设计成在完全执行程序代码指令所需的多步骤过程中执行特定步骤的多个级组成。这些级通常至少包括：1)指令取出和解码；2)数据取出；3)执行；4)写回。执行级对由在先前级(例如在上述步骤1))中所取出和解码的指令所标识并在另一先前级(例如在上述步骤2))中被取出的数据执行由在先前级(例如在上述步骤1))中取出和解码的指令所标识的特定操作。被操作的数据通常是从(通用)寄存器存储空间102中取出的。在该操作完成时所创建的新数据通常也被“写回”寄存器存储空间(例如在上述级4))。
与执行级相关联的逻辑电路通常由多个“执行单元”或“功能单元”103_1至103_N构成，这些单元各自被设计成执行其自身的唯一操作子集(例如，第一功能单元执行整数数学操作，第二功能单元执行浮点指令，第三功能单元执行从高速缓存/存储器的加载操作和/或到高速缓存/存储器的存储操作等等)。由所有这些功能单元执行的所有操作的集合与处理核100所支持的“指令集”相对应。
计算机科学领域中广泛认可两种类型的处理器架构：“标量”和“向量”。标量处理器被设计成执行对单个数据集进行操作的指令，而向量处理器被设计成执行对多个数据集进行操作的指令。图2A和2B呈现了展示标量处理器与向量处理器之间的基本差异的比较示例。
图2A示出标量AND(与)指令的示例，其中单个操作数集A和B一起进行“与”运算以产生奇异(或“标量”)结果C(即，AB＝C)。相反，图2B示出向量AND指令的示例，其中两个操作数集A/B和D/E并行地分别一起进行“与”运算以同时产生向量结果C和F(即，A.AND.B＝C以及D.AND.E＝F)。根据术语学，“向量”是具有多个“元素”的数据元素。例如，向量V＝Q,R,S,T,U具有五个不同的元素：Q、R、S、T和U。示例性向量V的“尺寸”是5(因为它具有5个元素)。
图1还示出向量寄存器空间107的存在，该向量寄存器空间107不同于通用寄存器空间102。具体而言，通用寄存器空间102标准地用于存储标量值。这样，当各执行单元中的任一个执行标量操作时，它们标准地使用从通用寄存器存储空间102调用的操作数(并将结果写回通用寄存器存储空间102)。相反，当各执行单元中的任一个执行向量操作时，它们标准地使用从向量寄存器空间107调用的操作数(并将结果写回向量寄存器空间107)。可类似地分配存储器的不同区域以存储标量值和向量值。
还应注意，存在位于功能单元103_1到103_N的相应输入处的掩码逻辑104_1到104_N，以及位于功能单元103_1到103_N的相应输出处的掩码逻辑105_1到105_N。在各种实现中，实际上仅实现这些层中的一个层——不过这并非严格要求。对于采用掩码的任何指令，输入掩码逻辑104_1到104_N和/或输出掩码逻辑105_1到105_N可用于控制哪些元素被该向量指令有效地操作。在此，从掩码向量寄存器空间106读取掩码向量(例如与从向量寄存器存储空间107读取的输入数据向量一起)，并将该掩码向量呈现给掩码逻辑104_1到104_N、105_1到105_N的层中的至少一层。
在执行向量程序代码的过程中，每一向量指令无需要求全数据字。例如，一些指令的输入向量可能仅仅是8个元素，其他指令的输入向量可能是16个元素，其他指令的输入向量可能是32个元素，等等。因此，掩码逻辑104_1到104_N、105_1到105_N的层用于标识完整向量数据字中的应用于特定指令的一组元素，以在多个指令之间实现不同的向量尺寸。通常，对于每一向量指令，掩码向量寄存器空间106中所保持的特定掩码模式被该指令调出，从掩码寄存器空间中被取出并且被提供给掩码逻辑104_1到104_N、105_1到105_N的层中的任一者或两者，以“启用”针对该特定向量操作的正确元素集合。
图3A至3E示出了现有技术VINSERT、VEXTRACT和VPERMUTE指令的逻辑操作。注意，相比于其实际名称，这些指令的名称已被缩略或以其它方式简化。
图3A示出了现有技术VINSERT指令的逻辑操作。如图3A中观察到的，第一输入操作数对应于128位的信息301_A，而第二输入操作数对应于256位向量302_A。第三立即输入操作数(未示出)指定256位向量302_A的哪一半(下半部或右半部)将被第一输入操作数301_A的128位信息取代。所得的结构被存储在具有256位尺寸的目的地/结果向量中。128位信息301_A、输入向量302_A和结果是浮点值，其尺寸可为32位或64位。
图3B示出了现有技术VEXTRACT指令的逻辑操作。如图3B中观察到的，第一输入操作数对应于256位向量301_B。第二立即输入操作数(未示出)指定256位输入向量301_B的哪一半(下半部或右半部)将覆写在目的地寄存器302_B中所存储的256位向量的最低阶128位上。输入向量301_B向量被结构化为浮点值，其尺寸为32位或64位。该指令格式可替换地指定存储器中的128位作为目的地，而非目的地寄存器302_B。
图3C至3E示出了三个不同VPERMUTE指令(VPERMILPS、VPERMILPD、VPERM2F128)的相应逻辑操作。
图3C示出了VPERMILPS指令的逻辑操作。如图3C中观察到的，VPERMILPS指令接受对应于256位输入向量的输入操作数301_C，该输入向量具有8个32位(单精度)浮点值。结果也是256位向量，该256位向量具有8个32位单精度浮点值作为其元素302_C。第二输入向量(未示出)针对结果的下半部中的4个元素中的每个元素唯一性地指定输入向量301_C的下半部中的4个元素301_C_1至301_C_4中的哪个元素将向输出元素提供其内容。
图3C仅针对输出元素302_C_1和302_C_5示出了该操作。此处，输出元素302_C_1的内容可用输入元素301_C_1至301_C_4中任一者的内容填充。在(未示出的)第二输入向量中清楚表明输入元素301_C_1至301_C_4中的哪一个被选择来填充输出元素302_C_1。此处，第二输入向量包含针对输出向量中的8个元素中的每个元素的单独的2位控制字段。必须从输入向量301_C的下半部中选取结果302_C的下半部中的输出元素的源。同样，必须从输入向量301_C的上半部中选取结果302_C的上半部中的输出元素的源。
尽管未在图3C中明确地示出，但输出元素302_C_2至302_C_4中每一者的内容藉由第二输入向量中包含的信息被唯一性地指定为输入元素301_C_1至301_C_4中的任一者。类似地，如图3C中观察到的，输出元素302_C_5的内容用输入元素301_C_5至301_C_8中任一者的内容来填充。同样，也在(未示出的)第二输入向量中清楚表明输入元素301_C_5至301_C_8中的哪一个被选择来填充输出元素302_C_5。经由(未示出的)第二输入向量，将输出元素302_C_6至302_C_8中每一者的内容唯一性地指定为输入元素301_C_5至301_C_8中的任一者。
VPERMILPS指令的另一版本使用立即操作数而非第二输入向量来选取输入向量301_C的选择模式。此处，用于目的地的下半部的输入元素选择模式匹配用于目的地的上半部的输入元素选择模式。
图3D示出了VPERMILPD指令的逻辑操作。如图3D中观察到的，VPERMILPD指令接受对应于256位输入向量的输入操作数301_D，该输入向量具有4个64位(双精度)浮点值。结果也是256位向量302_D，该256位向量具有4个64位双精度浮点值作为其元素。第二输入向量(未示出)针对结果的下半部中的2个元素中的每个元素唯一性地指定输入向量301_D的下半部中的2个元素301_D_1至301_D_2中的哪个元素将向输出元素提供其内容。
如图3D中观察到的，输出元素302_D_1和302_D_2中的每一者可唯一性地用输入元素301_D_1或301_D_2中的任一者来填充。同样，可用输入元素301_D_3或301_C_4中的任一者来唯一性地“填充”输出元素302_D_3和302_D_4中的每一者。在(未示出的)第二输入向量中清楚表明哪个输入元素被选择来填充特定输出元素。此处，第二输入向量包含针对输出向量中的4个元素中的每个元素的单独的2位控制字段。
VPERMILPD指令的另一版本使用立即操作数而非第二输入向量来选取输入向量301_D的选择模式。此处，用于目的地的下半部的输入元素选择模式匹配用于目的地的上半部的输入元素选择模式。
对于VPERMIPLS和VPERMIPLD指令两者，将结果存储在该指令的指令格式中指定的向量寄存器中。在利用第二输入向量来确定选择模式时，第一输入向量的源在指令格式中被指定并且对应于向量寄存器。在此情形中，第二输入向量的源也在该指令格式中被指定并且对应于第二向量寄存器或存储器位置中的任一者。相反，如果使用立即操作数来确定选择模式，则第一输入向量的源在指令格式中被指定并且可以是向量寄存器或存储器位置。
图3E示出了VPERM2F128指令的逻辑操作。如图3E中观察到的，VPERM2F128指令接受2个分开的256位向量输入操作数301_E、302_E。可用输入向量301_E、302_E两者的下半部或上半部301_E_1、301_E_2、302_E_1、302_E_2中的任一者来填充256位结果303_E的128位下半部303_E_1和128位上半部303_E_2两者。将该结果存储在该指令的指令格式中指定的向量寄存器中。两个输入向量301_E、302_E的源在指令格式中被指定并且可对应于一对向量寄存器或者一个向量寄存器和一个存储器位置。
附图说明
本发明是通过示例说明的，而不仅局限于各个附图的图示，在附图中，类似的参考标号表示类似的元件，其中：
图1示出指令执行流水线；
图2A和2B将标量处理与向量处理进行比较；
图3A至3E示出现有技术的插入、提取和置换指令；
图4A至4P示出经改进的插入、提取和置换指令；
图5A和5B涉及用于实现经改进的插入、提取和置换指令的执行逻辑电路；
图6A是示出根据本发明的实施例的通用向量友好指令格式及其A类指令模板的方框图。
图6B是示出根据本发明的实施例的通用向量友好指令格式及其B类指令模板的方框图。
图7是示出根据本发明的实施例的示例性专用向量友好指令格式的框图。
图8是根据本发明的一个实施例的寄存器架构的框图。
图9A是根据本发明的各实施例的单个CPU核以及它与管芯上互连网络的连接及其二级(L2)高速缓存的本地子集的框图。
图9B是根据本发明的各实施例的图9A中的CPU核的一部分的分解图。
图10是示出根据本发明的实施例的示例性无序架构的框图。
图11是根据本发明一个实施例的系统的框图。
图12是根据本发明的实施例的第二系统的框图。
图13是根据本发明的实施例的第三系统的框图。
图14是根据本发明的实施例的SoC的框图。
图15是根据本发明的实施例的具有集成的存储器控制器和图形器件的单核处理器和多核处理器的框图。
图16是根据本发明的实施例的对比使用软件指令变换器将源指令集中的二进制指令变换成目标指令集中的二进制指令的框图。
具体实施方式
详细描述
图4A至4E示出了4个新的VINSERT指令的逻辑操作。具体而言，图4A至4D分别示出了VINSERTF32X4指令、VINSERTF64X2指令、VINSERTF32X8指令和VINSERTF64X4指令。
图4A示出了VINSERTF32X4指令的逻辑操作。如图4A中观察到的，接收128位结构401_A作为第一输入操作数。该128位结构包含4个32位单精度浮点值。还接收512位向量作为第二输入操作数402_A。该512位向量可被视为由4个连贯数据“块”组成，每个数据块的尺寸为128位。立即操作数(未示出)指示第二操作数402_A的哪个128位“块”将被第一输入操作数401_A覆写。第二操作数被覆写的说法在从向量寄存器空间读取的信息在执行单元中的本地副本被覆写的意义上是成立的。如本领域众所周知的，向量寄存器空间中的原始源信息通常仅在指令格式指示源寄存器也是目的地寄存器的情况下才被覆写。
随后向所得的数据结构403_A应用掩码。此处，掩码层404_A接收输入掩码向量(未示出)，其标识所得的数据结构403_A的哪些32位数据值将被写入目的地406_A。在指令格式中标识掩码向量在掩码寄存器空间(例如，诸如图1的掩码向量寄存器空间106)中的位置以及目的地在向量寄存器空间中的位置两者。也在指令格式中标识第一和第二输入操作数401_A、402_A的源。在一个实施例中，第一输入操作数401_A可源自于向量寄存器空间或存储器位置，而第二输入操作数402_A源自于向量寄存器空间。立即操作数也被包括在指令格式中。在一个实施例中，存储目的地的向量寄存器空间不同于输入操作数所源自的向量寄存器空间。
在一个实施例中，并非从掩码寄存器空间读取掩码，而是将掩码嵌入在指令自身中(例如，类似于立即操作数)。在此情形中，指令格式包括包含实际掩码模式的字段。相反，如果掩码是从掩码寄存器空间取出的，则指令格式包括标识掩码模式存储在掩码寄存器空间中何处的地址字段。为简化起见，对下文其余讨论的论述是如同从掩码寄存器空间取出掩码那样来书写的。然而，读者应理解，这些指令也可实现成使掩码作为一种立即操作数嵌入在指令中。
在向量友好指令格式的实现中(其实施例在下文更详细地描述)，指令格式支持这两种掩码模式技术。在此情况下，指令格式包括标识将对该指令采取哪种办法的附加字段(例如，1＝掩码模式类似于嵌入在指令中的立即操作数，0＝将从掩码寄存器空间取出掩码模式)。
分开地或组合地，所应用的掩码操作的类型可以是“合并”或“归零”。在合并掩码的情形中，结果数据结构的“被掩码”字段不被覆写。确切而言，目的地寄存器中该位置处的原始值被保留。相反，在归零掩码的情况，结果数据结构的“被掩码掉(mask out)”字段用0值来覆写目的地寄存器中的该位置。在各种实施例中(诸如与刚才引述的向量友好指令格式相关联的实施例中)，在指令格式的另一字段中指定应用合并掩码操作还是归零掩码操作。
以上关于掩码的评述也适用于以下与图4B至4P相关联的指令的讨论。出于方便起见，以下不再赘述。
图4B示出了VINSERTF64X2指令的逻辑操作。如图4B中观察到的，接收128位结构401_B作为第一输入操作数。该128位结构包含2个64位双精度浮点值。还接收512位向量作为第二输入操作数402_B。该512位向量可被视为由4个连贯数据“块”组成，每个数据块的尺寸为128位。立即操作数(未示出)指示第二操作数402_B的哪个128位“块”将被第一输入操作数401_B覆写。
随后向所得的数据结构403_B应用掩码。此处，掩码层404_B接收输入掩码向量(未示出)，其标识所得的数据结构403_B的哪些64位数据值将被写入目的地406_B。在指令格式中标识掩码向量在掩码寄存器空间中的位置以及目的地在向量寄存器空间中的位置两者。也在指令格式中标识第一和第二输入操作数401_B、402_B的源。在一个实施例中，第一输入操作数401_B可源自于向量寄存器空间或存储器位置，而第二输入操作数402_B源自于向量寄存器空间。立即操作数也被包括在指令格式中。在一个实施例中，存储目的地的向量寄存器空间不同于输入操作数所源自的向量寄存器空间。
图4C示出了VINSERTF32X8指令的逻辑操作。如图4C中观察到的，接收256位结构401_C作为第一输入操作数。该256位结构包含8个32位单精度浮点值。还接收512位向量作为第二输入操作数402_C。该512位向量可被视为由2个连贯数据“块”组成，每个数据块的尺寸为256位。立即操作数(未示出)指示第二操作数402_C的哪个256位“块”将被第一输入操作数401_C覆写。
随后向所得的数据结构403_C应用掩码。此处，掩码层404_C接收输入掩码向量(未示出)，其标识所得的数据结构403_C的哪些32位数据值将被写入目的地406_C。在指令格式中标识掩码向量在掩码寄存器空间中的位置以及目的地在向量寄存器空间中的位置两者。也在指令格式中标识第一和第二输入操作数401_C、402_C的源。在一个实施例中，第一输入操作数401_C可源自于向量寄存器空间或存储器位置，而第二输入操作数402_C源自于向量寄存器空间。立即操作数也被包括在指令格式中。在一个实施例中，存储目的地的向量寄存器空间不同于输入操作数所源自的向量寄存器空间。
图4D示出了VINSERTF64X4指令的逻辑操作。如图4D中观察到的，接收256位结构401_D作为第一输入操作数。该256位结构包含4个64位双精度浮点值。还接收512位向量作为第二输入操作数402_D。该512位向量可被视为由2个连贯数据“块”组成，每个数据块的尺寸为256位。立即操作数(未示出)指示第二操作数402_D的哪个256位“块”将被第一输入操作数401_D覆写。
随后向所得的数据结构403_D应用掩码。此处，掩码层404_D接收输入掩码向量(未示出)，其标识所得的数据结构403_D的哪些64位数据值将被写入目的地406_D。在指令格式中标识掩码向量在掩码寄存器空间中的位置以及目的地在向量寄存器空间中的位置两者。也在指令格式中标识第一和第二输入操作数401_D、402_D的源。在一个实施例中，第一输入操作数401_D可源自于向量寄存器空间或存储器位置，而第二输入操作数402_D源自于向量寄存器空间。立即操作数也被包括在指令格式中。在一个实施例中，存储目的地的向量寄存器空间不同于输入操作数所源自的向量寄存器空间。
图4E至4H示出了4个新的VEXTRACT指令。具体而言，图4E示出了VEXTRACT32X4指令，图4F示出了VEXTRACT64X2指令，图4G示出了VEXTRACT32X8指令，以及图4H示出了VEXTRACT64X4指令。
图4E示出了VEXTRACT32X4指令的逻辑操作。如图4E中观察到的，VEXTRACT32X4指令接受512位输入操作数401_E。该512位输入操作数401_E可被视为由4个连贯的128位数据“块”组成，其中每个块包含4个单精度(32位)浮点数据值。根据VEXTRACT32X4指令的逻辑操作，“选择”这些128位块中的一个块，向所选择的块应用掩码层402_E，并且将所得的数据结构写入目的地403_E。
在一个实施例中，立即操作数(未示出)指定这4个128位块中的哪个块将被选择，输入操作数401_E是从向量寄存器提供的，并且目的地401_E可以在向量寄存器空间或存储器位置中。该指令格式标识任何适用的源/目的地向量寄存器和/或存储器位置。在一个实施例中，目的地被存储在与输入向量所源自的向量寄存器空间不同的向量寄存器空间中。在该指令的操作期间，从掩码寄存器空间读取掩码向量并将其应用于掩码层402_E。也在指令格式中提供掩码向量在掩码寄存器空间中的位置。掩码的粒度为32位。即，掩码向量个体地指定所选择的数据块中的4个32位值中的哪一个将被写入目的地。
图4F示出了VEXTRACT64X2指令的逻辑操作。如图4F中观察到的，VEXTRACT64X2指令接受512位输入操作数401_F。该512位输入操作数401_F可被视为由4个连贯的128位数据“块”组成，其中每个块包含2个双精度(64位)浮点数据值。根据VEXTRACT64X2指令的逻辑操作，“选择”这些128位块中的一个块，向所选择的块应用掩码层402_F，并且将所得的数据结构写入目的地403_F。
在一个实施例中，立即操作数(未示出)指定这4个128位块中的哪个块将被选择，输入操作数401_F是从向量寄存器提供的，并且目的地403_F可以在向量寄存器空间或存储器位置中。该指令格式标识任何适用的源/目的地向量寄存器和/或存储器位置。在一个实施例中，目的地被存储在与输入向量所源自的向量寄存器空间不同的向量寄存器空间中。在该指令的操作期间，从掩码寄存器空间读取掩码向量并将其应用于掩码层402_F。也在指令格式中提供掩码向量在掩码寄存器空间中的位置。掩码的粒度为64位。即，掩码向量个体地指定所选择的数据块中的2个64位值中的哪一个将被写入目的地。
图4G示出了VEXTRACT32X8指令的逻辑操作。如图4G中观察到的，VEXTRACT32X8指令接受512位输入操作数401_G。该512位输入操作数401_G可被视为由2个连贯的256位数据“块”组成，其中每个块包含8个单精度(32位)浮点数据值。根据VEXTRACT32X8指令的逻辑操作，“选择”这些256位块中的一个块，向所选择的块应用掩码层402_G，并且将所得的数据结构写入目的地403_G。
在一个实施例中，立即操作数(未示出)指定这2个256位块中的哪个块将被选择，输入操作数401_G是从向量寄存器提供的，并且目的地403_G可以在向量寄存器空间或存储器位置中。该指令格式标识任何适用的源/目的地向量寄存器和/或存储器位置。在一个实施例中，目的地被存储在与输入向量所源自的向量寄存器空间不同的向量寄存器空间中。在该指令的操作期间，从掩码寄存器空间读取掩码向量并将其应用于掩码层402_G。也在指令格式中提供掩码向量在掩码寄存器空间中的位置。掩码的粒度为32位。即，掩码向量个体地指定所选择的数据块中的8个32位值中的哪一个将被写入目的地。
图4H示出了VEXTRACT64X4指令的逻辑操作。如图4H中观察到的，VEXTRACT64X4指令接受512位输入操作数401_H。该512位输入操作数401_H可被视为由2个连贯的256位数据“块”组成，其中每个块包含4个双精度(64位)浮点数据值。根据VEXTRACT64X4指令的逻辑操作，“选择”这些256位块中的一个块，向所选择的块应用掩码层402_H，并且将所得的数据结构写入目的地403_H。
在一个实施例中，立即操作数(未示出)指定这2个256位块中的哪个块将被选择，输入操作数401_H是从向量寄存器提供的，并且目的地403_H可以在向量寄存器空间或存储器位置中。该指令格式标识任何适用的源/目的地向量寄存器和/或存储器位置。在一个实施例中，目的地被存储在与输入向量所源自的向量寄存器空间不同的向量寄存器空间中。在该指令的操作期间，从掩码寄存器空间读取掩码向量并将其应用于掩码层402_H。也在指令格式中提供掩码向量在掩码寄存器空间中的位置。掩码的粒度为64位。即，掩码向量个体地指定所选择的数据块中的4个64位值中的哪一个将被写入目的地。
图4I至4P给出了新的VPERMUTE指令。这些指令包括VPERMW、VPERMD、VPERMQ、VPERMILPS、VPERMILPD。
图4I示出了VPERMW指令的逻辑操作。VPERMW指令接受512位输入向量作为第一输入操作数401_I。该512位输入向量被视为具有32个16位数据值(字)。掩码层402_I同样具有该粒度从而以16位粒度进行掩码。即，目的地/结果向量403_I被视为具有32个16位值，并且掩码层402_I具有为结果向量403_I中的每个元素提供个体掩码的能力。
根据VPERMW指令的逻辑操作，结果向量403_I中的每个元素用输入向量401_I中的32个元素中的任一个元素来填充。针对结果403_I的最右侧元素403_I_1示出该能力。此处，如图4I中观察到的，可向掩码层元素402_I_1提供输入向量401_I中的32个元素中的任一个元素。由此，如果结果元素403_I_1未在掩码元素402_I_1处被“掩码掉”，则结果元素403_I_1可用输入向量401_I中的32个16位元素中的任一个元素来填充。
尽管未在图4I中明确地示出，但此相同的能力/功能适用于结果向量403_I中的其余31个元素中的每一者。即，如果结果向量403_I中的任何元素未被掩码层402_I中针对该结果中的该特定元素的专用掩码元素所掩码掉，则可用输入向量401_I中的任一个16位值来填充该结果向量403_I中的该元素。例如，这意味着结果403_I中的两个或更多个元素可用来自输入向量401_I的同一元素来填充。
在VPERMW指令格式中指定输入向量401_I的源和结果向量403_I的目的地。在一个实施例中，输入向量401_I是从向量寄存器空间或存储器中的位置提供的，并且结果被写入不同的向量寄存器空间中的位置。掩码层402_I也是用来自掩码寄存器空间的掩码向量来提供的，该掩码向量指定结果403_I中的哪些元素将被掩码掉(以及结果403_I中的哪些元素不会被掩码掉)。
还提供被称为“索引”向量的第二输入向量(未示出)，其针对输出向量中的每个元素清楚表达哪个具体的输入元素将被用来填充输出向量中的该元素(若其未被掩码掉的话)。例如，在一个实施例中，索引向量是32元素向量，每个元素处具有至少5位。索引向量中的每个元素对应于结果中的唯一元素。这5位被用来指定第一输入向量401_I中的哪个元素将被用来填充该特定结果元素(若其未被掩码掉的话)。
在一个实施例中，还支持VPERMW指令的第二版本，其接受第三输入向量(未示出)，该第三输入向量包含可被用来填充任何输出向量元素位置的32个附加的16位值。实质上，第三输入向量使得可被用来填充任何输出元素位置的可用16位输入值的数量加倍。对于VPERMW指令的此版本，刚才提及的索引向量为每个输出位置使用至少6位而非5位。此处，额外位被用来标识第一输入向量(401_I)还是第三输入向量(未示出)将被用来作为特定的输出向量403_I元素的源。此版本的第一变型使目的地寄存器空间等同于供应索引向量的寄存器空间。即，结果被覆写在向量寄存器空间中的索引向量上。此版本的第二变型用该结果来覆写向量寄存器空间中的第三输入向量。在任一种变型中，不在指令格式中分开地标识除了索引向量位置(第一变型)或第三输入向量(第二变型)之外的目的地位置。
图4J示出了VPERMD指令的逻辑操作。VPERMD指令接受512位输入向量作为第一输入操作数401_J。该512位输入向量被视为具有16个32位数据值。该32位值可以是双字或单精度32位值。掩码层402_J同样具有该粒度从而以32位粒度进行掩码。即，目的地/结果向量403_J被视为具有16个32位值，并且掩码层402_J具有为结果向量403_J中的每个元素提供个体掩码的能力。
根据VPERMD指令的逻辑操作，结果向量403_J中的每个元素用输入向量401_J中的16个元素中的任一个元素来填充。针对结果403_J的最右侧元素403_J_1示出该能力。此处，如图4J中观察到的，可向掩码层元素402_J_1提供输入向量401_J中的16个元素中的任一个元素。由此，如果结果元素403_J_1未在掩码元素402_J_1处被“掩码掉”，则结果元素403_J_1可用输入向量401_J中的16个32位元素中的任一个元素来填充。
尽管未在图4J中明确地示出，但此相同的能力/功能被应用于结果向量403_J中的其余15个元素中的每一者。即，结果向量403_J中的任何元素，如果未被掩码层402_J中针对该结果中的该特定元素的专用掩码元素所掩码掉，则可用输入向量401_J中的任一个32位值来填充。例如，这意味着结果403_J中的两个或更多个元素可用来自输入向量401_J的同一元素来填充。
在VPERMD指令格式中指定输入向量401_J的源和结果向量403_J的目的地。在一个实施例中，输入向量401_J是从向量寄存器空间或存储器中的位置提供的，并且结果被写入不同的向量寄存器空间中的位置。掩码层402_J也是用来自掩码寄存器空间的掩码向量来提供的，该掩码向量指定结果403_J中的哪些元素将被掩码掉(以及结果403_J中的哪些元素不会被掩码掉)。
还提供被称为索引向量的第二输入向量(未示出)，其针对输出向量中的每个元素表达哪个具体的输入元素将被用来填充输出向量中的该元素(若其未被掩码掉的话)。例如，在一个实施例中，索引向量是16元素向量，每个元素处具有至少5位。索引向量中的每个元素对应于结果中的唯一元素。这5位被用来指定第一输入向量401_J中的哪个元素将被用来填充该特定结果元素(若其未被掩码掉的话)。
在一个实施例中，还支持VPERMW指令的第二版本，其接受第三输入向量(未示出)，该第三输入向量包含可被用来填充任何输出向量元素位置的16个附加的32位值。实质上，第三输入向量使得可被用来填充任何输出元素位置的可用32位输入值的数量加倍。对于VPERMW指令的此版本，刚才提及的索引向量为每个输出位置使用至少6位而非5位。此处，额外位被用来标识第一输入向量(401_J)还是第三输入向量(未示出)将被用来作为特定的输出向量403_J元素的源。此版本的第一变型使目的地寄存器空间等同于供应索引向量的寄存器空间。即，结果被覆写在向量寄存器空间中的索引向量上。此版本的第二变型用该结果来覆写向量寄存器空间中的第三输入向量。在这些变型中的任一者中，不在指令格式中分开地标识除了索引向量位置(第一变型)或第三输入向量(第二变型)之外的目的地位置。
图4K示出了VPERMQ指令的逻辑操作。VPERMQ指令接受第一个512位输入向量作为第一输入操作数401_K并接受第二个512位输入向量作为第二输入操作数(未示出)。这两个512位输入向量被视为具有8个64位数据值。该64位值可以是四字或双精度浮点值。掩码层402_K同样具有该粒度从而以64位粒度进行掩码。即，目的地/结果向量403_K被视为具有8个64位值，并且掩码层402_K具有为结果向量403_K中的每个元素提供个体掩码的能力。
根据VPERMQ指令的逻辑操作，结果向量403_K中的每个元素用输入向量的组合(401_K和该未示出的输入向量)中的16个元素中的任一个元素来填充。针对结果403_K的最右侧元素403_K_1示出该能力。此处，如图4K中观察到的，可向掩码层元素402_K_1提供输入向量401_K中的8个元素中的任一个元素、或者第二输入向量(未示出)中的8个元素中的任一个元素。由此，如果结果元素403_K_1未在掩码元素402_K_1处被“掩码掉”，则结果元素403_K_1可用来自这对输入向量的16个64位元素中的任一个元素来填充。
尽管未在图4K中明确地示出，但此相同的能力/功能被应用于结果向量403_K中的其余8个元素中的每一者。即，结果向量403_K中的任何元素，如果未被掩码层402_K中针对该结果中的该特定元素的专用掩码元素所掩码掉，则可用任一输入向量中的任一个64位值来填充。例如，这意味着结果403_K中的两个或更多个元素可用来自输入向量401_K的同一元素来填充。
在VPERMQ指令格式中指定两个输入向量的源。在一个实施例中，输入向量401_K是从向量寄存器空间或存储器中的位置提供的，并且第二输入向量是从向量寄存器空间中其自己的相应位置提供的。掩码层402_K也是用来自掩码寄存器空间的掩码向量来提供的，该掩码向量指定结果403_K中的哪些元素将被掩码掉(以及结果403_K中的哪些元素不会被掩码掉的话)。
还提供被称为索引向量的另一输入向量(未示出)，其针对输出向量中的每个元素表达哪个具体的输入元素将被用来填充输出向量中的该元素(若其不被掩码掉的话)。例如，在一个实施例中，索引向量是8元素向量，每个元素处具有至少6位。索引向量中的每个元素对应于结果中的唯一元素。前述6位中的5位被用来指定第一输入向量401_K或第二输入向量中的哪个元素将被用来填充该特定结果元素(若其不被掩码掉的话)。第6位被用来标识第一输入向量(401_K)还是第二输入向量(未示出)将被用来作为特定的输出向量403_K元素的源。
VPERMQ的第一变型使目的地寄存器空间等同于供应索引向量的寄存器空间。即，结果被覆写在向量寄存器空间中的索引向量上。第二变型用该结果来覆写向量寄存器空间中的第二输入向量。在任一种变型中，不在指令格式中分开地标识除了索引向量位置(第一变型)或第二输入向量(第二变型)之外的目的地位置。
图4L示出了新的VPERMILPS指令。如图4L中观察到的，该新的VPERMILPS指令接受对应于512位输入向量401_L的输入操作数，该输入向量具有16个32位(单精度)浮点值。结果也是512位向量，其具有16个32位单精度浮点值作为其元素403_L。掩码层402_L同样具有该粒度从而以32位粒度进行掩码。即，目的地/结果向量403_L被视为具有16个32位值，并且掩码层402_L具有为结果向量403_L中的每个元素提供个体掩码的能力。
被称为索引向量的第二输入向量(未示出)唯一性地指定输入向量401_L中的4个元素中的哪个元素将“填充”结果403中的特定元素(若其不被掩码层402_L掩码的话)。例如，结果403_L的128个最低有效位中的4个元素403_L_1至403_L_4中的每个元素只能用输入向量401_L的128个最低有效位中的4个元素401_L_1至403_L_4中的任一个元素来填充。结果中的每个元素的源独立于结果中的另一元素的源。由此，输出向量中的两个不同元素可用同一输入向量元素来填充。
图4L示出了输出元素403_L_1的可用输入源被提供给掩码层402_L。再次，这些相同的输入源也可供用于输出元素403_L_2至403_L_4中的每一者。针对每下一组128位编排类似的安排。即，假定没有掩码操作，来自组403_L_Q2的元素必须源自于组401_L_Q2中的元素，来自组403_L_Q3的元素必须源自于组401_L_Q3中的元素，而来自组403_L_Q4的元素必须源自于组401_L_Q4中的元素。
在一个实施例中，在同一处理器的指令集中支持该新的VPERMILPS指令的不同版本。第一版本将输入向量401_L存储在第一向量寄存器空间位置中，将索引向量存储在第二向量寄存器空间位置或存储器位置中，并且将结果存储在其自己的专用向量寄存器空间位置中(即，输入向量401_L和索引向量皆不被覆写)。第二版本将输入向量401_L存储在第一向量寄存器空间位置或存储器位置中，在指令中指定索引向量作为立即操作数，并且将结果存储在其自己的专用向量寄存器空间位置中(即，输入向量401_L不被覆写)。
掩码层402_L从掩码寄存器空间接收掩码向量。在指令中指定掩码向量在掩码寄存器空间中的位置。在使用索引向量来指定输入向量元素与输出向量元素之间的选择模式的版本中，索引向量具有16个元素(一个元素用于输出向量中的每个元素)，并且每个元素处的2位用于选择可用的4个输入向量元素中的一个元素以填充相应的输出向量元素。在利用立即操作数的版本中，立即操作数具有8个元素，每个元素有2位。此处，相同的选择模式被用于输出向量的下半部和上半部。
图4M示出了新的VPERMILPD指令。如图4M中观察到的，该新的VPERMILPD指令接受对应于512位输入向量的输入操作数401_M，该输入向量具有8个64位(双精度)浮点值。结果也是512位向量403_M，其具有8个64位双精度浮点值作为其元素。掩码层402_M同样具有该粒度从而以64位粒度进行掩码。即，目的地/结果向量403_M被视为具有8个64位值，并且掩码层402_M具有为结果向量403_M中的每个元素提供个体掩码的能力。
被称为索引向量的第二输入向量(未示出)唯一性地指定输入向量401_M中的2个元素中的哪个元素能“填充”结果403_M中的特定元素(若其不被掩码层402_M掩码的话)。例如，结果403_M的128个最低有效位中的2个元素403_M_1和403_M_2只能用输入向量401_K的128个最低有效位中的元素401_M_1和401_M_2中的任一个元素来填充。结果中的每个元素的源独立于结果中的另一元素的源。由此，输出向量中的两个不同元素可用同一输入向量元素来填充。
图4M示出了输出元素403_M_1和403_M_2的可用输入源被提供给掩码层402_M。针对输出向量403_M中的其余各组128位编排类似的安排。即，假定没有掩码操作，来自组403_M_Q2的元素必须源自于组401_M_Q2中的元素，来自组403_M_Q3的元素必须源自于组401_M_Q3中的元素，而来自组403_M_Q4的元素必须源自于组401_M_Q4中的元素。
在一个实施例中，在同一处理器的指令集中支持该新的VPERMILPD指令的不同版本。第一版本将输入向量401_M存储在第一向量寄存器空间位置中，将索引向量存储在第二向量寄存器空间位置或存储器位置中，并且将结果存储在其自己的专用向量寄存器空间位置中(即，输入向量401_M和索引向量皆不被覆写)。第二版本将输入向量401_M存储在第一向量寄存器空间位置或存储器位置中，在指令中指定索引向量作为立即操作数，并且将结果存储在其自己的专用向量寄存器空间位置中(即，输入向量401_M不被覆写)。
掩码层402_M从掩码寄存器空间接收掩码向量。在指令中指定掩码向量在掩码寄存器空间中的位置。在使用索引向量来指定输入向量元素与输出向量元素之间的选择模式的版本中，索引向量具有8个元素(一个元素用于输出向量中的每个元素)，并且每个元素处的1位用于选择可用的2个输入向量元素中的一个元素以填充相应的输出向量元素。在利用立即操作数的版本中，立即操作数具有8个元素，每个元素有1位。
图4N示出了VPERM64X1指令。如图4N中观察到的，VPERM64X1指令接受对应于512位输入向量401_N的输入操作数，该输入向量具有8个64位(双精度)浮点值。结果也是512位向量403_N，其具有8个64位双精度浮点值作为其元素。掩码层402_N同样具有该粒度从而以64位粒度进行掩码。即，目的地/结果向量403_N被视为具有8个64位值，并且掩码层402_N具有为结果向量403_N中的每个元素提供个体掩码的能力。
被称为索引向量的第二输入向量(未示出)唯一性地指定输入向量401_N中的8个元素中的哪个元素将“填充”结果403_N中的特定元素(若其不被掩码层402_N掩码的话)。即，输入向量401_N中的任何元素可被用于填充输出向量403_N中的任何元素。结果中的每个元素的源独立于结果中的另一元素的源。由此，输出向量中的两个不同元素可用同一输入向量元素来填充。
图4N示出了输出元素403_N_1的可用输入源被提供给掩码层402_N。针对输出向量403_N中的每个元素编排类似的安排。如以下更详细地描述的，在使用立即操作数作为索引向量的实施例中，源选择更加受限制。
在一个实施例中，在同一处理器的指令集中支持该新的VPERM64X1指令的不同版本。第一版本将输入向量401_N存储在第一向量寄存器空间位置或存储器位置中，将索引向量存储在第二向量寄存器空间位置中，并且将结果存储在其自己的专用向量寄存器空间位置中(即，输入向量401_N和索引向量皆不被覆写)。第二版本将输入向量401_N存储在第一向量寄存器空间位置或存储器位置中，在指令中指定索引向量作为立即操作数，并且将结果存储在其自己的专用向量寄存器空间位置中(即，输入向量401_N不被覆写)。
掩码层402_N从掩码寄存器空间接收掩码向量。在指令中指定掩码向量在掩码寄存器空间中的位置。在使用索引向量来指定输入向量元素与输出向量元素之间的选择模式的版本中，索引向量具有8个元素(一个元素用于输出向量中的每个元素)，并且每个元素处的3位用于选择可用的8个输入向量元素中的一个元素以填充相应的输出向量元素。在利用立即操作数的版本中，立即操作数具有4个元素，每个元素有2位。此处，每个输出元素并非将对其可用的所有8个输入元素都作为源。确切而言，输出向量403_N的256个最低有效位中的任何元素必须来源于输入向量403_N的256个最低有效位中的元素。针对输入/输出向量的256个最低有效位的相同的源选择模式被用于输入/输出向量的最高有效位。
图4O示出了VPERM64X2指令的逻辑操作。根据VPERM64X2指令的操作，接收512位输入向量401_O。该512位输入向量401_O被视为具有8个64位双精度浮点值或整数值。结果也是512位向量403_O，其具有8个64位双精度浮点值或整数值作为其元素。掩码层402_O同样具有该粒度从而以64位粒度进行掩码。即，目的地/结果向量403_O被视为具有8个64位值，并且掩码层402_O具有为结果向量403_O中的每个元素提供个体掩码的能力。
被称为“索引”向量的第二输入向量(未示出)唯一性地指定输入向量401_O中的哪一对相邻元素可“填充”结果403_O中的一对特定相邻元素(若该对元素不被掩码层402_O掩码的话)。即，输入向量401_O中的4对相邻元素中的任一对可被用于填充输出向量403_O中的任一对元素。结果中的第一对元素的源独立于结果中的另一对元素的源。由此，输出向量中不同的两对元素可用同一对输入向量元素来填充。
图4O示出了输出元素对403_O_1的可用输入源被提供给掩码层402_O。针对其他对元素403_O_2、403_O_3和403_O_4编排类似的安排。
在一个实施例中，在同一处理器的指令集中支持该VPERM64X2指令的不同版本。第一版本将输入向量401_O存储在第一向量寄存器空间位置或存储器位置中，将索引向量存储在第二向量寄存器空间位置中，并且将结果存储在其自己的专用向量寄存器空间位置中(即，输入向量401_O和索引向量皆不被覆写)。第二版本将输入向量401_O存储在第一向量寄存器空间位置或存储器位置中，在指令中指定索引向量作为立即操作数，并且将结果存储在其自己的专用向量寄存器空间位置中(即，输入向量401_O不被覆写)。
掩码层402_O从掩码寄存器空间接收掩码向量。在指令中指定掩码向量在掩码寄存器空间中的位置。在使用索引向量来指定输入向量元素与输出向量元素之间的选择模式的版本中，索引向量具有4个元素(一个元素用于输出向量中的每一对元素)，并且每个元素处的2位用于选择可用的4对输入向量元素中的一对以填充相应的一对输出向量元素。在利用立即操作数的版本中，立即操作数具有与索引向量相同的结构。
图4P示出了VPERM32X4指令的逻辑操作。根据VPERM32X4指令的操作，接收512位输入向量401_P。该512位输入向量401_P被视为具有16个32位单精度浮点值或整数值。结果也是512位向量403_P，其具有16个32位单精度浮点值或整数值作为其元素。掩码层402_P同样具有该粒度从而以32位粒度进行掩码。即，目的地/结果向量403_P被视为具有8个64位值，并且掩码层402_P具有为结果向量403_P中的每个元素提供个体掩码的能力。
被称为“索引”向量的第二输入向量(未示出)唯一性地指定输入向量401_P中的哪一组4个32位元素可“填充”结果403_P中特定的一组相邻32位元素(若该组元素不被掩码层402_P掩码的话)。即，输入向量401_P中各含4个相邻元素的4个组中的任一组可被用于填充输出向量403_P中的某些各含4个元素的组。结果中的第一组元素的源独立于结果中的另一组4个元素的源。由此，输出向量中的两个各含4个元素的不同组可用同一组的4个输入向量元素来填充。
图4P示出了输出元素组403_P_1的可用输入源被提供给掩码层402_P。针对其他元素组403_P_2、403_P_3和403_P_4编排类似的安排。
在一个实施例中，在同一处理器的指令集中支持该VPERM32X4指令的不同版本。第一版本将输入向量401_P存储在第一向量寄存器空间位置或存储器位置中，将索引向量存储在第二向量寄存器空间位置中，并且将结果存储在其自己的专用向量寄存器空间位置中(即，输入向量401_P和索引向量皆不被覆写)。第二版本将输入向量401_P存储在第一向量寄存器空间位置或存储器位置中，在指令中作为立即操作数来指定索引向量，并且将结果存储在其自己的专用向量寄存器空间位置中(即，输入向量401_P不被覆写)。
掩码层402_P从掩码寄存器空间接收掩码向量。在指令中指定掩码向量在掩码寄存器空间中的位置。在使用索引向量来指定输入向量元素与输出向量元素之间的选择模式的版本中，索引向量具有4个元素(一个元素用于输出向量中的每一组4个元素)，并且每个元素处的2位用于选择可用的各含4个输入向量元素的4个组中的一个组以填充相应的一组4个输出向量元素。在利用立即操作数的版本中，立即操作数具有与索引向量相同的结构。
取决于实现，支持这些指令的流水线的数据取出级可被耦合至存储器以从存储器中取出操作数，和/或被耦合至向量寄存器空间以从/向向量寄存器空间取出/存储操作数/结果。
此外，对于被描述为仅支持浮点数据值的那些指令，可以想到，这些相同的指令可被扩展成处理整数以及浮点数据值。此处，图1的寄存器空间102可包括专用于存储整数值的第一部分和专用于存储浮点值的另一部分。在不扩展至整数值的情况下，就处理这些指令的方式而言，流水线的数据取出和写回级被耦合至浮点寄存器空间且无需耦合至整数寄存器空间。相反，如果这些指令被设计成支持两种数据类型，则数据取出和写回级可被耦合至任一者(取决于对指令的解码)。
图5A示出可实现以上在图4A至4P中讨论的指令的任何组合(包括全部指令)的执行的逻辑设计。在其他实施例中，使用不同的相应执行单元来执行刚才在以上讨论的向量提取、向量插入和向量置换指令。在进一步的可能实施例中，单个执行单元可执行来自这些指令族中的两个指令族的指令集。
参照图5A，第一寄存器501保持以上讨论的第一输入操作数。值得注意的是，第一寄存器501的尺寸应当大到足以保持其期望能够复制的最大数据结构。第一寄存器501可位于流水线的数据取出级的后端。替换地或组合地，寄存器501可被认为是向量寄存器空间107内存储第一输入操作数的寄存器。替换地，第一寄存器可位于执行单元的“前端”。第一寄存器501被耦合至向量元素路由逻辑电路502。向量元素路由逻辑电路502被设计成将第一寄存器501中的输入操作数的各个元素引导至掩码层逻辑电路504中与该信息和索引向量(或立即操作数)相一致的适当元素位置，并且整个指令被执行。对于微编码的那些实现，向量元素路由逻辑电路502的术语“逻辑电路”或类似术语将包括微代码和响应于微代码而动作的逻辑。寄存器507保持索引向量(或立即操作数)并且耦合至向量元素路由逻辑电路502，以控制对第一操作数的向量元素的“路由”。
向量元素路由逻辑电路502的输出503被耦合至掩码层逻辑电路504。在一个实施例中，输出503中的个体输出的数量对应于结果向量的最大可能尺寸(例如，512位)。掩码层逻辑电路504被构建成支持该执行单元所支持的指令的具体向量元素粒度。例如，如果执行单元支持16位、32位和64位结果元素粒度，则掩码层逻辑电路504被设计成支持这些粒度中的每一种粒度的掩码操作。
如以上详尽论述的，掩码层逻辑电路504接收来自寄存器508的掩码模式以向来自向量元素路由逻辑电路的输出503应用掩码，从而在寄存器506中创建结果数据结构。寄存器508可对应于掩码寄存器空间中的寄存器、流水线的数据取出级的输出处的寄存器、执行单元的前端的寄存器、或者(当掩码模式被嵌入指令中时)保持指令中的立即值的寄存器(例如，在流水线的指令解码级的输出处)。
取决于实现，寄存器506可对应于向量寄存器空间107内的寄存器，或者寄存器506可以是执行单元的输出处的寄存器。
输入寄存器510存储以上讨论的接受第二输入向量的那些指令的附加输入操作数，第二输入向量的元素可被选择以包含在结果中(例如，VPERMW、VPERMD和VPERMQ)。输入寄存器510或另一寄存器也可被用于存储以上讨论的VINSERT指令的第二操作数。由此，该寄存器被示为馈送至目的地506。寄存器510可以在向量寄存器空间中，在指令执行流水线的数据取出级的输出处，或者可在执行单元的输入处。
在进一步实施例中，执行单元逻辑电路被设计成不仅支持图4A至4P的任何/所有指令，而且还支持图3A至3E的任何/所有现有技术指令。在此情形中，由于图3A至3E的现有技术指令不支持掩码操作，因此存在当这些指令被执行时绕过掩码层逻辑电路504的旁路路径。替换地，旁路可通过自动向掩码层馈送与结果中不被掩码的每个元素相对应的信息来实施。
尽管对以上指令的描述包括关于数据值、要提取/插入/置换的向量元素的具体位宽以及结果的尺寸，但是本领域普通技术人员将认识到，本文描述的概念可扩展到不同的相应宽度。
图5B示出可由图5A的逻辑电路执行的方法。要提取/插入/置换的向量元素被置于第一寄存器中(510)，并且至少在应用掩码的情况下，掩码模式被置于第二寄存器中。输入向量的具体元素随后被选择以包含在与指令相一致的结果中(511)。如果应用掩码操作，则向操作511的结果应用掩码模式以创建结果(512)。结果随后被写入目的地(513)。如果不应用掩码操作，则结果就是操作511的结果。
示例性指令格式
本文中所描述的指令的实施例可以不同的格式体现。另外，在下文中详述示例性系统、架构、以及流水线。指令的实施例可在这些系统、架构、以及流水线上执行，但是不限于详述的系统、架构、以及流水线。
通用向量友好指令格式
向量友好指令格式是适于向量指令(例如，存在专用于向量操作的特定字段)的指令格式。尽管描述了其中通过向量友好指令格式支持向量和标量运算两者的实施例，但是替代实施例仅使用通过向量友好指令格式的向量运算。
图6A-6B是示出根据本发明的实施例的通用向量友好指令格式及其指令模板的框图。图6A是示出根据本发明的实施例的通用向量友好指令格式及其A类指令模板的框图；而图6B是示出根据本发明的实施例的通用向量友好指令格式及其B类指令模板的框图。具体地，针对通用向量友好指令格式600定义A类和B类指令模板，两者包括无存储器访问605的指令模板和存储器访问620的指令模板。在向量友好指令格式的上下文中的术语“通用”指不束缚于任何专用指令集的指令格式。
尽管将描述其中向量友好指令格式支持以下情况的本发明的实施例，即64字节向量操作数长度(或尺寸)与32位(4字节)或64位(8字节)数据元素宽度(或尺寸)(并且由此，64字节向量由16双字尺寸的元素或者替代地8四字尺寸的元素组成)、64字节向量操作数长度(或尺寸)与16位(2字节)或8位(1字节)数据元素宽度(或尺寸)、32字节向量操作数长度(或尺寸)与32位(4字节)、64位(8字节)、16位(2字节)、或8位(1字节)数据元素宽度(或尺寸)、以及16字节向量操作数长度(或尺寸)与32位(4字节)、64位(8字节)、16位(2字节)、或8位(1字节)数据元素宽度(或尺寸)，但是替代实施例可支持更大、更小、和/或不同的向量操作数尺寸(例如，256字节向量操作数)与更大、更小或不同的数据元素宽度(例如，128位(16字节)数据元素宽度)。
图6A中的A类指令模板包括：1)在无存储器访问605的指令模板内，示出无存储器访问的完全舍入控制型操作610的指令模板、以及无存储器访问的数据变换型操作615的指令模板；以及2)在存储器访问620的指令模板内，示出存储器访问的时效性625的指令模板和存储器访问的非时效性630的指令模板。图6B中的B类指令模板包括：1)在无存储器访问605的指令模板内，示出无存储器访问的写掩码控制的部分舍入控制型操作612的指令模板以及无存储器访问的写掩码控制VSIZE型操作617的指令模板；以及2)在存储器访问620的指令模板内，示出存储器访问的写掩码控制627的指令模板。
通用向量友好指令格式600包括以下列出的按照在图6A-6B中示出的顺序的如下字段。结合以上的讨论，在实施例中，参考下文在图6A-B和7中提供的格式细节，可利用无存储器访问指令类型605或存储器访问指令类型620。可在以下描述的寄存器索引字段644中标识读取掩码、输入向量操作数和目的地的地址。在其他实施例中，在写掩码字段670中指定写掩码。
格式字段640－该字段中的特定值(指令格式标识符值)唯一地标识向量友好指令格式，并且由此标识指令在指令流中以向量友好指令格式出现。由此，该字段对于仅具有通用向量友好指令格式的指令集是不需要的，在这个意义上该字段是任选的。
基础操作字段642－其内容区分不同的基础操作。
寄存器索引字段644-其内容直接或者通过地址生成来指定源或目的地操作数在寄存器中或者在存储器中的位置。这些字段包括足够数量的位以从PxQ(例如，32x512、16x128、32x1024、64x1024)寄存器堆选择N个寄存器。尽管在一个实施例中N可高达三个源和一个目的地寄存器，但是替代实施例可支持更多或更少的源和目的地寄存器(例如，可支持高达两个源，其中这些源中的一个源还用作目的地，可支持高达三个源，其中这些源中的一个源还用作目的地，可支持高达两个源和一个目的地)。
修饰符(modifier)字段646－其内容将指定存储器访问的以通用向量指令格式出现的指令与不指定存储器访问的以通用向量指令格式出现的指令区分开；即在无存储器访问605的指令模板与存储器访问620的指令模板之间进行区分。存储器访问操作读取和/或写入到存储器层次(在一些情况下，使用寄存器中的值来指定源和/或目的地地址)，而非存储器访问操作不这样(例如，源和/或目的地是寄存器)。尽管在一个实施例中，该字段还在三种不同的方式之间选择以执行存储器地址计算，但是替代实施例可支持更多、更少或不同的方式来执行存储器地址计算。
扩充操作字段650－其内容区分除基础操作以外还要执行各种不同操作中的哪一个操作。该字段是针对上下文的。在本发明的一个实施例中，该字段被分成类字段668、α字段652、以及β字段654。扩充操作字段650允许在单一指令而非2、3或4个指令中执行多组共同的操作。
比例字段660－其内容允许用于存储器地址生成(例如，用于使用2比例*索引+基址的地址生成)的索引字段的内容的按比例缩放。
位移字段662A－其内容用作存储器地址生成的一部分(例如，用于使用2比例*索引+基址+位移的地址生成)。
位移因数字段662B(注意，位移字段662A直接在位移因数字段662B上的并置指示使用一个或另一个)－其内容用作地址生成的一部分，它指定通过存储器访问的尺寸(N)按比例缩放的位移因数，其中N是存储器访问中的字节数量(例如，用于使用2比例*索引+基址+按比例缩放的位移的地址生成)。忽略冗余的低阶位，并且因此将位移因数字段的内容乘以存储器操作数总尺寸(N)以生成在计算有效地址中使用的最终位移。N的值由处理器硬件在运行时基于完整操作码字段674(稍后在本文中描述)和数据操纵字段654C确定。位移字段662A和位移因数字段662B可以不用于无存储器访问605的指令模板和/或不同的实施例可实现两者中的仅一个或不实现两者中的任一个，在这个意义上位移字段662A和位移因数字段662B是任选的。
数据元素宽度字段664－其内容区分使用多个数据元素宽度中的哪一个(在一些实施例中用于所有指令，在其他实施例中只用于一些指令)。如果支持仅一个数据元素宽度和/或使用操作码的某一方面来支持数据元素宽度，则该字段是不需要的，在这个意义上该字段是任选的。
写掩码字段670－其内容在每一数据元素位置的基础上控制目的地向量操作数中的数据元素位置是否反映基础操作和扩充操作的结果。A类指令模板支持合并-写掩码操作，而B类指令模板支持合并写掩码操作和归零写掩码操作两者。当合并时，向量掩码允许在执行任何操作期间保护目的地中的任何元素集免于更新(由基础操作和扩充操作指定)；在另一实施例中，保持其中对应掩码位具有0的目的地的每一元素的旧值。相反，当归零时，向量掩码允许在执行任何操作期间使目的地中的任何元素集归零(由基础操作和扩充操作指定)；在一个实施例中，目的地的元素在对应掩码位具有0值时被设为0。该功能的子集是控制执行的操作的向量长度的能力(即，从第一个到最后一个要修改的元素的跨度)，然而，被修改的元素不一定要是连续的。由此，写掩码字段670允许部分向量操作，这包括加载、存储、算术、逻辑等。尽管描述了其中写掩码字段670的内容选择了多个写掩码寄存器中的包含要使用的写掩码的一个写掩码寄存器(并且由此写掩码字段670的内容间接地标识了要执行的掩码操作)的本发明的实施例，但是替代实施例相反或另外允许掩码写字段670的内容直接地指定要执行的掩码操作。
立即数字段672－其内容允许对立即数的指定。该字段在实现不支持立即数的通用向量友好格式中不存在且在不使用立即数的指令中不存在，在这个意义上该字段是任选的。
类字段668－其内容在不同类的指令之间进行区分。参考图6A-B，该字段的内容在A类和B类指令之间进行选择。在图6A-B中，圆角方形用于指示专用值存在于字段中(例如，在图6A-B中分别用于类字段668的A类668A和B类668B)。
A类指令模板
在A类无存储器访问605的指令模板的情况下，α字段652被解释为其内容区分要执行不同扩充操作类型中的哪一种(例如，针对无存储器访问的完全舍入控制型操作610和无存储器访问的数据变换型操作615的指令模板分别指定舍入652A.1和数据变换652A.2)的RS字段652A，而β字段654区分要执行指定类型的操作中的哪一种。在无存储器访问605指令模板中，比例字段660、位移字段662A以及位移因数字段662B不存在。
无存储器访问的指令模板－完全舍入控制型操作
在无存储器访问的完全舍入控制型操作610的指令模板中，β字段654被解释为其内容提供静态舍入的舍入控制字段654A。尽管在本发明的所述实施例中舍入控制字段654A包括抑制所有浮点异常(SAE)字段656和舍入操作控制字段658，但是替代实施例可支持、可将这些概念两者都编码成相同的字段或者仅具有这些概念/字段中的一个或另一个(例如，可仅有舍入操作控制字段658)。
SAE字段656－其内容区分是否停用异常事件报告；当SAE字段656的内容指示启用抑制时，给定指令不报告任何种类的浮点异常标志且不唤起任何浮点异常处理程序。
舍入操作控制字段658－其内容区分执行一组舍入操作中的哪一个(例如，向上舍入、向下舍入、向零舍入、以及就近舍入)。由此，舍入操作控制字段658允许在每一指令的基础上改变舍入模式。在其中处理器包括用于指定舍入模式的控制寄存器的本发明的一个实施例中，舍入操作控制字段650的内容优先于该寄存器值。
无存储器访问的指令模板－数据变换型操作
在无存储器访问的数据变换型操作615的指令模板中，β字段654被解释为数据变换字段654B，其内容区分要执行多个数据变换中的哪一个(例如，无数据变换、混合、广播)。
在A类存储器访问620的指令模板的情况下，α字段652被解释为驱逐提示字段652B，其内容区分要使用驱逐提示中的哪一个(在图6A中，对于存储器访问时效性625的指令模板和存储器访问非时效性630的指令模板分别指定时效性的652B.1和非时效性的652B.2)，而β字段654被解释为数据操纵字段654C，其内容区分要执行多个数据操纵操作(也称为基元(primitive))中的哪一个(例如，无操纵、广播、源的向上转换、以及目的地的向下转换)。存储器访问620的指令模板包括比例字段660、以及任选的位移字段662A或位移因数字段662B。
向量存储器指令使用转换支持来执行来自存储器的向量加载并将向量存储到存储器。如同寻常的向量指令，向量存储器指令以数据元素式的方式与存储器来回传输数据，其中实际传输的元素由选为写掩码的向量掩码的内容规定。
存储器访问的指令模板－时效性的
时效性的数据是可能足够快地重新使用以从高速缓存受益的数据。然而，这是提示，且不同的处理器可以不同的方式实现它，包括完全忽略该提示。
存储器访问的指令模板－非时效性的
非时效性的数据是不可能足够快地重新使用以从第一级高速缓存中的高速缓存受益且应当被给予驱逐优先级的数据。然而，这是提示，且不同的处理器可以不同的方式实现它，包括完全忽略该提示。
B类指令模板
在B类指令模板的情况下，α字段652被解释为写掩码控制(Z)字段652C，其内容区分由写掩码字段670控制的写掩码操作应当是合并还是归零。
在B类无存储器访问605的指令模板的情况下，β字段654的一部分被解释为RL字段657A，其内容区分要执行不同扩充操作类型中的哪一种(例如，针对无存储器访问的写掩码控制的部分舍入控制型操作612的指令模板和无存储器访问的写掩码控制VSIZE型操作617的指令模板分别指定舍入657A.1和向量长度(VSIZE)657A.2)，而β字段654的其余部分区分要执行指定类型的操作中的哪一种。在无存储器访问605指令模板中，比例字段660、位移字段662A以及位移因数字段662B不存在。
在无存储器访问的写掩码控制的部分舍入控制型操作612的指令模板中，β字段654的其余部分被解释为舍入操作控制字段659A，并且停用异常事件报告(给定指令不报告任何种类的浮点异常标志且不唤起任何浮点异常处理程序)。
舍入操作控制字段659A－正如舍入操作控制字段658，其内容区分执行一组舍入操作中的哪一个(例如，向上舍入、向下舍入、向零舍入、以及就近舍入)。由此，舍入操作控制字段659A允许在每一指令的基础上改变舍入模式。在其中处理器包括用于指定舍入模式的控制寄存器的本发明的一个实施例中，舍入操作控制字段658的内容优先于该寄存器值。
在无存储器访问的写掩码控制VSIZE型操作617的指令模板中，β字段654的其余部分被解释为向量长度字段659B，其内容区分要执行多个数据向量长度中的哪一个(例如，128字节、256字节、或512字节)。
在B类存储器访问620的指令模板的情况下，β字段654的一部分被解释为广播字段657B，其内容区分是否要执行广播型数据操纵操作，而β字段654的其余部分被解释为向量长度字段659B。存储器访问620的指令模板包括比例字段660、以及任选的位移字段662A或位移因数字段662B。
针对通用向量友好指令格式600，示出完整操作码字段674包括格式字段640、基础操作字段642以及数据元素宽度字段664。尽管示出了其中完整操作码字段674包括所有这些字段的一个实施例，但是在不支持所有这些字段的实施例中，完整操作码字段674包括少于所有的这些字段。完整操作码字段674提供操作码(opcode)。
扩充操作字段650、数据元素宽度字段664以及写掩码字段670允许在每一指令的基础上以通用向量友好指令格式指定这些特征。
写掩码字段和数据元素宽度字段的组合创建各种类型的指令，因为这些指令允许基于不同的数据元素宽度应用该掩码。
在A类和B类内出现的各种指令模板在不同的情形下是有益的。在本发明的一些实施例中，不同处理器或者处理器内的不同核可支持仅A类、仅B类、或者可支持两类。举例而言，旨在用于通用计算的高性能通用无序核可仅支持B类，旨在主要用于图形和/或科学(吞吐量)计算的核可仅支持A类，并且旨在用于两者的核可支持两者(当然，具有来自两类的模板和指令的一些混合、但是并非来自两类的所有模板和指令的核在本发明的范围内)。同样，单一处理器可包括多个核，所有核支持相同的类或者其中不同的核支持不同的类。举例而言，在具有单独的图形和通用核的处理器中，图形核中的旨在主要用于图形和/或科学计算的一个核可仅支持A类，而通用核中的一个或多个可以是具有旨在用于通用计算的仅支持B类的无序执行和寄存器重命名的高性能通用核。不具有单独的图形核的另一处理器可包括既支持A类又支持B类的一个或多个通用有序或无序核。当然，在本发明的不同实施例中，来自一类的特征也可在其他类中实现。可使以高级语言撰写的程序成为(例如，及时编译或者统计编译)各种不同的可执行形式，包括：1)仅具有用于执行的目标处理器支持的类的指令的形式；或者2)具有使用所有类的指令的不同组合而编写的替代例程且具有选择这些例程以基于由当前正在执行代码的处理器支持的指令而执行的控制流代码的形式。
示例性专用向量友好指令格式
图7A是示出根据本发明的实施例的示例性专用向量友好指令格式的框图。图7A示出专用向量友好指令格式700，其指定位置、尺寸、解释和字段的次序、以及那些字段中的一些字段的值，在这个意义上向量友好指令格式700是专用的。专用向量友好指令格式700可用于扩展x86指令集，并且由此一些字段类似于在现有x86指令集及其扩展(例如，AVX)中使用的那些字段或与之相同。该格式保持与具有扩展的现有x86指令集的前缀编码字段、实操作码字节字段、MOD R/M字段、SIB字段、位移字段、以及立即数字段一致。示出来自图6A、图6B的字段，来自图7A的字段映射到来自图6B、图6B的字段。
应当理解，虽然出于说明的目的在通用向量友好指令格式600的上下文中参考专用向量友好指令格式700描述了本发明的实施例，但是本发明不限于专用向量友好指令格式700，除非另有声明。例如，通用向量友好指令格式600构想各种字段的各种可能的尺寸，而专用向量友好指令格式700被示为具有特定尺寸的字段。作为具体示例，尽管在专用向量友好指令格式700中数据元素宽度字段664被示为一位字段，但是本发明不限于此(即，通用向量友好指令格式600构想数据元素宽度字段664的其他尺寸)。
通用向量友好指令格式600包括以下列出的按照图7A中示出的顺序的如下字段。
EVEX前缀(字节0-3)702－以四字节形式进行编码。
格式字段640(EVEX字节0，位[7:0])－第一字节(EVEX字节0)是格式字段640，并且它包含0x62(在本发明的一个实施例中用于区分向量友好指令格式的唯一值)。
第二－第四字节(EVEX字节1-3)包括提供专用能力的多个位字段。
REX字段705(EVEX字节1，位[7-5])－由EVEX.R位字段(EVEX字节1，位[7]–R)、EVEX.X位字段(EVEX字节1，位[6]–X)以及(657BEX字节1，位[5]–B)组成。EVEX.R、EVEX.X和EVEX.B位字段提供与对应VEX位字段相同的功能，并且使用1补码的形式进行编码，即ZMM0被编码为1111B，ZMM15被编码为0000B。这些指令的其他字段对如在本领域中已知的寄存器索引的较低三个位(rrr、xxx、以及bbb)进行编码，由此可通过增加EVEX.R、EVEX.X以及EVEX.B来形成Rrrr、Xxxx以及Bbbb。
REX’字段710－这是REX’字段的第一部分，并且是用于对扩展的32个寄存器集合的较高16个或较低16个寄存器进行编码的EVEX.R’位字段(EVEX字节1，位[4]–R’)。在本发明的一个实施例中，该位与以下指示的其他位一起以位反转的格式存储以(在公知x86的32位模式下)与实操作码字节是62的BOUND指令进行区分，但是在MOD R/M字段(在下文中描述)中不接受MOD字段中的值11；本发明的替代实施例不以反转的格式存储该指示的位以及其他指示的位。值1用于对较低16个寄存器进行编码。换句话说，通过组合EVEX.R’、EVEX.R、以及来自其他字段的其他RRR来形成R’Rrrr。
操作码映射字段715(EVEX字节1，位[3:0]–mmmm)–其内容对隐含的前导操作码字节(0F、0F 38、或0F 3)进行编码。
数据元素宽度字段664(EVEX字节2，位[7]–W)－由记号EVEX.W表示。EVEX.W用于定义数据类型(32位数据元素或64位数据元素)的粒度(尺寸)。
EVEX.vvvv 720(EVEX字节2，位[6:3]-vvvv)－EVEX.vvvv的作用可包括如下：1)EVEX.vvvv编码第一源寄存器操作数且对具有两个或两个以上源操作数的指令有效，第一源寄存器操作数以反转(1补码)的形式被指定；2)EVEX.vvvv编码目的地寄存器操作数，目的地寄存器操作数针对特定向量位移以1补码的形式被指定；或者3)EVEX.vvvv不编码任何操作数，保留该字段，并且应当包含1111b。由此，EVEX.vvvv字段720对以反转(1补码)的形式存储的第一源寄存器指定符的4个低阶位进行编码。取决于该指令，额外不同的EVEX位字段用于将指定符尺寸扩展到32个寄存器。
EVEX.U 668类字段(EVEX字节2，位[2]-U)－如果EVEX.U＝0，则它指示A类或EVEX.U0；如果EVEX.U＝1，则它指示B类或EVEX.U1。
前缀编码字段725(EVEX字节2，位[1:0]-pp)－提供了用于基础操作字段的附加位。除了对以EVEX前缀格式的传统SSE指令提供支持以外，这也具有压缩SIMD前缀的益处(EVEX前缀只需要2位，而不是需要字节来表达SIMD前缀)。在一个实施例中，为了支持使用以传统格式和以EVEX前缀格式的SIMD前缀(66H、F2H、F3H)的传统SSE指令，将这些传统SIMD前缀编码成SIMD前缀编码字段；并且在运行时在提供给解码器的PLA之前被扩展成传统SIMD前缀(因此PLA可执行传统和EVEX格式的这些传统指令，而无需修改)。虽然较新的指令可将EVEX前缀编码字段的内容直接作为操作码扩展，但是为了一致性，特定实施例以类似的方式扩展，但允许由这些传统SIMD前缀指定不同的含义。替代实施例可重新设计PLA以支持2位SIMD前缀编码，并且由此不需要扩展。
α字段652(EVEX字节3，位[7]–EH，也称为EVEX.EH、EVEX.rs、EVEX.RL、EVEX.写掩码控制、以及EVEX.N；也以α示出)－如先前所述，该字段是针对上下文的。
β字段654(EVEX字节3，位[6:4]-SSS，也称为EVEX.s2-0、EVEX.r2-0、EVEX.rr1、EVEX.LL0、EVEX.LLB；也以βββ示出)－如先前所述，该字段是针对上下文的。
REX’字段710－这是REX’字段的其余部分，并且是可用于对扩展的32个寄存器集合的较高16个或较低16个寄存器进行编码的EVEX.V’位字段(EVEX字节3，位[3]–V’)。该位以位反转的格式存储。值1用于对较低16个寄存器进行编码。换句话说，通过组合EVEX.V’、EVEX.vvvv来形成V’VVVV。
写掩码字段670(EVEX字节3，位[2:0]-kkk)－其内容指定写掩码寄存器中的寄存器索引，如先前所述。在本发明的一个实施例中，特定值EVEX.kkk＝000具有暗示没有写掩码用于特定指令的特殊行为(这可以各种方式实现，包括使用硬连线到所有的写掩码或者旁路掩码硬件的硬件来实现)。
实操作码字段730(字节4)还被称为操作码字节。操作码的一部分在该字段中被指定。
MOD R/M字段740(字节5)包括MOD字段742、Reg字段744、以及R/M字段746。如先前所述的，MOD字段742的内容将存储器访问和非存储器访问操作区分开。Reg字段744的作用可被归结为两种情形：对目的地寄存器操作数或源寄存器操作数进行编码；或者被视为操作码扩展且不用于对任何指令操作数进行编码。R/M字段746的作用可包括如下：对引用存储器地址的指令操作数进行编码；或者对目的地寄存器操作数或源寄存器操作数进行编码。
比例、索引、基址(SIB)字节(字节6)－如先前所述的，比例字段660的内容用于存储器地址生成。SIB.xxx 754和SIB.bbb 756－先前已经针对寄存器索引Xxxx和Bbbb提及了这些字段的内容。
位移字段662A(字节7-10)－当MOD字段742包含10时，字节7-10是位移字段662A，并且它与传统32位位移(disp32)一样地工作，并且以字节粒度工作。
位移因数字段662B(字节7)－当MOD字段742包含01时，字节7是位移因数字段662B。该字段的位置与传统x86指令集8位位移(disp8)的位置相同，它以字节粒度工作。由于disp8是符号扩展的，因此它仅能在-128和127字节偏移量之间寻址；在64字节高速缓存行的方面，disp8使用可被设为仅四个真正有用的值-128、-64、0和64的8位；由于常常需要更大的范围，所以使用disp32；然而，disp32需要4个字节。与disp8和disp32对比，位移因数字段662B是disp8的重新解释；当使用位移因数字段662B时，通过将位移因数字段的内容乘以存储器操作数访问的尺寸(N)来确定实际位移。该类型的位移被称为disp8*N。这减小了平均指令长度(单个字节用于位移，但具有大得多的范围)。这种压缩位移基于有效位移是存储器访问的粒度的倍数的假设，并且由此地址偏移量的冗余低阶位不需要被编码。换句话说，位移因数字段662B替代传统x86指令集8位位移。由此，位移因数字段662B以与x86指令集8位位移相同的方式(因此在ModRM/SIB编码规则中没有变化)进行编码，唯一的不同在于，将disp8超载至disp8*N。换句话说，在编码规则或编码长度中没有变化，而仅在通过硬件对位移值的解释中有变化(这需要按存储器操作数的尺寸按比例缩放位移量以获得字节式地址偏移量)。
立即数字段672如先前所述地操作。
完整操作码字段
图7B是示出根据本发明的实施例的构成完整操作码字段674的具有专用向量友好指令格式700的字段的框图。具体地，完整操作码字段674包括格式字段640、基础操作字段642、以及数据元素宽度(W)字段664。基础操作字段642包括前缀编码字段725、操作码映射字段715以及实操作码字段730。
寄存器索引字段
图7C是示出根据本发明的一个实施例的构成寄存器索引字段644的具有专用向量友好指令格式700的字段的框图。具体地，寄存器索引字段644包括REX字段705、REX’字段710、MODR/M.reg字段744、MODR/M.r/m字段746、VVVV字段720、xxx字段754以及bbb字段756。
扩充操作字段
图7D是示出根据本发明的一个实施例的构成扩充操作字段650的具有专用向量友好指令格式700的字段的框图。当类(U)字段668包含0时，它表明EVEX.U0(A类668A)；当它包含1时，它表明EVEX.U1(B类668B)。当U＝0且MOD字段742包含11(表明无存储器访问操作)时，α字段652(EVEX字节3，位[7]–EH)被解释为rs字段652A。当rs字段652A包含1(舍入652A.1)时，β字段654(EVEX字节3，位[6:4]–SSS)被解释为舍入控制字段654A。舍入控制字段654A包括一位SAE字段656和两位舍入操作控制字段658。当rs字段652A包含0(数据变换652A.2)时，β字段654(EVEX字节3，位[6:4]–SSS)被解释为三位数据变换字段654B。当U＝0且MOD字段742包含00、01或10(表明存储器访问操作)时，α字段652(EVEX字节3，位[7]–EH)被解释为驱逐提示(EH)字段652B且β字段654(EVEX字节3，位[6:4]–SSS)被解释为三位数据操纵字段654C。
当U＝1时，α字段652(EVEX字节3，位[7]–EH)被解释为写掩码控制(Z)字段652C。当U＝1且MOD字段742包含11(表明无存储器访问操作)时，β字段654的一部分(EVEX字节3，位[4]–S0)被解释为RL字段657A；当它包含1(舍入657A.1)时，β字段654的其余部分(EVEX字节3，位[6-5]–S2-1)被解释为舍入操作控制字段659A，而当RL字段657A包含0(VSIZE 657.A2)时，β字段654的其余部分(EVEX字节3，位[6-5]-S2-1)被解释为向量长度字段659B(EVEX字节3，位[6-5]–L1-0)。当U＝1且MOD字段742包含00、01或10(表明存储器访问操作)时，β字段654(EVEX字节3，位[6:4]–SSS)被解释为向量长度字段659B(EVEX字节3，位[6-5]–L1-0)和广播字段657B(EVEX字节3，位[4]–B)。
示例性寄存器架构
图8是根据本发明的一个实施例的寄存器架构800的框图。在所示出的实施例中，有32个512位宽的向量寄存器810；这些寄存器被引用为zmm0到zmm31。较低的16zmm寄存器的较低阶256个位覆盖在寄存器ymm0-16上。较低的16zmm寄存器的较低阶128个位(ymm寄存器的较低阶128个位)覆盖在寄存器xmm0-15上。专用向量友好指令格式700对这些覆盖的寄存器堆操作，如在以下表格中所示的。
换句话说，向量长度字段659B在最大长度与一个或多个其他较短长度之间进行选择，其中每一这种较短长度是前一长度的一半，并且不具有向量长度字段659B的指令模板在最大向量长度上操作。此外，在一个实施例中，专用向量友好指令格式700的B类指令模板对紧缩或标量单/双精度浮点数据以及紧缩或标量整数数据操作。标量操作是对zmm/ymm/xmm寄存器中的最低阶数据元素位置执行的操作；取决于本实施例，较高阶数据元素位置保持与在指令之前相同或者归零。
写掩码寄存器815－在所示的实施例中，存在8个写掩码寄存器(k0至k7)，每一写掩码寄存器的尺寸是64位。在替代实施例中，写掩码寄存器815的尺寸是16位。如先前所述的，在本发明的一个实施例中，向量掩码寄存器k0无法用作写掩码；当正常指示k0的编码用作写掩码时，它选择硬连线的写掩码0xFFFF，从而有效地停用该指令的写掩码操作。
通用寄存器825——在所示出的实施例中，有十六个64位通用寄存器，这些寄存器与现有的x86寻址模式一起使用来寻址存储器操作数。这些寄存器通过名称RAX、RBX、RCX、RDX、RBP、RSI、RDI、RSP以及R8到R15来引用。
标量浮点堆栈寄存器堆(x87堆栈)845，在其上面重叠了MMX紧缩整数平坦寄存器堆850——在所示出的实施例中，x87堆栈是用于使用x87指令集扩展来对32/64/80位浮点数据执行标量浮点运算的八元素堆栈；而使用MMX寄存器来对64位紧缩整数数据执行操作，以及为在MMX和XMM寄存器之间执行的一些操作保存操作数。
本发明的替代实施例可以使用较宽的或较窄的寄存器。另外，本发明的替代实施例可以使用更多、更少或不同的寄存器堆和寄存器。
示例性核架构、处理器和计算机架构
处理器核可以用出于不同目的的不同方式在不同的处理器中实现。例如，这样的核的实现可以包括：1)旨在用于通用计算的通用有序核；2)预期用于通用计算的高性能通用无序核；3)旨在主要用于图形和/或科学(吞吐量)计算的专用核。不同处理器的实现可包括：1)包括旨在用于通用计算的一个或多个通用有序核和/或旨在用于通用计算的一个或多个通用无序核的CPU；以及2)包括旨在主要用于图形和/或科学(吞吐量)的一个或多个专用核的协处理器。这样的不同处理器导致不同的计算机系统架构，其可包括：1)在与CPU分开的芯片上的协处理器；2)在与CPU相同的封装中但分开的管芯上的协处理器；3)与CPU在相同管芯上的协处理器(在该情况下，这样的协处理器有时被称为诸如集成图形和/或科学(吞吐量)逻辑等专用逻辑，或被称为专用核)；以及4)可以将所描述的CPU(有时被称为应用核或应用处理器)、以上描述的协处理器和附加功能包括在同一管芯上的芯片上系统。接着描述示例性核架构，随后描述示例性处理器和计算机架构。
示例性核架构
有序和无序核框图
图9A是示出根据本发明的各实施例的示例性有序流水线和示例性的寄存器重命名的无序发布/执行流水线的框图。图9B是示出根据本发明的各实施例的要包括在处理器中的有序架构核的示例性实施例和示例性的寄存器重命名的无序发布/执行架构核的框图。图9A-B中的实线框示出了有序流水线和有序核，而可选增加的虚线框示出了寄存器重命名的、无序发布/执行流水线和核。给定有序方面是无序方面的子集的情况下，将描述无序方面。
在图9A中，处理器流水线900包括取出级902、长度解码级904、解码级906、分配级908、重命名级910、调度(也称为分派或发布)级912、寄存器读取/存储器读取级914、执行级916、写回/存储器写入级918、异常处理级922和提交级924。
图9B示出了包括耦合到执行引擎单元950的前端单元930的处理器核990，且执行引擎单元和前端单元两者都耦合到存储器单元970。处理器核990可以是精简指令集计算(RISC)核、复杂指令集计算(CISC)核、超长指令字(VLIW)核或混合或替代核类型。作为又一选项，处理器核990可以是专用核，诸如例如网络或通信核、压缩引擎、协处理器核、通用计算图形处理器单元(GPGPU)核、或图形核等等。
前端单元930包括耦合到指令高速缓存单元934的分支预测单元932，该指令高速缓存单元耦合到指令转换后备缓冲器(TLB)936，该指令转换后备缓冲器耦合到指令取出单元938，指令取出单元耦合到解码单元940。解码单元940(或解码器)可解码指令，并生成从原始指令解码出的、或以其他方式反映原始指令的、或从原始指令导出的一个或多个微操作、微代码进入点、微指令、其他指令、或其他控制信号作为输出。解码单元940可使用各种不同的机制来实现。合适的机制的示例包括但不限于查找表、硬件实现、可编程逻辑阵列(PLA)、微代码只读存储器(ROM)等。在一个实施例中，核990包括(例如，在解码单元940中或否则在前端单元930内的)用于存储某些宏指令的微代码的微代码ROM或其他介质。解码单元940耦合到执行引擎单元950中的重命名/分配器单元952。
执行引擎单元950包括重命名/分配器单元952，该重命名/分配器单元耦合至引退单元954和一个或多个调度器单元956的集合。调度器单元956表示任何数目的不同调度器，包括预留站、中央指令窗等。调度器单元956耦合到物理寄存器堆单元958。每个物理寄存器堆单元958表示一个或多个物理寄存器堆，其中不同的物理寄存器堆存储一种或多种不同的数据类型，诸如标量整数、标量浮点、紧缩整数、紧缩浮点、向量整数、向量浮点、状态(例如，作为要执行的下一指令的地址的指令指针)等。在一个实施例中，物理寄存器堆单元958包括向量寄存器单元、写掩码寄存器单元和标量寄存器单元。这些寄存器单元可以提供架构向量寄存器、向量掩码寄存器、和通用寄存器。物理寄存器堆单元958与引退单元954重叠以示出可以用来实现寄存器重命名和无序执行的各种方式(例如，使用重新排序缓冲器和引退寄存器堆；使用将来的文件、历史缓冲器和引退寄存器堆；使用寄存器映射和寄存器池等等)。引退单元954和物理寄存器堆单元958耦合到执行群集960。执行群集960包括一个或多个执行单元962的集合和一个或多个存储器访问单元964的集合。执行单元962可以对各种类型的数据(例如，标量浮点、紧缩整数、紧缩浮点、向量整型、向量浮点)执行各种操作(例如，移位、加法、减法、乘法)。尽管一些实施例可以包括专用于特定功能或功能集合的多个执行单元，但其他实施例可包括全部执行所有功能的仅一个执行单元或多个执行单元。调度器单元956、物理寄存器堆单元958和执行群集960被示为可能有多个，因为某些实施例为某些类型的数据/操作创建分开的流水线(例如，标量整型流水线、标量浮点/紧缩整型/紧缩浮点/向量整型/向量浮点流水线，和/或各自具有其自己的调度器单元、物理寄存器堆单元和/或执行群集的存储器访问流水线——以及在分开的存储器访问流水线的情况下，实现其中仅该流水线的执行群集具有存储器访问单元964的某些实施例)。还应当理解，在使用分开的流水线的情况下，这些流水线中的一个或多个可以为无序发布/执行，并且其余流水线可以为有序发布/执行。
存储器访问单元964的集合耦合到存储器单元970，该存储器单元包括耦合到数据高速缓存单元974的数据TLB单元972，其中数据高速缓存单元耦合到二级(L2)高速缓存单元976。在一个示例性实施例中，存储器访问单元964可以包括加载单元、存储地址单元和存储数据单元，这些单元中的每一个单元被耦合到存储器单元970中的数据TLB单元972。指令高速缓存单元934还被耦合到存储器单元970中的二级(L2)高速缓存单元976。L2高速缓存单元976耦合到一个或多个其他级的高速缓存，并最终耦合到主存储器。
作为示例，示例性寄存器重命名的、无序发布/执行核架构可以如下实现流水线900：1)指令取出单元938执行取出和长度解码级902和904；2)解码单元940执行解码级906；3)重命名/分配器单元952执行分配级908和重命名级910；4)调度器单元956执行调度级912；5)物理寄存器堆单元958和存储器单元970执行寄存器读取/存储器读取级914；执行群集960执行执行级916；6)存储器单元970和物理寄存器堆单元958执行写回/存储器写入级918；7)各单元可牵涉到异常处理级922；以及8)引退单元954和物理寄存器堆单元958执行提交级924。
核990可支持一个或多个指令集(例如，x86指令集(具有与较新版本一起添加的一些扩展)；加利福尼亚州桑尼维尔市的MIPS技术公司的MIPS指令集；加利福尼州桑尼维尔市的ARM控股的ARM指令集(具有诸如NEON等可选附加扩展))，其中包括本文中描述的各指令。在一个实施例中，核990包括用于支持紧缩数据指令集扩展(例如，AVX1、AVX2和/或先前描述的一些形式的一般向量友好指令格式(U＝0和/或U＝1))的逻辑，从而允许很多多媒体应用使用的操作能够使用紧缩数据来执行。
应当理解，核可支持多线程化(执行两个或更多个并行的操作或线程的集合)，并且可以按各种方式来完成该多线程化，此各种方式包括时分多线程化、同步多线程化(其中单个物理核为物理核正在同步多线程化的各线程中的每一个线程提供逻辑核)、或其组合(例如，时分取出和解码以及此后诸如用超线程化技术来同步多线程化)。
尽管在无序执行的上下文中描述了寄存器重命名，但应当理解，可以在有序架构中使用寄存器重命名。尽管所示出的处理器的实施例还包括分开的指令和数据高速缓存单元934/974以及共享L2高速缓存单元976，但替代实施例可以具有用于指令和数据两者的单个内部高速缓存，诸如例如一级(L1)内部高速缓存或多个级别的内部高速缓存。在一些实施例中，该系统可包括内部高速缓存和在核和/或处理器外部的外部高速缓存的组合。或者，所有高速缓存都可以在核和/或处理器的外部。
具体的示例性有序核架构
图10A-B示出了更具体的示例性有序核架构的框图，该核将是芯片中的若干逻辑块之一(包括相同类型和/或不同类型的其他核)。根据应用，这些逻辑块通过高带宽的互连网络(例如，环形网络)与一些固定的功能逻辑、存储器I/O接口和其它必要的I/O逻辑通信。
图10A是根据本发明的各实施例的单个处理器核以及它与管芯上环形网络1002的连接及其二级(L2)高速缓存的本地子集1004的框图。在一个实施例中，指令解码器1000支持具有紧缩数据指令集扩展的x86指令集。L1高速缓存1006允许对进入标量和向量单元中的高速缓存存储器的低等待时间访问。尽管在一个实施例中(为了简化设计)，标量单元1008和向量单元1010使用分开的寄存器集合(分别为标量寄存器1012和向量寄存器1014)，并且在这些寄存器之间转移的数据被写入到存储器并随后从一级(L1)高速缓存1006读回，但是本发明的替代实施例可以使用不同的方法(例如使用单个寄存器集合或包括允许数据在这两个寄存器堆之间传输而无需被写入和读回的通信路径)。
L2高速缓存的本地子集1004是全局L2高速缓存的一部分，该全局L2高速缓存被划分成多个分开的本地子集，即每个处理器核一个本地子集。每个处理器核具有到其自己的L2高速缓存1004的本地子集的直接访问路径。被处理器核读出的数据被存储在其L2高速缓存子集1004中，并且可以与其他处理器核访问其自己的本地L2高速缓存子集并行地被快速访问。被处理器核写入的数据被存储在其自己的L2高速缓存子集1004中，并在必要的情况下从其它子集清除。环形网络确保共享数据的一致性。环形网络是双向的，以允许诸如处理器核、L2高速缓存和其它逻辑块之类的代理在芯片内彼此通信。每个环形数据路径为每个方向1012位宽。
图10B是根据本发明的各实施例的图10A中的处理器核的一部分的展开图。图10B包括L1高速缓存1006的L1数据高速缓存1006A部分，以及关于向量单元1010和向量寄存器1014的更多细节。具体地说，向量单元1010是16宽向量处理单元(VPU)(见16宽ALU 1028)，该单元执行整型、单精度浮点以及双精度浮点指令中的一个或多个。该VPU通过混合单元1020支持对寄存器输入的混合、通过数值转换单元1022A-B支持数值转换、并通过复制单元1024支持对存储器输入的复制。写掩码寄存器1026允许断言所得的向量写入。
具有集成存储器控制器和图形器件的处理器
图11是根据本发明的各实施例可能具有一个以上核、可能具有集成存储器控制器、以及可能具有集成图形器件的处理器1100的框图。图11中的实线框示出具有单个核1102A、系统代理1110、一个或多个总线控制器单元1116的集合的处理器1100，而虚线框的可选附加示出具有多个核1102A-N、系统代理单元1110中的一个或多个集成存储器控制器单元1114的集合以及专用逻辑1108的替代处理器1100。
因此，处理器1100的不同实现可包括：1)CPU，其中专用逻辑1108是集成图形和/或科学(吞吐量)逻辑(其可包括一个或多个核)，并且核1102A-N是一个或多个通用核(例如，通用的有序核、通用的无序核、这两者的组合)；2)协处理器，其中核1102A-N是旨在主要用于图形和/或科学(吞吐量)的多个专用核；以及3)协处理器，其中核1102A-N是多个通用有序核。因此，处理器1100可以是通用处理器、协处理器或专用处理器，诸如例如网络或通信处理器、压缩引擎、图形处理器、GPGPU(通用图形处理单元)、高吞吐量的集成众核(MIC)协处理器(包括30个或更多核)、或嵌入式处理器等。该处理器可以被实现在一个或多个芯片上。处理器1100可以是一个或多个衬底的一部分，和/或可以使用诸如例如BiCMOS、CMOS或NMOS等的多个加工技术中的任何一个技术将处理器1100实现在一个或多个衬底上。
存储器层次结构包括在各核内的一个或多个级别的高速缓存、一个或多个共享高速缓存单元1106的集合、以及耦合至集成存储器控制器单元1114的集合的外部存储器(未示出)。该共享高速缓存单元1106的集合可以包括一个或多个中间级高速缓存，诸如二级(L2)、三级(L3)、四级(L4)或其他级别的高速缓存、末级高速缓存(LLC)、和/或其组合。尽管在一个实施例中，基于环的互连单元1112将集成图形逻辑1108、共享高速缓存单元1106的集合以及系统代理单元1110/集成存储器控制器单元1114互连，但替代实施例可使用任何数量的公知技术来将这些单元互连。在一个实施例中，可以维护一个或多个高速缓存单元1106和核1102A-N之间的一致性(coherency)。
在一些实施例中，核1102A-N中的一个或多个核能够多线程化。系统代理1110包括协调和操作核1102A-N的那些组件。系统代理单元1110可包括例如功率控制单元(PCU)和显示单元。PCU可以是或包括用于调整核1102A-N和集成图形逻辑1108的功率状态所需的逻辑和组件。显示单元用于驱动一个或多个外部连接的显示器。
核1102A-N在架构指令集方面可以是同构的或异构的；即，这些核1102A-N中的两个或更多个核可能能够执行相同的指令集，而其他核可能能够执行该指令集的仅仅子集或不同的指令集。
示例性计算机架构
图12-15是示例性计算机架构的框图。本领域已知的对膝上型设备、台式机、手持PC、个人数字助理、工程工作站、服务器、网络设备、网络集线器、交换机、嵌入式处理器、数字信号处理器(DSP)、图形设备、视频游戏设备、机顶盒、微控制器、蜂窝电话、便携式媒体播放器、手持设备以及各种其他电子设备的其他系统设计和配置也是合适的。一般地，能够包含本文中所公开的处理器和/或其它执行逻辑的多个系统和电子设备一般都是合适的。
现在参见图12，所示为根据本发明的一个实施例的系统1200的框图。系统1200可以包括一个或多个处理器1210、1215，这些处理器耦合到控制器中枢1220。在一个实施例中，控制器中枢1220包括图形存储器控制器中枢(GMCH)1290和输入/输出中枢(IOH)1250(其可以在分开的芯片上)；GMCH 1290包括存储器和图形控制器，存储器1240和协处理器1245耦合到该存储器和图形控制器；IOH 1250将输入/输出(I/O)设备1260耦合到GMCH1290。或者，存储器和图形控制器中的一个或两者可以被集成在处理器内(如本文中所描述的)，存储器1240和协处理器1245直接耦合到处理器1210以及控制器中枢1220，控制器中枢1220与IOH 1250处于单个芯片中。
附加处理器1215的任选性质用虚线表示在图12中。每一处理器1210、1215可包括本文中描述的处理核中的一个或多个，并且可以是处理器1100的某一版本。
存储器1240可以是例如动态随机存取存储器(DRAM)、相变存储器(PCM)或这两者的组合。对于至少一个实施例，控制器中枢1220经由诸如前端总线(FSB)之类的多分支总线、诸如快速通道互连(QPI)之类的点对点接口、或者类似的连接1295与处理器1210、1215进行通信。
在一个实施例中，协处理器1245是专用处理器，诸如例如高吞吐量MIC处理器、网络或通信处理器、压缩引擎、图形处理器、GPGPU、或嵌入式处理器等等。在一个实施例中，控制器中枢1220可以包括集成图形加速器。
在物理资源处理器1210、1215之间可以存在包括架构、微架构、热、和功耗特征等的一系列品质度量方面的各种差异。
在一个实施例中，处理器1210执行控制一般类型的数据处理操作的指令。协处理器指令可嵌入在这些指令中。处理器1210将这些协处理器指令识别为应当由附连的协处理器1245执行的类型。因此，处理器1210在协处理器总线或者其他互连上将这些协处理器指令(或者表示协处理器指令的控制信号)发布到协处理器1245。协处理器1245接受并执行所接收的协处理器指令。
现在参考图13，所示为根据本发明的一实施例的更具体的第一示例性系统1300的框图。如图13所示，多处理器系统1300是点对点互连系统，并包括经由点对点互连1350耦合的第一处理器1370和第二处理器1380。处理器1370和1380中的每一个都可以是处理器1100的某一版本。在本发明的一个实施例中，处理器1370和1380分别是处理器1210和1215，而协处理器1338是协处理器1245。在另一实施例中，处理器1370和1380分别是处理器1210和协处理器1245。
处理器1370和1380被示为分别包括集成存储器控制器(IMC)单元1372和1382。处理器1370还包括作为其总线控制器单元的一部分的点对点(P-P)接口1376和1378；类似地，第二处理器1380包括点对点接口1386和1388。处理器1370、1380可以使用点对点(P-P)电路1378、1388经由P-P接口1350来交换信息。如图13所示，IMC 1372和1382将各处理器耦合至相应的存储器，即存储器1332和存储器1334，这些存储器可以是本地附连至相应的处理器的主存储器的部分。
处理器1370、1380可各自经由使用点对点接口电路1376、1394、1386、1398的各个P-P接口1352、1354与芯片组1390交换信息。芯片组1390可以可选地经由高性能接口1339与协处理器1338交换信息。在一个实施例中，协处理器1338是专用处理器，诸如例如高吞吐量MIC处理器、网络或通信处理器、压缩引擎、图形处理器、GPGPU、或嵌入式处理器等等。
共享高速缓存(未示出)可以被包括在任一处理器之内，或被包括在两个处理器外部但仍经由P-P互连与这些处理器连接，从而如果将某处理器置于低功率模式时，可将任一处理器或两个处理器的本地高速缓存信息存储在该共享高速缓存中。
芯片组1390可经由接口1396耦合至第一总线1316。在一个实施例中，第一总线1316可以是外围组件互连(PCI)总线，或诸如PCI Express总线或其它第三代I/O互连总线之类的总线，但本发明的范围并不受此限制。
如图13所示，各种I/O设备1314可以连同总线桥1318耦合到第一总线1316，总线桥将第一总线1316耦合至第二总线1320。在一个实施例中，诸如协处理器、高吞吐量MIC处理器、GPGPU的处理器、加速器(诸如例如图形加速器或数字信号处理器(DSP)单元)、现场可编程门阵列或任何其他处理器的一个或多个附加处理器1315耦合到第一总线1316。在一个实施例中，第二总线1320可以是低引脚计数(LPC)总线。各种设备可以被耦合至第二总线1320，在一个实施例中这些设备包括例如键盘/鼠标1322、通信设备1327以及诸如可包括指令/代码和数据1330的盘驱动器或其它大容量存储设备的存储单元1328。此外，音频I/O1324可以被耦合至第二总线1320。注意，其它架构是可能的。例如，代替图13的点对点架构，系统可以实现多分支总线或其它这类架构。
现在参考图14，所示为根据本发明的实施例的更具体的第二示例性系统1400的框图。图13和图14中的相同部件用相同附图标记表示，并从图14中省去了图13中的某些方面，以避免使图14的其它方面变得模糊。
图14示出处理器1370、1380可分别包括集成存储器和I/O控制逻辑(“CL”)1372和1382。因此，CL 1372、1382包括集成存储器控制器单元并包括I/O控制逻辑。图14不仅示出存储器1332、1334耦合至CL 1372、1382，而且还示出I/O设备1414也耦合至控制逻辑1372、1382。传统I/O设备1415被耦合至芯片组1390。
现在参考图15，所示为根据本发明的一实施例的SoC 1500的框图。在图11中，相似的部件具有同样的附图标记。另外，虚线框是更先进的SoC的可选特征。在图15中，互连单元1502被耦合至：应用处理器1510，该应用处理器包括一个或多个核1102A-N的集合以及共享高速缓存单元1106；系统代理单元1110；总线控制器单元1116；集成存储器控制器单元1114；一组或一个或多个协处理器1520，其可包括集成图形逻辑、图像处理器、音频处理器和视频处理器；静态随机存取存储器(SRAM)单元1530；直接存储器存取(DMA)单元1532；以及用于耦合至一个或多个外部显示器的显示单元1540。在一个实施例中，协处理器1520包括专用处理器，诸如例如网络或通信处理器、压缩引擎、GPGPU、高吞吐量MIC处理器、或嵌入式处理器等等。
本文公开的机制的各实施例可以被实现在硬件、软件、固件或这些实现方法的组合中。本发明的实施例可实现为在可编程系统上执行的计算机程序或程序代码，该可编程系统包括至少一个处理器、存储系统(包括易失性和非易失性存储器和/或存储元件)、至少一个输入设备以及至少一个输出设备。
可将程序代码(诸如图13中示出的代码1330)应用于输入指令，以执行本文描述的各功能并生成输出信息。可以按已知方式将输出信息应用于一个或多个输出设备。为了本申请的目的，处理系统包括具有诸如例如数字信号处理器(DSP)、微控制器、专用集成电路(ASIC)或微处理器之类的处理器的任何系统。
程序代码可以用高级程序化语言或面向对象的编程语言来实现，以便与处理系统通信。在需要时，也可用汇编语言或机器语言来实现程序代码。事实上，本文中描述的机制不限于任何特定编程语言的范围。在任一情形下，该语言可以是编译语言或解释语言。
至少一个实施例的一个或多个方面可以由存储在机器可读介质上的表示性指令来实现，指令表示处理器中的各种逻辑，指令在被机器读取时使得该机器制作用于执行本文所述的技术的逻辑。被称为“IP核”的这些表示可以被存储在有形的机器可读介质上，并被提供给多个客户或生产设施以加载到实际制造该逻辑或处理器的制造机器中。
这样的机器可读存储介质可以包括但不限于通过机器或设备制造或形成的物品的非瞬态的有形安排，其包括存储介质，诸如：硬盘；任何其它类型的盘，包括软盘、光盘、紧致盘只读存储器(CD-ROM)、紧致盘可重写(CD-RW)以及磁光盘；半导体器件，例如只读存储器(ROM)、诸如动态随机存取存储器(DRAM)和静态随机存取存储器(SRAM)之类的随机存取存储器(RAM)、可擦除可编程只读存储器(EPROM)、闪存、电可擦除可编程只读存储器(EEPROM)；相变存储器(PCM)；磁卡或光卡；或适于存储电子指令的任何其它类型的介质。
因此，本发明的各实施例还包括非瞬态的有形机器可读介质，该介质包含指令或包含设计数据，诸如硬件描述语言(HDL)，它定义本文中描述的结构、电路、装置、处理器和/或系统特征。这些实施例也被称为程序产品。
仿真(包括二进制变换、代码变形等)
在一些情况下，指令转换器可用来将指令从源指令集转换至目标指令集。例如，指令转换器可以变换(例如使用静态二进制变换、包括动态编译的动态二进制变换)、变形、仿真或以其它方式将指令转换成将由核来处理的一个或多个其它指令。指令转换器可以用软件、硬件、固件、或其组合实现。指令转换器可以在处理器上、在处理器外、或者部分在处理器上且部分在处理器外。
图16是根据本发明的各实施例的对照使用软件指令转换器将源指令集中的二进制指令转换成目标指令集中的二进制指令的框图。在所示的实施例中，指令转换器是软件指令转换器，但作为替代，该指令转换器可以用软件、固件、硬件或其各种组合来实现。图16示出可以使用x86编译器1604来编译利用高级语言1602的程序，以生成可以由具有至少一个x86指令集核的处理器1616原生执行的x86二进制代码1606。具有至少一个x86指令集核的处理器1616表示任何处理器，这些处理器能通过兼容地执行或以其他方式处理以下内容来执行与具有至少一个x86指令集核的英特尔处理器基本相同的功能：1)英特尔x86指令集核的指令集的本质部分，或2)目标为在具有至少一个x86指令集核的英特尔处理器上运行的应用或其它程序的目标代码版本，以便取得与具有至少一个x86指令集核的英特尔处理器基本相同的结果。x86编译器1604表示用于生成x86二进制代码1606(例如，目标代码)的编译器，该二进制代码1606可通过或不通过附加的链接处理在具有至少一个x86指令集核的处理器1616上执行。类似地，图16示出可以使用替代的指令集编译器1608来编译利用高级语言1602的程序，以生成可以由没有至少一个x86指令集核的处理器1614(例如具有执行加利福尼亚州桑尼维尔市的MIPS技术公司的MIPS指令集、和/或执行加利福尼亚州桑尼维尔市的ARM控股公司的ARM指令集的核的处理器)原生执行的替代指令集二进制代码1610。指令转换器1612被用来将x86二进制代码1606转换成可以由没有x86指令集核的处理器1614原生执行的代码。该转换后的代码不大可能与替代指令集二进制代码1610相同，因为能够这样做的指令转换器难以制造；然而，转换后的代码将完成一般操作并由来自替代指令集的指令构成。因此，指令转换器1612通过仿真、模拟或任何其它过程来表示允许不具有x86指令集处理器或核的处理器或其它电子设备执行x86二进制代码1606的软件、固件、硬件或其组合。

Claims (69)

1.一种处理器，包括：
多个向量寄存器，所述多个向量寄存器包括一个或多个源向量寄存器并包括目的地向量寄存器；
指令解码电路，用于对指令进行解码；
源向量寄存器中的一个或多个源向量寄存器，用于存储512位的紧缩整数数据；
目的地向量寄存器，所述紧缩整数数据的一个或多个128位的部分用于被写入所述目的地向量寄存器；以及
执行电路，用于执行由所述指令指定的操作，其中，响应于所述指令解码电路对紧缩整数128位置换指令解码，所述执行电路用于：将由索引值标识的多个128位的部分写入所述目的地向量寄存器内的所指定位置，或通过将多个零值写入所述所指定的位置来执行归零掩码，所述执行电路用于：评估包含掩码值的所述紧缩整数128位置换指令的立即数，以确定将所述多个128位的部分还是将所述多个零值写入所述目的地向量寄存器；
其中，每个索引值具有多个字段，每个字段具有多个位以标识所述一个或多个源向量寄存器中的所述紧缩整数数据的所述多个128位的部分中的一个128位的部分，并且每个字段与所述目的地向量寄存器内的所指定的位的范围对应；
其中，所述索引值被包括在所述紧缩整数128位置换指令的所述立即数中。
2.如权利要求1所述的处理器，进一步包括：
指令取出电路，用于从存储器或高速缓存取出所述紧缩整数128位置换指令。
3.如权利要求1所述的处理器，进一步包括：
多个核，所述执行电路集成于所述多个核中的第一核，并且第二执行电路集成于所述多个核中的第二核。
4.如权利要求3所述的处理器，进一步包括：
集成于核中的一个或多个核的第一级数据高速缓存和第一级指令高速缓存。
5.如权利要求4所述的处理器，进一步包括：
高速缓存一致性电路，用于维持不同核的L1高速缓存之间的一致性。
6.如权利要求1所述的处理器，进一步包括：
转换后备缓冲器，用于存储能由所述执行电路用于将虚拟地址转换为物理地址的虚拟至物理地址转换。
7.一种用于处理指令的方法，包括：
由处理器的指令解码电路对指令解码；以及
由所述处理器的执行电路执行由所述指令指定的操作，其中，所述执行包括：响应于所述指令解码电路对紧缩整数128位置换指令解码，
由所述执行电路将由索引值标识的多个128位的部分写入目的地向量寄存器内的所指定位置，紧缩整数数据的一个或多个128位的部分用于被写入所述目的地向量寄存器；或由所述执行电路通过将多个零值写入所述所指定位置来执行归零掩码，其中，包含掩码值的所述紧缩整数128位置换指令的立即数被评估以确定将所述多个128位的部分还是将所述多个零值写入所述目的地向量寄存器，
其中，每个索引值具有多个字段，每个字段具有多个位以标识用于存储512位的紧缩整数数据的一个或多个源向量寄存器中的所述紧缩整数数据的所述多个128位的部分中的一个128位的部分，并且每个字段与所述目的地向量寄存器内的所指定的位的范围对应；
其中，所述索引值被包括在所述紧缩整数128位置换指令的所述立即数中。
8.如权利要求7所述的方法，进一步包括：
从存储器或高速缓存取出所述紧缩整数128位置换指令。
9.如权利要求7所述的方法，其中，所述处理器进一步包括：
多个核，所述执行电路集成于所述多个核中的第一核，并且第二执行电路集成于所述多个核中的第二核。
10.如权利要求9所述的方法，其中，所述处理器进一步包括：
集成于核中的一个或多个核的第一级数据高速缓存和第一级指令高速缓存。
11.如权利要求10所述的方法，其中，所述处理器进一步包括：
高速缓存一致性电路，用于维持不同核的L1高速缓存之间的一致性。
12.如权利要求7所述的方法，其中，所述处理器进一步包括：
转换后备缓冲器，用于存储能由所述执行电路用于将虚拟地址转换为物理地址的虚拟至物理地址转换。
13.一种非瞬态机器可读存储介质，包括存储在其上的指令，所述指令当由处理器执行时使得所述处理器：
利用所述处理器的指令解码电路对指令解码；以及
利用所述处理器的执行电路执行由所述指令指定的操作，其中，所述执行包括：响应于所述指令解码电路对紧缩整数128位置换指令解码，
利用所述执行电路将由索引值标识的多个128位的部分写入目的地向量寄存器内的所指定位置，紧缩整数数据的一个或多个128位的部分用于被写入所述目的地向量寄存器；或利用所述执行电路通过将多个零值写入所述所指定位置来执行归零掩码，其中，包含掩码值的所述紧缩整数128位置换指令的立即数被评估以确定将所述多个128位的部分还是将所述多个零值写入所述目的地向量寄存器，
其中，每个索引值具有多个字段，每个字段具有多个位以标识用于存储512位的紧缩整数数据的一个或多个源向量寄存器中的所述紧缩整数数据的所述多个128位的部分中的一个128位的部分，并且每个字段与所述目的地向量寄存器内的所指定的位的范围对应；
其中，所述索引值被包括在所述紧缩整数128位置换指令的所述立即数中。
14.如权利要求13所述的非瞬态机器可读存储介质，其中，所述指令当由处理器执行时进一步使所述处理器：
从存储器或高速缓存取出所述紧缩整数128位置换指令。
15.如权利要求13所述的非瞬态机器可读存储介质，其中，所述处理器进一步包括：
多个核，所述执行电路集成于所述多个核中的第一核，并且第二执行电路集成于所述多个核中的第二核。
16.如权利要求15所述的非瞬态机器可读存储介质，其中，所述处理器进一步包括：
集成于核中的一个或多个核的第一级数据高速缓存和第一级指令高速缓存。
17.如权利要求16所述的非瞬态机器可读存储介质，其中，所述处理器进一步包括：
高速缓存一致性电路，用于维持不同核的L1高速缓存之间的一致性。
18.如权利要求13所述的非瞬态机器可读存储介质，其中，所述处理器进一步包括：
转换后备缓冲器，用于存储能由所述执行电路用于将虚拟地址转换为物理地址的虚拟至物理地址转换。
19.一种处理器，包括：
多个向量寄存器，所述多个向量寄存器包括至少一个源向量寄存器和至少一个目的地向量寄存器；
指令解码电路，用于对指令进行解码；
第一源向量寄存器，用于存储多个紧缩四字数据元素；
目的地向量寄存器，用于存储从所述第一源向量寄存器复制的所述多个紧缩四字数据元素中的一个或多个紧缩四字数据元素，被复制到所述目的地向量寄存器的紧缩四字数据元素中的每个紧缩四字数据元素用于占据所述目的地向量寄存器内的所指定的数据元素位置；以及
执行电路，用于执行由所述指令指定的操作，其中，响应于所述指令解码电路对紧缩四字置换指令解码，所述执行电路用于：针对所述目的地向量寄存器内的每个数据元素位置，根据索引值选择来自所述第一源向量寄存器的所述多个紧缩四字数据元素中的特定的一个紧缩四字数据元素，所述索引值包括多个索引分量，其中，单独的索引分量与所述目的地向量寄存器中的数据元素位置中的每个数据元素位置相关联，
其中，每个索引分量具有足以标识存储在所述第一源向量寄存器中的所述多个紧缩四字数据元素中的任何一个紧缩四字数据元素的多个位，并且其中，所述多个索引分量中的两个或更多个索引分量能够包括重复值，所述重复值标识用于被复制到所述目的地向量寄存器内的两个或更多个数据元素位置的同一第一紧缩四字数据元素。
20.如权利要求19所述的处理器，其中，所述索引值被包括在所述紧缩四字置换指令的立即数中。
21.如权利要求19所述的处理器，进一步包括：
指令取出电路，用于从存储器或高速缓存取出所述紧缩四字置换指令。
22.如权利要求19所述的处理器，进一步包括：
多个核，所述执行电路集成于所述多个核中的第一核，并且第二执行电路集成于所述多个核中的第二核。
23.如权利要求22所述的处理器，进一步包括：
集成于核中的一个或多个核的第一级数据高速缓存和第一级指令高速缓存。
24.如权利要求23所述的处理器，进一步包括：
高速缓存一致性电路，用于维持不同核的L1高速缓存之间的一致性。
25.如权利要求19所述的处理器，进一步包括：
转换后备缓冲器，用于存储能由所述执行电路用于将虚拟地址转换为物理地址的虚拟至物理地址转换。
26.一种用于处理指令的方法，包括：
由处理器的指令解码电路对指令解码；以及
由所述处理器的执行电路执行由所述指令指定的操作，其中，所述执行包括：响应于所述指令解码电路对紧缩四字置换指令解码，
针对目的地向量寄存器内的每个数据元素位置，根据索引值选择来自第一源向量寄存器的多个紧缩四字数据元素中的特定的一个紧缩四字数据元素，所述第一源向量寄存器用于存储所述多个紧缩四字数据元素，所述目的地向量寄存器用于存储从所述第一源向量寄存器复制的所述多个紧缩四字数据元素中的一个或多个紧缩四字数据元素，被复制到所述目的地向量寄存器的紧缩四字数据元素中的每个紧缩四字数据元素用于占据所述目的地向量寄存器内的所指定的数据元素位置，所述索引值包括多个索引分量，其中，单独的索引分量与所述目的地向量寄存器中的数据元素位置中的每个数据元素位置相关联，
其中，每个索引分量具有足以标识存储在所述第一源向量寄存器中的所述多个紧缩四字数据元素中的任何一个紧缩四字数据元素的多个位，并且其中，所述多个索引分量中的两个或更多个索引分量能够包括重复值，所述重复值标识用于被复制到所述目的地向量寄存器内的两个或更多个数据元素位置的同一第一紧缩四字数据元素。
27.如权利要求26所述的方法，其中，所述索引值被包括在所述紧缩四字置换指令的立即数中。
28.如权利要求26所述的方法，进一步包括：
从存储器或高速缓存取出所述紧缩四字置换指令。
29.如权利要求26所述的方法，其中，所述处理器进一步包括：
多个核，所述执行电路集成于所述多个核中的第一核，并且第二执行电路集成于所述多个核中的第二核。
30.如权利要求29所述的方法，其中，所述处理器进一步包括：
集成于核中的一个或多个核的第一级数据高速缓存和第一级指令高速缓存。
31.如权利要求30所述的方法，其中，所述处理器进一步包括：
高速缓存一致性电路，用于维持不同核的L1高速缓存之间的一致性。
32.如权利要求26所述的方法，其中，所述处理器进一步包括：
转换后备缓冲器，用于存储能由所述执行电路用于将虚拟地址转换为物理地址的虚拟至物理地址转换。
33.一种非瞬态机器可读存储介质，包括存储在其上的指令，所述指令当由处理器执行时使得所述处理器：
利用所述处理器的指令解码电路对指令解码；以及
利用所述处理器的执行电路执行由所述指令指定的操作，其中，所述执行包括：响应于所述指令解码电路对紧缩四字置换指令解码，
针对目的地向量寄存器内的每个数据元素位置，根据索引值选择来自第一源向量寄存器的多个紧缩四字数据元素中的特定的一个紧缩四字数据元素，所述第一源向量寄存器用于存储所述多个紧缩四字数据元素，所述目的地向量寄存器用于存储从所述第一源向量寄存器复制的所述多个紧缩四字数据元素中的一个或多个紧缩四字数据元素，被复制到所述目的地向量寄存器的紧缩四字数据元素中的每个紧缩四字数据元素用于占据所述目的地向量寄存器内的所指定的数据元素位置，所述索引值包括多个索引分量，其中，单独的索引分量与所述目的地向量寄存器中的数据元素位置中的每个数据元素位置相关联，
其中，每个索引分量具有足以标识存储在所述第一源向量寄存器中的所述多个紧缩四字数据元素中的任何一个紧缩四字数据元素的多个位，并且其中，所述多个索引分量中的两个或更多个索引分量能够包括重复值，所述重复值标识用于被复制到所述目的地向量寄存器内的两个或更多个数据元素位置的同一第一紧缩四字数据元素。
34.如权利要求33所述的非瞬态机器可读存储介质，其中，所述索引值被包括在所述紧缩四字置换指令的立即数中。
35.如权利要求33所述的非瞬态机器可读存储介质，其中，所述指令当由处理器执行时进一步使所述处理器：
从存储器或高速缓存取出所述紧缩四字置换指令。
36.如权利要求33所述的非瞬态机器可读存储介质，其中，所述处理器进一步包括：
多个核，所述执行电路集成于所述多个核中的第一核，并且第二执行电路集成于所述多个核中的第二核。
37.如权利要求36所述的非瞬态机器可读存储介质，其中，所述处理器进一步包括：
集成于核中的一个或多个核的第一级数据高速缓存和第一级指令高速缓存。
38.如权利要求37所述的非瞬态机器可读存储介质，其中，所述处理器进一步包括：
高速缓存一致性电路，用于维持不同核的L1高速缓存之间的一致性。
39.如权利要求33所述的非瞬态机器可读存储介质，其中，所述处理器进一步包括：
转换后备缓冲器，用于存储能由所述执行电路用于将虚拟地址转换为物理地址的虚拟至物理地址转换。
40.一种处理器，包括：
多个向量寄存器，所述多个向量寄存器包括源向量寄存器和目的地向量寄存器；
指令解码电路，用于对插入指令进行解码，所述插入指令包括向量扩展分量和立即数，所述向量扩展分量包括：
第一字节字段，用于指示所述插入指令的格式，
第二字节字段，用于标识所述多个向量寄存器的一个或多个子集，并用于标识所述插入指令的相应操作码映射，所述一个或多个子集包括所述源向量寄存器和所述目的地向量寄存器，以及
第三字节字段，用于指示紧缩数据元素长度，并用于指定与所述插入指令相对应的操作码编码的部分；以及
执行电路，用于执行由所述插入指令指定的操作，其中，在所述指令解码电路对所述插入指令进行解码之后，所述执行电路用于从所述源向量寄存器读取128位的数据，并将所述128的位数据插入到所述目的地向量寄存器中的所指定位置，
其中，插入所述128位的数据之处的所述所指定位置是基于所述立即数来选择的。
41.如权利要求40所述的处理器，其中，所述第一字节字段、所述第二字节字段以及所述第三字节字段在所述插入指令中顺序地排列。
42.如权利要求40所述的处理器，其中，所述目的地向量寄存器来自与所述源向量寄存器不同的寄存器空间。
43.如权利要求40所述的处理器，其中，所述128位的数据作为紧缩数据元素被存储在所述源向量寄存器中。
44.如权利要求43所述的处理器，其中，所述紧缩数据元素包括一个或多个整数值。
45.如权利要求40所述的处理器，其中，所述源向量寄存器是N位寄存器，并且所述目的地向量寄存器是M位寄存器，其中N>M。
46.如权利要求45所述的处理器，其中，所述源向量寄存器是YMM寄存器，并且所述目的地向量寄存器是XMM寄存器。
47.如权利要求40所述的处理器，其中，所述第三字节字段进一步包括：
四位的字段，用于指示用于除所述插入指令之外的特定指令的特定源向量寄存器或目的地向量寄存器，所述四位的字段在所述插入指令中设置为1111以指示所述四位的字段未对操作数编码。
48.如权利要求40所述的处理器，进一步包括：
比例、索引、基址(SIB)字节，能用于执行用于所述插入指令的地址生成。
49.如权利要求40-48中的任一项所述的处理器，进一步包括：
位移因数字节，包括能用于地址生成的位移字段。
50.一种用于处理指令的方法，包括：
由指令解码电路对插入指令进行解码，所述解码用于使多个向量寄存器被访问，所述多个向量寄存器包括源向量寄存器和目的地向量寄存器；
所述插入指令包括向量扩展分量和立即数，所述向量扩展分量包括：
第一字节字段，用于指示所述插入指令的格式，
第二字节字段，用于标识所述多个向量寄存器的一个或多个子集，并用于标识所述插入指令的相应操作码映射，所述一个或多个子集包括源向量寄存器和目的地向量寄存器，以及
第三字节字段，用于指示紧缩数据元素长度，并用于指定与所述插入指令相对应的操作码编码的部分；以及
在对所述插入指令进行解码之后，执行由所述插入指令指定的操作，所述操作包括：从所述源向量寄存器读取128位的数据，并将所述128位的数据插入到所述目的地向量寄存器中的所指定位置，
其中，插入所述128位的数据之处的所述所指定位置是基于所述立即数来选择的。
51.如权利要求50所述的方法，其中，所述第一字节字段、所述第二字节字段以及所述第三字节字段在所述插入指令中顺序地排列。
52.如权利要求50所述的方法，其中，所述目的地向量寄存器来自与所述源向量寄存器不同的寄存器空间。
53.如权利要求50所述的方法，其中，所述128位的数据作为紧缩数据元素被存储在所述源向量寄存器中。
54.如权利要求53所述的方法，其中，所述紧缩数据元素包括一个或多个整数值。
55.如权利要求50所述的方法，其中，所述源向量寄存器是N位寄存器，且所述目的地向量寄存器是M位寄存器，其中N>M。
56.如权利要求55所述的方法，其中，所述源向量寄存器是YMM寄存器，且所述目的地向量寄存器是XMM寄存器。
57.如权利要求50所述的方法，其中，所述第三字节字段进一步包括：
四位的字段，用于指示用于除所述插入指令之外的特定指令的特定源寄存器或目的地向量寄存器，所述四位的字段在所述插入指令中设置为1111以指示所述四位的字段未对操作数编码。
58.如权利要求50所述的方法，进一步包括：
使用所述插入指令的比例、索引和基址(SIB)字节来为所述插入指令执行地址生成。
59.如权利要求50-58中的任一项所述的方法，进一步包括：
使用所述插入指令的位移因数字节来为所述插入指令执行地址生成。
60.一种非瞬态机器可读介质，包括存储于其上的程序代码，所述程序代码当由机器执行时使所述机器执行以下操作：
由指令解码电路对插入指令进行解码，所述解码用于使多个向量寄存器被访问，所述多个向量寄存器包括源向量寄存器和目的地向量寄存器；
所述插入指令包括向量扩展分量和立即数，所述向量扩展分量包括：
第一字节字段，用于指示所述插入指令的格式，
第二字节字段，用于标识所述多个向量寄存器的一个或多个子集，并用于标识所述插入指令的相应操作码映射，所述一个或多个子集包括源向量寄存器和目的地向量寄存器，以及
第三字节字段，用于指示紧缩数据元素长度，并用于指定与所述插入指令相对应的操作码编码的部分；以及
在对所述插入指令进行解码之后，执行由所述插入指令指定的操作，所述操作包括：从所述源向量寄存器读取128位的数据，并将所述128位的数据插入到所述目的地向量寄存器中的所指定位置，
其中，插入所述128位的数据之处的所述所指定位置是基于所述立即数来选择的。
61.如权利要求60所述的非瞬态机器可读介质，其中，所述第一字节字段、所述第二字节字段以及所述第三字节字段在所述插入指令中顺序地排列。
62.如权利要求60所述的非瞬态机器可读介质，其中，所述目的地向量寄存器来自与所述源向量寄存器不同的寄存器空间。
63.如权利要求60所述的非瞬态机器可读介质，其中，所述128位的数据作为紧缩数据元素被存储在所述源向量寄存器中。
64.如权利要求63所述的非瞬态机器可读介质，其中，所述紧缩数据元素包括一个或多个整数值。
65.如权利要求60所述的非瞬态机器可读介质，其中，所述源向量寄存器是N位寄存器，且所述目的地向量寄存器是M位寄存器，其中N>M。
66.如权利要求65所述的非瞬态机器可读介质，其中，所述源向量寄存器是YMM寄存器，且所述目的地向量寄存器是XMM寄存器。
67.如权利要求60所述的非瞬态机器可读介质，其中，所述第三字节字段进一步包括：
四位的字段，用于指示用于除所述插入指令之外的特定指令的特定源寄存器或目的地向量寄存器，所述四位的字段在所述插入指令中设置为1111以指示所述四位的字段未对操作数编码。
68.如权利要求60所述的非瞬态机器可读介质，进一步包括使所述机器执行以下操作的程序代码：
使用所述插入指令的比例、索引和基址(SIB)字节来为所述插入指令执行地址生成。
69.如权利要求60-68中的任一项所述的非瞬态机器可读介质，进一步包括使所述机器执行以下操作的程序代码：
使用所述插入指令的位移因数字节来为所述插入指令执行地址生成。
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