CN111782579B - 一种基于fpga的以太网协议硬件逻辑处理结构 - Google Patents
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Abstract
本发明公开了一种基于FPGA的以太网协议硬件逻辑处理结构，本发明采用以模块化集成的结构，由网络协议控制平面、网络数据平面、主机接口模块、时钟产生模块和同步复位产生模块构成。本发明提出了一种基于硬件逻辑电路处理网络协议的架构，能够应对非连接协议的处理包括ARP、ICMP、UDP等，也能够灵活处理基于连接的协议例如TCP，并对多个连接进行管理。本发明既保证硬件逻辑电路处理的高速性、实时性，也能具有处理灵活性，兼容性。
Description
技术领域
本发明涉及网络通信、网络协议处理及硬件逻辑电路技术领域，适用于高速网络接口的网络协议处理逻辑，尤其是一种基于FPGA的以太网协议硬件逻辑处理结构。
背景技术
随着互联网的高速发展，以太网对于高性能、高速率需求日益增长。经过十几年来，万兆以太网技术日渐成熟，目前 10GE接口已经成为核心网的主流设备接口。在高速处理中，I/O已成为瓶颈,引起此瓶颈的主要原因是TCP/IP协议的处理速度低于网络的速度。若要全速处理TCP/IP网络协议栈，就需要耗费大量服务器的CPU资源，成为网络处理瓶颈。因此就有TOE(TCP/IP Offload Engine)即TCP/IP卸载引擎，TOE 技术采用硬件处理 TCP/IP 协议，原本在网络协议栈中进行的 TCP分段、TCP连接管理、检验和计算和检验等操作转移到 FPGA 中进行，以极小的硬件电路作为代价，大幅度解放 CPU 的资源。然而以硬件逻辑电路为基础进行网络协议处理存在构建的局限性、缺乏灵活性和兼容性差的缺点,这也成为该技术领域的一个难点。
发明内容
本发明的目的是针对现有技术不足而提供的一种基于FPGA的以太网协议硬件逻辑处理结构，本发明采用以模块化集成的结构，由网络协议控制平面、网络数据平面、主机接口模块、时钟产生模块和同步复位产生模块构成。网络协议控制平面又进一步由包头FIFO、非连接协议控制模块、连接协议控制模块、第二DDR存储器、流与连接管理模块、控制信息FIFO构成。网络数据平面又进一步由网络接口模块、包头检测与校验和计算模块、数据卸载模块、数据排序模块、DDR读写调度模块、第一DDR存储器、校验和计算与添加模块、轮询输出模块、网络数据包组包模块构成。本发明提出了一种基于硬件逻辑电路处理网络协议的架构，能够应对非连接协议的处理包括ARP、ICMP、UDP等，也能够灵活处理基于连接的协议例如TCP，并对多个连接进行管理。本发明既保证硬件逻辑电路处理的高速性、实时性，也能具有处理灵活性，兼容性。
实现本发明目的的具体技术方案是：
一种基于FPGA的以太网协议硬件逻辑处理结构，特点是：该结构包括网络协议控制平面、网络数据平面、主机接口模块、时钟产生模块和同步复位产生模块；
所述网络协议控制平面分别与网络数据平面、主机接口模块、同步复位产生模块及时钟产生模块连接；
所述网络数据平面分别与网络协议控制平面、主机接口模块、同步复位产生模块及时钟产生模块连接；
所述主机接口模块分别与网络协议控制平面及时钟与网络数据平面连接；其中：
所述网络协议控制平面由包头FIFO、非连接协议控制模块、连接协议控制模块、第二DDR存储器、流与连接管理模块、控制信息FIFO构成；所述包头FIFO分别与网络数据平面及连接协议控制模块连接；
所述非连接协议控制模块分别与连接协议控制模块及控制信息FIFO连接；
所述连接协议控制模块分别与包头FIFO、非连接协议控制模块及第二DDR存储器连接；
所述第二DDR存储器分别与连接协议控制模块及流与连接管理模块连接；
所述流与连接管理模块与第二DDR存储器及主机接口模块连接；
所述控制信息FIFO分别与非连接协议控制模块及网络数据平面连接；
所述网络数据平面由网络接口模块、包头检测与校验和计算模块、数据卸载模块、数据排序模块、DDR读写调度模块、第一DDR存储器、校验和计算与添加模块、轮询输出模块、网络数据包组包模块构成；所述网络接口模块分别与包头检测与校验和计算模块及校验和计算与添加模块连接；
所述包头检测与校验和计算模块分别与网络接口模块及数据卸载模块连接；
所述数据卸载模块分别与包头检测与校验和计算模块、数据排序模块及网络协议控制平面的控制信息FIFO连接；
所述数据排序模块分别与数据卸载模块及DDR读写调度模块连接；
所述DDR读写调度模块与第一DDR存储器、网络数据包组包模块、数据排序模块及主机接口模块连接；
所述第一DDR存储器与DDR读写调度模块连接；
所述校验和计算与添加模块分别与网络接口模块、轮询输出模块连接；
所述轮询输出模块分别与校验和计算与添加模块及网络数据包组包模块连接；
所述网络数据包组包模块分别与轮询输出模块、DDR读写调度模块及网络协议控制平面的控制信息FIFO连接。
所述主机接口模块由PCIe配置信息接口模块及PCIe数据接口模块构成，所述PCIe配置信息接口模块与网络协议控制平面的流与连接管理模块连接，PCIe数据接口模块与网络数据平面的DDR读写调度模块连接。
所述网络数据包组包模块由应答包组包模块、数据包组包模块、重传包组包模块构成，所述应答包组包模块与轮询输出模块连接；
所述数据包组包模块分别与重传包组包模块、轮询输出模块及DDR读写调度模块连接；
所述重传包组包模块分别与数据包组包模块、轮询输出模块及DDR读写调度模块连接。
本发明采用以模块化集成的结构，由网络协议控制平面、网络数据平面、主机接口模块、时钟产生模块和同步复位产生模块构成。
本发明的有益技术效果：
本发明提出了一种基于硬件逻辑电路处理网络协议的架构，能够应对非连接协议的处理包括ARP、ICMP、UDP等，也能够灵活处理基于连接的协议例如TCP，并对多个连接进行管理。本发明通过分割数据平面和控制平面，数据平面对于网络数据进行实时的流式处理，对于控制平面，由于该平面与数据平面时钟域独立，可以使用更高频率的时钟处理控制和连接信息，对于协议的改动和调整可以仅改变控制平面的配置，而对于数据平面毫无影响。这样既保证硬件逻辑电路处理网络协议的高速性、实时性，也具有多种网络协议处理的灵活性，兼容性的特点。
附图说明
图1为本发明结构框图；
图2为本发明连接协议控制状态转移图；
图3为本发明DDR读写调度状态转移图。
具体实施方式
参阅图1，本发明包括网络协议控制平面1、网络数据平面2、主机接口模块3、时钟产生模块20和同步复位产生模块21。
所述网络协议控制平面1分别与网络数据平面2、主机接口模块3、同步复位产生模块21及时钟产生模块20连接；
所述网络数据平面2分别与网络协议控制平面1、主机接口模块3、同步复位产生模块21及时钟产生模块20连接；
所述主机接口模块3分别与网络协议控制平面1及时钟与网络数据平面2连接；
参阅图1，所述网络协议控制平面1由包头FIFO 13、非连接协议控制模块14、连接协议控制模块15、第二DDR存储器16、流与连接管理模块17、控制信息FIFO 19构成。
所述包头FIFO 13分别与包头检测与校验和计算模块5及连接协议控制模块15连接；
所述非连接协议控制模块14分别与连接协议控制模块15及控制信息FIFO19连接；
所述连接协议控制模块15分别与包头FIFO 13、非连接协议控制模块14及第二DDR存储器16连接；
所述第二DDR存储器16分别与连接协议控制模块15及流与连接管理模块17连接；
所述流与连接管理模块17与第二DDR存储器16及PCIe配置信息接口模块18连接；
所述控制信息FIFO19分别与非连接协议控制模块14、数据卸载模块6及网络数据包组包模块44连接；
参阅图1，所述网络数据平面2由网络接口模块4、包头检测与校验和计算模块5、数据卸载模块6、数据排序模块7、DDR读写调度模块8、第一DDR存储器9、校验和计算与添加模块11、轮询输出模块12、网络数据包组包模块44构成。
所述网络接口模块4分别与包头检测与校验和计算模块5及校验和计算与添加模块11连接；
所述包头检测与校验和计算模块5分别与网络接口模块4及数据卸载模块6连接；
所述数据卸载模块6分别与包头检测与校验和计算模块5、数据排序模块7及控制信息FIFO19连接；
所述数据排序模块7分别与数据卸载模块6及DDR读写调度模块8连接；
所述DDR读写调度模块8与第一DDR存储器9、数据包组包模块42、重传包组包43、数据排序模块7及PCIe数据接口模块10连接；
所述第一DDR存储器9与DDR读写调度模块8连接；
所述校验和计算与添加模块11分别与网络接口模块4、轮询输出模块12连接；
所述轮询输出模块12分别与校验和计算与添加模块11及网络数据包组包模块44连接；
所述网络数据包组包模块44分别轮询输出模块12、DDR读写调度模块8及控制信息FIFO19连接；
参阅图1，所述主机接口模块3由PCIe配置信息接口模块18、PCIe数据接口模块10构成。
参阅图1，所述网络数据包组包模块44由应答包组包模块41、数据包组包模块42、重传包组包43构成。
实施例
本发明的工作流程：
参阅图1，本发明的对于非连接的网络协议，例如ARP，UDP等，接收处理流程如下：接收的网络数据包从网络接口模块4输入，经过包头检测校验和计算模块5后，将包头信息输入包头FIFO 13，同时数据信息输入数据卸载模块6，连接协议控制模块15读取包头FIFO13后判断其该网络数据包为非连接协议并交于非连接协议控制模块14，非连接协议控制模块14根据包头信息给出对该包进行应答、数卸载或者直接丢弃等操作的指令输入控制信息FIFO 19，数据卸载模块6和网络数据包组包模块44读取指令，执行对应的应答、数据卸载等操作；若存在数据卸载，卸载后的数据给入数据排序模块7，由于是非连接的网络数据，数据排序模块7直接通过数据，通过DDR读写调度模块8和第一DDR存储器9进行数据的存储，最终由主机接口模块3的PCIe数据接口10读取数据，上传至主机。若存在应答，应答包组包模块41根据读取的控制信息进行ARP应答等协议的组包，并通过轮询输出模块12和校验和计算与添加模块11添加校验和，构成完整的网络数据包通过网络接口模块4输出。
参阅图1，本发明的对于连接的网络协议，例如TCP等，接收处理流程如下：接收的网络数据包从网络接口模块4输入，经过包头检测校验和计算模块5后，将包头信息输入包头FIFO13，同时数据信息输入数据卸载模块6，连接协议控制模块15读取包头FIFO13后判断其为连接协议的网络数据包例如TCP，进入连接协议的状态机的工作流程，对该控制信息进行处理后通过非连接协议控制模块14添加与连接无关的控制信息共同写入控制信息FIFO19，数据卸载模块6和网络数据包组包模块44读取指令，执行对应的应答、数据卸载等操作；若存在数据卸载，卸载后的数据给入数据排序模块7，数据排序模块根据网络数据的顺序，进行缓存排序，将有序的数通过DDR读写调度模块8和第一DDR存储器9进行数据的存储，最终由主机接口模块3的PCIe数据接口10读取数据，上传至主机。若存在应答，应答包组包模块41根据读取的控制信息进行TCP应答等协议的组包，并通过轮询输出模块12和校验和计算与添加模块11添加校验和，构成完整的网络数据包 通过网络接口模块4输出。
参阅图1，图2，本发明对于连接协议的控制流程如下，以TCP协议举例：连接协议控制模块15在收到新的基于连接协议的网络数据包后，根据包头信息读取第二DDR存储器16该连接目前所处的状态控制信息，若无该连接存储的状态则新增该连接并赋值于初始值，读取该连接的状态信息后交于TCP状态机，根据TCP协议标准，进行TCP状态的转移，等待TCP状态机完成单次跳转进入等待后，更新该连接的状态信息和控制信息，写入第二DDR存储器16，等待新的触发；另外由于TCP机制存在超时重传等机制，流与连接管理模块17专门管理存储于DDR中的连接状态控制信息，当发现某一连接存在超时对连接协议控制模块15发出指令，连接协议控制模块15根据该指令第二DDR存储器16，得到状态控制信息，向非连接协议控制模块14发送出指令，非连接协议控制模块14将此信息通过控制信息FIFO19给到重传包组包模块43，重传包组包模块43根据重传指令通过DDR读写调度模块8读取待重传的数据，进行组包发送，重传数据包在通过轮询输出模块12和校验和计算添加模块11后，从网络接口模块输出。连接协议控制模块15在完成重传指令输出后，更新该连接的状态控制信息并写回第二DDR存储器16。
参阅图1，本发明的对于网络数据包主动发包流程如下：主机发出主动发包指令并给出了发包数据，PCIe配置信息接口模块18把发包的配置信息和指令传递给连接协议控制模块15，发包数据则由PCIe数据接口模块10通过DDR读写调度模块8写入第一DDR存储器9；连接协议控制模块15解析该指令和配置信息并通过非连接协议控制模块14和控制信息FIFO19给入数据包组包模块42，数据包组包模块42通过DDR读写调度模块8读取待发送的数据，进行网络数据包的组包，最后通过轮询输出模块12和校验和计算添加模块11后，从网络接口模块4输出。
参阅图3，本发明的对于网路数据存储调度工作过程如下：DDR读写调度模块轮询各个端口的读写请求，当有读写请求时，锁存该读写请求的地址和长度，进行对应的读状态或者写状态对DDR进行读写，若是读请求，则对DDR输入地址和读命令，等待DDR输出读数据，并将读数据写入输出FIFO；若是写请求，则从输入FIFO读取数据，并写入DDR存储器。
本发明通过分割数据平面1和控制平面2，数据平面1对于网络数据进行实时的流式处理，控制平面，由于该平面与数据平面时钟域独立，可以使用更高频率的时钟处理控制和连接信息，对于协议的改动和调整可以仅改变控制平面的配置，而对于数据平面毫无影响。这样既保证硬件逻辑电路处理网络协议的高速性、实时性，也具有多种网络协议处理的灵活性，兼容性的特点。
本发明解决了以硬件逻辑电路为基础进行网络协议处理存在构建的局限性、缺乏灵活性和兼容性差的问题。以适应更高的网络接口速度和更复杂的网络协议处理。
Claims (3)
1.一种基于FPGA的以太网协议硬件逻辑处理结构，其特征在于，该结构包括网络协议控制平面（1）、网络数据平面（2）、主机接口模块（3）、时钟产生模块（20）和同步复位产生模块（21）；
所述网络协议控制平面（1）分别与网络数据平面（2）、主机接口模块（3）、同步复位产生模块（21）及时钟产生模块（20）连接；
所述网络数据平面（2）分别与网络协议控制平面（1）、主机接口模块（3）、同步复位产生模块（21）及时钟产生模块（20）连接；
所述主机接口模块（3）分别与网络协议控制平面（1）及时钟与网络数据平面（2）连接；其中：
所述网络协议控制平面（1）由包头FIFO（13）、非连接协议控制模块（14）、连接协议控制模块（15）、第二DDR存储器（16）、流与连接管理模块（17）、控制信息FIFO（19）构成；所述包头FIFO（13）分别与网络数据平面（2）及连接协议控制模块（15）连接；
所述非连接协议控制模块（14）分别与连接协议控制模块（15）及控制信息FIFO（19）连接；
所述连接协议控制模块（15）分别与包头FIFO（13）、非连接协议控制模块（14）及第二DDR存储器（16）连接；
所述第二DDR存储器（16）分别与连接协议控制模块（15）及流与连接管理模块（17）连接；
所述流与连接管理模块（17）与第二DDR存储器（16）及主机接口模块（3）连接；
所述控制信息FIFO（19）分别与非连接协议控制模块（14）及网络数据平面（2）连接；
所述网络数据平面（2）由网络接口模块（4）、包头检测与校验和计算模块（5）、数据卸载模块（6）、数据排序模块（7）、DDR读写调度模块（8）、第一DDR存储器（9）、校验和计算与添加模块（11）、轮询输出模块（12）、网络数据包组包模块（44）构成；所述网络接口模块（4）分别与包头检测与校验和计算模块（5）及校验和计算与添加模块（11）连接；
所述包头检测与校验和计算模块（5）分别与网络接口模块（4）及数据卸载模块（6）连接；
所述数据卸载模块（6）分别与包头检测与校验和计算模块（5）、数据排序模块（7）及网络协议控制平面（1）的控制信息FIFO（19）连接；
所述数据排序模块（7）分别与数据卸载模块（6）及DDR读写调度模块（8）连接；
所述DDR读写调度模块（8）与第一DDR存储器（9）、网络数据包组包模块（44）、数据排序模块（7）及主机接口模块（3）连接；
所述第一DDR存储器（9）与DDR读写调度模块（8）连接；
所述校验和计算与添加模块（11）分别与网络接口模块（4）、轮询输出模块（12）连接；
所述轮询输出模块（12）分别与校验和计算与添加模块（11）及网络数据包组包模块（44）连接；
所述网络数据包组包模块（44）分别与轮询输出模块（12）、DDR读写调度模块（8）及网络协议控制平面（1）的控制信息FIFO（19）连接。
2.根据权利要求1所述的以太网协议硬件逻辑处理结构，其特征在于，所述主机接口模块（3）由PCIe配置信息接口模块（18）及PCIe数据接口模块（10）构成，所述PCIe配置信息接口模块（18）与网络协议控制平面（1）的流与连接管理模块（17）连接，PCIe数据接口模块（10）与网络数据平面（2）的DDR读写调度模块（8）连接。
3.根据权利要求1所述的以太网协议硬件逻辑处理结构，其特征在于，所述网络数据包组包模块（44）由应答包组包模块（41）、数据包组包模块（42）、重传包组包模块（43）构成，所述应答包组包模块（41）与轮询输出模块（12）连接；
所述数据包组包模块（42）分别与重传包组包模块（43）、轮询输出模块（12）及DDR读写调度模块（8）连接；
所述重传包组包模块（43）分别与数据包组包模块（42）、轮询输出模块（12）及DDR读写调度模块（8）连接。
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Legal Events
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|---|---|---|---|
| PB01 | Publication | ||
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| SE01 | Entry into force of request for substantive examination | ||
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| GR01 | Patent grant | ||
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