CN111555754B - 一种应用于高速模数转换器同步时钟采样的亚稳态检测电路 - Google Patents
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Abstract
本发明公开了一种应用于高速模数转换器同步时钟采样的亚稳态检测电路，包括D触发器DFF2、D触发器DFF3及至少一个D触发器DFF，D触发器DFF2的D端通过一个延迟电路接入RCLK信号，D触发器DFF3的CLK端亦通过一个延迟电路接入MCLK信号，MCLK信号还输入到D触发器DFF2的CLK端，RCLK信号还输入到D触发器DFF3的D端；D触发器DFF2的Q端连接D触发器DFF的D端，D触发器DFF3的Q端连接D触发器DFF的CLK端，D触发器DFF的Q端作为亚稳态检测电路的输出；无需对主时钟进行分频即可进行亚稳态检测，没有鉴相偏差的问题。
Description
技术领域
本发明涉及集成电路技术等领域，具体的说，是一种应用于高速模数转换器同步时钟采样的亚稳态检测电路。
背景技术
高速ADC在实际使用时常常会有多个芯片同时使用，为了让多个芯片间的输出数据以及数据时钟同步，需要一组同步时钟，芯片内部通过主时钟不断采样同步时钟实现芯片间的同步功能。
同步时钟频率一般为主时钟的2^N分频，在主时钟采样同步时钟时可能会出现采样到亚稳态的情况，由于主时钟与同步时钟频率不同，以往的解决思路是先将主时钟2^N分频，得到分频时钟，然后此分频时钟与同步时钟通过鉴相器检测相位差，根据相位差判断采样是否处在亚稳态。此种检测方式需要分频电路，这样会使得输入鉴相器的两个时钟相位与实际采样的主时钟和同步时钟相位有所偏差，导致鉴相偏差，需要给亚稳态判断区域较大的余量。相位差值判断电路一般为鉴相器输出通过RC滤波后接到比较器，这种方式电路使用器件比较多并且比较复杂，信号传输路径较长，稍微有点逻辑延迟匹配就会出现较大偏差，对于皮秒级别的相位差很难鉴别，而且由于比较器失调的存在会导致相位检测存在固定检测偏差。
发明内容
本发明的目的在于提供一种应用于高速模数转换器同步时钟采样的亚稳态检测电路，无需对主时钟进行分频即可进行亚稳态检测，没有鉴相偏差的问题。
本发明通过下述技术方案实现：一种应用于高速模数转换器同步时钟采样的亚稳态检测电路，包括D触发器DFF2、D触发器DFF3及至少一个D触发器DFF，D触发器DFF2的D端通过一个延迟电路接入RCLK信号，D触发器DFF3的CLK端亦通过一个延迟电路接入MCLK信号，MCLK信号还输入到D触发器DFF2的CLK端，RCLK信号还输入到D触发器DFF3的D端；D触发器DFF2的Q端连接D触发器DFF的D端，D触发器DFF3的Q端连接D触发器DFF的CLK端，D触发器DFF的Q端作为亚稳态检测电路的输出。
进一步的为更好地实现本发明，特别采用下述设置结构：所述D触发器DFF为1个以上时，前一个D触发器DFF的Q端与后一个D触发器DFF的D端先连接，且最后一个D触发器DFF的Q端作为亚稳态检测电路的输出，且第一个D触发器DFF的D端连接D触发器DFF2的Q端，任一D触发器DFF的CLK端皆连接D触发器DFF3的Q端。
本发明与现有技术相比，具有以下优点及有益效果：
（1）本发明无需对主时钟进行分频即可进行亚稳态检测，没有鉴相偏差的问题。
（2）本发明使用的器件和实际采样的器件完全相同，保证了在各个温度、电源电压以及工艺角下器件偏差的一致性，使得鉴相可以达到较高的精度。
附图说明
图1为MCLK和RCLK在ADC使用时的连接示意图。
图2为本发明结构示意图。
图3为采样处于亚稳态区域时的示意图。
图4为采样处于非亚稳态区域时的示意图。
图5为本发明的一种优化结构示意图。
具体实施方式
下面结合实施例对本发明作进一步地详细说明，但本发明的实施方式不限于此。
为使本发明实施方式的目的、技术方案和优点更加清楚，下面将结合本发明实施方式中的附图，对本发明实施方式中的技术方案进行清楚、完整地描述，显然，所描述的实施方式是本发明一部分实施方式，而不是全部的实施方式。基于本发明中的实施方式，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施方式，都属于本发明保护的范围。因此，以下对在附图中提供的本发明的实施方式的详细描述并非旨在限制要求保护的本发明的范围，而是仅仅表示本发明的选定实施方式。基于本发明中的实施方式，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施方式，都属于本发明保护的范围。
在本发明的描述中，需要理解的是，术语“中心”、“纵向”、“横 向”、“长度”、“宽度”、“厚度”、“上”、“下”、“前”、“后”、“左”、“右”、 “竖直”、“水平”、“顶”、“底”、“内”、“外”、“顺时针”、“逆时针”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的设备或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。
此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个该特征。在本发明的描述中，“多个”的含义是两个或两个以上，除非另有明确具体的限定。
在本发明中，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”、“固定”等术语应做广义理解，例如，可以是固定连接，也 可以是可拆卸连接，或成一体；可以是机械连接，也可以是电连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通或两个元件的相互作用关系。对于本领域的普通技术人员而言，可以根据具体情况理解上述术语在本发明中的具体含义。
在本发明中，除非另有明确的规定和限定，第一特征在第二特征之“上”或之“下”可以包括第一和第二特征直接接触，也可以包括第一和第二特征不是直接接触而是通过它们之间的另外的特征接触。而且，第一特征在第二特征“之上”、“上方”和“上面”包括第一特征在第二特征正上方和斜上方，或仅仅表示第一特征水平高度高于第二特征。第一特征在第二特征“之下”、“下方”和“下面”包括第一特征在第二特征正下方和斜下方，或仅仅表示第一特征水平高度小于第二特征。
实施例1：
本发明设计出一种应用于高速模数转换器同步时钟采样的亚稳态检测电路，无需对主时钟进行分频即可进行亚稳态检测，没有鉴相偏差的问题，如图2、图5所示，特别采用下述设置方式：包括D触发器DFF2、D触发器DFF3及至少一个D触发器DFF，D触发器DFF2的D端通过一个延迟电路接入RCLK信号，D触发器DFF3的CLK端亦通过一个延迟电路接入MCLK信号，MCLK信号还输入到D触发器DFF2的CLK端，RCLK信号还输入到D触发器DFF3的D端；D触发器DFF2的Q端连接D触发器DFF的D端，D触发器DFF3的Q端连接D触发器DFF的CLK端，D触发器DFF的Q端作为亚稳态检测电路的输出。
实施例2：
本实施例是在上述实施例的基础上进一步优化，与前述技术方案相同部分在此将不再赘述，如图2、图5所示，进一步的为更好地实现本发明，特别采用下述设置结构：所述D触发器DFF为1个以上时，前一个D触发器DFF的Q端与后一个D触发器DFF的D端先连接，且最后一个D触发器DFF的Q端作为亚稳态检测电路的输出，且第一个D触发器DFF的D端连接D触发器DFF2的Q端，任一D触发器DFF的CLK端皆连接D触发器DFF3的Q端。
实施例4：
本实施例为本发明的一种实际应用，如图1~图5所示，包括具有相同电路结构的模数转换器ADC1、模数转换器ADC2及模数转换器ADC3，模数转换电路ADC1、模数转换电路ADC2、模数转换电路ADC3内都存在亚稳态检测电路及采样电路，所述模数转换器ADC1的RCOUT1输出作为模数转换器ADC2的RCLK信号输入，所述模数转换器ADC1的RCOUT2输出作为模数转换器ADC3的RCLK信号输入，所述模数转换器ADC1的MCLK输出同时作为模数转换器ADC2的MCLK信号和模数转换器ADC3的MCLK信号。
作为优选的设置方案，其中模数转换器ADC1作为主ADC，模数转换器ADC2和模数转换器ADC3作为从ADC，在使用芯片同步功能时，模数转换器ADC1向模数转换器ADC2和模数转换器ADC3，同时发送同步时钟RCLK，从ADC接收到RCLK后，经由MCLK（主时钟）采样后即可实现芯片间（主ADC与从ADC）的同步。
所述采样电路设置有一个D触发器DFF1，且D触发器DFF1的D端作为RCLK信号接入端，D触发器DFF1的CLK端作为MCLK信号输入，D触发器DFF1的Q端作为CK1信号输出，且D触发器DFF1的D端和CLK端皆与亚稳态检测电路相连接。
所述亚稳态检测电路包括D触发器DFF2、D触发器DFF3及至少一个D触发器DFF，RCLK信号通过一个延迟电路输入到D触发器DFF2的D端，MCLK信号亦通过一个延迟电路输入到D触发器DFF3的CLK端，MCLK信号还输入到D触发器DFF2的CLK端，RCLK信号还输入到D触发器DFF3D的D端；D触发器DFF2的Q端连接D触发器DFF的D端，D触发器DFF3的Q端连接D触发器DFF的CLK端，D触发器DFF的Q端作为亚稳态检测电路的输出。
为了检测MCLK信号采样RCLK信号时是否采样到RCLK信号的边沿，即发生亚稳态采样，采用图2中的亚稳态检测电路检测，其工作步骤如下：
1）首先将MCLK信号和RCLK信号都通过一个延迟电路（delay）延迟td，分别产生信号MCK1和信号RCK1，在实际使用时，根据设计要求来设定延迟时间td，延迟时间td大小决定了亚稳态区域；
2）使用与采样电路中相同的DFF（D触发器DFF2），通过MCLK信号采样信号RCK1产生Q1（这个采样步骤相当于使用MCLK前移td时间后采样RCLK）；使用D触发器DFF3，通过信号MCK1采样RCLK信号产生Q2（即用延迟td时间的MCLK信号采样RCLK信号）；
3）通过D触发器DFF使用Q2作为时钟采样Q1得到OUT信号，此信号即可作为采样是否处在亚稳态的标志位。
整个亚稳态检测电路的工作原理是利用将MCLK信号提前td时间产生的MCLK_PRE信号和将MCLK信号延迟td时间产生的MCLK_DLY信号作为采样时钟采样RCLK信号。如附图3所示（以上升沿采样为例），当RCLK信号上升沿处于MCLK信号上升沿前后td时间的区域内时，MCLK_PRE信号和MCLK_DLY信号会分别采样到0和1。如附图4所示，当RCLK信号上升沿处于MCLK信号上升沿前后td时间的区域以外时，MCLK_PRE信号和MCLK_DLY信号都会采样到0或者1。这样根据采样的结果就能判断MCLK信号采样RCLK信号是否处于亚稳态区域。
进一步的，所述D触发器DFF为1个以上时，前一个D触发器DFF的Q端与后一个D触发器DFF的D端先连接，且最后一个D触发器DFF的Q端作为亚稳态检测电路的输出，且第一个D触发器DFF的D端连接D触发器DFF2的Q端，任一个D触发器DFF的CLK端皆连接D触发器DFF3的Q端。
设置1个以上的D触发器DFF时，能够增加准确度的要求，比如通过n个D触发器DFF输出q1~qn判断采样是否处于亚稳态。
以上所述，仅是本发明的较佳实施例，并非对本发明做任何形式上的限制，凡是依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化，均落入本发明的保护范围之内。
Claims (2)
1.一种应用于高速模数转换器同步时钟采样的亚稳态检测电路，其特征在于：包括D触发器DFF2、D触发器DFF3及至少一个D触发器DFF，D触发器DFF2的D端通过一个延迟电路接入RCLK信号，D触发器DFF3的CLK端亦通过一个延迟电路接入MCLK信号，MCLK信号还输入到D触发器DFF2的CLK端，RCLK信号还输入到D触发器DFF3的D端；D触发器DFF2的Q端连接D触发器DFF的D端，D触发器DFF3的Q端连接D触发器DFF的CLK端，D触发器DFF的Q端作为亚稳态检测电路的输出。
2.根据权利要求1所述的一种应用于高速模数转换器同步时钟采样的亚稳态检测电路，其特征在于：所述D触发器DFF为1个以上时，前一个D触发器DFF的Q端与后一个D触发器DFF的D端先连接，且最后一个D触发器DFF的Q端作为亚稳态检测电路的输出，且第一个D触发器DFF的D端连接D触发器DFF2的Q端，任一D触发器DFF的CLK端皆连接D触发器DFF3的Q端。
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