CN111446253B - 半导体存储装置及其制造方法 - Google Patents

Abstract

实施方式涉及一种半导体存储装置及其制造方法。实施方式的半导体存储装置具备：多个支柱，沿着指定方向延伸；多个第1存储单元，沿着支柱的延伸方向，排列在各个支柱的某一侧的侧面；多个第2存储单元，沿着支柱的延伸方向，排列在各个支柱的另一侧的侧面；多条第1字线，沿着支柱的延伸方向排列，且分别连接于第1存储单元；及多条第2字线，沿着支柱的延伸方向排列，且分别连接于第2存储单元；且在配置有多个支柱的单元阵列内，多个支柱沿着第1字线及第2字线的引出方向，具有周期性地不间断排列。

Description

半导体存储装置及其制造方法

[相关申请案]

本申请案享有以2019年1月17日提出申请的日本专利申请案号2019-6127的优先权的利益，且该日本专利申请案的全部内容被引用于本申请案中。

技术领域

本发明的实施方式涉及一种半导体存储装置及其制造方法。

背景技术

在三维非易失性存储器中，已知有如下构造：为了提高存储单元的集成度，而相对于1个支柱设置有多列沿着高度方向排列的存储单元的排列。在这种构成的三维非易失性存储器中，对于在支柱的高度方向上积层的字线，必须在不让它崩塌的条件下进行微细分割。

发明内容

一个实施方式提供一种具有既能够抑制崩塌又能够进行微细分割的字线的半导体存储装置及其制造方法。

实施方式的半导体存储装置具备：多个支柱，沿着指定方向延伸；多个第1存储单元，沿着所述支柱的延伸方向，排列在各个所述支柱的某一侧的侧面；多个第2存储单元，沿着所述支柱的延伸方向，排列在各个所述支柱的另一侧的侧面；多条第1字线，沿着所述支柱的延伸方向排列，且分别连接于所述第1存储单元；及多条第2字线，沿着所述支柱的延伸方向排列，且分别连接于所述第2存储单元；且在配置有所述多个支柱的单元阵列内，所述多个支柱沿着所述第1字线及所述第2字线的引出方向，具有周期性地不间断排列。

附图说明

图1A及图1B是表示实施方式的半导体存储装置的构成例的图。

图2是表示实施方式的半导体存储装置的单元阵列的图。

图3A及图3B、图4A及图4B、图5A及图5B、图6A及图6B、图7A及图7B、图8、图9A及图9B、图10A及图10B、图11A及图11B、图12A及图12B、图13A及图13B、图14A及图14B是表示实施方式的半导体存储装置的制造处理顺序的一例的流程图。

图15A～图15C是表示比较例的半导体存储装置的制造处理顺序的一例的流程图。

图16A～图16C是表示比较例的半导体存储装置的制造处理顺序的一例的流程图。

图17表示比较例的半导体存储装置的单元阵列的图。

具体实施方式

下面，参照附图对本发明进行详细说明。此外，并不通过下述实施方式，来限定本发明。另外，下述实施方式中的构成要素包括业者能够容易地设想或实质上相同的构成要素。

(半导体存储装置的构成例)

图1A及图1B是表示实施方式的半导体存储装置1的构成例的图。图1A是半导体存储装置1的俯视图，图1B是半导体存储装置1的Y方向剖视图。其中，在图1A中，绝缘层40被省略了，位线BL由虚线表示。另外，图1B中的位线BL及接点CT实际上并不位于那个位置，只是为了便于说明才那样表示。

如图1A及图1B所示，半导体存储装置1在硅衬底等衬底10上，具备由多个绝缘层21与导电层22交替积层而成的积层体20。但是，积层体20也可以配置在成为源极线的导电层上，由此可不配置在衬底10的正上方。绝缘层21例如为SiO₂层等，作为层间绝缘层而发挥功能。导电层22例如为W层等，作为字线WLa、WLb而发挥功能。字线WLa、WLb沿着X方向引出，且连接于用来使字线WLa、WLb动作的周边电路。此外，字线WLa、WLb的积层数可以为任意多层，例如可以为100层左右。

半导体存储装置1具备多个作为分割层的绝缘层MT，该绝缘层MT贯通积层体20，且沿着X方向延伸。通过绝缘层MT，积层体20被分割成多个积层体20a、20b。通过绝缘层MT，导电层22被分割成字线WLa、WLb。

半导体存储装置1具备多个存储孔AH，这些存储孔AH贯通积层体20，且配置在与绝缘层MT交叉的位置。存储孔AH俯视下具有在Y方向上具有长径的椭圆形或小判金币形的形状。存储孔AH的作为开放面的上表面的长径相对于存储孔AH的上表面的短径的比例如为1.5以上且2.0以下。存储孔AH的作为终端面的底面的长径相对于存储孔AH的底面的短径的比例如大于1.0，优选为1.5以上且2.0以下。

存储孔AH由于具有椭圆形或小判金币形的形状，所以俯视下配置在跨越了配置有字线WLa、绝缘层MT及字线WLb的区域的区域内。优选为存储孔AH的底面大致平坦，从而在字线WLa、WLb与绝缘层MT的交界部分没有阶差。

在存储孔AH的中心部分，配置有沿着积层体20的积层方向延伸的作为支柱的核心部30。核心部30由例如SiO₂层等构成。在核心部30的侧壁，以覆盖核心部30的方式配置有存储器层31。存储器层31由多个层积层而成。具体来说，存储器层31从核心部30侧起依次具备通道层、隧道绝缘层、电荷储存层及阻挡绝缘层。存储器层31中的通道层还覆盖核心部30的底面。阻挡绝缘层与存储孔AH的内壁相接。通道层例如为非晶硅层或多晶硅层等。隧道绝缘层及阻挡绝缘层例如为SiO₂层等。电荷储存层例如为SiN层等。

根据如上所述的构成，半导体存储装置1在核心部30的Y方向的两侧面，具备排列在各个导电层22的高度位置的存储单元MCa、MCb。更具体来说，在核心部30的Y方向的某一侧，排列有多个作为第1存储单元的存储单元MCa，这些存储单元MCa分别与位于相同高度位置的作为第1字线的字线WLa连接。另外，在核心部30的Y方向的另一侧，排列有多个作为第2存储单元的存储单元MCb，这些存储单元MCb分别与位于相同高度位置的作为第2字线的字线WLb连接。

也就是说，根据所述构成，相对于1个核心部30排列有多列存储单元MCa、MCb。由此，能够提高存储单元MCa、MCb的配置密度，使之高集成化。将像这样配置有存储单元MCa、MCb的区域称作单元阵列AR。在单元阵列AR内，俯视下呈矩阵状配置有沿着高度方向排列有存储单元MCa、MCb的多个核心部30。

半导体存储装置1在积层体20的上方，隔着绝缘层40具备沿着Y方向延伸的多条位线BL。指定的位线BL经由接点CT与设置于指定的存储孔AH的通道层连接。位线BL沿着Y方向引出，且连接于用来使位线BL动作的周边电路。

图2是表示实施方式的半导体存储装置1的单元阵列AR的图。图2是在高度方向上配置的任一阶层的字线WLa、WLb的俯视图。

如图2所示，在单元阵列AR内，绝缘层MT沿着字线WLa、WLb的引出方向也就是X方向不间断延伸，且沿着Y方向具有周期性地排列。但是，由于沿着X方向延伸的狭缝ST，绝缘层MT的周期性在Y方向上部分中断。狭缝ST是贯通积层体20的槽。狭缝ST中埋入有例如W层等导电层，它作为例如源极线接点而发挥功能。

在单元阵列AR内，存储孔AH以在Y方向上跨越绝缘MT的方式配置，且沿着X方向具有周期性地不间断排列。这里所说的存储孔AH不间断排列的状态，是指存储孔AH的排列周期性连续且持续地维持。存储孔AH还沿着Y方向具有周期地排列，但由于沿着X方向延伸的狭缝ST，存储孔AH的周期性在Y方向上部分中断。

(半导体存储装置的制造处理例)

其次，使用图3A～图14B，对实施方式的半导体存储装置1的制造处理例进行说明。图3A～图14B是表示实施方式的半导体存储装置1的制造处理顺序的一例的流程图。在图3A～图14B中，各图A是半导体存储装置1的制造处理的俯视图，各图B是半导体存储装置1的制造处理的Y方向剖视图。

如图3A及图3B所示，在衬底10的上方，形成由多个绝缘层21与牺牲层23交替积层而成的积层体20s。牺牲层23是后期可以替换成导电层22的层，例如为SiN层等。

在积层体20s上，形成具有孔图案的CVD碳层51。CVD碳层51是采用化学气相沉积(CVD：Chemical Vapor Deposition)法而形成的非晶碳层。

如图4A及图4B所示，以CVD碳层51为掩模，形成贯通积层体20s的多个存储孔AH。

如图5A及图5B所示，向多个存储孔AH内填充牺牲层24。牺牲层24例如为非晶硅层或多晶硅层等。

如图6A及图6B所示，在积层体20s上，形成具有线与间隙图案的CVD碳层52。这时，要以CVD碳层52的间隙图案位于填充有牺牲层24的存储孔AH上的方式，形成CVD碳层52。

如图7A及图7B所示，以CVD碳层52为掩模，形成贯通积层体20s的多条槽TR。这时，使用的条件是，将由SiO₂层及SiN层等构成的积层体20s相对于由非晶硅层等硅系材料构成的牺牲层24选择性地去除。由此，填充在存储孔AH中的牺牲层24才不会被去除而残留下来。其情况见图8所示。图8是将CVD碳层52省略后的状态下此时的俯视图。

如图8所示，积层体20s被多条槽TR分断，而成为沿着X方向延伸的微细线状。在这些线状的积层体20s之间，残留有柱状的牺牲层24。该柱状的牺牲层24将呈线状的各个积层体20s桥接起来。也就是说，柱状的牺牲层24将多个线状的积层体20s相连。

如图9A及图9B所示，向积层体20s之间的槽中填充绝缘材料而形成绝缘层MT。

如图10A及图10B所示，将牺牲层24去除，使存储孔AH再次开口。这时，使用的条件是，将非晶硅层等硅系材料相对于绝缘层MT选择性地去除。由此，才能够在保留绝缘层MT的状态下，将牺牲层24去除。

如图11A及图11B所示，在存储孔AH内，从存储孔AH的内壁侧起依次积层阻挡绝缘层、电荷储存层、隧道绝缘层、通道层而形成存储器层31。通道层还形成在存储孔AH的底面。向存储器层31的内侧填充绝缘材料而形成核心部30。然后，形成贯通积层体20s的狭缝ST(参照图2)。

如图12A及图12B所示，经由狭缝ST将积层体20s的牺牲层23去除。积层在牺牲层23之间的多个绝缘层21支撑于绝缘层MT、及被存储器层31覆盖的核心部30，且以维持牺牲层23被去除所产生的空隙的状态残留。

如图13A及图13B所示，以导电材料填充牺牲层23被去除所产生的空隙而形成导电层22(字线WLa、WLb)。另外，由此形成被绝缘层MT分割所得的多个积层体20a、20b。然后，也可以向狭缝ST内填充导电材料，形成源极线接点。

如图14A及图14B所示，在积层体20上形成绝缘层40，并在绝缘层40形成接点CT。另外，在绝缘层40上形成多条位线BL。

至此，实施方式的半导体存储装置1的制造处理结束。

(比较例)

使用图15A～图16C，对比较例的半导体存储装置的制造处理进行说明。在比较例的半导体存储装置中，实施制造处理时，并不先于分割字线的绝缘层形成存储孔。因此，会产生下面所说明的各种问题。

如图15A所示，在形成于衬底的绝缘层与牺牲层的积层体20s′上，形成具有线与间隙图案的CVD碳层52′。

如图15B所示，形成贯通积层体20s′的多条槽TR′。积层体20s′被分割成多个线状的积层体20s′。

如图15C所示，以绝缘材料填充积层体20s′之间的槽TR′而形成绝缘层MT′。

如图16A所示，在积层体20s′上，形成具有孔图案的CVD碳层51′。这时，要以孔图案配置在绝缘层MT上，且具有向两侧的积层体20s′突出的突出部PR′的方式，形成CVD碳层51′。如果存储孔AH′是小判金币形，那么突出部PR′是相当于小判金币耳部的部分。

如图16B所示，形成将CVD碳层51′的开口部分的积层体20s′及绝缘层MT′贯通的存储孔AH′。

如图16C所示，在存储孔AH′内，形成被存储器层31′覆盖的核心部30′。

这里，在图15B中，被多条槽TR′分断而成为沿着X方向延伸的微细线状的各个积层体20s′包含积层了例如100层的牺牲层，成为无任何物体支撑而屹立的状态。因此，存在积层体20s′崩塌的情况。

另外，在图16B中，贯通积层体20s′及绝缘层MT′时，必须通过干式蚀刻等，将积层体20s′部分的绝缘层与牺牲层的积层构造、及绝缘层MT′部分的大块绝缘层统一去除。

然而，通常来说，比起绝缘层与牺牲层的积层构造，有大块绝缘层的蚀刻速率更快的倾向。因此，存在如下情况：在存储孔AH′的底面，积层体20s′与绝缘层MT′的交界部分会产生阶差。如果采用低蚀刻速率的条件，那么虽然能够减小这种阶差，但是有生产性恶化的风险。

另外，由于绝缘层与牺牲层的积层构造、及大块绝缘层两者中蚀刻特性的不同，蚀刻深度越大，存储孔AH′向积层体20s′部分突出的突出量(突出部PR′的面积)越易减少。因此，存在如下情况：在上表面具有椭圆形或小判金币形的形状的存储孔AH′会在底面具有与开口部的绝缘层MT′相似的长方形的形状。这时，原本是长径的Y方向的径相对于原本是短径的X方向的径的比成为1.0以下。

另外，在图16C中，由于存储孔AH′内的积层体20s′部分、及存储孔AH′外侧的绝缘层MT′部分两者蚀刻速率的不同，在Y方向上具有长径的存储孔AH′会向X方向鼓起。由此，存在存储孔AH′的形状发生变形的情况。另外，存在存储孔AH′外周的绝缘层MT′的宽度变大，而形成喙状部分BB′的情况。

此外，为了抑制图15B中的积层体20s′的崩塌，也可以考虑将沿着X方向延伸的绝缘层MT′的一部分桥接起来。其情况见图17所示。图17是表示比较例的半导体存储装置的单元阵列AR′的图。

如图17所示，在单元阵列AR′内，绝缘层MT′沿着字线WLa′、WLb′的引出方向也就是X方向延伸，且沿着Y方向具有周期性地排列。但是，绝缘层MT′为在X方向上部分中断的状态。由此，相邻的积层体20a′、20b′彼此有一部分连接而形成桥接部CR′，能够构成为呈线状的积层体20a′、20b′相互支撑。

然而，如果在单元阵列AR′内设置桥接部CR′，那么相应地能够排列存储单元的区域变窄，存储单元的集成度下降。继而，单元阵列AR′增大。另外，这种构成处于积层体20s′的崩塌抑制与存储单元的集成度提高两者此消彼长的状态下，从而会使半导体存储装置的设计范围变窄。

在实施方式的半导体存储装置1中，先于绝缘层MT的形成，形成填充有牺牲层24的存储孔AH。由此，当形成了绝缘层MT时，被绝缘层MT分断的积层体20s成为由多个牺牲层24桥接起来的状态，能够构成为积层体20s彼此相互支撑。由此，能够加强积层体20s的构造，从而能够抑制积层体20s的崩塌。

另外，与图17的比较例不同，无需另外匀出用于桥接部CR′的空间，从而不会使单元阵列AR内的区域受到挤压。由此，能够高密度地配置存储单元MC，从而能够缩小单元阵列AR的面积。

在实施方式的半导体存储装置1中，形成存储孔AH时，存储孔AH的周边并不存在蚀刻速率比积层体20s快的绝缘层MT。因此，存储孔AH受沿着X方向延伸的绝缘层MT所影响而向X方向鼓起的情况得到抑制。由此，能够抑制存储孔AH的形状发生变形，另外能够抑制在存储孔AH的周围形成喙状部分BB′。这有助于存储单元MCa、MCb的电气特性的提高、及电气特性差异的抑制。

在实施方式的半导体存储装置1中，贯通绝缘层21与牺牲层23的积层体20s而形成存储孔AH。由此，能够通过比起将绝缘层与牺牲层的积层构造、及大块绝缘层统一贯通的比较例的半导体存储装置来说制程范围更大的处理，形成存储孔AH。

由此，不易产生存储孔AH内的蚀刻速率差，而能够形成包含没有阶差而大致平坦的底面的存储孔AH。这有助于存储单元MCa、MCb的电气特性的提高、及电气特性差异的抑制。

另外，不易产生存储孔AH内的蚀刻特性的不同，从而存储孔AH的上表面的椭圆形或小判金币形的形状在存储孔AH的底面也容易得以维持。也就是说，能够抑制存储孔AH的底面接近于长方形的形状。这有助于存储单元MCa、MCb的电气特性的提高、及电气特性差异的抑制。

对本发明的若干个实施方式进行了说明，但这些实施方式只是作为例子而提出的，并非想要限定发明的范围。这些新颖的实施方式能够以其他各种方式加以实施，在不脱离发明主旨的范围内，可以进行各种省略、替换、变更。这些实施方式及其变化包含在发明的范围及主旨中，并且包含在权利要求书所记载的发明及其同等的范围内。

Claims (17)

1.一种半导体存储装置，具备：

多个绝缘支柱，沿着指定方向延伸；

多个第1存储单元，沿着所述绝缘支柱的延伸方向，排列在各个所述绝缘支柱的某一侧的侧面；

多个第2存储单元，沿着所述绝缘支柱的延伸方向，排列在各个所述绝缘支柱的另一侧的侧面；

多条第1字线，沿着所述绝缘支柱的延伸方向排列，且分别连接于所述第1存储单元；

多条第2字线，沿着所述绝缘支柱的延伸方向排列，且分别连接于所述第2存储单元；

积层体，由所述第1字线及所述第2字线在所述绝缘支柱的延伸方向上分别积层多个而成；及

分割层，在所述积层体内沿着所述积层体的积层方向延伸，且分割出所述第1字线及所述第2字线；

其中所述多个绝缘支柱分别配置在多个存储孔内，所述多个存储孔在所述积层体内沿着所述积层体的积层方向延伸，且所述多个存储孔的每一个以跨越所述分割层的宽度方向的方式配置；

在配置有所述多个绝缘支柱的单元阵列内，

所述多个绝缘支柱沿着所述第1字线及所述第2字线的引出方向，具有周期性地不间断排列。

2.根据权利要求1所述的半导体存储装置，具备：

在所述单元阵列内，

所述分割层沿着所述第1字线及所述第2字线的引出方向不间断延伸。

3.根据权利要求1所述的半导体存储装置，其中

所述存储孔具有在与所述第1字线及所述第2字线的引出方向相交的方向上具有长径的椭圆形或小判金币形的开放面，

所述存储孔的终端面的长径相对于所述存储孔的终端面的短径的比率大于1。

4.根据权利要求1所述的半导体存储装置，其中

所述存储孔的终端面没有阶差，俯视下配置在跨越了分别配置有所述第1字线、所述分割层及所述第2字线的区域的区域内。

5.根据权利要求1所述的半导体存储装置，其中

在所述多条第1字线之间，分别配置有第1绝缘层，

在所述多条第2字线之间，分别配置有第2绝缘层。

6.根据权利要求1所述的半导体存储装置，其中

在所述单元阵列内，所述存储孔沿着所述分割层的延伸方向，具有周期性地不间断排列。

7.根据权利要求1所述的半导体存储装置，其中

所述存储孔的终端面在所述分割层与所述积层体的界面没有阶差。

8.一种半导体存储装置的制造方法，其中

形成由多个第1绝缘层与第1牺牲层交替积层而成的积层体；

形成贯通所述积层体的存储孔，

以第2牺牲层填充所述存储孔，及

在与被所述第2牺牲层填充的所述存储孔交叉的位置，形成分割所述积层体的槽。

9.根据权利要求8所述的半导体存储装置的制造方法，其中

形成所述槽时，将所述第2牺牲层残留在所述槽内。

10.根据权利要求9所述的半导体存储装置的制造方法，其中

形成所述槽时，通过所述第2牺牲层将所述积层体彼此桥接起来。

11.根据权利要求10所述的半导体存储装置的制造方法，其中

形成所述存储孔时，在单元阵列形成预定区域内，沿着指定方向具有周期性地不间断形成多个所述存储孔。

12.根据权利要求11所述的半导体存储装置的制造方法，其中

形成所述槽时，在所述单元阵列形成预定区域内，以沿着排列多个所述存储孔的方向不间断延伸的方式，形成所述槽。

13.根据权利要求11所述的半导体存储装置的制造方法，其中

形成所述存储孔时，以如下方式形成所述存储孔：所述存储孔的开放面成为在与所述指定方向相交的方向上具有长径的椭圆形或小判金币形，且所述存储孔的终端面的长径相对于所述存储孔的终端面的短径的比率大于1。

14.根据权利要求9所述的半导体存储装置的制造方法，其中

形成所述槽时，在所述存储孔的终端面被所述第2牺牲层覆盖的状态下，形成所述槽。

15.根据权利要求8所述的半导体存储装置的制造方法，其中

去除所述第2牺牲层，向所述存储孔内填充存储器层，形成侧面形成有存储单元的支柱。

16.根据权利要求8所述的半导体存储装置的制造方法，其中

向所述槽内填充第2绝缘层，形成分割所述积层体的分割层。

17.根据权利要求8所述的半导体存储装置的制造方法，其中

将所述积层体的所述第1牺牲层替换成导电层。