CN111403400B - 存储器的阵列共源极及其形成方法 - Google Patents
存储器的阵列共源极及其形成方法 Download PDFInfo
- Publication number
- CN111403400B CN111403400B CN202010242405.1A CN202010242405A CN111403400B CN 111403400 B CN111403400 B CN 111403400B CN 202010242405 A CN202010242405 A CN 202010242405A CN 111403400 B CN111403400 B CN 111403400B
- Authority
- CN
- China
- Prior art keywords
- layer
- common source
- forming
- array common
- opening
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 238000000034 method Methods 0.000 title claims abstract description 37
- 238000002955 isolation Methods 0.000 claims abstract description 62
- 229910052751 metal Inorganic materials 0.000 claims abstract description 43
- 239000002184 metal Substances 0.000 claims abstract description 43
- 239000004065 semiconductor Substances 0.000 claims description 32
- 238000003860 storage Methods 0.000 claims description 29
- 239000000758 substrate Substances 0.000 claims description 24
- 125000006850 spacer group Chemical group 0.000 claims description 23
- 229920002120 photoresistant polymer Polymers 0.000 claims description 18
- 238000005530 etching Methods 0.000 claims description 16
- 238000000059 patterning Methods 0.000 claims description 6
- 238000001259 photo etching Methods 0.000 abstract description 2
- 239000000463 material Substances 0.000 description 15
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 13
- 229910052710 silicon Inorganic materials 0.000 description 13
- 239000010703 silicon Substances 0.000 description 13
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 7
- 229910052814 silicon oxide Inorganic materials 0.000 description 7
- 229910052581 Si3N4 Inorganic materials 0.000 description 6
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 6
- 238000005520 cutting process Methods 0.000 description 5
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 5
- 229920005591 polysilicon Polymers 0.000 description 5
- 230000000903 blocking effect Effects 0.000 description 4
- 229910052732 germanium Inorganic materials 0.000 description 4
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 4
- 230000000149 penetrating effect Effects 0.000 description 4
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 3
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 3
- -1 silicon carbide nitride Chemical class 0.000 description 3
- 230000005641 tunneling Effects 0.000 description 3
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 239000003989 dielectric material Substances 0.000 description 2
- 239000012212 insulator Substances 0.000 description 2
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 2
- 238000000206 photolithography Methods 0.000 description 2
- 229910010271 silicon carbide Inorganic materials 0.000 description 2
- 238000001039 wet etching Methods 0.000 description 2
- 229910018072 Al 2 O 3 Inorganic materials 0.000 description 1
- JBRZTFJDHDCESZ-UHFFFAOYSA-N AsGa Chemical compound [As]#[Ga] JBRZTFJDHDCESZ-UHFFFAOYSA-N 0.000 description 1
- 229910015801 BaSrTiO Inorganic materials 0.000 description 1
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 1
- 229910002367 SrTiO Inorganic materials 0.000 description 1
- 229910010413 TiO 2 Inorganic materials 0.000 description 1
- 229910006501 ZrSiO Inorganic materials 0.000 description 1
- 230000006978 adaptation Effects 0.000 description 1
- 229910000147 aluminium phosphate Inorganic materials 0.000 description 1
- 229910003481 amorphous carbon Inorganic materials 0.000 description 1
- 229910021417 amorphous silicon Inorganic materials 0.000 description 1
- 230000004888 barrier function Effects 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 239000002131 composite material Substances 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 238000003475 lamination Methods 0.000 description 1
- 238000001459 lithography Methods 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 239000007769 metal material Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
- H10B43/10—EEPROM devices comprising charge-trapping gate insulators characterised by the top-view layout
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
- H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
- H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
- H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
- H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
- H10B43/35—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region with cell select transistors, e.g. NAND
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
- Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management
Landscapes
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Abstract
一种存储器的阵列共源极及其形成方法，所述形成方法本发明的存储器的阵列共源极的形成方法，由于栅极隔槽中形成的阵列共源极包括第一部分和位于第一部分两侧的第二部分，且所述第一部分的宽度大于第二部分的宽度，当后续在堆叠结构和阵列共源极上的介质层中形成与阵列共源极的第一部分连接的金属连接结构时，即使由于光刻工艺的偏差、套刻误差或者堆叠结构的变形等因素造成介质层中形成的开口的位置产生一些偏差时，开口中形成的金属连接结构只会与阵列共源极连接，金属连接结构不会与顶层控制栅(顶层选择栅)连接并且两者之间的绝缘层厚度不会变薄，因而防止金属连接结构(或者阵列共源极)与顶层控制栅(顶层选择栅)之间产生漏电。
Description
技术领域
本发明涉及存储器领域，尤其涉及一种存储器的阵列共源极及其形成方法。
背景技术
NAND闪存是一种比硬盘驱动器更好的存储设备，随着人们追求功耗低、质量轻和性能佳的非易失存储产品，在电子产品中得到了广泛的应用。目前，平面结构的NAND闪存已近实际扩展的极限，为了进一步的提高存储容量，降低每比特的存储成本，提出了3D结构的NAND存储器。
现有3D NAND存储器的形成过程一般包括：在半导体衬底上形成隔离层和牺牲层交替层叠的堆叠结构；刻蚀所述堆叠结构，在堆叠结构中形成沟道通孔，在形成沟道通孔后，刻蚀沟道通孔底部的半导体衬底，在半导体衬底中形成凹槽；在沟道通孔底部的凹槽中，通过选择性外延生长(Selective Epitaxial Growth)形成外延硅层，通常该外延硅层也称作SEG；在所述沟道通孔中形成电荷存储层和沟道层，所述沟道层与外延硅层连接；刻蚀所述堆叠结构，形成贯穿堆叠结构的栅极隔槽；沿栅极隔槽，去除牺牲层，在去除牺牲层的位置形成控制栅或字线；在所述栅极隔槽量测的侧壁表面形成绝缘层；形成绝缘层后，在所述栅极隔槽中形成阵列共源极；形成覆盖所述堆叠结构和阵列共源极的介质层；在所述介质层中形成与所述阵列共源极连接的金属连接结构。
现有形成的3D NAND存储器存在栅源的漏电问题。
发明内容
本发明所要解决的技术问题是怎样防止3D NAND存储器中存在的栅源的漏电问题。
本发明提供了一种3D NAND存储器的阵列共源极的形成方法，包括：
提供半导体衬底，所述半导体衬底上形成有堆叠结构，所述堆叠结构中形成有暴露出半导体衬底表面的栅极隔槽，沿所述栅极隔槽的延伸方向上所述栅极隔槽包括第一区域和位于第一区域两侧的第二区域，所述第一区域的宽度大于第二区域的宽度；
在所述栅极隔槽中填充导电层，形成阵列共源极，所述阵列共源极包括第一部分和位于第一部分两侧的第二部分，所述第一部分的宽度大于第二部分的宽度。
可选的，还包括：在所述堆叠结构和阵列共源极上形成介质层；
图形化所述介质层，在所述介质层中形成暴露出所述阵列共源极的第一部分的部分表面的开口；
在所述开口中填充金属，形成金属连接结构。
可选的，所述栅极隔槽的形成过程为：在所述堆叠结构上形成掩膜层，所述掩膜层中具有暴露出所述堆叠结构顶部表面的开口，所述开口包括第一开口和位于第一开口两侧的第二开口，所述第一开口和第二开关相互贯穿，所述第一开口的宽度大于第二开口的宽度；以所述掩膜层为掩膜刻蚀所述堆叠结构，在所述堆叠结构中形成栅极隔槽，所述栅极隔槽的第一区域与第一开口对应，栅极隔槽的第二区域与第二开口对应。
可选的，所述阵列共源极的第一部分宽度为第二部分宽度的1.5倍到2.5倍。
可选的，图形化所述介质层，在所述介质层中形成暴露出所述阵列共源极的第一部分的部分表面的开口包括：在所述介质层上形成光刻胶层；对所述光刻胶层进行曝光和显影，在所述光刻胶层中形成暴露出介质层部分表面的掩膜开口；以所述光刻胶层为掩膜，沿所述掩膜开口刻蚀所述介质层，在所述介质层中形成暴露出所述阵列共源极的第一部分的部分表面的开口。
可选的，所述堆叠结构为牺牲层和隔离层交替层叠的堆叠结构，所述交替层叠的堆叠结构中形成有若干存储结构；在形成栅极隔槽后，去除所述牺牲层；在去除牺牲层的位置形成控制栅；形成控制栅后，在所述栅极隔槽的侧壁形成绝缘层；形成绝缘层后，在所述栅极隔槽中填充金属，形成阵列共源极。
可选的，所述交替层叠的堆叠结构中形成有若干沟道通孔，所述存储结构包括位于沟道通孔侧壁表面上的电荷存储层和位于电荷存储层侧壁表面的沟道层。
本发明还提供了一种3D NAND存储器的阵列共源极，包括：
半导体衬底，所述半导体衬底上具有控制栅和隔离层依次层叠的堆叠结构；
贯穿所述堆叠结构的栅极隔槽，沿所述栅极隔槽的延伸方向上所述栅极隔槽包括第一区域和位于第一区域两侧的第二区域，所述第一区域的宽度大于第二区域的宽度；
位于所述栅极隔槽中的阵列共源极，所述阵列共源极包括第一部分和位于第一部分两侧的第二部分，所述第一部分的宽度大于第二部分的宽度。
可选的，还包括：位于所述阵列共源极和所述堆叠结构上的介质层；
位于所述介质层中的开口，所述开口暴露出所述阵列共源极的第一部分的部分表面的开口；
填充满开口的金属连接结构。
可选的，所述阵列共源极的第一部分宽度为第二部分宽度的1.5倍到2.5倍。
可选的，还包括：贯穿所述堆叠结构的若干沟道通孔，位于所述沟道通孔中的存储结构。
可选的，所述存储结构包括位于沟道通孔侧壁表面上的电荷存储层和位于电荷存储层侧壁表面的沟道层。
与现有技术相比，本发明技术方案具有以下优点：
本发明存储器的阵列共源极的形成方法，由于栅极隔槽中形成的阵列共源极包括第一部分和位于第一部分两侧的第二部分，且所述第一部分的宽度大于第二部分的宽度，当后续在堆叠结构和阵列共源极上的介质层中形成与阵列共源极的第一部分连接的金属连接结构时，即使由于光刻工艺的偏差、套刻误差或者堆叠结构的变形等因素造成介质层中形成的开口的位置产生一些偏差时，由于所述阵列共源极具有宽度较宽的第一部分，所述开口底部仍是仅会暴露出第一部分表面，即形成开口的过程不会对用于隔离阵列共源极和顶层控制栅(顶层选择栅)的绝缘层产生过刻蚀，因而开口中形成的金属连接结构只会与阵列共源极连接，金属连接结构不会与顶层控制栅(顶层选择栅)连接并且两者之间的绝缘层厚度不会变薄，因而防止金属连接结构(或者阵列共源极)与顶层控制栅(顶层选择栅)之间产生漏电。
附图说明
图1-14为本发明实施例存储器的阵列共源极的形成过程的结构示意图。
具体实施方式
如背景技术所言，现有形成的3D NAND存储器存在栅源的漏电问题。
研究发现，现有阵列共源极为长条状，阵列共源极的宽度基本一致，形成与阵列共源极连接的金属连接结构的过程一般包括：在堆叠结构中形成阵列共源极后，形成覆盖堆叠结构和阵列共源极的介质层；在所述介质层上形成光刻胶层；对所述光刻胶层进行曝光和显影，在所述光刻胶层中形成暴露出部分介质层表面的开口；以所述光刻胶层为掩膜，沿开口刻蚀所述介质层，在所述介质层中形成暴露出阵列共源极部分表面的通孔；在所述通孔中填充金属材料，在所述介质层中形成与所述阵列共源极连接的金属连接结构。在实际工艺中，由于光刻工艺的偏差、套刻误差或者堆叠结构的变形等因素的影响，所述光刻胶层中形成开口的位置会产生偏移(偏离正常的位置)，相应的所述介质层中形成的通孔的位置也会产生偏移。介质层中形成的通孔未发生偏移时通孔底部仅会暴露出部分阵列共源极表面，当通孔发生偏移时通孔底部不仅会暴露出部分阵列共源极的表面还有可能暴露出阵列共源极与控制栅之间的绝缘层表面，由于绝缘层的材料与介质层的材料基本相同或相似，而在刻蚀介质层形成的偏移的通孔时，会对通孔底部暴露的绝缘层会产生过刻蚀，使得形成的通孔底部除了暴露出阵列共源极的部分表面外，所述通孔还会暴露出过刻蚀后的绝缘层表面甚至暴露出最顶层的控制栅(顶层选择栅)的部分表面，因而在偏移的通孔中形成金属连接结构外，所述金属连接结构可能与最顶层的控制栅(顶层选择栅)直接接触或者仅通过很薄的绝缘层与最顶层的控制栅(顶层选择栅)进行隔离，因而金属连接结构与最顶层的控制栅(顶层选择栅)之间容易短接或者产生漏电流。
为此，本发明提供了一种存储器的阵列共源极及其形成方法，所述形成方法，由于栅极隔槽中形成的阵列共源极包括第一部分和位于第一部分两侧的第二部分，且所述第一部分的宽度大于第二部分的宽度，当后续在堆叠结构和阵列共源极上的介质层中形成与阵列共源极的第一部分连接的金属连接结构时，即使由于光刻工艺的偏差、套刻误差或者堆叠结构的变形等因素造成介质层中形成的开口的位置产生一些偏差时，由于所述阵列共源极具有宽度较宽的第一部分，所述开口底部仍是仅会暴露出第一部分表面，即形成开口的过程不会对用于隔离阵列共源极和顶层控制栅(顶层选择栅)的绝缘层产生过刻蚀，因而开口中形成的金属连接结构只会与阵列共源极连接，金属连接结构不会与顶层控制栅(顶层选择栅)连接并且两者之间的绝缘层厚度不会变薄，因而防止金属连接结构(或者阵列共源极)与顶层控制栅(顶层选择栅)之间产生漏电。
为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图对本发明的具体实施方式做详细的说明。在详述本发明实施例时，为便于说明，示意图会不依一般比例作局部放大，而且所述示意图只是示例，其在此不应限制本发明的保护范围。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。
图1-14为本发明实施例存储器的阵列共源极的形成过程的结构示意图。
参考图1-图3，图2为图1沿切割线CD方向的剖面结构示意图，图3为图1沿切割线AB方向的剖面结构示意图，提供半导体衬底100，所述半导体衬底100上形成有堆叠结构111。
所述半导体衬底100的材料可以为单晶硅(Si)、单晶锗(Ge)、或硅锗(GeSi)、碳化硅(SiC)；也可以是绝缘体上硅(SOI)，绝缘体上锗(GOI)；或者还可以为其它的材料，例如砷化镓等Ⅲ-Ⅴ族化合物。本实施例中，所述半导体衬底100的材料为单晶硅(Si)。
所述堆叠结构111包括若干平行的栅极隔槽区22，相邻栅极隔槽区22之间为通孔区21，所述栅极隔槽区22中后续形成栅极隔槽以及在栅极隔槽中形成阵列共源极，所述通孔区21中后续形成若干沟道通孔和位于沟道通孔中的存储结构，所述通孔区21中后续还形成伪沟道通孔和位于伪沟道通孔中的伪沟道结构。
所述堆叠结构111包括若干交替层叠的牺牲层103和隔离层104，所述牺牲层103后续去除以形成空腔，然后在在去除牺牲层103的位置形成控制栅或字线。所述隔离层104用于不同层的控制栅之间，以及控制栅与其他器件(导电接触部、沟道通孔等)之间的电学隔离。
所述牺牲层103和隔离层104交替层叠是指：在形成一层牺牲层103后，在该牺牲层103的表面形成一层隔离层104，然后依次循环进行形成牺牲层103和位于牺牲层103上的隔离层104的步骤。本实施例中，所述堆叠结构111的最底层为一层牺牲层103，最顶层为一层隔离层104。
所述堆叠结构111的层数(堆叠结构111中的牺牲层103和隔离层104的双层堆叠结构的层数)，根据垂直方向所需形成的存储单元的个数来确定，所述堆叠结构111的层数可以为8层、32层、64层等，堆叠结构111的层数越多，越能提高集成度。
所述牺牲层103与隔离层104的材料不相同，后续去除牺牲层103(去除牺牲层103的位置对应形成控制栅或字线)时，使牺牲层103相对于隔离层104具有高的刻蚀选择比，因而在去除牺牲层103时，对隔离层104的刻蚀量较小或者忽略不计，保证隔离层104的完整性。
所述隔离层104的材料可以为氧化硅、氮化硅、氮氧化硅、氮碳化硅中的一种，所述牺牲层103的材料可以为氧化硅、氮化硅、氮氧化硅、氮碳化硅、无定型硅、无定形碳、多晶硅中的一种。本实施例中，所述隔离层104的材料为氧化硅，牺牲层103的材料为氮化硅，所述隔离层104和牺牲层103均可以采用化学气相沉积工艺形成。
所述堆叠结构111中最底层的一层牺牲层103在去除后，在最底层牺牲层103被去除的位置对应形成底部选择栅(Bottom Selective Gate，BSG)，所述堆叠结构中最顶层的一层牺牲层在去除后，在对顶层牺牲层103被去除的位置对应形成顶部选择栅(TopSelective Gate，TSG)。
在一实施例中，所述堆叠结构111与半导体衬底100之间还形成有缓冲氧化层101，所述缓冲氧化层101能减小堆叠结构111与半导体衬底100之间的应力。
参考图4和图5，图5为图4沿切割线CD方向的剖面结构示意图，刻蚀所述通孔区21中的堆叠结构111，形成贯穿所述堆叠结构111的若干沟道通孔105。
后续在所述沟道通孔105中形成存储结构。
在其他实施例中，在所述通孔区21中的堆叠结构111形成沟道通孔105的同时，在所述通孔区21中还可以形成贯穿堆叠结构111的若干伪沟道通孔(图中未示出)，后续在伪沟道通孔中形成伪沟道结构，所述伪沟道结构用于制程堆叠结构，以使得堆叠结构保持稳定。
参考图6和图7，在所述沟道通孔中形成存储结构119。
在一实施例中，在堆叠结构111中形成沟道通孔后，形成存储结构之前，还包括：刻蚀沟道通孔底部的部分半导体衬底100，在半导体衬底100中形成凹槽；在凹槽以及部分沟道通孔中通过选择性外延工艺形成半导体外延层116，所述半导体外延层116的表面位于高于最底层的牺牲层103表面低于最底层隔离层104的表面。所述半导体外延层107的材料为硅、锗或硅锗，本实施例中，所述半导体外延层107的材料为硅。
所述存储结构119包括位于沟道通孔侧壁表面上的电荷存储层118和位于电荷存储层118侧壁表面的沟道层117。
在一实施例中，在沟道通孔中形成存储结构119的过程中，在伪沟道通孔中可以形成伪沟道结构。
在其他实施例中，也可以先形成存储结构，在形成存储结构时将伪沟道通孔通孔牺牲层填充，在形成存储结构后，去除通孔牺牲层，然后在伪沟道通孔形成伪沟道结构。
在一实施例中，所述电荷存储层118包括位于沟道通孔侧壁表面上的阻挡层、位于阻挡层侧壁表面上的电荷捕获层以及位于电荷捕获层侧壁表面上的隧穿层；所述沟道层117填充满剩余的沟道通孔。所述隧穿层可以包括氧化硅、氮氧化硅或其任何组合。所述储存层可以包括氮化硅、氮氧化硅、硅或其任何组合。所述阻挡层可以包括氧化硅、氮氧化硅、高介电常数(高k)电介质或其任何组合，所述沟道层117材料可以为掺杂N型杂质离子(比如磷离子)的多晶硅。在一个具体的实施例中，所述电荷存储层118可以为氧化硅/氮氧化硅(或氮化硅)/氧化硅(ONO)的复合层。
在一实施例中，所述存储结构的形成过程包括：在沟道孔的侧壁和底部形成电荷存储层，电荷存储层118包括位于沟道通孔的侧壁和底部表面上的阻挡层、位于阻挡层侧壁表面上的电荷捕获层以及位于电荷捕获层侧壁表面上的隧穿层；在电荷存储层上形成第一沟道层；刻蚀去除沟道孔底部上的第一沟道层和电荷存储层，形成暴露出外延半导体层116表面的开口；在所述开口中以及第一沟道层表面形成第二沟道层，所述第二沟道层和第一沟道层构成沟道层117。
在一实施例中，在沟道通孔中形成存储结构119后，回刻蚀去除部分厚度的存储结构119，使得剩余的存储结构119顶部表面至少高于最顶层的牺牲层103的顶部表面低于最顶层隔离层104的顶部表面；在剩余的存储结构119上的沟道通孔中形成半导体层120，所述半导体层120的材料可以为硅、锗或硅锗，所述半导体层120用于连接存储结构和位线(bitline)。
参考图8和图9，图9为图8沿切割线CD方向的剖面结构示意图，在所述堆叠结构111中形成有暴露出半导体衬底100表面的栅极隔槽122，沿所述栅极隔槽122的延伸方向上所述栅极隔槽122包括第一区域1221和位于第一区域1221两侧的第二区域1222，所述第一区域1221的宽度D1大于第二区域1222的宽度D2。本实施例中，相邻两个栅极隔槽122的第一区域和第二区域位置相同。在其他实施例中，相邻两个栅极隔槽122的第一区域和第二区域的相应位置以及大小都可以不同。
本一实施例中，在所述栅极隔槽区22中形成栅极隔槽122，由于栅极隔槽122的第一区域1221的宽度大于第二区域1222的宽度，因而栅极隔槽122的第一区域1221会部分延伸到通孔区21中。具体的实施例，所述通孔区22中可以具有伪通孔区，所述伪通孔区为用于形成伪沟道通孔和位于伪沟道通孔中的伪沟道结构，所述第一区域1221延伸到通孔区21中的区域为伪沟道区域，因而无需占用通孔区22中用于形成沟道通孔和存储结构的区域，不需要改变现有存储结构的布局以及存储结构的数量。
沿所述栅极隔槽122的延伸方向(本实施例中，所述延伸方向为x轴方向)上所述形成的栅极隔槽122包括第一区域1221和位于第一区域1221两侧的第二区域1222，且所述第一区域1221的宽度大于第二区域1222的宽度的目的是使得后续在栅极隔槽中形成的所述阵列共源极也包括第一部分和位于第一部分两侧的第二部分，且所述第一部分的宽度大于第二部分的宽度，阵列共源极的第一部分为用于与金属连接结构连接的部分(金属连接结构用于将阵列共源极引出或者用于向阵列共源极施加电压)，因而后续在栅极隔槽中形成阵列共源极，在阵列共源极和堆叠结构上形成介质层，在介质层中形成与阵列共源极的第一部分连接的金属连接结构时，即使由于光刻工艺的偏差、套刻误差或者堆叠结构的变形等因素造成介质层中形成的开口的位置产生一些偏差时，由于所述阵列共源极具有宽度较宽的第一部分，所述开口底部仍是仅会暴露出第一部分表面，即形成开口的过程不会对用于隔离阵列共源极和顶层控制栅(顶层选择栅)的绝缘层产生过刻蚀，因而开口中形成的金属连接结构只会与阵列共源极连接，金属连接结构不会与顶层控制栅(顶层选择栅)连接并且两者之间的绝缘层厚度不会变薄，因而防止金属连接结构(或者阵列共源极)与顶层控制栅(顶层选择栅)之间产生漏电。
在一实施例中，所述栅极隔槽122的形成过程为：在所述堆叠结构111上形成掩膜层(图中未示出)，所述掩膜层中具有暴露出所述堆叠结构111顶部表面的开口，所述开口包括第一开口和位于第一开口两侧的第二开口，所述第一开口和第二开关相互贯穿，所述第一开口的宽度大于第二开口的宽度；以所述掩膜层为掩膜刻蚀所述堆叠结构111，在所述堆叠结构中形成栅极隔槽122，所述栅极隔槽122的第一区域1221与第一开口对应，栅极隔槽122的第二区域1222与第二开口对应。
在一实施例中，所述栅极隔槽122的第一区域1221的宽度为第二区域1222宽度的1.5倍到2.5倍，相应的后续形成的所述阵列共源极的第一部分宽度为第二部分宽度的1.5倍到2.5倍，使得形成金属连接结构时的工艺窗口极大的增大，当金属连接结构存在偏移时，金属连接结构仍能与阵列共源极的第一部分完整的进行连接。
在具体的实施例中，所述栅极隔槽122的第一区域1221的宽度200-220纳米，第二区域1222宽度为90-110纳米。
参考图10，在形成栅极隔槽122后，去除所述牺牲层；在去除牺牲层的位置形成控制栅133。
去除所述牺牲层103可以采用湿法刻蚀，本实施例中，所述牺牲层103的材料为氮化硅，所述湿法刻蚀采用的刻蚀溶液为磷酸溶液。
所述控制栅133(或字线133)包括栅介质层和位于栅介质层上的栅电极，本实施例中，所述栅介质层的材料为高K介质材料，所述栅电极的材料为金属。所述K介质材料为HfO2、TiO2、HfZrO、HfSiNO、Ta2O5、ZrO2、ZrSiO2、Al2O3、SrTiO3或BaSrTiO。所述金属为W、Al、Cu、Ti、Ag、Au、Pt、Ni其中一种或几种。
在一实施例中，所述堆叠结构111中最底层的牺牲层对应去除的位置形成底层选择栅132，所述堆叠结构111中最顶层的牺牲层对应去除的位置形成顶层选择栅131。
在形成控制栅133后，所述控制栅133和隔离层104依次层叠形成堆叠结构222。
参考图11和图12，在所述栅极隔槽中填充导电层，形成阵列共源极123，所述阵列共源极123包括第一部分1231和位于第一部分1231两侧的第二部分1232，所述第一部分1231的宽度D1大于第二部分1232的宽度D2。
所述阵列共源极123的第一部分1231与栅极隔槽的第一区域对应，所述阵列共源极的第二部分1232与栅极隔槽的第二区域对应。
在一实施例中，所述阵列共源极123的第一部分1231宽度为第二部分1232宽度的1.5倍到2.5倍。具体的，所述阵列共源极123第一部分1231的宽度为200-220纳米，所述第二部分1232的宽度为90-110纳米。
所述阵列共源极123材料为多晶硅或金属。在一实施例中，所述阵列共源极123可以包括位于多晶硅层和位于多晶硅层上的金属层。
本实施例中，在形成控制栅133后，在形成阵列共源极123之前，所述栅极隔槽的侧壁上形成绝缘层(图中未示出)，所述绝缘层用于阵列共源极123与控制栅或字线133之间进行隔离；在形成绝缘层后，在所述栅极隔槽中形成阵列共源极123。
参考图13和图14，图14为图13沿切割线CD方向的剖面结构示意图，在所述堆叠结构111和阵列共源极123上形成介质层125；图形化所述介质层123，在所述介质层123中形成暴露出所述阵列共源极123的第一部分1231的部分表面的开口；在所述开口中填充金属，形成金属连接结构126。需要说明的是，为了方便示意，图13中介质层123未示出。
在一实施例中，图形化所述介质层125，在所述介质层125中形成暴露出所述阵列共源极123的第一部分1231的部分表面的开口包括：在所述介质层125上形成光刻胶层；对所述光刻胶层进行曝光和显影，在所述光刻胶层中形成暴露出介质层部分表面的掩膜开口；以所述光刻胶层为掩膜，沿所述掩膜开口刻蚀所述介质层125，在所述介质层125中形成暴露出所述阵列共源极123的第一部分1231的部分表面的开口。
在一实施例中，所述光刻胶层中形成的掩膜开口产生了偏移(偏离了正常的位置)，相应的所述介质层125中形成的开口也产生了偏移(偏离了正常的位置)，所述开口中形成的金属连接结构126也产生了偏移(偏离了正常的位置)，但是由于形成的阵列共源极123包括第一部分1231和位于第一部分1231两侧的第二部分1231，且所述第一部分1231的宽度大于第二部分1232的宽度，即使金属连接结构126产生了部分偏移，金属连接结构126仍能很好的与阵列共源极123的第一部分1231进行连接。
在其他实施例中，当堆叠结构发生变形，使得阵列共源极123的位置发生偏移时(偏离了正常的位置)，由于形成的阵列共源极123包括第一部分1231和位于第一部分1231两侧的第二部分1231，且所述第一部分1231的宽度大于第二部分1232的宽度，介质层125中形成的未发生偏移的金属连接结构126仍能很好的与阵列共源极123的第一部分1231进行连接。
本发明一实施例还提供了一种存储器的阵列共源极，参考图13和图14，包括：
半导体衬底100，所述半导体衬底100上具有控制栅133和隔离层104依次层叠的堆叠结构222；
贯穿所述堆叠结构222的栅极隔槽，沿所述栅极隔槽的延伸方向上所述栅极隔槽包括第一区域和位于第一区域两侧的第二区域，所述第一区域的宽度大于第二区域的宽度；
位于所述栅极隔槽中的阵列共源极123，所述阵列共源极123包括第一部分1231和位于第一部分1231两侧的第二部分1232，所述第一部分1231的宽度大于第二部分1232的宽度；
位于所述阵列共源极123和所述堆叠结构222上的介质层125；
位于所述介质层125中的开口，所述开口暴露出所述阵列共源极123的第一部分1231的部分表面的开口；
填充满开口的金属连接结构126。
在一实施例中，所述阵列共源极123的第一部分1231宽度为第二部分1232宽度D2的1.5倍到2.5倍。具体的，所述第一部分1231的宽度为200-220纳米，所述第二部分1232的宽度为90-110纳米。
还包括：贯穿所述堆叠结构222的若干沟道通孔，位于所述沟道通孔中的存储结构119。
在一实施例中，所述存储结构119包括位于沟道通孔侧壁表面上的电荷存储层118和位于电荷存储层118侧壁表面的沟道层117。
需要说明的是，本实施例中关于3D NAND存储器的阵列共源极的其他限定或描述，在本实施例中不在赘述，具体请您参考前述实施例中3D NAND存储器的阵列共源极形成过程部分的相关限定或描述。
以上所述仅是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员，在不脱离本发明原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。
Claims (10)
1.一种存储器的阵列共源极的形成方法，其特征在于，包括：
提供半导体衬底，所述半导体衬底上形成有堆叠结构，所述堆叠结构中形成有暴露出半导体衬底表面的栅极隔槽，沿所述栅极隔槽的延伸方向上所述栅极隔槽包括第一区域和位于第一区域两侧的第二区域，所述第一区域的宽度大于第二区域的宽度；
在所述栅极隔槽中填充导电层，形成阵列共源极，所述阵列共源极包括第一部分和位于第一部分两侧的第二部分，所述第一部分的宽度大于第二部分的宽度；
在所述堆叠结构和阵列共源极上形成介质层；
图形化所述介质层，在所述介质层中形成暴露出所述阵列共源极的第一部分的部分表面的开口；
在所述开口中填充金属，形成与阵列共源极的第一部分连接的金属连接结构。
2.如权利要求1所述的存储器的阵列共源极的形成方法，其特征在于，所述栅极隔槽的形成过程为：在所述堆叠结构上形成掩膜层，所述掩膜层中具有暴露出所述堆叠结构顶部表面的开口，所述开口包括第一开口和位于第一开口两侧的第二开口，所述第一开口和第二开口相互贯穿，所述第一开口的宽度大于第二开口的宽度；以所述掩膜层为掩膜刻蚀所述堆叠结构，在所述堆叠结构中形成栅极隔槽，所述栅极隔槽的第一区域与第一开口对应，栅极隔槽的第二区域与第二开口对应。
3.如权利要求1所述的存储器的阵列共源极的形成方法，其特征在于，所述阵列共源极的第一部分宽度为第二部分宽度的1.5倍到2.5倍。
4.如权利要求1所述的存储器的阵列共源极的形成方法，其特征在于，图形化所述介质层，在所述介质层中形成暴露出所述阵列共源极的第一部分的部分表面的开口包括：在所述介质层上形成光刻胶层；对所述光刻胶层进行曝光和显影，在所述光刻胶层中形成暴露出介质层部分表面的掩膜开口；以所述光刻胶层为掩膜，沿所述掩膜开口刻蚀所述介质层，在所述介质层中形成暴露出所述阵列共源极的第一部分的部分表面的开口。
5.如权利要求1所述的存储器的阵列共源极的形成方法，其特征在于，所述堆叠结构为牺牲层和隔离层交替层叠的堆叠结构，所述交替层叠的堆叠结构中形成有若干存储结构；在形成栅极隔槽后，去除所述牺牲层；在去除牺牲层的位置形成控制栅；形成控制栅后，在所述栅极隔槽的侧壁形成绝缘层；形成绝缘层后，在所述栅极隔槽中填充金属，形成阵列共源极。
6.如权利要求5所述的存储器的阵列共源极的形成方法，其特征在于，所述交替层叠的堆叠结构中形成有若干沟道通孔，所述存储结构包括位于沟道通孔侧壁表面上的电荷存储层和位于电荷存储层侧壁表面的沟道层。
7.一种存储器的阵列共源极，其特征在于，包括：
半导体衬底，所述半导体衬底上具有控制栅和隔离层依次层叠的堆叠结构；贯穿所述堆叠结构的栅极隔槽，沿所述栅极隔槽的延伸方向上所述栅极隔槽包括第一区域和位于第一区域两侧的第二区域，所述第一区域的宽度大于第二区域的宽度；
位于所述栅极隔槽中的阵列共源极，所述阵列共源极包括第一部分和位于第一部分两侧的第二部分，所述第一部分的宽度大于第二部分的宽度；
位于所述阵列共源极和所述堆叠结构上的介质层；
位于所述介质层中的开口，所述开口暴露出所述阵列共源极的第一部分的部分表面的开口；
填充满开口的金属连接结构。
8.如权利要求7所述的存储器的阵列共源极，其特征在于，所述阵列共源极的第一部分宽度为第二部分宽度的1.5倍到2.5倍。
9.存储器如权利要求7所述的存储器的阵列共源极，其特征在于，还包括：贯穿所述堆叠结构的若干沟道通孔，位于所述沟道通孔中的存储结构。
10.如权利要求9所述的存储器的阵列共源极，其特征在于，所述存储结构包括位于沟道通孔侧壁表面上的电荷存储层和位于电荷存储层侧壁表面的沟道层。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202010242405.1A CN111403400B (zh) | 2020-03-31 | 2020-03-31 | 存储器的阵列共源极及其形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202010242405.1A CN111403400B (zh) | 2020-03-31 | 2020-03-31 | 存储器的阵列共源极及其形成方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN111403400A CN111403400A (zh) | 2020-07-10 |
| CN111403400B true CN111403400B (zh) | 2023-05-26 |
Family
ID=71431344
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202010242405.1A Active CN111403400B (zh) | 2020-03-31 | 2020-03-31 | 存储器的阵列共源极及其形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN111403400B (zh) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN113889478A (zh) * | 2020-09-29 | 2022-01-04 | 长江存储科技有限责任公司 | 一种三维存储器及其制作方法 |
| CN112331667B (zh) * | 2020-11-10 | 2021-09-28 | 长江存储科技有限责任公司 | 三维存储器及其制造方法 |
Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1959960A (zh) * | 2005-11-01 | 2007-05-09 | 三星电子株式会社 | 用于在非易失性存储器件中设置凹陷沟道的制造方法和结构 |
| CN101147263A (zh) * | 2005-04-12 | 2008-03-19 | 国际商业机器公司 | 用于soc应用的高密度沟槽式非易失性随机访问sonos存储单元的结构及制造方法 |
| JP2013045894A (ja) * | 2011-08-24 | 2013-03-04 | Rexchip Electronics Corp | 補助電極構造を備えた立体型ｄｒａｍ |
| CN104205342A (zh) * | 2012-03-21 | 2014-12-10 | 桑迪士克科技股份有限公司 | 小型三维垂直nand 及其制造方法 |
| WO2015200021A1 (en) * | 2014-06-27 | 2015-12-30 | Sandisk Technologies Inc. | Three dimensional nand device with channel contacting conductive source line and method of making thereof |
| CN106298679A (zh) * | 2016-09-30 | 2017-01-04 | 中国科学院微电子研究所 | 存储器件及其制造方法及包括该存储器件的电子设备 |
| CN110622309A (zh) * | 2019-08-13 | 2019-12-27 | 长江存储科技有限责任公司 | 具有源极结构的三维存储设备和用于形成其的方法 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN104157654B (zh) * | 2014-08-15 | 2017-06-06 | 中国科学院微电子研究所 | 三维存储器及其制造方法 |
| KR102410302B1 (ko) * | 2015-11-10 | 2022-06-20 | 삼성전자주식회사 | 메모리 장치 및 그 제조 방법 |
-
2020
- 2020-03-31 CN CN202010242405.1A patent/CN111403400B/zh active Active
Patent Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101147263A (zh) * | 2005-04-12 | 2008-03-19 | 国际商业机器公司 | 用于soc应用的高密度沟槽式非易失性随机访问sonos存储单元的结构及制造方法 |
| CN1959960A (zh) * | 2005-11-01 | 2007-05-09 | 三星电子株式会社 | 用于在非易失性存储器件中设置凹陷沟道的制造方法和结构 |
| JP2013045894A (ja) * | 2011-08-24 | 2013-03-04 | Rexchip Electronics Corp | 補助電極構造を備えた立体型ｄｒａｍ |
| CN104205342A (zh) * | 2012-03-21 | 2014-12-10 | 桑迪士克科技股份有限公司 | 小型三维垂直nand 及其制造方法 |
| WO2015200021A1 (en) * | 2014-06-27 | 2015-12-30 | Sandisk Technologies Inc. | Three dimensional nand device with channel contacting conductive source line and method of making thereof |
| CN106298679A (zh) * | 2016-09-30 | 2017-01-04 | 中国科学院微电子研究所 | 存储器件及其制造方法及包括该存储器件的电子设备 |
| CN110622309A (zh) * | 2019-08-13 | 2019-12-27 | 长江存储科技有限责任公司 | 具有源极结构的三维存储设备和用于形成其的方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN111403400A (zh) | 2020-07-10 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN110112134B (zh) | 3d nand存储器及其形成方法 | |
| CN110176461B (zh) | 3d nand存储器及其形成方法 | |
| US10854622B2 (en) | Vertical memory devices and methods of manufacturing the same | |
| CN109524417B (zh) | 3d nand存储器及其形成方法 | |
| CN106024794B (zh) | 半导体器件及其制造方法 | |
| CN110211965B (zh) | 3d nand存储器及其形成方法 | |
| KR102401486B1 (ko) | 콘택 구조물을 포함하는 반도체 소자 및 그 제조 방법. | |
| CN110289263B (zh) | 3d nand存储器及其形成方法 | |
| CN110289265B (zh) | 3d nand存储器的形成方法 | |
| CN113394229B (zh) | 3d nand存储器及其形成方法 | |
| CN111540752B (zh) | 3d nand存储器及其形成方法 | |
| CN110211964B (zh) | 3d nand存储器及其形成方法 | |
| KR101907694B1 (ko) | 반도체 소자 및 그 제조방법 | |
| US8637919B2 (en) | Nonvolatile memory device | |
| CN111668228B (zh) | 3d nand存储器及其形成方法 | |
| CN111403400B (zh) | 存储器的阵列共源极及其形成方法 | |
| JP7439135B2 (ja) | ３次元メモリデバイスおよびその製造方法 | |
| KR100900301B1 (ko) | 매몰된 비트 라인을 구비하는 메모리 반도체 장치 및 그제조 방법 | |
| CN113410245B (zh) | 3d nand存储器及其形成方法 | |
| WO2023029036A1 (zh) | 三维存储器及其制造方法 | |
| JP2008211016A (ja) | 半導体装置およびその製造方法 | |
| US20230138251A1 (en) | Three-dimensional memory and fabrication method thereof | |
| US20240349506A1 (en) | Memory device and manufacturing method thereof | |
| CN114171533A (zh) | 3d nand存储器及其形成方法 | |
| CN114944401A (zh) | 三维存储器及其制造方法、存储系统 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |