CN111403405A - 一种3d nand存储结构及其制备方法 - Google Patents

Abstract

本发明提供一3D NAND存储结构及其制备方法，所述制备方法包括：提供一半导体中间结构，所述半导体中间结构包括：半导体衬底，形成于所述半导体衬底上的叠层结构及形成于所述叠层结构中的正面栅极间隙；其中，所述正面栅极间隙贯穿所述叠层结构并延伸至所述半导体衬底；于所述正面栅极间隙的内壁形成初始共源线，以填充所述正面栅极间隙；于所述半导体衬底远离所述正面栅极间隙开口的一表面形成背面栅极间隙，其中，所述背面栅极间隙暴露出所述初始共源线的底部；于所述背面栅极间隙的内壁形成共源线，以填充所述背面栅极间隙。通过本发明解决了现有在晶圆正面形成正面栅极间隙时，因较大特征尺寸带来存储面积损失的问题。

Description

一种3D NAND存储结构及其制备方法

技术领域

本发明属于集成电路设计及制造技术领域，特别是涉及一种3D NAND存储结构及其制备方法。

背景技术

近年来，闪存(Flash Memory)存储器的发展尤为迅速，闪存存储器的主要特点是在不加电的情况下能长期保持存储的信息，且具有集成度高、存取速度快、易于擦除和重写等优点，因而在微机、自动化控制等多项领域得到了广泛的应用。为了进一步提高闪存存储器的位密度(Bit Density)，同时减少位成本(Bit Cost)，三维的闪存存储器(3D NAND)技术得到了迅速发展。

随着3D NAND存储器层数的增加，栅极间隙(GLS:Gate Line Slit)的工艺挑战越来越大；传统方法是在晶圆的正面形成栅极间隙，之后在对栅极间隙进行填充以引出共源线；但此种方法存在以下问题：为了保证共源线的引出，在形成栅极间隙时需要较大的特征尺寸，从而带来了一定存储面积的损失。

发明内容

鉴于以上所述现有技术的缺点，本发明的目的在于提供一种3D NAND存储结构及其制备方法，用于解决传统方法在晶圆正面形成栅极间隙时，因较大特征尺寸会带来一定存储面积损失的问题。

为实现上述目的及其他相关目的，本发明提供一种3D NAND存储结构的制备方法，所述制备方法包括：

提供一半导体中间结构，所述半导体中间结构包括：半导体衬底，形成于所述半导体衬底上的叠层结构及形成于所述叠层结构中的正面栅极间隙；其中，所述正面栅极间隙贯穿所述叠层结构并延伸至所述半导体衬底；

于所述正面栅极间隙的内壁形成初始共源线，以填充所述正面栅极间隙；

于所述半导体衬底远离所述正面栅极间隙开口的一表面形成背面栅极间隙，其中，所述背面栅极间隙暴露出所述初始共源线的底部；

于所述背面栅极间隙的内壁形成共源线，以填充所述背面栅极间隙。

可选地，于所述正面栅极间隙的内壁形成所述初始共源线之后，所述制备方法还包括：回刻蚀所述初始共源线，以形成回刻蚀孔，并于所述回刻蚀孔中填充隔离材料，以形成顶部隔离层。

可选地，所述隔离材料为具有高抗应力性能的材料，包括：氧化硅、氮化硅或高K介质；其中，所述高k介质包括氧化铝。

可选地，于所述半导体衬底远离所述正面栅极间隙开口的一表面形成背面栅极间隙的方法包括：以所述初始共源线为刻蚀停止层，刻蚀所述半导体衬底远离所述正面栅极间隙开口的一表面，以于所述半导体衬底中形成所述背面栅极间隙。

可选地，于所述正面栅极间隙的内壁形成所述初始共源线之前，所述制备方法还包括：于所述正面栅极间隙的内壁形成初始黏附层的步骤，此时所述初始共源线形成于所述初始黏附层的内壁；

于所述背面栅极间隙的内壁形成所述共源线之前，所述制备方法还包括：于所述背面栅极间隙的内壁形成黏附层的步骤，此时所述共源线形成于所述黏附层的内壁。

可选地，于所述正面栅极间隙的内壁形成所述初始共源线之前，所述制备方法还包括：于所述正面栅极间隙的侧壁形成初始隔离层的步骤；

于所述背面栅极间隙的内壁形成所述共源线之前，所述制备方法还包括：于所述背面栅极间隙的侧壁形成隔离层的步骤。

可选地，于所述正面栅极间隙的侧壁形成所述初始隔离层的方法包括：于所述正面栅极间隙的内壁形成初始隔离材料层，之后去除形成于所述正面栅极间隙底部的所述初始隔离材料层，以于所述正面栅极间隙的侧壁形成所述初始隔离层。

于所述背面栅极间隙的侧壁形成所述隔离层的方法包括：于所述背面栅极间隙的内壁形成隔离材料层，之后去除形成于所述背面栅极间隙底部的所述隔离材料层，以于所述背面栅极间隙的侧壁形成所述隔离层。

可选地，所述半导体中间结构还包括：形成于所述半导体衬底和所述叠层结构之间的导电层及形成于所述叠层结构中的沟道结构，所述叠层结构包括交替叠置的栅极层及介质层，所述沟道结构贯穿所述叠层结构并延伸至所述半导体衬底；所述沟道结构包括形成于所述叠层结构中的沟道通孔，依次形成于所述沟道通孔内壁的功能侧壁、沟道层及填充绝缘层，其中部分所述沟道层通过贯穿所述功能侧壁的连通沟道与所述导电层相接触，此时所述半导体中间结构还包括：形成于所述导电层和所述叠层结构之间及所述连通沟道和所述栅极层之间的绝缘层。

可选地，所述半导体中间结构的制备方法包括：

提供一半导体衬底，并于所述半导体衬底上依次形成衬底保护层、支撑层、叠层保护层及初始叠层结构，其中，所述初始叠层结构包括交替叠置的牺牲层及介质层；

于所述初始叠层结构中形成沟道通孔，并于所述沟道通孔的内壁依次形成功能侧壁、沟道层及填充绝缘层，以填充所述沟道通孔，其中，所述沟道通孔贯穿所述初始叠层结构并延伸至所述半导体衬底；

于所述初始叠层结构中形成初始栅极间隙，并于所述初始栅极间隙的侧壁形成侧壁保护层，其中，所述初始栅极间隙贯穿所述初始叠层结构并延伸至所述支撑层；

基于所述初始栅极间隙去除所述支撑层，以形成支撑间隙；

基于所述支撑间隙去除至少位于所述支撑间隙内的部分所述功能侧壁，以暴露出所述沟道层，并去除所述叠层保护层、所述衬底保护层及所述侧壁保护层；

于所述支撑间隙中的所述半导体衬底上形成导电层，同时于暴露的所述沟道层处形成连通沟道，以通过所述连通沟道使所述导电层与所述沟道层相接触；

基于所述初始栅极间隙刻蚀所述导电层及所述半导体衬底，以形成正面栅极间隙；

于所述支撑间隙中的所述导电层及所述连通沟道表面形成绝缘层；

基于所述正面栅极间隙去除所述牺牲层，以形成牺牲间隙，并于所述牺牲间隙及所述支撑间隙中形成栅极层。

可选地，形成所述正面栅极间隙之后，所述半导体中间结构的制备方法还包括：于所述正面栅极间隙底部的所述半导体衬底中及所述正面栅极间隙侧壁的所述导电层中形成源极区域的步骤；此时所述半导体中间结构还包括：形成于所述正面栅极间隙底部的所述半导体衬底及所述导电层中的源极区域。

可选地，于所述沟道通孔的内壁形成所述功能侧壁的方法包括：于所述沟道通孔的内壁形成阻挡层，之后于所述阻挡层的内壁形成存储层，最后于所述存储层的内壁形成隧穿层。

可选地，于所述初始栅极间隙的侧壁形成所述侧壁保护层的方法包括：于所述初始栅极间隙的内壁形成侧壁保护材料层，之后去除形成于所述初始栅极间隙底部的所述侧壁保护材料层，以于所述初始栅极间隙的侧壁形成所述侧壁保护层。

可选地，所述沟道层包括多晶硅层，此时采用外延生长工艺于所述支撑间隙中的所述半导体衬底上形成外延硅层作为所述导电层，同时于暴露的所述沟道层处形成外延多晶硅层作为所述连通沟道，采用原位水汽生成氧化硅作为所述绝缘层。

本发明还提供了一种3D NAND存储结构，所述存储结构包括：

半导体中间结构，所述半导体中间结构包括：半导体衬底，形成于所述半导体衬底上的叠层结构及形成于所述叠层结构中的正面栅极间隙，其中，所述正面栅极间隙贯穿所述叠层结构并延伸至所述半导体衬底；

初始共源线，形成于所述正面栅极间隙内；

背面栅极间隙，形成于所述半导体衬底中，其中，所述背面栅极间隙暴露出所述初始共源线的底部；

共源线，形成于所述背面栅极间隙内。

可选地，所述存储结构还包括：

回刻蚀孔，回刻蚀所述初始共源线，以形成于保留的所述初始共源线的上方；

顶部隔离层，形成于所述回刻蚀孔中。

可选地，所述顶部隔离层为具有高抗应力性能的材料层，包括：氧化硅、氮化硅或高K介质；其中，所述高k介质包括氧化铝。

可选地，所述存储结构还包括：

初始黏附层，形成于所述正面栅极间隙的内壁，此时所述初始共源线形成于所述初始黏附层的内壁；

黏附层，形成于所述背面栅极间隙的内壁，此时所述共源线形成于所述黏附层的内壁。

可选地，所述存储结构还包括：

初始隔离层，形成于所述正面栅极间隙的侧壁；

隔离层，形成于所述背面栅极间隙侧壁。

可选地，所述半导体中间结构还包括：形成于所述半导体衬底和所述叠层结构之间的导电层及形成于所述叠层结构中的沟道结构，所述叠层结构包括交替叠置的栅极层及介质层，所述沟道结构贯穿所述叠层结构并延伸至所述半导体衬底；所述沟道结构包括形成于所述叠层结构中的沟道通孔，依次形成于所述沟道通孔内壁的功能侧壁、沟道层及填充绝缘层，其中部分所述沟道层通过贯穿所述功能侧壁的连通沟道与所述导电层相接触，此时所述半导体中间结构还包括：形成于所述导电层和所述叠层结构之间及所述连通沟道和所述栅极层之间的绝缘层。

可选地，所述半导体中间结构还包括：形成于所述正面栅极间隙底部的所述半导体衬底及所述导电层中的源极区域。

可选地，所述功能侧壁包括：

阻挡层，形成于所述沟道通孔的内壁；

存储层，形成于所述阻挡层的内壁；

隧穿层，形成于所述存储层的内壁。

可选地，所述沟道层包括多晶硅层，所述导电层包括外延硅层，所述连通沟道包括外延多晶硅层，所述绝缘层包括氧化硅层。

如上所述，本发明的一种3D NAND存储结构及其制备方法，具有以下有益效果：

本发明通过在半导体衬底的背面形成背面栅极间隙并于背面栅极间隙中引出共源线，避免了共源线从半导体衬底的正面引出，有效减小半导体衬底正面形成的正面栅极间隙的特征尺寸，降低了半导体衬底正面栅极间隙的面积，使3D NAND存储结构的存储面积提高了将近1％；同时本发明通过在半导体衬底的背面引出共源线，使得3D NAND存储结构的共源线和沟道结构位置错开，有效减小两者之间的寄生电容。

本发明通过对半导体衬底正面形成的初始共源线进行回刻蚀并于回刻蚀孔中填充顶部绝缘层，以利用顶部绝缘层的高抗应力性能来提高3D NAND存储结构的抗应力能力，同时利用回刻蚀初始共源线及顶部绝缘层填充来提高3D NAND存储结构中字线与共源线之间的绝缘性能，降低3D NAND存储结构中字线与共源线之间的漏电风险。

附图说明

图1显示为本发明实施例一所述3D NAND存储结构制备方法的流程图。

图2显示为本发明实施例一中在半导体衬底上依次形成衬底保护层、支撑层、叠层保护层及初始叠层结构的结构示意图。

图3显示为本发明实施例一中形成沟道通孔的结构示意图。

图4显示为本发明实施例一中在沟道通孔中依次形成功能侧壁、沟道层及填充绝缘层的结构示意图。

图5显示为本发明实施例一中形成初始栅极间隙的结构示意图。

图6显示为本发明实施例一中形成侧壁保护材料层的结构示意图。

图7显示为本发明实施例一中形成侧壁保护层的结构示意图。

图8显示为本发明实施例一中形成支撑间隙的结构示意图。

图9显示为本发明实施例一中去除部分功能侧壁以暴露沟道层及去除叠层保护层、衬底保护层、侧壁保护层的结构示意图。

图10显示为本发明实施例一中形成导电层、连通沟道及正面栅极间隙的结构示意图。

图11显示为本发明实施例一中形成源极区域的结构示意图。

图12显示为本发明实施例一中形成绝缘层的结构示意图。

图13显示为本发明实施例一中形成牺牲间隙的结构示意图。

图14显示为本发明实施例一中形成叠层结构的结构示意图。

图15显示为本发明实施例一中形成初始隔离材料层的结构示意图。

图16显示为本发明实施例一中形成初始隔离层的结构示意图。

图17显示为本发明实施例一中形成初始黏附层及初始共源线的结构示意图。图18显示为本发明实施例一中形成回刻蚀孔的结构示意图。

图19显示为本发明实施例一中形成顶部绝缘层的结构示意图。

图20显示为本发明实施例一中形成背面栅极间隙的结构示意图。

图21显示为本发明实施例一中形成隔离材料层的结构示意图。

图22显示为本发明实施例一中形成隔离层的结构示意图。

图23显示为本发明实施例一中形成黏附层及共源线的结构示意图。

元件标号说明

10 半导体中间结构

101 半导体衬底

102 衬底保护层

103 支撑层

104 叠层保护层

105 初始叠层结构

105a、116a 介质层

105b 牺牲层

106 沟道结构

106a 沟道通孔

106b 功能侧壁

106b1 阻挡层

106b2 存储层

106b3 隧穿层

106c 沟道层

106d 填充绝缘层

107 初始栅极间隙

108’ 侧壁保护材料层

108 侧壁保护层

109 支撑间隙

110 导电层

111 连通沟道

112 正面栅极间隙

113 源极区域

114 绝缘层

115 牺牲间隙

116 叠层结构

116b 栅极层

11’ 初始隔离材料层

11 初始隔离层

12 初始黏附层

13 初始共源线

14 回刻蚀孔

15 顶部隔离层

16 背面栅极间隙

17’ 隔离材料层

17 隔离层

18 黏附层

19 共源线

具体实施方式

以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。

请参阅图1至图23。需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，虽图示中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的形态、数量及比例可为一种随意的改变，且其组件布局形态也可能更为复杂。

实施例一

如图1所示，本实施例提供一种3D NAND存储结构的制备方法，所述制备方法包括：

S1：提供一半导体中间结构10，所述半导体中间结构10包括：半导体衬底101，形成于所述半导体衬底101上的叠层结构116及形成于所述叠层结构116中的正面栅极间隙112；其中，所述正面栅极间隙112贯穿所述叠层结构116并延伸至所述半导体衬底101；

S2：于所述正面栅极间隙112的内壁形成初始共源线13，以填充所述正面栅极间隙112；

S3：于所述半导体衬底101远离所述正面栅极间隙112开口的一表面形成背面栅极间隙16，其中，所述背面栅极间隙16暴露出所述初始共源线13的底部；

S4：于所述背面栅极间隙16的内壁形成共源线19，以填充所述背面栅极间隙16。

下面请结合图1，参阅图2至23对本实施例所述3D NAND存储结构的制备方法进行详细说明。

在步骤S1中，如图14所示，提供一半导体中间结构10，所述半导体中间结构10包括：半导体衬底101，形成于所述半导体衬底101上的叠层结构116及形成于所述叠层结构116中的正面栅极间隙112；其中，所述正面栅极间隙112贯穿所述叠层结构116并延伸至所述半导体衬底101。

作为示例，如图14所示，本示例所述半导体中间结构10还包括：形成于所述半导体衬底101和所述叠层结构116之间的导电层110及形成于所述叠层结构116中的沟道结构106，所述叠层结构116包括交替叠置的栅极层116b及介质层116a，所述沟道结构106贯穿所述叠层结构116并延伸至所述半导体衬底101；所述沟道结构106包括形成于所述叠层结构116中的沟道通孔106a，依次形成于所述沟道通孔106a内壁的功能侧壁106b、沟道层106c及填充绝缘层106d，其中部分所述沟道层106c通过贯穿所述功能侧壁106b的连通沟道111与所述导电层110相接触，此时所述半导体中间结构10还包括：形成于所述导电层110和所述叠层结构116之间及所述连通沟道111和所述栅极层116b之间的绝缘层114。

具体的，本示例所述半导体中间结构10的制备方法包括：

S10：如图2所示，提供一半导体衬底101，并于所述半导体衬底101上依次形成衬底保护层102、支撑层103、叠层保护层104及初始叠层结构105，其中，所述初始叠层结构105包括交替叠置的牺牲层105b及介质层105a；

S11：如图3和4所示，于所述初始叠层结构105中形成沟道通孔106a，并于所述沟道通孔106a的内壁依次形成功能侧壁106b、沟道层106c及填充绝缘层106d，以填充所述沟道通孔106a，其中，所述沟道通孔106a贯穿所述初始叠层结构105并延伸至所述半导体衬底101；

S12：如图5至7所示，于所述初始叠层结构105中形成初始栅极间隙107，并于所述初始栅极间隙107的侧壁形成侧壁保护层108，其中，所述初始栅极间隙107贯穿所述初始叠层结构105并延伸至所述支撑层103；

S13：如图8所示，基于所述初始栅极间隙107去除所述支撑层103，以形成支撑间隙109；

S14：如图9所示，基于所述支撑间隙109去除至少位于所述支撑间隙109内的部分所述功能侧壁106b，以暴露出所述沟道层106c，并去除所述叠层保护层104、所述衬底保护层102及所述侧壁保护层108；

S15：如图10所示，于所述支撑间隙109中的所述半导体衬底101上形成导电层110，同时于暴露的所述沟道层106c处形成连通沟道111，以通过所述连通沟道111使所述导电层110与所述沟道层106c相接触；

S16：如图10所示，基于所述初始栅极间隙107刻蚀所述导电层110及所述半导体衬底101，以形成正面栅极间隙112；

S17：如图12所示，于所述支撑间隙112中的所述导电层110及所述连通沟道111表面形成绝缘层114；

S18：如图13和14所示，基于所述正面栅极间隙112去除所述牺牲层105a，以形成牺牲间隙115，并于所述牺牲间隙115及所述支撑间隙109中形成栅极层116b。

在步骤S10中，所述半导体衬底101可以根据器件的实际需求进行选择，所述半导体衬底101可以包括硅衬底、锗衬底、锗化硅衬底、绝缘体上硅(SOI)衬底或绝缘体上锗(GOI)衬底等；优选地，在本示例中，所述半导体衬底101为硅衬底。

在步骤S10中，所述支撑层103的材料可以包括氧化硅、氮化硅或多晶硅等；优选地，在本示例中，所述支撑层103的材料为多晶硅。所述衬底保护层102的材料可以包括氧化硅，所述叠层保护层104的材料可以包括氮化硅。

在步骤S10中，所述初始叠层结构105包括由下至上依次交替叠置的所述介质层105a及所述牺牲层105b，其中所述初始叠层结构105的底层为所述介质层105a，所述初始叠层结构105的顶层也为所述介质层105a；所述介质层105a的材料可以包括氮化硅或氮化铪等，所述牺牲层105b可以为任意一种相较于所述介质层105a具有较高刻蚀选择比的材料，如多晶硅、碳或有机薄膜等。

在步骤S11中，于所述初始叠层结构105中形成沟道通孔106a的方法包括：

S11-1：于所述初始叠层结构105的上表面形成图形化掩膜层(未示出)，所述图形化掩膜层内形成有定义出所述沟道通孔106a形状及位置的开口图形；

S11-2：基于所述图形化掩膜层依次刻蚀所述初始叠层结构105、所述叠层保护层104、所述支撑层103、所述衬底保护层102及所述半导体衬底101，以形成贯穿所述初始叠层结构105并延伸至所述半导体衬底101的所述沟道通孔106a；

S11-3：去除所述图形化掩膜层。

其中，采用干法刻蚀工艺或湿法刻蚀工艺形成所述沟道通孔106a；优选地，在本示例中，采用干法刻蚀工艺形成所述沟道通孔106a。需要注意的是，所述沟道通孔106a的数量及分布情况可以根据所要形成的器件结构的实际需要进行设定，此处不做限定。

在步骤S11中，于所述沟道通孔106a的内壁形成所述功能侧壁106b的方法包括：于所述沟道通孔106a的内壁形成阻挡层106b1，之后于所述阻挡层106b1的内壁形成存储层106b2，最后于所述存储层106b2的内壁形成隧穿层106b3。

其中，采用化学气相沉积工艺或高温炉管生长工艺于所述沟道通孔106a的内壁形成所述阻挡层106b1；优选地，在本示例中，采用高温炉管生长工艺形成所述阻挡层106b1。所述阻挡层106b1可以包括氧化物层，其中所述氧化物层的材料可以包括氧化硅或氧化铪等。

其中，采用化学气相沉积工艺或高温炉管生长工艺于所述阻挡层106b1的内壁形成所述存储层106b2；优选地，在本示例中，采用高温炉管生长工艺形成所述存储层106b2。所述存储层106b2可以包括氮化物层，其中所述氮化物层的材料可以包括氮化硅或氮化铪等。

其中，采用化学气相沉积工艺或高温炉管生长工艺于所述存储层106b2的内壁形成所述隧穿层106b3；优选地，在本示例中，采用高温炉管生长工艺形成所述隧穿层106b3。所述隧穿层104b3可以包括氧化物层，其中所述氧化物层的材料可以包括氧化硅或氧化铪等。

在步骤S11中，采用化学气相沉积工艺或高温炉管生长工艺于所述功能侧壁106b的内壁表面形成所述沟道层106c；优选地，在本示例中，采用高温炉管生长工艺形成所述沟道层106c，其中所述沟道层106c的材料包括多晶硅。

在步骤S11中，采用化学气相沉积工艺或高温炉管生长工艺于所述沟道层106c的内壁表面形成所述填充绝缘层106d，以填满所述沟道通孔106a；优选地，在本示例中，采用高温炉管生长工艺形成所述填充绝缘层106d，其中所述填充绝缘层106d的材料可以包括氧化介质层，如氧化硅等。

在步骤S12中，于所述初始叠层结构105中形成所述初始栅极间隙107的方法包括：

S12-1：于所述初始叠层结构105的上表面形成图形化掩膜层(未示出)，所述图形化掩膜层内形成有定义出所述初始栅极间隙107形状及位置的开口图形；

S12-2：基于所述图形化掩膜层依次刻蚀所述初始叠层结构105、所述叠层保护层104、所述支撑层103、所述衬底保护层102及所述半导体衬底101，以形成贯穿所述初始叠层结构105并延伸至所述支撑层103的所述初始栅极间隙107；

S12-3：去除所述图形化掩膜层。

其中，采用干法刻蚀工艺或湿法刻蚀工艺形成所述初始栅极间隙107；优选地，在本示例中，采用干法刻蚀工艺形成所述初始栅极间隙107。需要注意的是，所述初始栅极间隙107的位置及数量可根据实际需要进行设定，此处不做限定。

由于本示例所述3D NAND存储结构是在半导体衬底101的背面形成背面栅极间隙16并于背面栅极间隙16中引出共源线19，故在半导体衬底101的正面形成初始栅极间隙107时，可以适当减小图形化掩膜层中对应的开口图形尺寸(即特征尺寸)来减小最终形成正面栅极间隙112的尺寸，从而整体上减小了正面栅极间隙112所占用的面积，也即整体上减小了阵列共源极所占用的面积，进而使得3D NAND存储结构的存储面积得以提高将近1％。而且本示例通过在半导体衬底101的背面引出共源线19，使得3D NAND存储结构的共源线和沟道结构位置错开，有效减小两者之间的寄生电容。

在步骤S12中，于所述初始栅极间隙107的侧壁形成所述侧壁保护层108的方法包括：如图6所示，于所述初始栅极间隙107的内壁形成侧壁保护材料层18’，之后如图7所示，去除形成于所述初始栅极间隙107底部的所述侧壁保护材料层108’，以于所述初始栅极间隙107的侧壁形成所述侧壁保护层108。

其中，采用化学气相沉积工艺或高温炉管生长工艺于所述初始栅极间隙107的内壁形成侧壁保护材料层18’；优选地，在本示例中，采用化学气相沉积工艺形成所述侧壁保护材料层18’。所述侧壁保护材料层18’可以包括交替叠置的氮化物层和氧化物层，其中所述氮化物层的材料可以包括氮化硅或氮化铪等，所述氧化物层的材料可以包括氧化硅或氧化铪等。需要注意的是，所述氮化物层和所述氧化物层交替叠置的周期数可以根据实际需要进行设定，且远离所述初始栅极间隙107边缘的一层可以为氮化物层也可以为氧化物层，此处不做限定。

在步骤S13中，采用湿法刻蚀工艺去除所述支撑层103；具体的，采用对所述支撑层103具有较高刻蚀去除速率且对所述衬底保护层102、所述叠层保护层103及所述侧壁保护层108几乎不能去除的湿法腐蚀液进行湿法刻蚀，以去除所述支撑层103。具体实施时，可以将所述湿法腐蚀液置于所述初始栅极间隙107内，所述湿法腐蚀液横向腐蚀所述支撑层103以将所述支撑层103去除。

在步骤S14中，采用湿法刻蚀工艺去除至少位于所述支撑间隙109内的部分所述功能侧壁106b；具体的，采用对所述功能侧壁106b具有较高刻蚀去除速率的湿法腐蚀液进行湿法刻蚀，以去除至少位于所述支撑间隙109内的部分所述功能侧壁106b。具体实施时，可以将所述湿法腐蚀液置于所述支撑间隙109内，所述湿法腐蚀液横向腐蚀所述功能侧壁106b，以去除至少位于所述支撑间隙109内的部分所述功能侧壁106b。本示例中，由于所述功能侧壁106b为包括阻挡层106b1、存储层106b2及隧穿层106b3的叠层结构，且所述阻挡层106b1、所述隧穿层106b3及所述衬底保护层102均为氧化物层，所述存储层106b2及所述叠层保护层104均为氮化物层，所述侧壁保护层108为交替叠置的氮化物层和氧化物层，故在采用湿法刻蚀工艺去除部分所述功能侧壁106b时，可同时去除衬底保护层102、所述叠层保护层104及部分所述侧壁保护层108。

在步骤S15中，采用外延生长工艺于所述支撑间隙109中的所述半导体衬底101上形成外延硅层作为所述导电层110，同时于暴露的所述沟道层106c处外延多晶硅层以作为所述连通沟道111。需要注意的是，在采用外延生长工艺于所述支撑间隙109中的所述半导体衬底101上形成外延硅层时，裸露在外的多晶硅沟道层同时会生长多晶硅，从而形成贯穿所述功能侧壁106b的连通沟道111与所述外延硅层相接触。

在步骤S16中，基于所述初始栅极间隙107采用干法刻蚀工艺刻蚀所述导电层110及所述半导体衬底101，以形成所述正面栅极间隙112。

在步骤S17中，于所述支撑间隙112中的所述导电层110及所述连通沟道111表面采用原位水汽生成氧化硅作为所述绝缘层114。

在步骤S18中，采用湿法刻蚀工艺去除所述牺牲层105a；具体的，采用对所述牺牲层105a具有较高刻蚀去除速率且对所述介质层105b几乎不能去除的湿法腐蚀液进行湿法刻蚀，以去除所述牺牲层105a。具体实施时，可以将所述湿法腐蚀液置于所述正面栅极间隙112内，所述湿法腐蚀液横向腐蚀所述牺牲层105a以将所述牺牲层105a去除。

在步骤S18中，采用化学气相沉积工艺或高温炉管生长工艺于所述牺牲间隙115中形成所述栅极层116b；优选地，在本示例中，采用化学气相沉积工艺形成所述栅极层116b；其中所述栅极层116b的材料可以包括金属钨。

具体的，如图11所示，形成所述正面栅极间隙112之后，所述半导体中间结构10的制备方法还包括：于所述正面栅极间隙112底部的所述半导体衬底101中及所述正面栅极间隙112侧壁的所述导电层110中形成源极区域113的步骤；此时所述半导体中间结构10还包括：形成于所述正面栅极间隙112底部的所述半导体衬底101及所述导电层110中的源极区域113。需要注意的是，在所述半导体中间结构10包括源极区域113时，所述绝缘层114同时形成于所述源极区域113的表面。

其中，采用离子注入工艺于所述正面栅极间隙112底部的所述半导体衬底101中及所述正面栅极间隙112侧壁的所述导电层110中进行N型离子注入，以形成所述源极区域113。

在步骤S2中，如图17所示，于所述正面栅极间隙112的内壁形成初始共源线13，以填充所述正面栅极间隙112。需要注意的是，在所述半导体中间结构10还包括所述源极区域113时，所述初始共源线13与所述源极区域113相接触。

作为示例，如图17所示，采用化学气相沉积工艺或高温炉管生长工艺于所述正面栅极间隙112的内壁形成所述初始共源线13；优选地，在本示例中，采用化学气相沉积工艺形成所述初始共源线13；其中所述初始共源线13的材料可以包括金属钨。

作为示例，如图17所示，于所述正面栅极间隙112的内壁形成所述初始共源线13之前，所述制备方法还包括：于所述正面栅极间隙112的内壁形成初始黏附层12的步骤，此时所述初始共源线13形成于所述初始黏附层12的内壁。具体的，所述初始黏附层12可以包括钛层及氮化钛层。

作为示例，如图16所示，于所述正面栅极间隙112的内壁形成所述初始共源线13之前，所述制备方法还包括：于所述正面栅极间隙112的侧壁形成初始隔离层11的步骤。需要注意的是，在所述正面栅极间隙112的内壁还形成有所述初始黏附层12时，所述初始黏附层12形成于所述初始隔离层11的内壁及所述正面栅极间隙112的底部。

具体的，于所述正面栅极间隙112的侧壁形成所述初始隔离层11的方法包括：如图15所示，于所述正面栅极间隙112的内壁形成初始隔离材料层11’，之后如图16所示，去除形成于所述正面栅极间隙112底部的所述初始隔离材料层11’，以于所述正面栅极间隙112的侧壁形成所述初始隔离层11。其中，所述初始隔离层11的材料可以为氧化硅。需要注意的是，在所述源极区域113的上表面形成有所述绝缘层114时，去除形成于所述正面栅极间隙112底部的所述初始隔离材料层11’的同时，去除对应位置的所述绝缘层114，以暴露出所述源极区域113，如图16所示。

在步骤S2和步骤S3之间，还包括一步骤S2-3：于所述正面栅极间隙112的内壁形成所述初始共源线13之后，所述制备方法还包括：如图18所示，回刻蚀所述初始共源线13，以形成回刻蚀孔14；并如图19所示，于所述回刻蚀孔14中填充隔离材料，以形成顶部隔离层15。

作为示例，采用干法刻蚀工艺对所述初始共源线13进行回刻蚀，以形成所述回刻蚀孔14。在采用干法刻蚀工艺对所述初始共源线13进行回刻蚀时，为了最大可能地提高所述3D NAND存储结构的抗应力性能，刻蚀掉的所述初始共源线13越多越好，但基于保留的所述初始共源线13还需要作为后续形成背面栅极间隙16的刻蚀停止层，故需要保证保留的所述初始共源线13的高度大于1nm，此处所述保留的所述初始共源线13的高度即是其沿正面栅极间隙112深度方向的厚度。需要注意的是，在所述正面栅极间隙112和所述初始共源线13之间形成有初始隔离层11及/或初始黏附层12时，采用干法刻蚀工艺进行回刻蚀时，同时去除初始共源线13、初始隔离层11及/或初始黏附层12。

作为示例，采用化学气相沉积工艺或高温炉管生长工艺于所述回刻蚀孔14中填充隔离材料，以形成所述顶部隔离层15；具体的，所述隔离材料为具有高抗应力性能的材料，包括：氧化硅、氮化硅或高K介质；其中，所述高k介质包括氧化铝。优选地，在本示例中，采用化学气相沉积工艺形成所述顶部隔离层15，其中所述顶部隔离层15的材料包括氧化硅。需要注意的是，在实际应用中，可通过调节化学气相沉积工艺的压力、沉积速率及温度来调节生成的氧化硅的抗应力性能，从而得到具有高抗应力性能的氧化硅作为所述顶部绝缘层15，进而提高本示例所述3D NAND存储结构的抗应力性能，同时本示例还可利用回刻蚀初始共源线及顶部绝缘层填充来提高3D NAND存储结构中字线与共源线之间的绝缘性能，降低3D NAND存储结构中字线与共源线之间的漏电风险。

在步骤S3中，如图20所示，于所述半导体衬底101远离所述正面栅极间隙112开口的一表面形成背面栅极间隙16，其中，所述背面栅极间隙16暴露出所述初始共源线13的底部。

作为示例，于所述半导体衬底101远离所述正面栅极间隙112开口的一表面形成背面栅极间隙16的方法包括：以所述初始共源线13为刻蚀停止层，刻蚀所述半导体衬底101远离所述正面栅极间隙112开口的一表面，以于所述半导体衬底101中形成所述背面栅极间隙16。

具体的，形成所述背面栅极间隙16的方法包括：

S31：于所述半导体衬底101远离所述正面栅极间隙112开口的一表面形成图形化掩膜层(未示出)，所述图形化掩膜层内形成有定义出所述背面栅极间隙16形状及位置的开口图形；

S32：基于所述图形化掩膜层刻蚀所述半导体衬底101，并以保留的所述初始共源线13为刻蚀停止层，直至暴露出所述初始共源线13的底部，以形成背面栅极间隙16；

S33：去除所述图形化掩膜层。

其中，采用干法刻蚀工艺或湿法刻蚀工艺形成所述背面栅极间隙16；优选地，在本示例中，采用干法刻蚀工艺形成所述背面栅极间隙16。需要注意的是，所述背面栅极间隙16的位置及数量与正面栅极间隙112的位置及数量一一对应。

在步骤S4中，如图23所示，于所述背面栅极间隙16的内壁形成共源线19，以填充所述背面栅极间隙16。

作为示例，如图23所示，采用化学气相沉积工艺或高温炉管生长工艺于所述背面栅极间隙16的内壁形成所述共源线19；优选地，在本示例中，采用化学气相沉积工艺形成所述共源线19；其中所述共源线19的材料可以包括金属钨。

作为示例，如图23所示，于所述背面栅极间隙16的内壁形成所述共源线19之前，所述制备方法还包括：于所述背面栅极间隙16的内壁形成黏附层18的步骤，此时所述共源线19形成于所述黏附层18的内壁。具体的，所述黏附层18可以包括钛层及氮化钛层。

作为示例，如图22所示，于所述背面栅极间隙16的内壁形成所述共源线19之前，所述制备方法还包括：于所述背面栅极间隙16的侧壁形成隔离层17的步骤。需要注意的是，在所述背面栅极间隙16的内壁还形成有所述黏附层18时，所述黏附层18形成于所述隔离层17的内壁及所述背面栅极间隙16的底部。

具体的，于所述背面栅极间隙16的侧壁形成所述隔离层17的方法包括：如图21所示，于所述背面栅极间隙16的内壁形成隔离材料层17’，之后如图22所示，去除形成于所述背面栅极间隙16底部的所述隔离材料层17’，以于所述背面栅极间隙16的侧壁形成所述隔离层17。其中，所述隔离层17的材料可以包括氧化硅。

实施例二

如图23所示，本实施例提供了一种3D NAND存储结构，所述存储结构包括：

半导体中间结构10，所述半导体中间结构10包括：半导体衬底101，形成于所述半导体衬底101上的叠层结构116及形成于所述叠层结构116中的正面栅极间隙112，其中，所述正面栅极间隙112贯穿所述叠层结构116并延伸至所述半导体衬底101；

初始共源线13，形成于所述正面栅极间隙112内；

背面栅极间隙16，形成于所述半导体衬底101中，其中，所述背面栅极间隙16暴露出所述初始共源线13的底部；

共源线19，形成于所述背面栅极间隙16内。

由于本示例所述3D NAND存储结构是在半导体衬底101的背面形成背面栅极间隙16并于背面栅极间隙16中引出共源线19，故在半导体衬底101的正面形成正面栅极间隙112时，可以适当减小图形化掩膜层中对应的开口图形尺寸(即特征尺寸)来减小最终形成正面栅极间隙112的尺寸，从而整体上减小了正面栅极间隙112所占用的面积，也即整体上减小了阵列共源极所占用的面积，进而使得3D NAND存储结构的存储面积得以提高将近1％。而且本示例通过在半导体衬底101的背面引出共源线19，使得3D NAND存储结构的共源线和沟道结构位置错开，有效减小两者之间的寄生电容。

作为示例，如图23所示，所述半导体中间结构10还包括：形成于所述半导体衬底101和所述叠层结构116之间的导电层110及形成于所述叠层结构116中的沟道结构106，所述叠层结构116包括交替叠置的栅极层116b及介质层116a，所述沟道结构106贯穿所述叠层结构116并延伸至所述半导体衬底101；所述沟道结构106包括形成于所述叠层结构116中的沟道通孔106a，依次形成于所述沟道通孔106a内壁的功能侧壁106b、沟道层106c及填充绝缘层106d，其中部分所述沟道层106c通过贯穿所述功能侧壁106b的连通沟道111与所述导电层110相接触，此时所述半导体中间结构10还包括：形成于所述导电层110和所述叠层结构116之间及所述连通沟道111和所述栅极层116b之间的绝缘层114。

具体的，所述半导体衬底101可以根据器件的实际需求进行选择，所述半导体衬底101可以包括硅衬底、锗衬底、锗化硅衬底、绝缘体上硅(SOI)衬底或绝缘体上锗(GOI)衬底等；优选地，在本示例中，所述半导体衬底101为硅衬底。

具体的，所述叠层结构116包括交替叠置的所述介质层116a及所述栅极层116b，其中所述叠层结构116的底层为所述栅极层116b，所述叠层结构116的顶层为所述介质层116a；所述介质层116a的材料可以包括氮化硅或氮化铪等，所述栅极层116b的材料可以包括金属钨。

具体的，如图23所示，所述功能侧壁106b包括：阻挡层106b1，形成于所述沟道通孔106a的内壁；存储层106b2，形成于所述阻挡层106b1的内壁；隧穿层106b3，形成于所述存储层106b2的内壁。

其中，所述阻挡层106b1可以包括氧化物层，其中所述氧化物层的材料可以包括氧化硅或氧化铪等。

其中，所述存储层106b2可以包括氮化物层，其中所述氮化物层的材料可以包括氮化硅或氮化铪等。

其中，所述隧穿层104b3可以包括氧化物层，其中所述氧化物层的材料可以包括氧化硅或氧化铪等。

具体的，所述沟道层106c包括多晶硅层；所述填充绝缘层106d的材料可以包括氧化介质层，如氧化硅等；所述导电层110包括外延硅层，所述连通沟道111包括外延多晶硅层；所述绝缘层114包括氧化硅层。

作为示例，如图23所示，所述半导体中间结构10还包括：形成于所述正面栅极间隙112底部的所述半导体衬底101及所述导电层110中的源极区域113。

作为示例，如图23所示，所述存储结构还包括：初始黏附层12，形成于所述正面栅极间隙112的内壁，此时所述初始共源线13形成于所述初始黏附层12的内壁。具体的，所述初始黏附层12可以包括钛层及氮化钛层。

作为示例，如图23所示，所述存储结构还包括：初始隔离层11，形成于所述正面栅极间隙112的侧壁。需要注意的是，在所述正面栅极间隙112的内壁还形成有所述初始黏附层12时，所述初始黏附层12形成于所述初始隔离层11的内壁及所述正面栅极间隙112的底部。具体的，所述初始隔离层11的材料可以为氧化硅。

作为示例，如图23所示，所述存储结构还包括：黏附层18，形成于所述背面栅极间隙16的内壁，此时所述共源线19形成于所述黏附层18的内壁。具体的，所述黏附层18可以包括钛层及氮化钛层。

作为示例，如图23所示，所述存储结构还包括：隔离层17，形成于所述背面栅极间隙16侧壁。需要注意的是，在所述背面栅极间隙16的内壁还形成有所述黏附层18时，所述黏附层18形成于所述隔离层17的内壁及所述背面栅极间隙16的底部。具体的，所述隔离层17的材料可以包括氧化硅。

作为示例，如图23所示，所述存储结构还包括：

回刻蚀孔14，回刻蚀所述初始共源线13，以形成于保留的所述初始共源线13的上方；

顶部隔离层15，形成于所述回刻蚀孔14中。

具体的，在形成所述回刻蚀孔14时，为了最大可能地提高所述3D NAND存储结构的抗应力性能，刻蚀掉的所述初始共源线13越多越好，但基于保留的所述初始共源线13还需要作为后续形成背面栅极间隙16的刻蚀停止层，故需要保证保留的所述初始共源线13的高度大于1nm，此处所述保留的所述初始共源线13的高度即是其沿正面栅极间隙112深度方向的厚度。需要注意的是，在所述正面栅极间隙112和所述初始共源线13之间形成有初始隔离层11及/或初始黏附层12时，在形成所述回刻蚀孔14时，同时去除初始共源线13、初始隔离层11及/或初始黏附层12。

具体的，所述顶部隔离层15为具有高抗应力性能的材料层，包括：氧化硅、氮化硅或高K介质；其中，所述高k介质包括氧化铝。优选地，在本示例中，所述顶部隔离层15的材料包括氧化硅。需要注意的是，在实际应用中，采用化学气相沉积工艺形成氧化硅，此时可调节化学气相沉积工艺的压力、沉积速率及温度来调节生成的氧化硅的抗应力性能，从而得到具有高抗应力性能的氧化硅作为所述顶部绝缘层15，进而提高本示例所述3D NAND存储结构的抗应力性能，同时本示例还可利用回刻蚀初始共源线及顶部绝缘层填充来提高3DNAND存储结构中字线与共源线之间的绝缘性能，降低3D NAND存储结构中字线与共源线之间的漏电风险。

作为示例，所述初始共源线13的材料可以包括金属钨，所述共源线19的材料可以包括金属钨。

综上所述，本发明的一种3D NAND存储结构及其制备方法，具有以下有益效果：本发明通过在半导体衬底的背面形成背面栅极间隙并于背面栅极间隙中引出共源线，避免了共源线从半导体衬底的正面引出，有效减小半导体衬底正面形成的正面栅极间隙的特征尺寸，降低了半导体衬底正面栅极间隙的面积，使3D NAND存储结构的存储面积提高了将近1％；同时本发明通过在半导体衬底的背面引出共源线，使得3D NAND存储结构的共源线和沟道结构位置错开，有效减小两者之间的寄生电容。本发明通过对半导体衬底正面形成的初始共源线进行回刻蚀并于回刻蚀孔中填充顶部绝缘层，以利用顶部绝缘层的高抗应力性能来提高3D NAND存储结构的抗应力能力，同时利用回刻蚀初始共源线及顶部绝缘层填充来提高3D NAND存储结构中字线与共源线之间的绝缘性能，降低3D NAND存储结构中字线与共源线之间的漏电风险。所以，本发明有效克服了现有技术中的种种缺点而具高度产业利用价值。

上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。

Claims (22)

1.一种3D NAND存储结构的制备方法，其特征在于，所述制备方法包括：

提供一半导体中间结构，所述半导体中间结构包括：半导体衬底，形成于所述半导体衬底上的叠层结构及形成于所述叠层结构中的正面栅极间隙；其中，所述正面栅极间隙贯穿所述叠层结构并延伸至所述半导体衬底；

于所述正面栅极间隙的内壁形成初始共源线，以填充所述正面栅极间隙；

于所述半导体衬底远离所述正面栅极间隙开口的一表面形成背面栅极间隙，其中，所述背面栅极间隙暴露出所述初始共源线的底部；

于所述背面栅极间隙的内壁形成共源线，以填充所述背面栅极间隙。

2.根据权利要求1所述的3D NAND存储结构的制备方法，其特征在于，于所述正面栅极间隙的内壁形成所述初始共源线之后，所述制备方法还包括：回刻蚀所述初始共源线，以形成回刻蚀孔，并于所述回刻蚀孔中填充隔离材料，以形成顶部隔离层。

3.根据权利要求2所述的3D NAND存储结构的制备方法，其特征在于，所述隔离材料为具有高抗应力性能的材料，包括：氧化硅、氮化硅或高K介质；其中，所述高k介质包括氧化铝。

4.根据权利要求1所述的3D NAND存储结构的制备方法，其特征在于，于所述半导体衬底远离所述正面栅极间隙开口的一表面形成背面栅极间隙的方法包括：以所述初始共源线为刻蚀停止层，刻蚀所述半导体衬底远离所述正面栅极间隙开口的一表面，以于所述半导体衬底中形成所述背面栅极间隙。

5.根据权利要求1所述的3D NAND存储结构的制备方法，其特征在于，于所述正面栅极间隙的内壁形成所述初始共源线之前，所述制备方法还包括：于所述正面栅极间隙的内壁形成初始黏附层的步骤，此时所述初始共源线形成于所述初始黏附层的内壁；

于所述背面栅极间隙的内壁形成所述共源线之前，所述制备方法还包括：于所述背面栅极间隙的内壁形成黏附层的步骤，此时所述共源线形成于所述黏附层的内壁。

6.根据权利要求1所述的3D NAND存储结构的制备方法，其特征在于，于所述正面栅极间隙的内壁形成所述初始共源线之前，所述制备方法还包括：于所述正面栅极间隙的侧壁形成初始隔离层的步骤；

于所述背面栅极间隙的内壁形成所述共源线之前，所述制备方法还包括：于所述背面栅极间隙的侧壁形成隔离层的步骤。

7.根据权利要求6所述的3D NAND存储结构的制备方法，其特征在于，于所述正面栅极间隙的侧壁形成所述初始隔离层的方法包括：于所述正面栅极间隙的内壁形成初始隔离材料层，之后去除形成于所述正面栅极间隙底部的所述初始隔离材料层，以于所述正面栅极间隙的侧壁形成所述初始隔离层。

于所述背面栅极间隙的侧壁形成所述隔离层的方法包括：于所述背面栅极间隙的内壁形成隔离材料层，之后去除形成于所述背面栅极间隙底部的所述隔离材料层，以于所述背面栅极间隙的侧壁形成所述隔离层。

8.根据权利要求1至7任一项所述的3D NAND存储结构的制备方法，其特征在于，所述半导体中间结构还包括：形成于所述半导体衬底和所述叠层结构之间的导电层及形成于所述叠层结构中的沟道结构，所述叠层结构包括交替叠置的栅极层及介质层，所述沟道结构贯穿所述叠层结构并延伸至所述半导体衬底；所述沟道结构包括形成于所述叠层结构中的沟道通孔，依次形成于所述沟道通孔内壁的功能侧壁、沟道层及填充绝缘层，其中部分所述沟道层通过贯穿所述功能侧壁的连通沟道与所述导电层相接触，此时所述半导体中间结构还包括：形成于所述导电层和所述叠层结构之间及所述连通沟道和所述栅极层之间的绝缘层。

9.根据权利要求8所述的3D NAND存储结构的制备方法，其特征在于，所述半导体中间结构的制备方法包括：

提供一半导体衬底，并于所述半导体衬底上依次形成衬底保护层、支撑层、叠层保护层及初始叠层结构，其中，所述初始叠层结构包括交替叠置的牺牲层及介质层；

于所述初始叠层结构中形成沟道通孔，并于所述沟道通孔的内壁依次形成功能侧壁、沟道层及填充绝缘层，以填充所述沟道通孔，其中，所述沟道通孔贯穿所述初始叠层结构并延伸至所述半导体衬底；

于所述初始叠层结构中形成初始栅极间隙，并于所述初始栅极间隙的侧壁形成侧壁保护层，其中，所述初始栅极间隙贯穿所述初始叠层结构并延伸至所述支撑层；

基于所述初始栅极间隙去除所述支撑层，以形成支撑间隙；

基于所述支撑间隙去除至少位于所述支撑间隙内的部分所述功能侧壁，以暴露出所述沟道层，并去除所述叠层保护层、所述衬底保护层及所述侧壁保护层；

于所述支撑间隙中的所述半导体衬底上形成导电层，同时于暴露的所述沟道层处形成连通沟道，以通过所述连通沟道使所述导电层与所述沟道层相接触；

基于所述初始栅极间隙刻蚀所述导电层及所述半导体衬底，以形成正面栅极间隙；

于所述支撑间隙中的所述导电层及所述连通沟道表面形成绝缘层；

基于所述正面栅极间隙去除所述牺牲层，以形成牺牲间隙，并于所述牺牲间隙及所述支撑间隙中形成栅极层。

10.根据权利要求9所述的3D NAND存储结构的制备方法，其特征在于，形成所述正面栅极间隙之后，所述半导体中间结构的制备方法还包括：于所述正面栅极间隙底部的所述半导体衬底中及所述正面栅极间隙侧壁的所述导电层中形成源极区域的步骤；此时所述半导体中间结构还包括：形成于所述正面栅极间隙底部的所述半导体衬底及所述导电层中的源极区域。

11.根据权利要求9所述的3D NAND存储结构的制备方法，其特征在于，于所述沟道通孔的内壁形成所述功能侧壁的方法包括：于所述沟道通孔的内壁形成阻挡层，之后于所述阻挡层的内壁形成存储层，最后于所述存储层的内壁形成隧穿层。

12.根据权利要求9所述的3D NAND存储结构的制备方法，其特征在于，于所述初始栅极间隙的侧壁形成所述侧壁保护层的方法包括：于所述初始栅极间隙的内壁形成侧壁保护材料层，之后去除形成于所述初始栅极间隙底部的所述侧壁保护材料层，以于所述初始栅极间隙的侧壁形成所述侧壁保护层。

13.根据权利要求9所述的3D NAND存储结构的制备方法，其特征在于，所述沟道层包括多晶硅层，此时采用外延生长工艺于所述支撑间隙中的所述半导体衬底上形成外延硅层作为所述导电层，同时于暴露的所述沟道层处形成外延多晶硅层作为所述连通沟道，采用原位水汽生成氧化硅作为所述绝缘层。

14.一种3D NAND存储结构，其特征在于，所述存储结构包括：

半导体中间结构，所述半导体中间结构包括：半导体衬底，形成于所述半导体衬底上的叠层结构及形成于所述叠层结构中的正面栅极间隙，其中，所述正面栅极间隙贯穿所述叠层结构并延伸至所述半导体衬底；

初始共源线，形成于所述正面栅极间隙内；

背面栅极间隙，形成于所述半导体衬底中，其中，所述背面栅极间隙暴露出所述初始共源线的底部；

共源线，形成于所述背面栅极间隙内。

15.根据权利要求14所述的3D NAND存储结构，其特征在于，所述存储结构还包括：

回刻蚀孔，回刻蚀所述初始共源线，以形成于保留的所述初始共源线的上方；

顶部隔离层，形成于所述回刻蚀孔中。

16.根据权利要求15所述的3D NAND存储结构，其特征在于，所述顶部隔离层为具有高抗应力性能的材料层，包括：氧化硅、氮化硅或高K介质；其中，所述高k介质包括氧化铝。

17.根据权利要求14所述的3D NAND存储结构，其特征在于，所述存储结构还包括：

初始黏附层，形成于所述正面栅极间隙的内壁，此时所述初始共源线形成于所述初始黏附层的内壁；

黏附层，形成于所述背面栅极间隙的内壁，此时所述共源线形成于所述黏附层的内壁。

18.根据权利要求14所述的3D NAND存储结构，其特征在于，所述存储结构还包括：

初始隔离层，形成于所述正面栅极间隙的侧壁；

隔离层，形成于所述背面栅极间隙侧壁。

19.根据权利要求14至18任一项所述的3D NAND存储结构，其特征在于，所述半导体中间结构还包括：形成于所述半导体衬底和所述叠层结构之间的导电层及形成于所述叠层结构中的沟道结构，所述叠层结构包括交替叠置的栅极层及介质层，所述沟道结构贯穿所述叠层结构并延伸至所述半导体衬底；所述沟道结构包括形成于所述叠层结构中的沟道通孔，依次形成于所述沟道通孔内壁的功能侧壁、沟道层及填充绝缘层，其中部分所述沟道层通过贯穿所述功能侧壁的连通沟道与所述导电层相接触，此时所述半导体中间结构还包括：形成于所述导电层和所述叠层结构之间及所述连通沟道和所述栅极层之间的绝缘层。

20.根据权利要求19所述的3D NAND存储结构，其特征在于，所述半导体中间结构还包括：形成于所述正面栅极间隙底部的所述半导体衬底及所述导电层中的源极区域。

21.根据权利要求19所述的3D NAND存储结构，其特征在于，所述功能侧壁包括：

阻挡层，形成于所述沟道通孔的内壁；

存储层，形成于所述阻挡层的内壁；

隧穿层，形成于所述存储层的内壁。

22.根据权利要求19所述的3D NAND存储结构，其特征在于，所述沟道层包括多晶硅层，所述导电层包括外延硅层，所述连通沟道包括外延多晶硅层，所述绝缘层包括氧化硅层。

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